WO2018062423A1 - 半導体装置の製造方法および実装装置 - Google Patents

半導体装置の製造方法および実装装置 Download PDF

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WO2018062423A1
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bonding
press
temporary
temperature
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智宣 中村
前田　徹
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株式会社新川
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device in which one or more semiconductor chips are stacked and mounted at a plurality of locations on a substrate, and a mounting apparatus for mounting a semiconductor chip on a substrate.
  • NCF a bump and a conductive film covering the bump are provided on one surface of the semiconductor chip.
  • NCF is made of a thermosetting resin, and softens reversibly as the temperature rises below a predetermined curing start temperature. However, when it exceeds the curing start temperature, it irreversibly cures as the temperature rises.
  • a plurality of semiconductor chips are stacked while being temporarily crimped to form a temporarily stuck chip stack, and then the temporarily stuck chip stack is heated and pressed to be permanently crimped.
  • the semiconductor chip is heated and pressurized at a temperature at which NCF softens.
  • the chip stack is heated and pressurized at a temperature at which the bumps of all the semiconductor chips constituting the chip stack are melted and the NCF is cured.
  • thermosetting adhesive film is laminated in advance on a bump forming surface of a semiconductor chip.
  • a thermosetting adhesive film is laminated in advance on a bump forming surface of a semiconductor chip.
  • a plurality of semiconductor chips are stacked on a substrate or another semiconductor chip sequentially while temporarily pressing to form a multistage temporary pressing laminate.
  • the multi-stage temporary press-bonded laminate is pressed and heated from above, thereby performing a main press-bonding step for melting the bumps and curing the thermosetting adhesive film.
  • a plurality of chip stacks are mounted on one substrate.
  • some techniques have been proposed in which a plurality of temporarily-bonded chip stacks are formed and then the plurality of temporarily-bonded chip stacks are subjected to main-bonding.
  • the number of times of switching between the temporary crimping process and the final crimping process can be reduced as compared with the case where the temporary crimping and the final crimping of the next chip stack are performed after the temporary crimping and the final crimping of one chip stack are completed. Therefore, the mounting process can be further simplified and shortened.
  • the heat applied to one chip stack for the main pressure bonding is caused by the other pre-crimped other chip stacks. May also be transmitted.
  • the thermal conductivity of the substrate is high
  • the heat for main compression applied to one chip stack is transmitted to the other chip stack in the peripheral temporary compression state with high efficiency.
  • an undesirable thermal change such as NCF hardening or bump melting may occur in the position semiconductor chip below the peripheral chip stack. If the NCF is hardened or the bump is melted prior to the main pressure bonding, proper bonding between the semiconductor chip and the substrate is hindered.
  • the heating temperature in the main press bonding low.
  • the heating temperature is set to a low value, the lower layer of the chip stack cannot be heated sufficiently, and there is a possibility that poor bonding will occur.
  • An object is to provide a manufacturing method and a mounting apparatus.
  • the method for manufacturing a semiconductor device of the present invention is a method for manufacturing a semiconductor device in which one or more semiconductor chips are stacked and mounted at a plurality of locations on a substrate, and each of the two or more locations on the substrate has one or more.
  • a final press-bonding step that collectively press-bonds one or more semiconductor chips constituting each chip stack, and repeating the temporary press-bonding step and the main press-bonding step twice or more until the chip stack reaches a desired number.
  • the temperature of the substrate raised by heating for the main press-bonding from the chip stack during the main press-bonding becomes a prescribed allowable temperature or less.
  • the specifying step specifies the separation distance based on mounting conditions of the semiconductor chip.
  • the mounting condition includes at least a lower layer temperature that is a temperature of the lowermost layer of the chip stack when the main press bonding is performed, and in the specific step, the higher the lower layer temperature, the longer the separation distance. It is desirable to specify the separation distance.
  • thermosetting resin for fixing the semiconductor chip and a substrate or semiconductor chip mounted adjacent to the one side in the stacking direction is provided on one end surface of the semiconductor chip in the stacking direction.
  • the allowable temperature is lower than a curing start temperature at which the thermosetting resin starts irreversibly.
  • the method further includes a map forming step of forming a map indicating a formation position of a plurality of chip stacks based on the specified separation distance, and in the temporary pressing step, according to the map, A plurality of the chip-bonded chip stacks are formed.
  • the substrate is further provided with a plurality of arrangement regions in which the chip stack is arranged in a grid pattern with a predetermined pitch P, and the specific step includes the separation distance.
  • the separation distance is Dd
  • an integer N satisfying ⁇ (N ⁇ 1) ⁇ P ⁇ ⁇ Dd ⁇ N ⁇ P is identified. Chip stacks are formed every N placement regions.
  • the substrate is a semiconductor wafer.
  • one or more semiconductor chips are sequentially stacked while temporarily press-bonded to form a temporarily press-bonded chip stack.
  • the process and the process of simultaneously pressing and simultaneously pressing the upper surface of the two or more temporarily bonded chip stacks at the same time are repeated twice or more to complete the temporary bonded chip stack formed in the temporary pressing process.
  • a final crimping step for changing the state to a crimped state and repeating the temporary crimping step and the final crimping step two or more times until the chip stack reaches a desired number, and prior to the temporary crimping step, during the final crimping Identifying the separation distance that is the distance from the chip stack to the location where the temperature of the substrate raised by the heating for the main press-bonding is equal to or lower than the specified allowable temperature Comprising a degree, the the temporary pressure bonding step, the chips stack of temporary pressure bonding state which is not present crimped simultaneously to each other, the distance above is apart form, I am characterized.
  • Another mounting apparatus is a mounting apparatus in which one or more semiconductor chips are stacked and mounted at a plurality of locations on a substrate, and each of the two or more locations on the substrate has one or more semiconductor chips.
  • Each chip by sequentially heating and pressurizing the top surfaces of all of the formed chip stacks in the temporary press-bonded state in order to form a chip stack in a temporary press-bonded state by stacking while sequentially pressing A main press-bonding unit that collectively press-bonds one or more semiconductor chips constituting the stack and a temperature of the substrate that has been heated by heating for the main press-bonding from the chip stack during the main press-bonding prior to the temporary press-bonding.
  • a separation distance specifying unit that specifies a separation distance that is a distance to a location that is equal to or lower than a specified allowable temperature
  • the temporary press-bonding unit specifies the chip stacks in the temporary press-bonded state from each other.
  • the distance above the, apart form the main bonding means main bonding the formed apart the separation distance or more chip stack of temporary pressure bonding conditions, characterized in that.
  • Another mounting apparatus is a mounting apparatus in which one or more semiconductor chips are stacked and mounted at a plurality of locations on a substrate, and each of the two or more locations on the substrate has one or more semiconductor chips.
  • Each chip stack is configured by sequentially heating and pressurizing the top surfaces of all of the formed temporary-bonded chip stacks in order, while stacking them in sequence while temporarily pressing them.
  • a bonding section that collectively press-bonds one or more semiconductor chips, and a temperature of the substrate raised by heating for the main press-bonding from a chip stack during the main press-bonding prior to the temporary press-bonding, to a predetermined allowable temperature
  • a separation distance specifying means for specifying a separation distance that is a distance to the following location and the chip stack in the temporarily press-bonded state are formed apart from each other by the separation distance or more.
  • the present invention since there is no pre-bonded chip stack in the vicinity of the chip stack during the main press bonding, it is possible to prevent an undesirable thermal change in the chip stack due to the heat of the main press bonding.
  • FIG. 1 It is a schematic block diagram of the mounting apparatus which is embodiment of this invention. It is a schematic perspective view of the semiconductor wafer which functions as a substrate. It is a figure which shows the structure of the semiconductor chip mounted. It is a figure which shows the structure of a semiconductor device. It is a figure which shows the flow which laminates
  • FIG. 1 is a schematic configuration diagram of a mounting apparatus 100 according to an embodiment of the present invention.
  • the mounting apparatus 100 is an apparatus for mounting the semiconductor chip 10 on the substrate 30.
  • the mounting apparatus 100 has a particularly suitable configuration when a plurality of semiconductor chips 10 are stacked and mounted.
  • the mounting apparatus 100 includes a chip supply unit 102, a chip transport unit 104, a bonding unit 106, and a control unit 130 that controls driving thereof.
  • the chip supply unit 102 is a part that takes out the semiconductor chip 10 from the chip supply source and supplies it to the chip transport unit 104.
  • the chip supply unit 102 includes a protruding portion 110, a die picker 114, and a transfer head 116.
  • the plurality of semiconductor chips 10 are placed on the dicing tape TE. At this time, the semiconductor chip 10 is placed in a face-up state with the bumps 18 facing upward.
  • the protruding portion 110 pushes up only one semiconductor chip 10 out of the plurality of semiconductor chips 10 in the face-up state.
  • the die picker 114 sucks and holds the semiconductor chip 10 pushed up by the protruding upper part 110 at the lower end thereof.
  • the die picker 114 that has received the semiconductor chip 10 rotates 180 degrees on the spot so that the bumps 18 of the semiconductor chip 10 face downward, that is, the semiconductor chip 10 is in a face-down state. In this state, the transfer head 116 receives the semiconductor chip 10 from the die picker 114.
  • the transfer head 116 is movable in the vertical and horizontal directions, and can hold the semiconductor chip 10 by suction at its lower end.
  • the transfer head 116 holds the semiconductor chip 10 by suction at its lower end. Thereafter, the transfer head 116 moves in the horizontal and vertical directions and moves to the chip transfer unit 104.
  • the chip transport unit 104 has a turntable 118 that rotates about a vertical rotation axis Ra.
  • the transfer head 116 places the semiconductor chip 10 at a predetermined position on the turntable 118.
  • the turntable 118 on which the semiconductor chip 10 is placed rotates about the rotation axis Ra, the semiconductor chip 10 is transferred to the bonding unit 106 located on the side opposite to the chip supply unit 102.
  • the bonding unit 106 includes a stage 120 that supports the substrate 30, a mounting head 122 that holds the semiconductor chip 10 and attaches to the substrate 30, and the like.
  • the stage 120 is movable in the horizontal direction and adjusts the relative positional relationship between the mounted substrate 30 and the mounting head 122. Further, the stage 120 may include a heater.
  • the mounting head 122 can hold the semiconductor chip 10 at the lower end thereof, and can rotate and move up and down around the vertical rotation axis Rb.
  • the mounting head 122 presses the semiconductor chip 10 onto the substrate 30 or other semiconductor chip 10 placed on the stage 120. Specifically, the mounting head 122 is lowered so as to press the held semiconductor chip 10 against the substrate 30 or the like, whereby the semiconductor chip 10 is temporarily bonded or permanently bonded.
  • the mounting head 122 has a built-in temperature variable heater.
  • the mounting head 122 has a second temperature higher than the first temperature T1 at the first temperature T1, which will be described later, at the time of performing the temporary pressure bonding, and at the time of the main pressure bonding. Heated to T2. Further, the mounting head 122 applies a first load F1 to the semiconductor chip 10 at the time of executing the temporary pressure bonding and a second load F2 at the time of performing the main pressure bonding.
  • a camera (not shown) is provided near the mounting head 122.
  • Each of the substrate 30 and the semiconductor chip 10 is provided with an alignment mark serving as a positioning reference.
  • the camera images the substrate 30 and the semiconductor chip 10 so that this alignment mark is reflected.
  • the control unit 130 grasps the relative positional relationship between the substrate 30 and the semiconductor chip 10 based on the image data obtained by the imaging, and rotates the rotation angle around the axis Rb of the mounting head 122 and the stage 120 as necessary. Adjust the horizontal position.
  • the control unit 130 controls the driving of each unit, and includes, for example, a CPU that performs various calculations and a storage unit 138 that stores various data and programs.
  • the control unit 130 reads the program from the storage unit 138 and functions as the temporary crimping unit 132, the main crimping unit 134, and the separation distance specifying unit 136.
  • the pre-bonding section 132 drives the bonding section 106 and sequentially stacks one or more semiconductor chips while pre-bonding to form a chip stack in a pre-bonded state.
  • the main press-bonding unit 134 drives the bonding unit 106 and heat-presses the upper surface of the formed temporarily stacked chip stack, thereby collectively press-bonding one or more semiconductor chips constituting each chip stack.
  • the separation distance specifying unit 136 specifies the separation distance prior to provisional pressure bonding. As will be described in detail later, the separation distance is a separation distance of the chip stack in the temporarily press-bonded state necessary for satisfactorily stacking the semiconductor chips 10.
  • the configuration of the mounting apparatus 100 described here is an example, and may be changed as appropriate.
  • both the temporary pressure bonding and the main pressure bonding are performed by one mounting head 122, but a temporary pressure bonding mounting head and a main pressure bonding mounting head may be provided.
  • the stage 120 is configured to move horizontally, but the mounting head 122 may be configured to move horizontally instead of or in addition to the stage 120.
  • the configurations of the chip supply unit 102, the chip transfer unit 104, and the like may be changed as appropriate.
  • FIG. 2 is a schematic image diagram of the substrate 30 (semiconductor wafer) used in the present embodiment.
  • the substrate 30 which is a semiconductor wafer is mainly made of silicon and has a higher thermal conductivity than a general circuit substrate made of resin. As shown in FIG.
  • a plurality of arrangement regions 34 arranged in a lattice pattern are set on the substrate 30.
  • a plurality of semiconductor chips 10 are stacked and mounted.
  • the arrangement area 34 is arranged at a predetermined arrangement pitch P.
  • the value of the arrangement pitch P is appropriately set according to the size of the semiconductor chip 10 to be mounted.
  • the arrangement region 34 is substantially square, but may have other shapes as appropriate, for example, substantially rectangular.
  • FIG. 3 is a diagram showing a schematic configuration of the semiconductor chip 10 to be mounted. Electrode terminals 14 and 16 are formed on the upper and lower surfaces of the semiconductor chip 10. Further, bumps 18 are formed on one surface of the semiconductor chip 10 so as to continue to the electrode terminals 14. The bump 18 is made of a conductive metal and melts at a predetermined melting temperature Tm.
  • a non-conductive film (hereinafter referred to as “NCF”) 20 is attached to one surface of the semiconductor chip 10 so as to cover the bumps 18.
  • the NCF 20 functions as an adhesive that bonds the semiconductor chip 10 to the substrate 30 or another semiconductor chip 10, and is a non-conductive thermosetting resin such as a polyimide resin, an epoxy resin, an acrylic resin, or a phenoxy resin. And polyethersulfone resin.
  • the thickness of the NCF 20 is larger than the average height of the bumps 18, and the bumps 18 are almost completely covered with the NCF 20.
  • NCF20 is a solid film at room temperature, but when it exceeds a predetermined softening start temperature Ts, it gradually softens reversibly and exhibits fluidity, and when it exceeds a predetermined curing start temperature Tt, it is irreversible. Begins to harden.
  • the softening start temperature Ts is lower than the melting temperature Tm and the curing start temperature Tt of the bump 18.
  • the first temperature T1 for temporary pressure bonding is higher than the softening start temperature Ts and lower than the melting temperature Tm and the curing start temperature Tt.
  • the second temperature T2 for main press bonding is higher than the melting temperature Tm and the curing start temperature Tt. That is, Ts ⁇ T1 ⁇ (Tm, Tt) ⁇ T2.
  • the mounting head 122 When the semiconductor chip 10 is temporarily bonded to the substrate 30 or the lower semiconductor chip 10 (hereinafter referred to as a “bonded body”), the mounting head 122 is heated to the first temperature T1, and then the semiconductor chip 10 is added. Press. At this time, the NCF 20 of the semiconductor chip 10 is heated to near the first temperature T1 by heat transfer from the mounting head 122, softens, and has fluidity. As a result, the NCF 20 flows into the gap between the semiconductor chip 10 and the object to be bonded, and the gap can be reliably filled.
  • the mounting head 122 is heated to the second temperature T2, and then the semiconductor chip 10 is pressurized.
  • the bumps 18 and the NCF 20 of the semiconductor chip 10 are heated to near the second temperature T ⁇ b> 2 by heat transfer from the mounting head 122.
  • the bumps 18 are melted and can be welded to the opposing pressure-bonded bodies.
  • the NCF 20 is cured in a state in which the gap between the semiconductor chip 10 and the object to be pressed is filled, so that the semiconductor chip 10 and the object to be pressed are firmly fixed.
  • FIG. 4 is a diagram illustrating a configuration of a semiconductor device in which a plurality of semiconductor chips 10 are stacked and mounted on a substrate 30.
  • the semiconductor device is configured by stacking and mounting a target number of semiconductor chips 10 in each of a plurality of arrangement regions 34.
  • the target stacking number is “4”
  • four semiconductor chips 10 are stacked and mounted in one arrangement region 34.
  • a stack of four semiconductor chips 10 is referred to as “chip stack ST”.
  • the semiconductor chips 10 corresponding to the target stack are sequentially stacked while being temporarily crimped to form the temporarily stacked chip stack ST, and then the upper surface of the chip stack ST is heated at the second temperature T2. It is formed by pressurizing while pressing.
  • a method hereinafter referred to as a “serial method” in which the temporary pressure bonding and the main pressure bonding of the next chip stack ST are executed after the temporary pressure bonding and the main pressure bonding of one chip stack ST is completed.
  • a method in which a plurality of chip stacks ST are temporarily bonded and then a final bonding of the plurality of chip stacks ST is performed.
  • the parallel method since the primary pressure bonding is continuously performed after the temporary pressure bonding is continuously performed, the number of times of switching the temperature of the mounting head 122 is changed as compared with the serial method in which the temporary pressure bonding and the main pressure bonding are alternately repeated. It can be greatly reduced. By reducing the number of times of temperature switching, the waiting time for raising and lowering the mounting head 122 can be reduced, and the processing time of the entire mounting process can be reduced.
  • a plurality of chip stacks ST are formed by a parallel method.
  • the parallel system when one chip stack ST is subjected to main pressure bonding, another temporarily stacked chip stack ST may exist in the vicinity thereof. In this case, the heat for main press-bonding may adversely affect other pre-crimped chip stacks ST in the vicinity. Therefore, in the present embodiment, the temporarily stacked chip stacks ST are formed apart from each other by a predetermined separation distance Dd or more.
  • FIGS. 5 and 6 are image diagrams showing the flow of mounting the semiconductor chip 10.
  • three arrangement regions 34 are illustrated, but for convenience of description, these are referred to as region A, region B, and region C in order from the left side.
  • the separation distance Dd is substantially the same as the arrangement pitch P of the arrangement region 34.
  • the mounting procedure described below may be performed under normal pressure, or may be performed in a vacuum in order to prevent air bubbles from being caught.
  • a temporary crimping step of forming two or more temporarily stacked chip stacks ST, and a final crimping step of sequentially pressing two or more chip stacks ST in sequence repeat.
  • the semiconductor chip 10 is arranged in the region A on the substrate 30 using the mounting head 122.
  • the substrate 30 is positioned with respect to the semiconductor chip 10 so that the bumps 18 of the semiconductor chip 10 face the electrode terminals 32 on the substrate 30.
  • the mounting head 122 is heated to the first temperature T1, which is a temperature for temporary pressure bonding.
  • the semiconductor chip 10 is pressurized with a prescribed first load F ⁇ b> 1 by the mounting head 122, and the semiconductor chip 10 is temporarily bonded to the substrate 30.
  • the first load F1 is not particularly limited as long as the bumps 18 can push the softened NCF 20 to contact the electrode terminals 32 of the substrate 30 and the bumps 18 are not greatly deformed.
  • the second-layer semiconductor chip 10 is further temporarily bonded onto the temporarily-bonded first-layer semiconductor chip 10.
  • the bumps 18 of the second semiconductor chip 10 are formed on the first semiconductor chip 10 by using the mounting head 122 in the same manner as in the first layer.
  • the second-layer semiconductor chip 10 is disposed on the first-layer semiconductor chip 10 so as to face the electrode terminals 16. In this state, the second-layer semiconductor chip 10 is pressurized at the first load F1 while being heated at the first temperature T1, and temporarily bonded to the first-layer semiconductor chip 10.
  • FIG. 5C shows a state where the four layers of semiconductor chips 10 are stacked while being temporarily pressed in the region A.
  • a stacked body in which the four semiconductor chips 10 are stacked becomes a chip stack ST in a temporarily press-bonded state.
  • the chip stack ST in the temporary press-bonded state can be formed in the region A
  • the chip stack ST in the temporary press-bonded state is formed in the other arrangement region 34 in the same procedure.
  • the temporarily pressed chip stacks ST are not formed in the region B but formed in the region C.
  • FIG. 6C shows a state where the chip stack ST in the temporarily press-bonded state is formed in two or more arrangement regions 34 (region A and region C). At this stage, the first crimping process is completed.
  • the formed chip stack ST in the temporarily crimped state is then sequentially crimped in order. Specifically, as shown in FIG. 6B, first, the mounting head 122 is heated to a second temperature T2, which is a temperature for main press bonding. Then, as shown in FIG. 6 (b), the chip stack ST in the temporarily press-bonded state is pressurized with the second load F2 by using the mounting head 122 heated to the second temperature T2, and the four semiconductor chips 10 are assembled. Perform final crimping at once.
  • the second load F2 is not particularly limited as long as the pushing amount of the bumps 18 can be appropriately maintained.
  • the four semiconductor chips 10 constituting the chip stack ST are also heated by being pressed by the mounting head 122 heated to the second temperature T2.
  • the heating temperature decreases as the distance from the mounting head 122 increases.
  • the uppermost layer (fourth layer) semiconductor chip 10 is heated to substantially the same temperature as the second temperature T2, but the lowermost layer (first layer) semiconductor chip 10 starts from the second temperature T2.
  • the second temperature T2 is set so that the lower layer temperature Ta becomes a target temperature higher than the melting temperature Tm and the curing start temperature Tt. That is, during the main pressure bonding, all the four semiconductor chips 10 constituting the chip stack ST are heated to a temperature higher than the melting temperature Tm and the curing start temperature Tt.
  • the NCF 20 of the semiconductor chip 10 is gradually cured. Then, as the NCF 20 is cured, the semiconductor chip 10 and the object to be bonded (the substrate 30 or the lower semiconductor chip 10) are mechanically firmly fixed. Further, the bump 18 is melted by being heated beyond the melting temperature Tm, and can be in close contact with the opposing electrode terminals 32 and 16. As a result, the four semiconductor chips 10 and the substrate 30 are in a mounted state in which they are electrically joined to each other. Then, the step of collectively press-bonding the four semiconductor chips 10 constituting the chip stack ST is the main press-bonding step.
  • the heat transmitted to the lower layer is also transmitted to the periphery thereof through the substrate 30 (semiconductor wafer) having a high thermal conductivity. Due to the heat transferred through the substrate 30, other peripheral chip stacks ST may be adversely affected. In order to avoid such an adverse effect due to heat, in the present embodiment, the temporarily stacked chip stack ST is separated by a separation distance Dd or more, which will be described in detail later.
  • the other chip stack ST is also finally crimped. That is, the main pressure bonding is sequentially performed in all the two or more arrangement regions 34 such as the region C. Then, if all the formed chip stacks ST in the temporary press-bonded state are finally press-bonded, the second temporary press-bonding step is subsequently performed. That is, the chip stack ST in the temporarily press-bonded state is formed in the arrangement region where the chip stack ST is not formed in the first temporary press-bonding step, such as the region B in the example of FIG.
  • FIG. 6C is a diagram showing a state of the second temporary press-bonding step.
  • the second final crimping step for sequentially crimping these chip stacks ST is performed next. To do. Thereafter, the mounting process is completed if the temporary press-bonding process and the main press-bonding process are repeated until the chip stack ST can be mounted in all desired arrangement regions.
  • the present embodiment is a parallel method in which the temporary press-bonding is continuously performed in two or more arrangement regions 34 and then the main press-bonding is continuously performed. For this reason, the number of times of switching the temperature of the mounting head 122 can be reduced as compared with the serial method in which the temporary pressure bonding and the main pressure bonding are repeatedly performed for each arrangement region 34. Therefore, the waiting time for temperature increase / decrease can be reduced, and the entire mounting process time can be greatly reduced.
  • the chip stacks ST in the temporarily press-bonded state are formed apart from each other by a predetermined separation distance Dd or more.
  • Dd separation distance
  • the upper part is an image diagram showing the mounting process of the semiconductor chip 10
  • the lower part is a graph showing the surface temperature of the substrate 30.
  • the lower layer semiconductor The chip 10 is heated to a temperature Ta sufficiently higher than the curing start temperature Tt of the NCF 20 and the melting temperature Tm of the bumps 18.
  • the temperature of the substrate 30 in the region A adjacent to the lower semiconductor chip 10 is also higher than the curing start temperature Tt and the melting temperature Tm.
  • the substrate 30 which is a semiconductor wafer has a relatively high thermal conductivity, the heat received from the lower semiconductor chip 10 is further transferred to the periphery thereof. As a result, not only in the area A but also in the adjacent area B, the surface temperature may exceed the curing start temperature Tt and the melting temperature Tm.
  • the NCF 20 of the chip stack ST starts to be cured before the main press bonding, or the bumps 18 start to melt. If the NCF 20 is hardened or the bumps 18 are melted prior to the main pressure bonding, poor bonding between the semiconductor chip 10 and the substrate is caused. Even if the NCF 20 is not cured or the bump 18 is not melted, it is exposed to a high temperature for a long time, which may cause an undesirable thermal change.
  • a separation distance that is a distance from the chip stack ST during the final press-bonding in advance to a location where the temperature of the substrate 30 raised by the heat for the main press-bonding is equal to or lower than a predetermined allowable temperature Td. Dd is specified in advance. Then, the formation location of the chip stack ST is determined so that all the chip stacks ST in the temporarily press-bonded state are separated from each other by a separation distance Dd or more.
  • the allowable temperature Td is not particularly limited as long as it is equal to or lower than the curing start temperature Tt at which the NCF 20 starts irreversibly and below the melting temperature Tm at which the bump 18 starts to melt.
  • the separation distance Dd is a distance from the chip stack ST during the main press-bonding to a portion where the surface temperature becomes the allowable temperature Td, but the method for specifying the separation distance Dd is not particularly limited. For example, the user may be prompted to input the separation distance Dd, and the value input by the user may be specified as the separation distance Dd. In this case, the user obtains the separation distance Dd in advance through experiments or simulations.
  • the control unit of the mounting apparatus 100 may specify the separation distance Dd based on the mounting conditions.
  • the control unit may specify the separation distance Dd based on the lower layer temperature Ta, which is the temperature of the lower semiconductor chip 10 of the chip stack ST that is permanently bonded.
  • the lower layer temperature Ta is an unknown value that is not detected by a sensor or the like.
  • the second temperature T2 which is the temperature of the mounting head 122 at the time of the main pressure bonding, is set to a temperature at which the lower layer temperature Ta becomes a target temperature that is equal to or higher than the melting temperature Tm and the curing start temperature Tt. Since this target temperature is known in advance, this target temperature can be regarded as the lower layer temperature Ta.
  • the control unit stores a separation distance map indicating a correlation between the lower layer temperature Ta and the separation distance Dd.
  • FIG. 8 is a diagram illustrating an example of a separation distance map.
  • the separation distance Dd is 0 when the lower layer temperature Ta is equal to or lower than the allowable temperature Td, but the separation distance Dd also increases as the lower layer temperature Ta rises above the allowable temperature Td.
  • the control unit identifies the separation distance Dd by comparing the second temperature T2 that is actually used during the main press-bonding with the separation distance map.
  • the separation distance Dd varies depending on the heat transfer characteristics of the substrate 30. Even if the lower layer temperature Ta is the same, the higher the heat transfer characteristics of the substrate 30, the longer the separation distance Dd. Therefore, a plurality of types of separation distance maps may be prepared according to the heat transfer characteristics of the substrate 30.
  • the solid line indicates the separation distance Dd when the heat transfer characteristic is low
  • the one-dot chain line indicates the heat transfer characteristic is high
  • the broken line indicates the separation distance Dd when the heat transfer characteristic is medium.
  • the heat transfer characteristics of the substrate 30 vary depending on the shape (thickness) of the substrate 30 and the difference in characteristics such as the material. Therefore, the control unit stores in advance heat transfer characteristic data indicating the correlation between the characteristics of the substrate 30 and the heat transfer characteristics, and specifies the heat transfer characteristics of the substrate 30 based on the heat transfer characteristic data. Also good.
  • FIG. 9 is a diagram illustrating an example of heat transfer characteristic data. The control unit identifies the heat transfer characteristics of the substrate 30 by comparing the thickness and material of the substrate 30 actually used with the heat transfer characteristic data.
  • the separation distance Dd further varies depending on the duration of the main press bonding and the ambient ambient temperature. Therefore, when specifying the separation distance Dd, in addition to the lower layer temperature Ta and the heat transfer characteristics described above, the duration of the main pressure bonding, the ambient temperature, and the like may be considered. For example, even if the lower layer temperature Ta and the heat transfer characteristics are the same, the separation distance Dd may be longer as the duration time of the main pressure bonding is longer and as the atmospheric temperature is higher.
  • the method for specifying the separation distance Dd described so far is an example, and may be changed as appropriate.
  • a preset target temperature is handled as the lower layer temperature Ta.
  • the lower layer temperature Ta may be estimated based on the second temperature T2 that is the temperature of the mounting head 122 during the main pressure bonding and the number of stacked chips or the height of the chip stack ST.
  • the chip stacks ST in the temporarily press-bonded state are separated from each other by a separation distance Dd or more.
  • the chip stack ST in a temporarily press-bonded state is arranged while opening several arrangement regions 34.
  • the control unit specifies an integer N that satisfies ⁇ (N ⁇ 1) ⁇ P ⁇ ⁇ Dd ⁇ N ⁇ P.
  • the chip stack ST in the temporary press-bonded state is formed every N arrangement regions.
  • a white rectangle indicates the chip stack ST in a temporarily press-bonded state
  • a hatched rectangle indicates the chip stack ST after the main press-bonding.
  • the plurality of arrangement areas 34 are referred to as area A, area B,.
  • the arrangement pitch of the arrangement areas 34 is P and the separation distance Dd is 0.3 ⁇ P.
  • Dd 0.3 ⁇ P is larger than 0 and smaller than P
  • the integer N satisfying ⁇ (N ⁇ 1) ⁇ P ⁇ ⁇ Dd ⁇ N ⁇ P is “1”. Therefore, in this case, the chip stacks ST in the temporarily press-bonded state are arranged in every other arrangement region.
  • the arrangement regions are arranged in the vertical direction and the horizontal direction as viewed from the region A.
  • the chip stack ST in the temporarily press-bonded state is also formed in the regions C and I where one 34 is skipped and the region K separated from the regions C and I by one. If the temporarily stacked chip stacks ST can be formed in the regions A, C, K, and I, then these four chip stacks ST are sequentially bonded in sequence. Even if the main bonding is performed, there is no other temporary stacking chip stack ST in the region where the substrate 30 is at a high temperature (the region less than the separation distance Dd). Undesirable thermal changes such as melting can be prevented.
  • the chip stack ST in the temporary press-bonded state is formed in the open arrangement region 34.
  • the region D in which one arrangement region 34 is skipped in the vertical direction and the horizontal direction as viewed from the region B
  • a chip stack ST in a temporarily press-bonded state is also formed in J and in a region L that is separated from regions D and J by one. If the temporarily stacked chip stacks ST can be formed in the regions B, D, L, and J, the four chip stacks ST are then sequentially bonded in sequence. That is, the second main press-bonding step is executed.
  • an integer N satisfying ⁇ (N ⁇ 1) ⁇ P ⁇ ⁇ Dd ⁇ N ⁇ P is specified, and the formation position of the chip stack ST in the temporarily press-bonded state is determined based on the integer N.
  • the formation position of the chip stack ST in the temporarily press-bonded state may be specified prior to the first temporary press-bonding step. That is, prior to the first temporary crimping process, a map indicating the formation position of the chip stack ST for each temporary crimping process is formed based on the separation distance Dd. A chip stack ST in a temporarily press-bonded state may be formed.
  • the number of mounting heads 122 is not necessarily one, and both a mounting head for temporary press bonding and a mounting head for main press bonding may be provided.
  • the mounting head dedicated for temporary crimping is always heated to the first temperature T1
  • the mounting head dedicated for final crimping is always heated to the second temperature T2.
  • the mounting head for main press-bonding may have a size capable of simultaneously heating and pressurizing (main press-bonding) two or more chip stacks ST.
  • the mounting head 122a for main press-bonding may be sized so that four chip stacks ST can be main-pressed simultaneously.
  • the chip stacks ST that are simultaneously press-bonded do not need to be separated by the separation distance Dd, and the chip stacks ST that are not subjected to the final pressure bonding at the same time need only be separated by a distance Dd or more.
  • the chip stack ST in the temporary bonding state is formed in the areas A to D and the areas L to I separated from the areas A to D by one row (separation distance Dd or more). That's fine.
  • the chip stacks ST in the regions A to D are simultaneously main-bonded, and then the chip stacks ST in the regions L to I are simultaneously main-bonded.
  • the chip stack ST in the temporary press-bonded state is formed in the regions E to H and the regions M to P.
  • the chip stacks ST in the areas E to H are simultaneously main-bonded, and the chip stacks ST in the areas MP are simultaneously pressed.
  • each chip stack ST has been described as four layers.
  • the number of stacked chip stacks ST is not particularly limited as long as it is one or more.
  • a semiconductor wafer is used as the substrate 30, but another substrate may be used.
  • the technique of the present embodiment is particularly suitable when a substrate made of a material having a relatively high thermal conductivity is used.

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Abstract

基板３０上の２以上の箇所それぞれにおいて、１以上の半導体チップ１０を順次、仮圧着しながら積層して仮圧着状態のチップスタックＳＴを形成する仮圧着工程と、形成された前記仮圧着状態のチップスタックＳＴ全ての上面を、順番に、加熱加圧して本圧着する本圧着工程と、を備え、さらに、前記仮圧着工程に先だって、本圧着中のチップスタックＳＴから、当該本圧着のための加熱により昇温した前記基板３０の温度が規定の許容温度Ｔｄ以下となる箇所までの距離である離間距離Ｄｄを特定する特定工程を備え、前記仮圧着工程では、前記仮圧着状態のチップスタックＳＴを、互いに、前記離間距離Ｄｄ以上、離して形成する。

Description

半導体装置の製造方法および実装装置
　本発明は、基板上の複数箇所に、１以上の半導体チップを積層して実装する半導体装置の製造方法および半導体チップを基板に実装する実装装置に関する。
　従来から、半導体装置の更なる高機能化、小型化が求められている。そこで、一部では、複数の半導体チップを積層して実装することが提案されている。通常、半導体チップの片面には、バンプと、当該バンプを覆う被導電性フィルム（以下「ＮＣＦ」という）が設けられている。ＮＣＦは、熱硬化性樹脂からなり、所定の硬化開始温度未満では、温度上昇に伴い可逆的に軟化するが、硬化開始温度を超えると、温度上昇に伴い不可逆的に硬化する。かかる半導体チップを積層実装するために、複数の半導体チップを仮圧着しながら積層して、仮圧着状態のチップスタックを形成し、その後、この仮圧着状態のチップスタックを加熱加圧して本圧着することが提案されている。なお、仮圧着では、半導体チップを、ＮＣＦが軟化する温度で加熱加圧する。また、本圧着では、チップスタックを構成する複数の半導体チップ全てのバンプが溶融し、かつ、ＮＣＦが硬化する温度で、チップスタックを加熱加圧する。
　こうした積層技術は、例えば、特許文献１に開示されている。この特許文献１では、半導体チップのうちバンプ形成面に、予め熱硬化性接着剤フィルムをラミネートする。積層実装する際には、まず、複数の半導体チップを、基板または他の半導体チップの上に順次、仮圧着しながら積層して多段仮圧着積層体を形成する。次に、この多段仮圧着積層体を上側から加圧かつ加熱することで、バンプを溶融させるとともに熱硬化性接着剤フィルムを硬化させる本圧着工程を実行する。こうした技術によれば、小さな面積で、より多数の半導体チップを実装できるため、更なる高機能化、小型化が可能となる。
特開２０１４－６０２４１号公報
　ところで、一般的には、一つの基板上に、複数のチップスタックが実装される。複数のチップスタックを実装する場合、仮圧着状態のチップスタックを複数形成した後に、この複数の仮圧着状態のチップスタックを本圧着する技術が一部で提案されている。この場合、一つのチップスタックの仮圧着および本圧着が完了してから次のチップスタックの仮圧着および本圧着を実行する場合に比べて、仮圧着処理と本圧着処理との切り替え回数を低減できるため、実装工程の更なる簡易化、短縮化が可能となる。
　一方で、複数の仮圧着状態のチップスタックを形成した後に本圧着を行う技術の場合、本圧着のために、一つのチップスタックに付加された熱が、周辺の仮圧着状態の他のチップスタックにも伝達されることがある。特に、基板の熱伝導率が高い場合には、一つのチップスタックに付加された本圧着用の熱が、高効率で、周辺の仮圧着状態の他のチップスタックに伝達される。この場合、周辺のチップスタックの下層に位置半導体チップにおいて、ＮＣＦの硬化やバンプの溶融等、望ましくない熱的変化が生じるおそれがある。本圧着に先だって、ＮＣＦの硬化やバンプの溶融が生じると、当該半導体チップと基板との適切な接合が阻害される。
　こうした意に反した熱的変化を防止するために、本圧着における加熱温度を低めに設定することも考えられる。しかし、加熱温度を低めに設定した場合、チップスタックの下層まで十分に加熱できず、やはり接合不良を生じるおそれがある。
　そこで、本発明では、仮圧着状態のチップスタックを２以上形成した後に、本圧着を行う場合において、本圧着されるチップスタックの周辺のチップスタックにおける望ましくない熱的変化を防止できる、半導体装置の製造方法および実装装置を提供することを目的とする。
　本発明の半導体装置の製造方法は、基板上の複数箇所に、１以上の半導体チップを積層して実装する半導体装置の製造方法であって、前記基板上の２以上の箇所それぞれにおいて、１以上の半導体チップを順次、仮圧着しながら積層して仮圧着状態のチップスタックを形成する仮圧着工程と、形成された前記仮圧着状態のチップスタック全ての上面を、順番に、加熱加圧することで、各チップスタックを構成する１以上の半導体チップを一括で本圧着する本圧着工程と、を備え、前記チップスタックが所望の個数に達するまで、前記仮圧着工程および本圧着工程を２回以上くり返し、さらに、前記仮圧着工程に先だって、本圧着中のチップスタックから、当該本圧着のための加熱により昇温した前記基板の温度が規定の許容温度以下となる箇所までの距離である離間距離を特定する特定工程を備え、前記仮圧着工程では、前記仮圧着状態のチップスタックを、互いに、前記離間距離以上、離して形成し、前記本圧着工程では、前記離間距離以上離して形成された前記仮圧着状態のチップスタックを本圧着する、ことを特徴とする。
　好適な態様では、前記特定工程は、前記半導体チップの実装条件に基づいて、前記離間距離を特定する。この場合、前記実装条件は、少なくとも、前記本圧着する際の前記チップスタックの最下層の温度である下層温度を含み、前記特定工程では、前記下層温度が高いほど、前記離間距離が長くなるように前記離間距離を特定する、ことが望ましい。
　他の好適な態様では、前記半導体チップの積層方向片側端面には、当該半導体チップと、前記積層方向片側に隣接実装される基板または半導体チップと、を固着するための熱硬化性樹脂が設けられており、前記許容温度は、前記熱硬化性樹脂が不可逆的に硬化開始する硬化開始温度より低い。
　他の効果的な態様では、さらに、前記特定された離間距離に基づいて、複数のチップスタックの形成位置を示すマップを形成するマップ形成工程を備え、前記仮圧着工程では、前記マップに従い、前記複数の前記仮圧着状態のチップスタックを形成する。
　他の好適な態様では、さらに、前記基板には、前記チップスタックが配置される複数の配置領域が規定のピッチＰで格子状に並んで設定されており、前記特定工程は、前記離間距離を特定した後、さらに、前記離間距離をＤｄとしたときに、｛（Ｎ－１）×Ｐ｝≦Ｄｄ＜Ｎ×Ｐを満たす整数Ｎを特定し、前記仮圧着工程では、前記仮圧着状態のチップスタックを、前記配置領域Ｎ個置きに形成する。
　他の好適な態様では、前記基板は、半導体ウェハである。
　他の本発明である半導体装置の製造方法は、前記基板上の２以上の箇所それぞれにおいて、１以上の半導体チップを順次、仮圧着しながら積層して仮圧着状態のチップスタックを形成する仮圧着工程と、２以上の仮圧着状態のチップスタックの上面を同時に加熱加圧して同時に本圧着する処理を、２回以上繰り返して、前記仮圧着工程で形成された仮圧着状態のチップスタック全てを本圧着状態に変化させる本圧着工程と、を備え、前記チップスタックが所望の個数に達するまで、前記仮圧着工程および本圧着工程を２回以上くり返し、さらに、前記仮圧着工程に先だって、本圧着中のチップスタックから、当該本圧着のための加熱により昇温した前記基板の温度が規定の許容温度以下となる箇所までの距離である離間距離を特定する特定工程を備え、前記仮圧着工程では、同時に本圧着されない仮圧着状態のチップスタックを、互いに、前記離間距離以上、離して形成する、ことを特徴とする。
　他の本発明である実装装置は、基板上の複数箇所に、１以上の半導体チップを積層して実装する実装装置であって、前記基板上の２以上の箇所それぞれにおいて、１以上の半導体チップを順次、仮圧着しながら積層して仮圧着状態のチップスタックを形成する仮圧着手段と、形成された前記仮圧着状態のチップスタック全ての上面を、順番に、加熱加圧することで、各チップスタックを構成する１以上の半導体チップを一括で本圧着する本圧着手段と、前記仮圧着に先だって、本圧着中のチップスタックから、当該本圧着のための加熱により昇温した前記基板の温度が規定の許容温度以下となる箇所までの距離である離間距離を特定する離間距離特定手段と、を備え、前記仮圧着手段は、前記仮圧着状態のチップスタックを、互いに、特定した前記離間距離以上、離して形成し、前記本圧着手段は、前記離間距離以上離して形成された前記仮圧着状態のチップスタックを本圧着する、ことを特徴とする。
　他の本発明である実装装置は、基板上の複数箇所に、１以上の半導体チップを積層して実装する実装装置であって、前記基板上の２以上の箇所それぞれにおいて、１以上の半導体チップを順次、仮圧着しながら積層して仮圧着状態のチップスタックを形成するとともに、形成された前記仮圧着状態のチップスタック全ての上面を、順番に、加熱加圧することで、各チップスタックを構成する１以上の半導体チップを一括で本圧着するボンディング部と、前記仮圧着に先だって、本圧着中のチップスタックから、当該本圧着のための加熱により昇温した前記基板の温度が規定の許容温度以下となる箇所までの距離である離間距離を特定する離間距離特定手段と、前記仮圧着状態のチップスタックを、互いに、前記離間距離以上、離して形成した後、形成された前記仮圧着状態のチップスタックを本圧着するように前記ボンディング部を制御する制御部と、を備える、ことを特徴とする。
　本発明によれば、本圧着中のチップスタックの近傍に、仮圧着状態のチップスタックが存在しないため、本圧着の熱に起因するチップスタックにおける望ましくない熱的変化を防止できる。
本発明の実施形態である実装装置の概略構成図である。 基板として機能する半導体ウェハの概略斜視図である。 実装される半導体チップの構成を示す図である。 半導体装置の構成を示す図である。 複数の半導体チップを積層して実装する流れを示す図である。 複数の半導体チップを積層して実装する流れを示す図である。 半導体チップの実装と基板温度との関係を示す図である。 離間距離マップの一例を示す図である。 熱伝導特性データの一例を示す図である。 チップスタックの形成位置の一例を示す図である。 チップスタックの形成位置の他の一例を示す図である。
　以下、本発明の実施形態について図面を参照して説明する。図１は、本発明の実施形態である実装装置１００の概略構成図である。この実装装置１００は、基板３０の上に、半導体チップ１０を実装する装置である。この実装装置１００は、複数の半導体チップ１０を積層して実装する場合に特に好適な構成となっている。
　実装装置１００は、チップ供給部１０２、チップ搬送部１０４、ボンディング部１０６、および、これらの駆動を制御する制御部１３０と、を備える。チップ供給部１０２は、チップ供給源から半導体チップ１０を取り出し、チップ搬送部１０４に供給する部位である。このチップ供給部１０２は、突上部１１０とダイピッカ１１４と移送ヘッド１１６と、を備えている。
　チップ供給部１０２において、複数の半導体チップ１０は、ダイシングテープＴＥ上に載置されている。このとき半導体チップ１０は、バンプ１８が上側を向いたフェイスアップ状態で載置されている。突上部１１０は、この複数の半導体チップ１０の中から一つの半導体チップ１０のみを、フェイスアップ状態のまま、上方に突き上げる。ダイピッカ１１４は、突上部１１０により突き上げられた半導体チップ１０を、その下端で吸引保持して受け取る。半導体チップ１０を受け取ったダイピッカ１１４は、当該半導体チップ１０のバンプ１８が下方を向くように、すなわち、半導体チップ１０がフェイスダウン状態になるように、その場で１８０度回転する。この状態になれば、移送ヘッド１１６が、ダイピッカ１１４から半導体チップ１０を受け取る。
　移送ヘッド１１６は、上下および水平方向に移動可能であり、その下端で、半導体チップ１０を吸着保持できる。ダイピッカ１１４が１８０度回転して、半導体チップ１０がフェイスダウン状態となれば、移送ヘッド１１６は、その下端で、当該半導体チップ１０を吸着保持する。その後、移送ヘッド１１６は、水平および上下方向に移動して、チップ搬送部１０４へと移動する。
　チップ搬送部１０４は、鉛直な回転軸Ｒａを中心として回転する回転台１１８を有している。移送ヘッド１１６は、回転台１１８の所定位置に、半導体チップ１０を載置する。半導体チップ１０が載置された回転台１１８が回転軸Ｒａを中心として回転することで、当該半導体チップ１０が、チップ供給部１０２と反対側に位置するボンディング部１０６に搬送される。
　ボンディング部１０６は、基板３０を支持するステージ１２０や半導体チップ１０を保持して基板３０に取り付ける実装ヘッド１２２等を備えている。ステージ１２０は、水平方向に移動可能であり、載置されている基板３０と実装ヘッド１２２との相対位置関係を調整する。また、このステージ１２０には、ヒータが内蔵されてもよい。
　実装ヘッド１２２は、その下端に半導体チップ１０を保持でき、また、鉛直な回転軸Ｒｂ回りの回転と、昇降と、が可能となっている。この実装ヘッド１２２は、半導体チップ１０をステージ１２０に載置された基板３０または他の半導体チップ１０の上に圧着する。具体的には、保持している半導体チップ１０を基板３０等に押し付けるように、実装ヘッド１２２が、下降することで、半導体チップ１０の仮圧着または本圧着が行われる。この実装ヘッド１２２には、温度可変のヒータが内蔵されており、実装ヘッド１２２は、仮圧着実行時には、後述する第一温度Ｔ１に、本圧着実行時には、第一温度Ｔ１よりも高い第二温度Ｔ２に加熱される。また、実装ヘッド１２２は、仮圧着実行時には、第一荷重Ｆ１を、本圧着実行時には、第二荷重Ｆ２を、半導体チップ１０に付加する。
　実装ヘッド１２２の近傍には、カメラ（図示せず）が設けられている。基板３０および半導体チップ１０には、それぞれ、位置決めの基準となるアライメントマークが付されている。カメラは、このアライメントマークが映るように、基板３０および半導体チップ１０を撮像する。制御部１３０は、この撮像により得られた画像データに基づいて、基板３０および半導体チップ１０の相対位置関係を把握し、必要に応じて、実装ヘッド１２２の軸Ｒｂ回りの回転角度およびステージ１２０の水平位置を調整する。
　制御部１３０は、各部の駆動を制御するもので、例えば、各種演算を行うＣＰＵと、各種データやプログラムを記憶する記憶部１３８と、を備えている。制御部１３０は、記憶部１３８からプログラムを読み込むことにより、仮圧着部１３２、本圧着部１３４、離間距離特定部１３６として機能する。仮圧着部１３２は、ボンディング部１０６を駆動して、１以上半導体チップを順次、仮圧着しながら積層して、仮圧着状態のチップスタックを形成する。本圧着部１３４は、ボンディング部１０６を駆動して、形成された仮圧着状態のチップスタックの上面を加熱加圧することで、各チップスタックを構成する１以上の半導体チップを一括で本圧着する。離間距離特定部１３６は、仮圧着に先だって、離間距離を特定する。離間距離は、後に詳説するが、半導体チップ１０を良好に積層するために必要な、仮圧着状態のチップスタックの離間距離である。
　なお、ここで説明した実装装置１００の構成は、一例であり、適宜、変更されてもよい。例えば、本実施形態では、一つの実装ヘッド１２２で、仮圧着および本圧着の双方を行っているが、仮圧着用の実装ヘッドと、本圧着用の実装ヘッドとを、設けてもよい。また、本実施形態では、ステージ１２０が水平移動する構成としているが、ステージ１２０に替えて、または、加えて、実装ヘッド１２２が水平移動する構成としてもよい。また、チップ供給部１０２や、チップ搬送部１０４等の構成も、適宜、変更されてもよい。
　次に、この実装装置１００による半導体チップ１０の実装（半導体装置の製造）について説明する。本実施形態では、基板３０として半導体ウェハを使用し、この半導体ウェハ（基板３０）の上に、複数の半導体チップ１０を積層実装する。したがって、本実施形態の実装プロセスは、半導体ウェハの回路形成面に半導体チップ１０を積層実装する「チップオンウェハプロセス」である。図２は、本実施形態で使用する基板３０（半導体ウェハ）の概略イメージ図である。半導体ウェハである基板３０は、主にシリコンからなり、樹脂からなる一般的な回路基板に比して、高い熱伝導率を有している。図２に示すように、基板３０には、格子状に並ぶ複数の配置領域３４が設定されている。各配置領域３４には、複数の半導体チップ１０が積層実装される。配置領域３４は、所定の配置ピッチＰで配設されている。この配置ピッチＰの値は、実装対象の半導体チップ１０のサイズ等に応じて適宜、設定される。また、本実施形態では、配置領域３４を略正方形としているが、適宜、他の形状、例えば略長方形でもよい。
　次に、半導体チップ１０の構成について簡単に説明する。図３は、実装される半導体チップ１０の概略構成を示す図である。半導体チップ１０の上下面には、電極端子１４，１６が形成されている。また、半導体チップ１０の片面には、電極端子１４に連なってバンプ１８が形成されている。バンプ１８は、導電性金属からなり、所定の溶融温度Ｔｍで溶融する。
　また、半導体チップ１０の片面には、バンプ１８を覆うように、非導電性フィルム（以下「ＮＣＦ」という）２０が貼り付けられている。ＮＣＦ２０は、半導体チップ１０と、基板３０または他の半導体チップ１０とを接着する接着剤として機能するもので、非導電性の熱硬化性樹脂、例えば、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂、フェノキシ樹脂、ポリエーテルスルホン樹脂等からなる。このＮＣＦ２０の厚みは、バンプ１８の平均高さよりも大きく、バンプ１８は、このＮＣＦ２０によりほぼ完全に覆われている。ＮＣＦ２０は、常温下では、固体のフィルムであるが、所定の軟化開始温度Ｔｓを超えると、徐々に、可逆的に軟化して流動性を発揮し、所定の硬化開始温度Ｔｔを超えると、不可逆的に硬化し始める。
　ここで、軟化開始温度Ｔｓは、バンプ１８の溶融温度Ｔｍおよび硬化開始温度Ｔｔよりも低い。仮圧着用の第一温度Ｔ１は、この軟化開始温度Ｔｓより高く、溶融温度Ｔｍおよび硬化開始温度Ｔｔよりも低い。また、本圧着用の第二温度Ｔ２は、溶融温度Ｔｍおよび硬化開始温度Ｔｔよりも高い。すなわち、Ｔｓ＜Ｔ１＜（Ｔｍ，Ｔｔ）＜Ｔ２となっている。
　半導体チップ１０を基板３０または下側の半導体チップ１０（以下「被圧着体」と呼ぶ）に仮圧着する際には、実装ヘッド１２２を、第一温度Ｔ１に加熱したうえで半導体チップ１０を加圧する。このとき、半導体チップ１０のＮＣＦ２０は、実装ヘッド１２２からの伝熱により、第一温度Ｔ１近傍まで加熱され、軟化し、流動性を持つ。そして、これにより、ＮＣＦ２０が、半導体チップ１０と被圧着体との隙間に流れ込み、当該隙間を確実に埋めることができる。
　半導体チップ１０を、被圧着体に本圧着する際には、実装ヘッド１２２を、第二温度Ｔ２に加熱したうえで、半導体チップ１０を加圧する。このとき、半導体チップ１０のバンプ１８およびＮＣＦ２０は、実装ヘッド１２２からの伝熱により、第二温度Ｔ２近傍まで加熱される。これにより、バンプ１８は、溶融し、対向する被圧着体に溶着できる。また、この加熱により、ＮＣＦ２０が、半導体チップ１０と被圧着体との隙間を埋めた状態で硬化するため、半導体チップ１０と被圧着体とが強固に固定される。
　次に、半導体チップ１０を積層実装して製造される半導体装置について説明する。図４は、基板３０に複数の半導体チップ１０を積層実装した半導体装置の構成を示す図である。半導体装置は、複数の配置領域３４それぞれに、目標積層数の半導体チップ１０を積層実装して構成される。本実施形態では、目標積層数を、「４」としており、一つの配置領域３４には、４つの半導体チップ１０が積層実装される。以下では、４つの半導体チップ１０を積層実装したものを「チップスタックＳＴ」と呼ぶ。
　チップスタックＳＴは、目標積層分の半導体チップ１０を、順次、仮圧着しながら積層して、仮圧着状態のチップスタックＳＴを形成した後、当該チップスタックＳＴの上面を第二温度Ｔ２で加熱しながら加圧して本圧着することで形成される。そして、かかるチップスタックＳＴを複数形成する手順としては、一つのチップスタックＳＴの仮圧着および本圧着が完了してから次のチップスタックＳＴの仮圧着および本圧着を実行する方式（以下「シリアル方式」と呼ぶ）と、複数のチップスタックＳＴの仮圧着をした後に、複数のチップスタックＳＴの本圧着を実行する方式（以下「パラレル方式」と呼ぶ）と、がある。パラレル方式は、仮圧着を連続して実行した後に本圧着を連続して実行するため、仮圧着と本圧着とを交互に繰り返すシリアル方式に比して、実装ヘッド１２２の温度の切り替え回数等を大幅に低減できる。温度の切り替え回数を低減することで、実装ヘッド１２２の昇降温のための待機時間を低減でき、実装処理全体の処理時間を低減できる。
　そのため、本実施形態でも、パラレル方式で、複数のチップスタックＳＴを形成する。ただし、パラレル方式の場合、一つのチップスタックＳＴを本圧着する際に、その近傍に他の仮圧着状態のチップスタックＳＴが存在する場合がある。この場合、本圧着のための熱が、近傍にある他の仮圧着状態のチップスタックＳＴに悪影響を与えることがある。そこで、本実施形態では、仮圧着状態のチップスタックＳＴを、互いに、所定の離間距離Ｄｄ以上、離して形成するようにしている。以下、本実施形態での半導体チップ１０の実装の流れについて説明する。
　図５、図６は、半導体チップ１０の実装の流れを示すイメージ図である。図５、図６では、三つの配置領域３４を図示しているが、説明の都合上、これらは、左側から順に、領域Ａ、領域Ｂ、領域Ｃと呼ぶ。また、図５、図６の例では、離間距離Ｄｄは、配置領域３４の配置ピッチＰとほぼ同じであるとする。さらに、以下で説明する実装の手順は、常圧下で行ってもよいし、気泡の噛みこみ等を防ぐために真空中で実施してもよい。
　本実施形態では、複数のチップスタックＳＴを実装するために、２以上の仮圧着状態のチップスタックＳＴを形成する仮圧着工程と、２以上のチップスタックＳＴを順番に本圧着する本圧着工程と、を繰り返す。
　具体的に説明すると、まず、最初に、図５（ａ）に示すように、実装ヘッド１２２を用いて、半導体チップ１０を基板３０上の領域Ａに配置する。このとき、半導体チップ１０のバンプ１８が、基板３０上の電極端子３２と向かい合うように、基板３０を半導体チップ１０に対して位置決めする。また、このとき、実装ヘッド１２２は、仮圧着用の温度である第一温度Ｔ１に加熱されている。次に、図５（ｂ）に示すように、実装ヘッド１２２で、半導体チップ１０を、規定の第一荷重Ｆ１で加圧し、半導体チップ１０を基板３０に仮圧着する。このとき、実装ヘッド１２２からの伝熱により、ＮＣＦ２０は、軟化開始温度Ｔｓ以上に加熱され、適度な流動性を発揮する。これにより、ＮＣＦ２０は、半導体チップ１０と基板３０との間隙を隙間なく埋める。なお、第一荷重Ｆ１は、バンプ１８が、軟化したＮＣＦ２０を押しのけて、基板３０の電極端子３２に接触でき、かつ、バンプ１８が大きく変形しない程度の大きさであれば、特に、限定されない。
　１層目の半導体チップ１０が仮圧着できれば、続いて、この仮圧着された１層目の半導体チップ１０の上に、さらに、２層目の半導体チップ１０を仮圧着する。２層目の半導体チップ１０を仮圧着する際は、１層目の場合と同様に、実装ヘッド１２２を用いて、２層目の半導体チップ１０のバンプ１８が、１層目の半導体チップ１０の電極端子１６と向かい合うように、２層目の半導体チップ１０を１層目の半導体チップ１０の上に配置する。そして、その状態で、２層目の半導体チップ１０を第一温度Ｔ１で加熱しつつ第一荷重Ｆ１で加圧して、１層目の半導体チップ１０に仮圧着する。
　以降、同様に、２層目の半導体チップ１０の上に、３層目の半導体チップ１０を、３層目の半導体チップ１０の上に４層目の半導体チップ１０を、仮圧着していく。図５（ｃ）は、領域Ａにおいて、４層の半導体チップ１０を仮圧着しながら積層した様子を示している。この４つの半導体チップ１０を積層した積層体が、仮圧着状態のチップスタックＳＴとなる。
　領域Ａにおいて、仮圧着状態のチップスタックＳＴが形成できれば、同様の手順で、他の配置領域３４にも、仮圧着状態のチップスタックＳＴを形成する。ただし、仮圧着状態のチップスタックＳＴの間隔を離間距離Ｄｄ以上とするために、この段階では、仮圧着状態のチップスタックＳＴを、領域Ｂには形成せず、領域Ｃに形成する。図６（ｃ）は、２以上の配置領域３４（領域Ａ，領域Ｃ）に、仮圧着状態のチップスタックＳＴが形成された様子を示している。この段階で、１回目の圧着工程が終了となる。
　圧着工程が終了すれば、続いて、形成された仮圧着状態のチップスタックＳＴを順番に、本圧着する。具体的には、図６（ｂ）に示すように、まず、実装ヘッド１２２を、本圧着用の温度である第二温度Ｔ２まで加熱する。そして、図６（ｂ）に示すように、仮圧着状態のチップスタックＳＴを、第二温度Ｔ２に加熱された実装ヘッド１２２を用いて、第二荷重Ｆ２で加圧し、四つの半導体チップ１０を一括で本圧着する。なお、第二荷重Ｆ２は、バンプ１８の押し込み量を適切に保てるのであれば、特に限定されない。
　第二温度Ｔ２に加熱された実装ヘッド１２２で押圧されることにより、チップスタックＳＴを構成する四つの半導体チップ１０も加熱されることになる。ただし、加熱温度は、実装ヘッド１２２から離れるほど低下していく。具体的には、最上層（４層目）の半導体チップ１０は、第二温度Ｔ２とほぼ同じ温度に加熱されるが、最下層（１層目）の半導体チップ１０は、第二温度Ｔ２からΔＴだけ低下した下層温度Ｔａ＝Ｔ２－ΔＴで加熱されることになる。第二温度Ｔ２は、この下層温度Ｔａが、溶融温度Ｔｍおよび硬化開始温度Ｔｔより大きい目標温度になるように、設定されている。つまり、本圧着の際、チップスタックＳＴを構成する４つの半導体チップ１０は、全て、溶融温度Ｔｍおよび硬化開始温度Ｔｔよりも高い温度に加熱される。
　各半導体チップ１０が硬化開始温度Ｔｔを超えて加熱されることで、半導体チップ１０のＮＣＦ２０は、徐々に硬化していく。そして、ＮＣＦ２０が硬化することで、半導体チップ１０と被圧着体（基板３０または下側の半導体チップ１０）とが機械的に強固に固着される。また、溶融温度Ｔｍを超えて加熱されることで、バンプ１８が、溶融し、対向する電極端子３２，１６に密着できる。そして、これにより、四つの半導体チップ１０および基板３０が、互いに電気的に接合された実装状態となる。そして、このチップスタックＳＴを構成する四つの半導体チップ１０を一括で本圧着する工程が、本圧着工程となる。
　なお、下層まで伝達された熱は、熱伝導率の高い基板３０（半導体ウェハ）を介して、その周辺にも伝達される。この基板３０を介して伝達される熱に起因して、周辺の他のチップスタックＳＴが悪影響を受けることがある。こうした熱に起因する悪影響を避けるために、本実施形態では、仮圧着状態のチップスタックＳＴを、離間距離Ｄｄ以上離しているが、これについては、後に詳説する。
　一つのチップスタックＳＴを本圧着できれば、続いて、他のチップスタックＳＴも、本圧着する。すなわち、領域Ｃ等、２以上の配置領域３４全てにおいて、順番に本圧着を実行する。そして、形成された仮圧着状態のチップスタックＳＴ全てを本圧着すれば、続いて、２回目の仮圧着工程を実施する。すなわち、１回目の仮圧着工程においてチップスタックＳＴを形成しなかった配置領域、図６の例では、領域Ｂ等に、仮圧着状態のチップスタックＳＴを形成する。図６（ｃ）は、２回目の仮圧着工程の様子を示す図である。１回目の仮圧着工程と同様に、２以上の配置領域に、仮圧着状態のチップスタックＳＴが形成できれば、次に、それらのチップスタックＳＴを順番に本圧着する２回目の本圧着工程を実施する。以降、所望の配置領域全てに、チップスタックＳＴを実装できるまで、仮圧着工程と本圧着工程を繰り返せば、実装処理は、完了となる。
　以上の説明で明らかな通り、本実施形態では、２以上の配置領域３４において、連続して仮圧着を行った後、連続して本圧着を行うパラレル方式である。そのため、各配置領域３４ごとに仮圧着と本圧着とを繰り返し実行するシリアル方式に比して、実装ヘッド１２２の温度の切り替え回数を低減できる。そのため、昇温や降温のための待機時間を低減でき、実装処理全体の時間を大幅に低減できる。
　ところで、説明から明らかなとおり、本実施形態では、仮圧着状態のチップスタックＳＴは、互いに、所定の離間距離Ｄｄ以上離して形成している。かかる構成とする理由について図７を参照して説明する。図７において、上段は、半導体チップ１０の実装過程を示すイメージ図であり、下段は、基板３０の表面温度を示すグラフである。
　図７に示すように、また、既に説明したように、領域Ａに積層されたチップスタックＳＴの上面を、第二温度Ｔ２で加熱された実装ヘッド１２２で加熱しながら加圧するとき、下層の半導体チップ１０は、ＮＣＦ２０の硬化開始温度Ｔｔ、バンプ１８の溶融温度Ｔｍよりも十分に高い温度Ｔａまで加熱される。このとき、下層の半導体チップ１０に隣接する領域Ａにおける基板３０の温度も、硬化開始温度Ｔｔおよび溶融温度Ｔｍよりも高くなっている。また、半導体ウェハである基板３０は、比較的、熱伝導率が高いため、下層の半導体チップ１０から受けた熱が、さらに、その周辺に伝達される。結果として、領域Ａだけでなくて、隣接する領域Ｂにおいても、表面温度が、硬化開始温度Ｔｔおよび溶融温度Ｔｍを超えることがある。
　この場合において、領域Ｂに仮圧着状態のチップスタックＳＴが存在すると、当該チップスタックＳＴのＮＣＦ２０が本圧着前に硬化開始したり、バンプ１８が溶融開始したりする。本圧着に先だって、ＮＣＦ２０の硬化やバンプ１８の溶融が生じると、半導体チップ１０と基板との接合不良を招く。また、ＮＣＦ２０の硬化やバンプ１８の溶融が生じない場合であっても、長時間、高温に曝されることになり、望ましくない熱的変化が生じる恐れがある。
　そこで、本実施形態では、予め、本圧着中のチップスタックＳＴから、当該本圧着のための熱により昇温した基板３０の温度が規定の許容温度Ｔｄ以下となる箇所までの距離である離間距離Ｄｄを特定しておく。そして、仮圧着状態のチップスタックＳＴ全てが、互いに、離間距離Ｄｄ以上、離れるように、チップスタックＳＴの形成箇所を決定する。
　許容温度Ｔｄは、ＮＣＦ２０が不可逆的に硬化開始する硬化開始温度Ｔｔ以下かつバンプ１８が溶融開始する溶融温度Ｔｍ以下であれば特に限定されない。離間距離Ｄｄは、本圧着中のチップスタックＳＴから、表面温度が許容温度Ｔｄとなる箇所までの距離であるが、この離間距離Ｄｄの特定方式も特に限定されない。例えば、離間距離Ｄｄの入力をユーザに促し、ユーザが入力した値を離間距離Ｄｄとして特定するようにしてもよい。この場合、ユーザは、予め、実験やシミュレーション等で、離間距離Ｄｄを求めておく。
　また、別の形態として、実装装置１００の制御部が、実装条件に基いて離間距離Ｄｄを特定するようにしてもよい。例えば、制御部は、本圧着されているチップスタックＳＴの下層の半導体チップ１０の温度である下層温度Ｔａに基づいて、離間距離Ｄｄを特定してもよい。ここで、下層温度Ｔａは、センサ等で検知されない未知の値である。しかし、本圧着時の実装ヘッド１２２の温度である第二温度Ｔ２は、下層温度Ｔａが、溶融温度Ｔｍおよび硬化開始温度Ｔｔ以上である目標温度になるような温度に設定されている。この目標温度は、予め既知であるため、この目標温度を下層温度Ｔａとみなすことができる。
　制御部は、下層温度Ｔａと、離間距離Ｄｄと、の相関を示す離間距離マップを記憶しておく。図８は、離間距離マップの一例を示す図である。離間距離Ｄｄは、下層温度Ｔａが、許容温度Ｔｄ以下では、０であるが、下層温度Ｔａが、許容温度Ｔｄを超えて上昇するに伴い離間距離Ｄｄも上昇していく。制御部は、本圧着時の実際に使用する第二温度Ｔ２を、この離間距離マップに照らし合わせて、離間距離Ｄｄを特定する。
　また、離間距離Ｄｄは、基板３０の伝熱特性によっても異なる。下層温度Ｔａが同じであっても、基板３０の伝熱特性が高いほど、離間距離Ｄｄは長くなると考えられる。そこで、基板３０の伝熱特性に応じて、複数種類の離間距離マップを用意しておいてもよい。図８において、実線は、伝熱特性が低い場合の、一点鎖線は、伝熱特性が高い場合の、破線は、伝熱特性が中程度の場合の離間距離Ｄｄを示している。
　基板３０の伝熱特性は、基板３０の形状（厚み）や、材質等の特徴の違いによって異なってくる。そこで、制御部は、基板３０の特徴と、伝熱特性との相関を示す伝熱特性データを予め記憶しておき、この伝熱特性データに基づいて、基板３０の伝熱特性を特定してもよい。図９は、伝熱特性データの一例を示す図である。制御部は、実際に使用する基板３０の厚みおよび材質を、伝熱特性データに照らし合わせて、当該基板３０の伝熱特性を特定する。
　また、離間距離Ｄｄは、さらに、本圧着の継続時間や、周辺の雰囲気温度によっても異なる。したがって、離間距離Ｄｄを特定する際には、上述した下層温度Ｔａおよび伝熱特性に加え、さらに、本圧着の継続時間、雰囲気温度等も考慮するようにしてもよい。例えば、下層温度Ｔａおよび伝熱特性が同じであっても、本圧着の継続時間が長いほど、また、雰囲気温度が高いほど、離間距離Ｄｄが長くなるようにしてもよい。
　さらに、これまで説明した離間距離Ｄｄの特定方法は、一例であり、適宜、変更されてもよい。例えば、上述の形態では、予め設定された目標温度を下層温度Ｔａとして取り扱っている。しかし、本圧着の際の実装ヘッド１２２の温度である第二温度Ｔ２およびチップスタックＳＴのチップ積層数または高さに基づいて、下層温度Ｔａを推定するようにしてもよい。
　次に、仮圧着状態のチップスタックＳＴの形成位置の特定方法について説明する。繰り返し説明したように、本実施形態では、仮圧着状態のチップスタックＳＴが、互いに、離間距離Ｄｄ以上、離れるようにする。この条件を満たすために、本実施形態では、仮圧着状態のチップスタックＳＴを、配置領域３４を数個ずつ開けながら配置している。具体的には、配置領域３４の配置ピッチをＰとした場合、制御部は、｛（Ｎ－１）×Ｐ｝≦Ｄｄ＜Ｎ×Ｐを満たす整数Ｎを特定する。そして、仮圧着工程では、仮圧着状態のチップスタックＳＴを、配置領域Ｎ個置きに形成する。
　これについて、図１０を参照して説明する。図１０は、４×４＝１６個の配置領域３４が設定された基板３０に、複数のチップスタックＳＴを形成する様子を示している。図１０において、白抜きの矩形は、仮圧着状態のチップスタックＳＴを、ハッチングが施された矩形は、本圧着後のチップスタックＳＴを示している。また、説明の都合上、複数の配置領域３４は、左下から順に領域Ａ，領域Ｂ，・・・，領域Ｐと呼ぶ。
　この例において、配置領域３４の配置ピッチがＰであり、離間距離Ｄｄが、０．３×Ｐであったとする。この場合、Ｄｄ＝０．３×Ｐは、０より大きく、Ｐより小さいため、｛（Ｎ－１）×Ｐ｝≦Ｄｄ＜Ｎ×Ｐを満たす整数Ｎは「１」となる。したがって、この場合、仮圧着状態のチップスタックＳＴは、配置領域、１個置きに配置する。
　すなわち、図１０の左上に示すように、１回目の仮圧着工程において、領域Ａに、仮圧着状態のチップスタックＳＴを形成する場合は、当該領域Ａからみて、縦方向および横方向に配置領域３４を一つ飛ばした領域Ｃ，Ｉ、および、領域Ｃ，Ｉから一つ離れた領域Ｋにも、仮圧着状態のチップスタックＳＴを形成する。そして、領域Ａ，Ｃ，Ｋ，Ｉに仮圧着状態のチップスタックＳＴが形成できれば、続いて、これらの四つのチップスタックＳＴを順番に本圧着する。本圧着したとしても、基板３０が高温となる領域（離間距離Ｄｄ未満の領域）には、他の仮圧着状態のチップスタックＳＴが存在していないため、意に反したＮＣＦ２０の硬化やバンプ１８の溶融等、望ましくない熱的変化を防止できる。
　２回目の仮圧着工程では、開いている配置領域３４に、仮圧着状態のチップスタックＳＴを形成する。例えば、１回目の仮圧着工程において、領域Ｂに、仮圧着状態のチップスタックＳＴを形成する場合は、当該領域Ｂからみて、縦方向および横方向に配置領域３４を一つ飛ばした領域Ｄ，Ｊ、および、領域Ｄ，Ｊから一つ離れた領域Ｌにも、仮圧着状態のチップスタックＳＴを形成する。そして、領域Ｂ，Ｄ，Ｌ，Ｊに仮圧着状態のチップスタックＳＴが形成できれば、続いて、これらの四つのチップスタックＳＴを順番に本圧着する。すなわち、２回目の本圧着工程を実行する。このとき、本圧着されるチップスタックＳＴ、例えば、領域ＢのチップスタックＳＴの近傍である領域Ａ，Ｃには、他のチップスタックＳＴが存在している。しかし、この領域Ａ，ＣのチップスタックＳＴは、既に、本圧着されているため、領域Ａ，ＣのチップスタックＳＴに高温が伝達されたとしても、問題は生じない。つまり、この場合でも、意に反したＮＣＦ２０の硬化やバンプ１８の溶融等、望ましくない熱的変化を防止できる。２回目の圧着工程が完了すれば、その後も同様に、仮圧着工程と本圧着工程とを繰り返し、開いている領域に、領域一つ飛ばし間隔で、チップスタックＳＴを形成する。
　以上のように、本実施形態では、｛（Ｎ－１）×Ｐ｝≦Ｄｄ＜Ｎ×Ｐを満たす整数Ｎを特定し、この整数Ｎに基づいて、仮圧着状態のチップスタックＳＴの形成位置を特定している。なお、こうした形成位置の特定は、仮圧着工程の実行最中に、随時、行ってもよい。また、別の形態として、仮圧着状態のチップスタックＳＴの形成位置は、１回目の仮圧着工程に先だって、特定されていてもよい。すなわち、１回目の仮圧着工程に先だって、各仮圧着工程ごとのチップスタックＳＴの形成位置を示すマップを、離間距離Ｄｄに基づいて形成しておき、実際の仮圧着工程では、このマップに従い、仮圧着状態のチップスタックＳＴを形成してもよい。
　ところで、これまでの説明では、一つの実装ヘッド１２２で、仮圧着および本圧着の双方を実行する例を説明した。しかし、実装ヘッド１２２は、一つである必要はなく、仮圧着用の実装ヘッドと、本圧着用の実装ヘッドの双方を設けてもよい。この場合、仮圧着専用の実装ヘッドは、常に、第一温度Ｔ１に、本圧着専用の実装ヘッドは、常に第二温度Ｔ２に加熱しておけばよい。かかる構成とすることで、実装ヘッドの温度の切り替えが不要となるため、実装ヘッドの昇降温に要する時間を無くすことができ、実装時間をより短縮できる。
　また、このとき、本圧着用の実装ヘッドは、２以上のチップスタックＳＴを同時に加熱・加圧（本圧着）できるサイズとしてもよい。例えば、図１１の上段に示すように、本圧着用の実装ヘッド１２２ａを、４つのチップスタックＳＴを同時に本圧着できるサイズとしてもよい。この場合、同時に本圧着されるチップスタックＳＴは、離間距離Ｄｄだけ離れている必要はなく、同時に本圧着されない仮圧着状態のチップスタックＳＴが、離間距離Ｄｄ以上離れていればよい。
　例えば、図１１の例では、１回目の仮圧着工程では、領域Ａ～Ｄと、そこから１列（離間距離Ｄｄ以上）離間した、領域Ｌ～Ｉに仮圧着状態のチップスタックＳＴを形成すればよい。そして、１回目の本圧着工程では、領域Ａ～ＤのチップスタックＳＴを同時に本圧着した後、領域Ｌ～ＩのチップスタックＳＴを同時に本圧着する。そして、２回目の仮圧着工程では、領域Ｅ～Ｈと、領域Ｍ～Ｐに仮圧着状態のチップスタックＳＴを形成する。２回目の本圧着工程では、領域Ｅ～ＨのチップスタックＳＴを同時に、また、領域Ｍ～ＰのチップスタックＳＴを同時に、本圧着する。
　このように、２以上のチップスタックＳＴを同時に本圧着することで、各工程の実行回数を低減でき、実装処理全体の時間をより短縮できる。また、この場合でも、同時に本圧着されない仮圧着状態のチップスタックは、離間距離Ｄｄ以上、離しているため、意に反したＮＣＦ２０の硬化やバンプ１８の溶融を効果的に防止できる。
　また、これまでの説明では、各チップスタックＳＴを４層として説明したが、チップスタックＳＴの積層数は、１以上であれば、特に限定されない。また、これまでの説明では、基板３０として、半導体ウェハを用いているが、他の基板を用いてもよい。ただし、本実施形態の技術は、比較的、熱伝導性の高い材料からなる基板を用いる場合に特に適している。
　１０　半導体チップ、１４，１６，３２　電極端子、１８　バンプ、３０　基板、３４　配置領域、１００　実装装置、１０２　チップ供給部、１０４　チップ搬送部、１０６　ボンディング部、１１０　突上部、１１４　ダイピッカ、１１６　移送ヘッド、１１８　回転台、１２０　ステージ、１２２　実装ヘッド。

Claims (10)

  1. 　基板上の複数箇所に、１以上の半導体チップを積層して実装する半導体装置の製造方法であって、
    　前記基板上の２以上の箇所それぞれにおいて、１以上の半導体チップを順次、仮圧着しながら積層して仮圧着状態のチップスタックを形成する仮圧着工程と、
    　形成された前記仮圧着状態のチップスタック全ての上面を、順番に、加熱加圧することで、各チップスタックを構成する１以上の半導体チップを一括で本圧着する本圧着工程と、
    　を備え、前記チップスタックが所望の個数に達するまで、前記仮圧着工程および本圧着工程を２回以上くり返し、さらに、
    　前記仮圧着工程に先だって、本圧着中のチップスタックから、当該本圧着のための加熱により昇温した前記基板の温度が規定の許容温度以下となる箇所までの距離である離間距離を特定する特定工程を備え、
    　前記仮圧着工程では、前記仮圧着状態のチップスタックを、互いに、前記離間距離以上、離して形成し、
    　前記本圧着工程では、前記離間距離以上離して形成された前記仮圧着状態のチップスタックを本圧着する、
    　ことを特徴とする半導体装置の製造方法。
  2. 　請求項１に記載の半導体装置の製造方法であって、
    　前記特定工程は、前記半導体チップの実装条件に基づいて、前記離間距離を特定する、ことを特徴とする実装方法。
  3. 　請求項２に記載の実装方法であって、
    　前記本圧着する際の前記チップスタックの最下層の温度である下層温度を含み、
    　前記特定工程では、前記下層温度が高いほど、前記離間距離が長くなるように前記離間距離を特定する、
    　ことを特徴とする半導体装置の製造方法。
  4. 　請求項１から３のいずれか１項に記載の半導体装置の製造方法であって、
    　前記半導体チップの積層方向片側端面には、当該半導体チップと、前記積層方向片側に隣接実装される基板または半導体チップと、を固着するための熱硬化性樹脂が設けられており、
    　前記許容温度は、前記熱硬化性樹脂が不可逆的に硬化開始する硬化開始温度より低い、
    　ことを特徴とする半導体装置の製造方法。
  5. 　請求項１から４のいずれか１項に記載の半導体装置の製造方法であって、さらに、
    　前記特定された離間距離に基づいて、複数のチップスタックの形成位置を示すマップを形成するマップ形成工程を備え、
    　前記仮圧着工程では、前記マップに従い、前記複数の前記仮圧着状態のチップスタックを形成する、
    　ことを特徴とする半導体装置の製造方法。
  6. 　請求項１から３のいずれか１項に記載の半導体装置の製造方法であって、さらに、
    　前記基板には、前記チップスタックが配置される複数の配置領域が規定のピッチＰで格子状に並んで設定されており、
    　前記特定工程は、前記離間距離を特定した後、さらに、前記離間距離をＤｄとしたときに、｛（Ｎ－１）×Ｐ｝≦Ｄｄ＜Ｎ×Ｐを満たす整数Ｎを特定し、
    　前記仮圧着工程では、前記仮圧着状態のチップスタックを、前記配置領域Ｎ個置きに形成する、
    　ことを特徴とする半導体装置の製造方法。
  7. 　請求項１に記載の半導体装置の製造方法であって、
    　前記基板は、半導体ウェハである、ことを特徴とする半導体装置の製造方法。
  8. 　前記基板上の２以上の箇所それぞれにおいて、１以上の半導体チップを順次、仮圧着しながら積層して仮圧着状態のチップスタックを形成する仮圧着工程と、
    　２以上の仮圧着状態のチップスタックの上面を同時に加熱加圧して同時に本圧着する処理を、２回以上繰り返して、前記仮圧着工程で形成された仮圧着状態のチップスタック全てを本圧着状態に変化させる本圧着工程と、
    　を備え、前記チップスタックが所望の個数に達するまで、前記仮圧着工程および本圧着工程を２回以上くり返し、さらに、
    　前記仮圧着工程に先だって、本圧着中のチップスタックから、当該本圧着のための加熱により昇温した前記基板の温度が規定の許容温度以下となる箇所までの距離である離間距離を特定する特定工程を備え、
    　前記仮圧着工程では、同時に本圧着されない仮圧着状態のチップスタックを、互いに、前記離間距離以上、離して形成する、
    　ことを特徴とする半導体装置の製造方法。
  9. 　基板上の複数箇所に、１以上の半導体チップを積層して実装する実装装置であって、
    　前記基板上の２以上の箇所それぞれにおいて、１以上の半導体チップを順次、仮圧着しながら積層して仮圧着状態のチップスタックを形成する仮圧着手段と、
    　形成された前記仮圧着状態のチップスタック全ての上面を、順番に、加熱加圧することで、各チップスタックを構成する１以上の半導体チップを一括で本圧着する本圧着手段と、
    　前記仮圧着に先だって、本圧着中のチップスタックから、当該本圧着のための加熱により昇温した前記基板の温度が規定の許容温度以下となる箇所までの距離である離間距離を特定する離間距離特定手段と、
    　を備え、
    　前記仮圧着手段は、前記仮圧着状態のチップスタックを、互いに、特定した前記離間距離以上、離して形成し、
    　前記本圧着手段は、前記離間距離以上離して形成された前記仮圧着状態のチップスタックを本圧着する、
    　ことを特徴とする実装装置。
  10. 　基板上の複数箇所に、１以上の半導体チップを積層して実装する実装装置であって、
    　前記基板上の２以上の箇所それぞれにおいて、１以上の半導体チップを順次、仮圧着しながら積層して仮圧着状態のチップスタックを形成するとともに、形成された前記仮圧着状態のチップスタック全ての上面を、順番に、加熱加圧することで、各チップスタックを構成する１以上の半導体チップを一括で本圧着するボンディング部と、
    　前記仮圧着に先だって、本圧着中のチップスタックから、当該本圧着のための加熱により昇温した前記基板の温度が規定の許容温度以下となる箇所までの距離である離間距離を特定する離間距離特定手段と、
    　前記仮圧着状態のチップスタックを、互いに、前記離間距離以上、離して形成した後、形成された前記仮圧着状態のチップスタックを本圧着するように前記ボンディング部を制御する制御部と、
    　を備える、ことを特徴とする実装装置。
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