KR102192872B1 - 반도체 구조물 컷팅 프로세스 및 그에 의해 형성된 구조물 - Google Patents

반도체 구조물 컷팅 프로세스 및 그에 의해 형성된 구조물 Download PDF

Info

Publication number
KR102192872B1
KR102192872B1 KR1020180147449A KR20180147449A KR102192872B1 KR 102192872 B1 KR102192872 B1 KR 102192872B1 KR 1020180147449 A KR1020180147449 A KR 1020180147449A KR 20180147449 A KR20180147449 A KR 20180147449A KR 102192872 B1 KR102192872 B1 KR 102192872B1
Authority
KR
South Korea
Prior art keywords
fin
liner
sidewall
cut
gate
Prior art date
Application number
KR1020180147449A
Other languages
English (en)
Other versions
KR20190063419A (ko
Inventor
라이언 치아-젠 첸
리-웨이 인
추-웬 판
쳉-충 창
샤오-후아 수
이-춘 첸
유-시엔 린
밍-칭 창
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190063419A publication Critical patent/KR20190063419A/ko
Application granted granted Critical
Publication of KR102192872B1 publication Critical patent/KR102192872B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

핀을 컷팅하는 방법 및 그에 의해 형성된 구조물이 기재된다. 실시예에서, 구조물은 기판 상의 제1 핀 및 제2 핀과, 상기 제1 핀과 상기 제2 핀 사이에 배치된 핀 컷-충진(cut-fill) 구조물을 포함한다. 상기 제1 핀 및 제2 핀은 길이방향으로(longitudinally) 정렬된다. 상기 핀 컷-충진 구조물은, 상기 제1 핀의 제1 측벽 상의 라이너, 및 상기 라이너의 제1 측벽 상의 그리고 상기 제1 핀의 제2 측벽 상의 절연 충진 재료를 포함한다. 상기 라이너는 또한 상기 제1 핀의 제1 측벽과 상기 제1 핀의 제2 측벽 사이의 상기 제1 핀의 표면 상에 있다.

Description

반도체 구조물 컷팅 프로세스 및 그에 의해 형성된 구조물{SEMICONDUCTOR STRUCTURE CUTTING PROCESS AND STRUCTURES FORMED THEREBY}
우선권 주장 및 상호참조
본 출원은, 2017년 11월 29일 출원되고 발명의 명칭이 “Semiconductor Structure Cutting Process and Structures Formed Thereby”인 미국 가특허 출원 번호 제62/591,905호의 이점과 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 제조 및 설계 이슈 둘 다로부터의 난제로 인해 핀 전계 효과 트랜지스터(FinFET; Fin Field Effect Transistor)와 같은 3차원 설계가 개발되었다. FinFET 디바이스는 통상적으로, 높은 종횡비(aspect ratio)를 가지며 채널 및 소스/드레인 영역이 형성되는 반도체 핀을 포함한다. 핀 구조물의 측부 위에 그리고 이를 따라 게이트가 형성되며(예컨대, 감쌈), 채널의 증가된 표면적을 이용하여, 더 빠르고 보다 신뢰성있으며 더 잘 제어되는 반도체 트랜지스터 디바이스를 생성한다. 일부 디바이스에서, 캐리어 모빌리티를 강화하기 위해, 예를 들어 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 및/또는 실리콘 인화물(SiP)을 이용한, FinFET의 소스/드레인 영역에서의 변형(strained) 재료가 사용될 수 있다.
핀을 컷팅하는 방법 및 그에 의해 형성된 구조물이 기재된다. 실시예에서, 구조물은 기판 상의 제1 핀 및 제2 핀과, 상기 제1 핀과 상기 제2 핀 사이에 배치된 핀 컷-충진(cut-fill) 구조물을 포함한다. 상기 제1 핀 및 제2 핀은 길이방향으로(longitudinally) 정렬된다. 상기 핀 컷-충진 구조물은, 상기 제1 핀의 제1 측벽 상의 라이너, 및 상기 라이너의 제1 측벽 상의 그리고 상기 제1 핀의 제2 측벽 상의 절연 충진 재료를 포함한다. 상기 라이너는 또한 상기 제1 핀의 제1 측벽과 상기 제1 핀의 제2 측벽 사이의 상기 제1 핀의 표면 상에 있다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 4a 내지 도 4d, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13a 내지 도 13c, 도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16a 내지 도 16c, 도 17a 내지 도 17c, 및 도 18a 내지 도 18c는 일부 실시예에 따라 하나 이상의 FinFET을 포함한 반도체 디바이스를 형성하는 예시적인 프로세스의 중간 단계에서의 각자의 중간 구조물의 다양한 도면들이다.
도 19는 일부 실시예에 따른 도 18b의 중간 구조물의 단면도의 일부이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)를 포함한 것과 같은 반도체 디바이스에서 핀을 컷팅하는 방법이 여기에 기재된다. 일반적으로, 교체 게이트 구조물이 형성되고 컷팅된 후에 핀 컷 프로세스가 수행된다. 핀 컷 프로세스는 핀을 트리밍하고(trimming) 핀이 트리밍된 핀의 측벽 상에 라이너를 형성하는 것을 포함할 수 있다. 라이너가 형성되며, 핀이 컷팅된다. 이는, 다른 이점 중에서도, 일부 프로세스에 대한 프로세스 윈도우를 증가시킬 수 있고, 일부 응력 공학(stress engineering) 응용에 있어서, 핀에서의 응력을 이완 또는 완화시키는 것을 피할 수 있다.
여기에 기재된 예시적인 실시예는 FinFET에 관련하여 기재된다. 본 개시의 일부 양상의 구현은 다른 프로세스에서 그리고/또는 다른 디바이스에서 사용될 수 있다. 예시적인 방법 및 구조물의 일부 변형이 기재된다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 다른 실시예의 범위 내에서 고려되는, 행해질 수 있는 다른 수정을 용이하게 이해할 수 있을 것이다. 방법 실시예는 특정 순서로 기재되었을 수 있지만, 다양한 다른 방법 실시예가 임의의 논리적 순서로 수행될 수 있고, 여기에 기재된 것보다 더 적거나 더 많은 단계를 포함할 수 있다.
기재된 실시예에서 일부 경우에, 예시된 구조물에 대해 다양한 손실이, 예컨대 높이에 대하여, 프로세싱 동안 발생할 수 있다. 이 손실은 도면에 명시적으로 도시되거나 여기에 기재되지 않을 수 있지만, 당해 기술 분야에서의 통상의 지식을 가진 자라면 이러한 손실이 어떻게 일어날 수 있는지 용이하게 이해할 것이다. 이러한 손실은 화학 기계적 연마(CMP; chemical mechanical polish)와 같은 평탄화 프로세스, 예를 들어 손실을 겪는 구조물이 에칭의 주요 타겟이 아닐 때의 에칭 프로세스, 및 다른 프로세스의 결과로서 일어날 수 있다.
도 1, 도 2, 도 3a-3b, 도 4a-4d, 도 5a-5c 내지 도 18a-18b는 일부 실시예에 따라 하나 이상의 FinFET을 포함하는 반도체 디바이스를 형성하는 예시적인 프로세스의 중간 단계 동안 각자의 중간 구조물의 다양한 도면들이다. 도 1은 응력 반도체 층(stressed semiconductor layer)(22)이 위에 형성되어 있는 반도체 기판(20)을 단면도로 예시한다. 반도체 기판(20)은, 도핑되거나(예컨대, p 타입 또는 n 타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판 등일 수 있거나 이를 포함할 수 있다. 일반적으로, SOI 기판은 절연 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 반도체 기판의 반도체 재료는, 실리콘(Si) 및 게르마늄(Ge)과 같은 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP,또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
응력 반도체 층(22)은 압축 응력 또는 인장 응력을 가질 수 있다. 일부 예에서, 응력 반도체 층(22)은 반도체 기판(20) 상의 헤테로에피텍셜(heteroepitaxial) 성장의 결과로서 응력을 받는다. 예를 들어, 헤테로에피텍셜 성장은 일반적으로, 성장 재료가 에피텍셜 성장되는 표면에서 기판 재료의 격자 상수와 상이한 자연 격자 상수(natural lattice constant)를 갖는 성장 재료를 에피텍셜 성장시키는 것을 포함한다. 기판 재료 상에 성장 재료를 유사하게(pseudomorphically) 성장시키는 것은, 성장 재료가 응력을 갖게 할 수 있다. 성장 재료의 자연 격자 상수가 기판 재료의 격자 상수보다 더 큰 경우, 성장 재료에서의 응력은 압축형일 수 있고, 성장 재료의 자연 격자 상수가 기판 재료의 격자 상수보다 더 작은 경우, 성장 재료에서의 응력은 인장형일 수 있다. 예를 들어, 완화된 실리콘 상에 SiGe를 유사하게 성장시킨 결과로서 압축 응력을 갖는 SiGe가 될 수 있고, 완화된 실리콘 상에 SiC를 유사하게 성장시킨 결과로서 인장 응력을 갖는 SiC가 될 수 있다.
다른 예에서, 응력 반도체 층(22)은 희생 기판 상에 헤테로에피텍셜 성장되며 반도체 기판(20)으로 이송될 수 있다. 응력 반도체 층(22)은 상기 기재된 바와 같이 희생 기판 상에 유사하게(pseudomorphically) 성장될 수 있다. 그 다음, 응력 반도체 층(22)이 적합한 기술을 사용하여 반도체 기판(20)에 본딩될 수 있다(예컨대, 웨이퍼 본딩을 사용하여). 그 다음, 희생 기판은 예컨대 SiMOX(separation by implantation of oxide) 기술 또는 또다른 제거 기술을 사용함으로써 응력 반도체 층(22)으로부터 제거될 수 있다. 이어서, 반도체 기판(20)에 본딩된, 응력 반도체 층(22)이 예컨대 화학 기계적 연마(CMP)에 의해 연마될 수 있다. 이와 같은 응력 반도체 층(22)을 이송함으로써, 응력 반도체 층(22)의 응력이 반도체 기판(20) 상의 성장에 좌우되지 않으므로, 재료, 응력, 재료 두께 등을 선택하는 데 있어서 더 많은 유연성이 있을 수 있다.
응력 반도체 층(22)은 실리콘, 실리콘 게르마늄(Si1-xGex, 여기에서 x는 대략 0과 100 사이일 수 있음), 실리콘 탄화물, 순수하거나 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등일 수 있거나 이를 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 또한, 응력 반도체 층(22)은 반도체 기판(20) 또는 희생 기판 상에 금속-유기 화학적 기상 증착(MOCVD; metal-organic chemical vapor deposition), 분자 빔 에피텍시(MBE; molecular beam epitaxy), 액상 에피텍시(LPE; liquid phase epitaxy), 기상 에피텍시(VPE; vapor phase epitaxy), 선택적 에피텍시 성장(SEG; selective epitaxial growth) 등, 또는 이들의 조합을 사용하여 에피텍셜 성장될 수 있다. 응력 반도체 층(22)의 두께는 약 30 nm 내지 약 50 nm 범위일 수 있다.
도 2는 응력 반도체 층(22) 및/또는 반도체 기판(20)에서의 핀(24)의 형성을 단면도로 예시한다. 일부 예에서, 마스크(예컨대, 하드 마스크)가 핀(24)을 형성하는 데에 사용된다. 예를 들어, 하나 이상의 마스크 층이 응력 반도체 층(22) 위에 퇴적되고, 그 다음 하나 이상의 마스크 층은 마스크로 패터닝된다. 일부 예에서, 하나 이상의 마스크 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있고, 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 하나 이상의 마스크 층이 포토리소그래피를 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트가, 예컨대 스핀온 코팅을 사용함으로써, 하나 이상의 마스크 층 상에 형성될 수 있고, 적합한 포토마스크를 사용하여 광에 포토레지스트를 노출시킴으로써 패터닝될 수 있다. 그 다음, 포지티브 레지스트가 사용되는지 아니면 네가티브 레지스트가 사용되는지에 따라 포토레지스트의 노출된 부분 또는 노출되지 않은 부분이 제거될 수 있다. 이어서, 예컨대 적합한 에칭 프로세스를 사용함으로써, 포토레지스트의 패턴이 하나 이상의 마스크 층으로 전사될 수 있으며, 이는 마스크를 형성한다. 에칭 프로세스는 반응성 이온 에칭(RIE; reactive ion etch), 중성 빔 에칭(NBE; neutral beam etch), 유도 결합 플라즈마(ICP; inductive coupled plasma) 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 이방성일 수 있다. 그 다음에, 포토레지스트는 예를 들어 애싱 또는 습식 스트립 프로세스에서 제거된다.
마스크를 사용하여, 응력 반도체 층(22) 및/또는 반도체 기판(20)은, 이웃하는 핀 쌍(24) 사이에 트렌치가 형성되도록 그리고 핀(24)이 반도체 기판(20)으로부터 돌출하도록 반도체 기판(70)이 에칭될 수 있다. 에칭 프로세스는 RIE, NBE, ICP 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 이방성일 수 있다. 트렌치는 응력 반도체 층(22)의 상부 표면으로부터 약 80 nm 내지 약 150 nm 범위의 깊이로 형성될 수 있다.
여기에 기재된 예는 핀(24)에 대한 응력 공학에 관련하여 이루어지지만(예컨대, 핀(24)은 응력 반도체 층(22)의 해당 부분을 포함함), 다른 예는 이러한 응력 공학을 구현하지 않을 수 있다. 예를 들어, 핀(24)은 응력 반도체 층 없이 벌크 반도체 기판(예컨대, 반도체 기판(20))으로부터 형성될 수 있다. 또한, 응력 반도체 층(22)이 후속 도면으로부터 생략될 수 있으며, 이는 도면을 명확하게 하기 위한 것이다. 이러한 응력 반도체 층이 응력 공학을 위해 구현되는 일부 실시예에서, 응력 반도체 층(22)은 명시적으로 예시되지 않더라도 핀(24)의 일부로서 존재할 수 있고, 이러한 응력 반도체 층이 응력 공학에 구현되지 않은 일부 실시예에서, 핀(24)은 반도체 기판(20)으로부터 형성될 수 있다.
도 3a 및 도 3b는 대응하는 트렌치에서 각각 아이솔레이션(isolation) 영역(26)의 형성을 각각 단면도 및 평면도로 예시한다. 아이솔레이션 영역(26)은 (실리콘 산화물과 같은) 산화물, 질화물 등, 또는 이들의 조합과 같은 절연 재료이거나 이를 포함할 수 있고, 절연 재료는 고밀도 플라즈마 CVD(HDP-CVD; high density plasma CVD), 유동가능 CVD(FCVD; flowable CVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반의 재료 퇴적 및 산화물과 같은 또다른 재료로 변환하게 하기 위한 포스트 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 아이솔레이션 영역(26)은 FCVD 프로세스에 의해 형성되는 실리콘 산화물을 포함한다. CMP와 같은 평탄화 프로세스는, 절연 재료의 상부 표면 및 핀(24)의 상부 표면이 공면을 이루게끔 형성하도록 임의의 과도한 절연 재료 및 임의의 나머지 마스크(예컨대, 트렌치를 에칭하고 핀(24)을 형성하는 데에 사용됨)를 제거할 수 있다. 그 다음, 절연 재료는 아이솔레이션 영역(26)을 형성하도록 리세싱될(recessed) 수 있다. 절연 재료는, 핀(24)이 이웃하는 아이솔레이션 영역(26) 사이로부터 돌출하도록 리세싱되며, 이는 적어도 부분적으로 그에 의해 반도체 기판(20) 상의 활성 영역으로서 핀(24)을 묘사할(delineate) 수 있다. 절연 재료는, 절연 재료의 재료에 선택적인 것과 같은, 수락가능한 건식 또는 습식 에칭 프로세스를 사용하여 리세싱될 수 있다. 또한, 아이솔레이션 영역(26)의 상부 표면은 에칭 프로세스로부터의 결과일 수 있는, 예시된 바와 같은 평평한 표면, 볼록 표면, 오목 표면(디싱과 같은), 또는 이들의 조합을 가질 수 있다. 도 3b의 평면도에 예시된 바와 같이, 핀(24)은 반도체 기판(20)에 걸쳐 길이방향으로(longitudinally) 연장한다. 핀(24)은 각자의 이웃하는 아이솔레이션 영역(26)의 상부 표면으로부터 약 30 nm 내지 약 50 nm 범위의 높이를 가질 수 있다. 예를 들어, 각각의 핀(24)에 대응하는 응력 반도체 층(22)과 반도체 기판(20) 사이의 계면은 아이솔레이션 영역(26)의 상부 표면 아래에 있을 수 있다.
당해 기술 분야에서의 통상의 지식을 가진 자라면, 도 1 내지 도 3a-3b에 관련하여 기재된 프로세스는 단지 핀(24)이 어떻게 형성될 수 있는지의 예일 뿐이라는 것을 쉽게 이해할 수 있을 것이다. 다른 실시예에서, 반도체 기판(20)의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있으며, 트렌치 내에 호모에피텍셜(homoepitaxial) 구조물이 에피텍셜 성장될 수 있고(예컨대, 응력 공학 없이), 호모에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세싱될 수 있다. 또 다른 실시예에서, 헤테로에피텍셜 구조물이 핀에 사용될 수 있다. 예를 들어, 핀(24)이 리세싱될 수 있고(예컨대, 아이솔레이션 영역(26)의 절연 재료를 평탄화한 후에 그리고 절연 재료를 리세싱하기 전에), 핀과 상이한 재료가 그 자리에 에피텍셜 성장될 수 있다. 또 부가의 실시예에서, 반도체 기판(20)의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있으며, 반도체 기판(20)과 상이한 재료를 사용하여 트렌치 내에 헤테로에피텍셜 구조물이 에피텍셜 성장될 수 있고(예컨대, 응력 공학을 이용해), 헤테로에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세싱될 수 있다. 호모에피텍셜 또는 헤테로헤피텍셜 구조물이 에피텍셜 성장되는 일부 실시예에서, 성장 재료는 성장 동안 인시추(in situ) 도핑될 수 있으며, 이는 핀의 사전 주입을 배제할 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수 있다. 또한, p-타입 디바이스에 대한 재료와는 상이한 n-타입 디바이스에 대한 재료를 에피텍셜 성장시키는 것이 유리할 수 있다.
도 4a, 도 4b, 도 4c 및 도 4d는 핀(24) 상의 더미 게이트 스택의 형성을 예시한다. 도 4a 및 도 4b는 단면도를 예시하고, 도 4c는 평면도를 예시하고, 도 4d는 3차원 도면을 예시한다. 도 4d는 단면 A-A 및 B-B를 예시한다. 도 1, 도 2, 도 3a, 도 4a 및 “A” 표시로 끝나는 다음의 도면은 단면 A-A에 대응하는 프로세싱의 다양한 인스턴스에서의 단면도를 예시하고, 도 4b 및 “B” 표시로 끝나는 다음의 도면은 단면 B-B에 대응하는 프로세싱의 다양한 인스턴스에서의 단면도를 예시한다. 일부 도면에서, 여기에 예시된 컴포넌트 또는 특징부의 일부 참조 번호가 다른 컴포넌트 또는 특징부를 모호하게 하는 것을 피하기 위해 생략될 수 있으며, 이는 도면을 도시하는 것을 용이하게 하기 위한 것이다.
더미 게이트 스택은 핀(24) 위에 있으며 핀(24)에 측방향으로(laterally) 수직으로 연장한다. 각각의 더미 게이트 스택 또는 보다 일반적으로 게이트 구조물은 하나 이상의 계면 유전체(28), 더미 게이트(30) 및 마스크(32)를 포함한다. 더미 게이트 스택에 대한 하나 이상의 계면 유전체(28), 더미 게이트(30), 및 마스크(32)는, 각자의 층을 순차적으로 형성한 다음, 그 층들을 더미 게이트 스택으로 패터닝함으로써 형성될 수 있다. 예를 들어, 하나 이상의 계면 유전체(28)를 위한 층은 실리콘 산화물, 실리콘 질화물 등, 또는 이들의 다층이거나 이를 포함할 수 있고, 예시된 바와 같이 핀(24) 상에 열적으로 그리고/또는 화학적으로 성장될 수 있거나 또는 예컨대 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD), ALD, 또는 또다른 퇴적 기술에 의해, 컨포멀하게(conformally) 퇴적될 수 있다. 더미 게이트(30)를 위한 층은, CVD, PVD, 또는 또다른 퇴적 기술에 의해 퇴적된 실리콘(예컨대, 폴리실리콘) 또는 또다른 재료이거나 이를 포함할 수 있다. 마스크(32)를 위한 층은, CVD, PVD, ALD, 또는 또다른 퇴적 기술에 의해 퇴적된, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있다. 그 다음, 마스크(32), 더미 게이트(30), 및 하나 이상의 계면 유전체(28)를 위한 층들은, 각각의 더미 게이트 스택을 위한 마스크(32), 더미 게이트(30) 및 하나 이상의 계면 유전체(28)를 형성하도록, 예를 들어 상기에 기재된 바와 같은 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 패터닝될 수 있다.
일부 실시예에서, 더미 게이트 스택을 형성한 후에, 저농도 도핑된 드레인(LDD; lightly doped drain) 영역(구체적으로 예시되지는 않음)이 핀(24)에 형성될 수 있다. 예를 들어, 마스크로서 더미 게이트 스택을 사용하여 도펀트가 핀(24) 안으로 주입될 수 있다. LDD 영역을 위한 예시적인 도펀트는, 예를 들어 p-타입 디바이스에 대하여 붕소이거나 이를 포함할 수 있고 n-타입 디바이스에 대하여 인 또는 비소이거나 이를 포함할 수 있지만, 다른 도펀트가 사용될 수 있다. LDD 영역은 약 1015 cm-3 내지 약 1017 cm-3 범위의 도펀트 농도를 가질 수 있다.
단면 A-A는 게이트 스택을 따라 이루어지며, 이를 통해 후속 도면 및 기재에서 컷이 행해질 것이다. 단면 B-B는 핀(24)을 따라 이루어지며(예컨대, 핀(24)에서의 채널 방향을 따라), 이를 통해 후속 도면 및 기재에서 컷이 행해질 것이다. 단면 A-A 및 B-B는 서로 수직이다.
도 5a, 도 5b 및 도 5c는 게이트 스페이서(34)의 형성을 예시한다. 게이트 스페이서(34)는 더미 게이트 스택의 측벽(예컨대, 하나 이상의 계면 유전체(28), 더미 게이트(30) 및 마스크(32)의 측벽)을 따라 그리고 핀(24) 위에 형성된다. 또한, 도면에 예시된 바와 같이, 잔여 게이트 스페이서(34)가 핀(24)의 노출된 측벽을 따라 형성될 수 있다. 게이트 스페이서(34)는 예를 들어, 게이트 스페이서(34)를 위한 하나 이상의 층을 컨포멀하게 퇴적하고 하나 이상의 층을 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(34)를 위한 하나 이상의 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 실리콘 옥시카바이드 등, 이들의 다층, 또는 이들의 조합일 수 있거나 또는 이를 포함할 수 있고, 에칭 프로세스는 RIE, NBE, 또는 또다른 에칭 프로세스를 포함할 수 있다.
그 다음, 소스/드레인 영역(36)이 핀(24)에 형성된다. 소스/드레인 영역을 위한 리세스가 더미 게이트 스택의 대향측 상의 핀(24)에 형성된다. 리세싱은 에칭 프로세스에 의해 이루어질 수 있다. 에칭 프로세스는 등방성 또는 이방성일 수 있고, 또는 응력 반도체 층(22) 및/또는 반도체 기판(20)의 하나 이상의 결정면에 관련하여 선택적일 수 있다. 따라서, 리세스는 구현되는 에칭 프로세스에 기초하여 다양한 단면 프로파일을 가질 수 있다. 에칭 프로세스는 RIE, NBE 등과 같은 건식 에칭 프로세스, 또는 TMAH(tetramethyalammonium hydroxide), NH4OH(ammonium hydroxide) 또는 또다른 에천트를 사용한 것과 같은 습식 에칭 프로세스일 수 있다. 리세스는 핀(24)의 각자의 상부 표면으로부터 핀(24) 안으로 약 0 nm 내지 약 80 nm 범위의 깊이로 연장할 수 있다. 예를 들어, 리세스는, 일부 경우에, 이웃하는 아이솔레이션 영역(26)의 상부 표면의 레벨 아래로 그리고./또는 응력 반도체 층(22)과 반도체 기판(20) 사이의 계면 아래로 연장하지 않을 수 있지만, 다른 경우에 리세스는 이웃하는 아이솔레이션 영역(26)의 상부 표면의 레벨 및/또는 계면 아래로 연장할 수 있다.
에피텍시 소스/드레인 영역(36)이 핀(24)에서의 리세스에 형성된다. 에피텍시 소스/드레인 영역(36)은 실리콘 게르마늄(Si1-xGex, 여기에서 x는 대략 0과 100 사이일 수 있음), 실리콘 카바이드, 실리콘 인, 실리콘 탄소 인, 순수하거나 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등이거나 이를 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 에피텍시 소스/드레인 영역(36)은, 예컨대 MOCVD, MBE, LPE, VPE, SEG 등, 또는 이들의 조합에 의해, 리세스에 재료를 에피텍셜 성장시킴으로써, 리세스에 형성될 수 있다. 에피텍시 소스/드레인 영역(36)이 형성되는 리세스의 깊이에 따라 아이솔레이션 영역(26) 및/또는 잔여 게이트 스페이서(34)에 의한 차단으로 인해, 에피텍시 소스/드레인 영역(36)은 먼저 리세스에 수직으로 성장될 수 있고, 그 시간 동안에 에피텍시 소스/드레인 영역(36)은 수평으로 성장하지 않는다. 아이솔레이션 영역(26) 및 잔여 게이트 스페이서(34) 내의 리세스가 충분히 채워진 후에, 에피텍시 소스/드레인 영역(36)은 수직으로 그리고 수평으로 둘 다 성장하며 패싯(facet)을 형성할 수 있고, 이는 반도체 기판(20)의 결정면에 대응할 수 있다. 도 5b에서의 점선에 의해 예시된 바와 같이, 에피텍시 소스/드레인 영역(36)은 핀(24)에 대하여 상승될 수 있다. 일부 예에서, 상이한 재료가 p-타입 디바이스 및 n-타입 디바이스에 대한 에피텍시 소스/드레인 영역에 사용된다. 리세싱 또는 에피텍셜 성장 동안의 적절한 마스킹이, 상이한 재료가 상이한 디바이스에 사용되게 할 수 있다.
예에서, 예시된 바와 같이 형성되어 있는 FinFET은 p-타입 FinFET이고, 반도체 기판(20)은 벌크 실리콘 기판이고, 응력 반도체 층(22)은 Si1-xGex이고, 에피텍시 소스/드레인 영역(36)은 Si1-yGey이며, 여기에서 y는 각자의 에피텍시 소스/드레인 영역(36)이 성장되는 리세스의 바닥 표면으로부터 에피텍시 소스/드레인 영역(36)의 상부 표면으로 증가하고(예컨대, 개별 스텝(step) 증가 만큼, 연속적 증가에 의해, 또는 이들의 조합에 의해), y의 각각의 인스턴스는 x의 각각의 인스턴스보다 더 크다. 또한, 이 예에서, 리세스는 이웃하는 아이솔레이션 영역(26)의 상부 표면 아래의 레벨로 연장하지 않고 응력 반도체 층(22)과 반도체 기판(20) 사이의 계면 아래로 연장하지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 예를 들어 n-타입 FinFET 및/또는 다른 p-타입 FinFET을 달성하기 위해 구현될 수 있는 변형을 이해할 수 있을 것이다.
추가적으로 또는 대안으로서, 일부 예에서, 소스/드레인 영역(36)은 더미 게이트 스택 및 게이트 스페이서(34)를 마스크로서 사용하여 핀(24) 안으로 도펀트를 주입함으로써 형성된다. 따라서, 소스/드레인 영역(36)은 각각의 더미 게이트 스택의 대향측 상에 주입에 의해 형성될 수 있다. 에피텍시 소스/드레인 영역(36)은 에피텍시 성장 동안 인시추 도핑에 의해 그리고/또는 에피텍셜 성장 후의 주입에 의해 도핑될 수 있다. 따라서, 소스/드레인 영역(36)은 각각의 더미 게이트 스택의 대향측 상에 에피텍셜 성장에 의해, 그리고 가능하면 주입으로 형성될 수 있다. 소스/드레인 영역(36)에 대한 예시적인 도펀트는 예를 들어, p 타입 디바이스에 대하여 붕소이거나 이를 포함할 수 있고 n 타입 디바이스에 대하여 인 또는 비소이거나 이를 포함할 수 있지만, 다른 도펀트가 사용될 수 있다. 소스/드레인 영역(36)은 약 1019 cm-3 내지 약 1021 cm-3 범위의 도펀트 농도를 가질 수 있다.
도 6a, 도 6b, 및 도 6c는 에칭 정지 층(ESL; etch stop layer)(38) 및 제1 층간 유전체(ILD; interlayer dielectric)(40)의 형성을 예시한다. 일반적으로, ESL은 예컨대 컨택 또는 비아를 형성할 때 에칭 프로세스에서의 에칭을 정지할 메커니즘을 제공할 수 있다. ESL은 인접한 층, 예를 들어 층간 유전체와 상이한 에칭 선택도를 갖는 유전체 재료로 형성될 수 있다. ESL(38)은 핀(24), 더미 게이트 스택, 게이트 스페이서(34) 및 아이솔레이션 영역(26) 위에 컨포멀하게 퇴적될 수 있다. ESL(38)은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있고, CVD, PECVD, ALD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 제1 ILD(40)는 ESL(38) 위에 퇴적된다. 제1 ILD(40)는 실리콘 이산화물, 실리콘 산질화물과 같은 로우 k(low-k) 유전체 재료(예컨대, 실리콘 이산화물보다 더 낮은 유전 상수를 갖는 재료), PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), OSG(organosilicate glasses), SiOxCy, 스핀온글래스(Spin-On-Glass), 스핀온폴리머(Spin-On-Polymers), 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물 등, 또는 이들의 조합이거나 이를 포함할 수 있다. 제1 ILD(40)는 스핀온, CVD, FCVD, PECVD, PVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다.
ESL(38) 및 제1 ILD(40)는 더미 게이트(30)의 상부 표면과 공면인 상부 표면을 갖도록 형성된다. 제1 ILD(40) 및 ESL(38)의 상부 표면을 더미 게이트(30)의 상부 표면과 균등하게 하도록(level) CMP와 같은 평탄화 프로세스가 수행될 수 있다. CMP는 또한 더미 게이트(30) 상의 마스크(32)(그리고 일부 경우에 게이트 스페이서(34)의 상부 부분)를 제거할 수 있다. 따라서, 더미 게이트(30)의 상부 표면dl 제1 ILD(40) 및 ESL(38)을 통해 노출된다.
도 7a, 도 7b, 및 도 7c는 더미 게이트 스택의 제거를 예시한다. 더미 게이트(30) 및 하나 이상의 계면 유전체(248)는 예컨대 하나 이상의 에칭 프로세스에 의해 제거된다. 더미 게이트(30)는 더미 게이트(30)에 선택적인 에칭 프로세스에 의해 제거될 수 있으며, 하나 이상의 계면 유전체(28)가 ESL로서 작용하고, 그 후에 하나 이상의 계면 유전체(28)가 하나 이상의 계면 유전체(28)에 선택적인 상이한 에칭 프로세스에 의해 제거될 수 있다. 에칭 프로세스는 예를 들어 RIE, NBE, 습식 에칭 프로세스, 또는 또다른 에칭 프로세스일 수 있다. 더미 게이트 스택이 제거되는 게이트 스페이서(34) 사이에 리세스(32)가 형성되고, 핀(24)의 채널 영역이 리세스(42)를 통해 노출된다.
도 8a, 도 8b, 및 도 8c는 리세스(42)에서의 교체 게이트 구조물의 형성을 예시한다. 교체 게이트 구조물은 각각 게이트 유전체 층(44), 하나 이상의 선택적인 컨포멀 층(46), 및 게이트 전극(48)을 포함한다.
게이트 유전체 층(44)은 리세스(42)에(예컨대, 아이솔레이션 영역(26)의 상부 표면, 채널 영역을 따라 핀(24)의 측벽 및 상부 표면, 및 게이트 스페이서(34)의 측벽 상에) 그리고 게이트 스페이서(34), ESL(38) 및 제1 ILD(40)의 상부 표면 상에 컨포멀하게 퇴적된다. 게이트 유전체 층(44)은 실리콘 산화물, 실리콘 질화물, 하이 k 유전체 재료, 이들의 다층, 또는 다른 유전체 재료이거나 이를 포함할 수 있다. 하이 k 유전체 재료는 약 7.0보다 더 큰 k 값을 가질 수 있고, 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 란타늄(La), 마그네슘(Mg), 바륨(Ba), 티타늄(Ti), 납(Pb), 이들의 다층, 또는 이들의 조합의 금속 산화물 또는 금속 실리케이트를 포함할 수 있다. 게이트 유전체 층(44)은 ALD, PECVD, MBD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다.
그 다음, 하나 이상의 선택적인 컨포멀 층(46)이 게이트 유전체 층(44) 상에 컨포멀하게(그리고 하나보다 더 많은 경우 순차적으로) 퇴적될 수 있다. 하나 이상의 선택적인 컨포멀 층(46)은 하나 이상의 배리어 및/또는 캐핑 층 및 하나 이상의 일함수(work-function) 튜닝(tuning) 층을 포함할 수 있다. 하나 이상의 배리어 및/또는 캐핑 층은, 탄탈 및/또는 티타늄의 질화물, 실리콘 질화물, 탄소 질화물, 및/또는 알루미늄 질화물; 텅스텐의 질화물, 탄소 질화물, 및/또는 탄화물 등; 또는 이들의 조합을 포함할 수 있고, ALD, PECVD, MBD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 하나 이상의 일함수 튜닝 층은, 티타늄 및/또는 탄탈의 질화물, 실리콘 질화물, 탄소 질화물, 알루미늄 질화물, 알루미늄 산화물, 및/또는 알루미늄 탄화물; 텅스텐, 코발트, 백금 등의 질화물, 탄소 질화물 및/또는 탄화물, 또는 이들의 조합을 포함할 수 있고, ALD, PECVD, MBD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 일부 예에서, 캐핑 층(예컨대, TiN 층)이 게이트 유전체 층(44) 상에 컨포멀하게 형성되고, 제1 배리어 층(예컨대, TaN 층)이 캐핑 층 상에 컨포멀하게 형성되고, 하나 이상의 일함수 튜닝 층이 제1 배리어 층 상에 컨포멀하게 순차적으로 형성되고, 제2 배리어 층(예컨대, TiN 층)이 하나 이상의 일함수 튜닝 층 상에 형성된다.
게이트 전극(48)을 위한 층이 게이트 유전체 층(44) 위에 그리고 만약 구현된다면 하나 이상의 선택적인 컨포멀 층(46) 위에 형성된다. 게이트 전극(48)을 위한 층은 더미 게이트 스택이 제거된 나머지 리세스(42)를 채울 수 있다. 게이트 전극(48)을 위한 층은 텅스텐, 코발트, 알루미늄, 루데늄, 구리, 이들의 다층, 이들의 조합 등과 같은 금속 함유 재료이거나 또는 이를 포함할 수 있다. 게이트 전극(48)을 위한 층은 ALD, PECVD, MBD, PVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다.
제1 ILD(40), ESL(38) 및 게이트 스페이서(34)의 상부 표면 위의, 게이트 전극(48)을 위한 층, 하나 이상의 선택적인 컨포멀 층(46) 및 게이트 유전체 층(44)의 일부가 제거된다. 예를 들어, CMP와 같은 평탄화 프로세스가, 제1 ILD(40), ESL(38) 및 게이트 스페이서(34)의 상부 표면 위의 게이트 전극(48)을 위한 층, 하나 이상의 선택적인 컨포멀 층(46), 및 게이트 유전체 층(44)의 일부를 제거할 수 있다. 따라서 게이트 전극(48), 하나 이상의 선택적인 컨포멀 층(46), 및 게이트 유전체 층(44)을 포함한 각각의 교체 게이트 구조물이 도 8a 내지 도 8c에 예시된 바와 같이 형성될 수 있다.
도 9a, 도 9b, 및 도 9c는 교체 게이트 구조물의 컷팅을 예시한다. 교체 게이트 구조물의 컷팅은, 교체 게이트 구조물에 측방향으로 수직으로 연장하며 교체 게이트 구조물을 나누는(dissect) 게이트 컷-충진(cut-fill) 구조물(50)을 형성한다. 아래에 나타낸 바와 같이, 일부 예에서, 게이트 컷-충진 구조물(50)은 절연 재료이고, 따라서 교체 게이트 구조물의 컷팅 전에 일체형이었던 교체 게이트 구조물의 일부는 게이트 컷-충진 구조물(50) 때문에 서로 전기적으로 절연된 구역들이 되도록 이루어질 수 있다.
일부 예에서, 마스크(예컨대, 하드 마스크)가 교체 게이트 구조물을 컷팅하는 데에 사용된다. 예를 들어, 하나 이상의 마스크 층이 교체 게이트 구조물, 게이트 스페이서(34), ESL(38), 및 제1 ILD(40) 위에 퇴적되고, 그 다음 하나 이상의 마스크 층은 마스크로 패터닝된다. 일부 예에서, 하나 이상의 마스크 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있고, CVD, PVD, ALD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 앞서 기재된 바와 같이, 하나 이상의 마스크 층은 포토리소그래피 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 마스크는 교체 게이트 구조물에 측방향으로 수직인 방향으로 연장하며 이와 교차하는 마스크 개구를 가질 수 있다.
마스크를 사용하여, 교체 게이트 구조물, 게이트 스페이서(34), ESL(38), 및 제1 ILD(40)는 교체 게이트 구조물을 컷팅하는 트렌치가 형성되도록 에칭될 수 있다. 트렌치는 대응하는 아이솔레이션 영역(26)으로 그리고/또는 그 안으로의 깊이로, 예컨대 게이트 전극(48), 하나 이상의 선택적인 컨포멀 층(46) 및 게이트 유전체 층(44)을 통해 연장할 수 있다. 에칭 프로세스는 RIE, NBE, ICP 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 이방성일 수 있다. 게이트 컷-충진 구조물(50)을 위한 절연 재료가, 교체 게이트 구조물을 컷팅하는 트렌치에 퇴적된다. 일부 예에서, 게이트 컷-충진 구조물(50)의 각각은 단일 절연 재료일 수 있고, 다른 예에서 게이트 컷-충진 구조물(50)은 다층 구성으로와 같이 복수의 상이한 절연 재료를 포함할 수 있다. 일부 예에서, 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있고, CVD, PVD, ALD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 제1 ILD(40), ESL(38), 게이트 스페이서(34) 및 교체 게이트 구조물의 상부 표면 위의, 게이트 컷-충진 구조물(50)을 위한 절연 재료 및 마스크의 일부가 제거된다. 예를 들어, CMP와 같은 평탄화 프로세스는, 제1 ILD(40), ESL(38), 게이트 스페이서(34) 및 교체 게이트 구조물의 상부 표면 위의, 게이트 컷-충진 구조물(50)을 위한 절연 재료 및 마스크의 일부를 제거할 수 있고, 게이트 컷-충진 구조물(50)의 상부 표면은 제1 ILD(40), ESL(38), 게이트 스페이서(34) 및 교체 게이트 구조물의 상부 표면과 공면으로 형성될 수 있다. 따라서 게이트 컷-충진 구조물(50)은 서로 컷팅되었던 교체 게이트 구조물의 구역들을 전기적으로 절연한다. 도 9a에 예시된 바와 같이, 교체 게이트 구조물이 형성된(예컨대, 퇴적된) 후에 교체 게이트 구조물이 컷팅되며, 게이트 유전체 층(44) 및/또는 하나 이상의 선택적인 컨포멀 층(46)은 게이트 컷-충진 구조물(50)의 측벽을 따라 수직으로 연장하지 않는다. 게이트 컷-충진 구조물(50)이 도 9a에서 포지티브 경사 프로파일(예컨대, 각각, 게이트 컷-충진 구조물(50)과 인접해 있는 컴포넌트의 측벽은, 그 측벽에 인접한 컴포넌트의 하부 표면과, 그 컴포넌트 내부로 90도보다 작은 각도를 가짐)을 갖는 것으로서 예시되어 있지만, 게이트 컷-충진 구조물(50)은 수직 프로파일(예컨대, 90도인 각도) 또는 다시 들어가는(re-entrant) 프로파일(예컨대, 90도보다 더 큰 각도)을 가질 수 있다. 게이트 컷-충진 구조물(50)이 형성되는 트렌치를 형성하기 위한 에칭은 이러한 프로파일이 형성되게 할 수 있다.
도 10a, 도 10b, 및 도 10c는 핀(24)을 컷팅하는 데에 사용된 마스크 개구(54)를 갖는 마스크(52)의 형성을 예시한다. 예를 들어, 하나 이상의 마스크 층이 교체 게이트 구조물, 게이트 스페이서(34), ESL(38), 제1 ILD(40) 및 게이트 컷-충진 구조물(50) 위에 퇴적되고, 그 다음 하나 이상의 마스크 층은 마스크(52)로 패터닝된다. 일부 예에서, 하나 이상의 마스크 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있고, CVD, PVD, ALD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 하나 이상의 마스크 층은 마스크 개구(54)를 갖도록 패터닝되며, 그리하여 마스크(52)를 형성한다. 앞서 기재된 바와 같이, 하나 이상의 마스크 층은 포토리소그래피 및 에칭 프로세스를 사용하여 패터닝될 수 있다. 마스크 개구(54)는 적어도 한 쌍의 게이트 컷-충진 구조물(50) 사이의 교체 게이트 구조물의 구역을 노출시키며, 교체 게이트 구조물의 이 구역은 제거될 것이다. 도 10a에 예시된 바와 같이, 마스크(52)는 제거되어야 할 교체 게이트 구조물의 구역으로 돌출하지만(overhang), 마스크 개구(54)는 제거되어야 할 교체 게이트 구조물의 구역을 정의하는 게이트 컷-충진 구조물(50)의 측벽과 정렬될 수 있다.
도 11a, 도 11b 및 도 11c는 교체 게이트 구조물의 구역의 제거를 예시하며, 이의 적어도 일부가 마스크 개구(54)를 통해 노출된다. 제거는 하나 이상의 에칭 프로세스에 의해 이루어질 수 있다. 에칭 프로세스는 등방성일 수 있고, 게이트 전극(48), 하나 이상의 선택적인 컨포멀 층(46) 및 및 게이트 유전체 층(44)의 재료에 선택적일 수 있다.
예를 들어, 하나 이상의 에칭 프로세스는, SPM(sulfuring peroxide mix)(예컨대, H2SO4와 H2O2의 혼합물), 고온 SC1(standard clean 1)(예컨대, NH4OH, H2O2, 및 H2O의 혼합물), 또는 또다른 에칭 프로세스를 포함한 것과 같은 습식 에칭 프로세스일 수 있다. SPM을 사용하는 습식 에칭 프로세스를 위한 온도는 약 60 ℃ 내지 약 200 ℃ 범위일 수 있고, 고온 SC1를 사용한 습식 에칭 프로세스를 위한 온도는 약 20 ℃ 내지 약 80 ℃ 범위일 수 있다.
하나 이상의 에칭 프로세스는 또한, 건식(예컨대, 플라즈마) 에칭 프로세스일 수 있다. 예를 들어, 플라즈마 에칭 프로세스는 로우 DC 기판 바이어스(예컨대, 약 0.1 kV보다 작음)를 또는 기판 바이어스 없이 구현할 수 있다. 플라즈마 에칭 프로세스는 RIE, NBE, ICP 에칭 등, 또는 이들의 조합을 포함할 수 있다. 플라즈마 에칭 프로세스에 사용될 수 있는 예시적인 에천트 가스는 삼염화붕소(BCl3), 사염화규소(SiCl4), 염소(Cl2), 다른 염소계 가스 등, 또는 이들의 조합을 포함한다. 플라즈마 에칭 프로세스의 에천트 가스(들)의 유량은 약 50 sccm 내지 약 800 sccm 범위일 수 있다. 플라즈마 에칭 프로세스의 전력은 약 200 W 내지 1,000 W 범위일 수 있다. 플라즈마 에칭 프로세스의 압력은 약 1 mTorr 내지 약 80 mTorr 범위일 수 있다.
게이트 전극(48), 하나 이상의 선택적인 컨포멀 층(46) 및 게이트 유전체 층(44)의 재료에 선택적인 등방성 에칭으로써, 적어도 마스크 개구(54)를 통해 노출된 부분을 갖는 교체 게이트 구조물의 구역이 제거될 수 있으며, 예컨대 오정렬로 인해, 마스크(54) 아래에 있을 수 있는 부분까지도 제거될 수 있다. 교체 게이트 구조물의 구역의 제거는, 제거된 교체 게이트 구조물의 구역을 따라 게이트 스페이서(34)와 게이트 컷-충진 구조물(50) 사이의 게이트 컷 개구(60)를 형성한다. 게이트 컷 개구(60)는 핀(24)이 컷팅될 핀(24)의 부분을 노출시킨다.
도 12a, 도 12b, 및 도 12c는, 마스크(52)를 통하여 마스크 개구(54)를 통해 노출되고 교체 게이트 구조물의 구역이 제거된 게이트 컷 개구(60)를 통해 노출된 핀(24)의 트리밍(trimming)을 예시한다. 트리밍은 트림 컷(61)으로 트리밍된 핀(24’)을 형성한다. 트리밍은 하나 이상의 에칭 프로세스에 의해 이루어질 수 있다. 에칭 프로세스는 등방성 및/또는 이방성일 수 있고 핀(24)의 재료에 선택적일 수 있다.
예를 들어, 에칭 프로세스는 건식(예컨대, 플라즈마) 에칭 프로세스일 수 있다. 플라즈마 에칭 프로세스는 약 0 kV 내지 약 0.1 kV 범위와 같은 일부 DC 기판 바이어스를 구현할 수 있다. 플라즈마 에칭 프로세스는 RIE, NBE, ICP 에칭 등, 또는 이들의 조합을 포함할 수 있다. 플라즈마 에칭 프로세스에 사용될 수 있는 예시적인 에천트 가스는, 브로민화 수소(HBr), 염소(Cl2), 사염화규소(SiCl4), 삼염화붕소(BCl3), 다른 염소계 가스 등, 또는 이들의 조합을 포함한다. 플라즈마 에칭 프로세스의 에천트 가스(들)의 유량은 약 50 sccm 내지 약 800 sccm 범위일 수 있다. 플라즈마 에칭 프로세스의 전력은 약 200 W 내지 1,000 W 범위일 수 있다. 플라즈마 에칭 프로세스의 압력은 약 1 mTorr 내지 약 80 mTorr 범위일 수 있다.
일부 예에서, 트리밍된 핀(24’)의 상부 표면은 각자의 이웃하는 아이솔레이션 영역(26)의 상부 표면에 있거나 그 위에 있다. 예를 들어, 트림 컷(61)은 핀(24)의 상부 표면으로부터 약 20 nm 내지 약 80 nm 범위의 깊이를 가질 수 있다. 트림 컷(61)의 깊이는 에피텍시 소스/드레인 영역(36)이 형성되는 리세스의 깊이보다 작거나 같거나 또는 그보다 더 클 수 있으며, 리세스의 깊이는 핀(24)의 상부 표면으로부터 이루어진다. 일부 특정 예에서, 트림 컷(61)의 깊이는 에피텍시 소스/드레인 영역(36)이 형성되는 리세스의 깊이와 같거나 그보다 더 크다.
도 12b의 단면도에서 볼 수 있듯이, 핀(24)의 트리밍은 트림 컷(61)으로 하여금(게이트 컷 개구(60)에 대응함) 각자의 핀(24)의 측벽 사이의 깊이로 연장하게 한다. 핀(24)(예컨대, 응력 반도체 층(22))의 재료는 핀(24)이 트리밍된 측벽을 형성하고, 핀(24)(예컨대, 결정질 재료인 응력 반도체 층(22))의 재료는 측벽과 대응하는 에피텍시 소스/드레인 영역(36) 사이에 배치된다. 예를 들어, 그 사이에 트림 컷(61)이 정의되는, 게이트 스페이서(34)의 각각 아래의 핀(24)의 재료는, 대응하는 에피텍시 소스/드레인 영역(36)과 트림 컷(61)의 측벽 사이에 배치된다. 따라서, 에피텍시 소스/드레인 영역(36)과 트림 컷(61)의 대응하는 측벽 사이에 결정질 재료가 배치될 수 있다.
도 13a, 도 13b, 및 도 13c는 두 번째 교체 게이트 구조물이 제거되었고 트리밍된 핀(24’) 상의 트림 컷(61)에 있는 게이트 컷 개구(60)에서의 라이너(62)의 형성을 예시한다. 라이너(62)는 게이트 컷 개구(60)에, 트림 컷(61)에 그리고 마스크(52) 상에 컨포멀하게 퇴적된다. 예를 들어, 라이너(62)는, 게이트 스페이서(34) 및 트리밍된 핀(24’)의 측벽 상에(예컨대, 도 13b에 도시된 바와 같이), 트리밍된 핀(24’)의 상부 표면 상에(예컨대, 도 13a 및 도 13b에 도시된 바와 같이), 그리고 게이트 컷-충진 구조물(50)의 측벽 및 아이솔레이션 영역(26)의 상부 표면 상에(예컨대, 도 13a에 도시된 바와 같이) 컨포멀하게 퇴적된다. 라이너(62)는 실리콘 질화물, 실리콘 실리콘 산화물, 실리콘 산질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있고, ALD, CVD, 또는 또다른 컨포멀 퇴적 기술에 의해 퇴적될 수 있다. 라이너(62)의 두께는 약 1 nm 내지 약 5 nm 범위일 수 있다.
도 14a, 도 14b, 및 도 14c는 트리밍된 핀(24’)이 더 컷팅되어야 할 곳을 노출시키도록 라이너(62)에 대해 수행된 브레이크 쓰루(break through) 에칭 프로세스를 예시한다. 브레이크 쓰루 에칭 프로세스는 건식(예컨대, 플라즈마) 에칭 프로세스와 같은 이방성 에칭 프로세스일 수 있다. 이방성 에칭 프로세스는, RIE, ICP, NBE 등일 수 있다. 예시적인 에천트 가스는 염소(Cl2), 염소계 가스, 플루오로포름(CHF3), 테트라플루오로메탄(CF4), 탄소 함유 폴리머(예컨대, CH2, CH3 등 함유), 육불화황(SF6), 플루오르화질소(NF3) 등, 또는 이들의 조합이거나 이를 포함할 수 있다. 플라즈마 에칭 프로세스의 에천트 가스(들)의 유량은 약 50 sccm 내지 약 800 sccm 범위일 수 있다. 플라즈마 에칭 프로세스는 약 0.1 kV 내지 약 0.8 kV 범위와 같이 약 0.1 kV 이상의 DC 기판 바이어스를 구현할 수 있다. 플라즈마 에칭 프로세스의 전력은 약 200 W 내지 1,000 W 범위일 수 있다. 플라즈마 에칭 프로세스의 압력은 약 1 mTorr 내지 약 80 mTorr 범위일 수 있다.
이방성 에칭 프로세스는, 트림 컷(61)에서의 핀(24)의 측벽을 따라 그리고 예컨대 도 14b에 도시된 게이트 스페이서(34)의 측벽을 따라 라이너(62)를 남아있게 해주면서 트리밍된 핀(24’)을 노출시킨다. 예컨대 게이트 컷-충진 구조물(50)의 측벽을 따라 그리고 마스크(52)의 오버행 아래의, 이방성 에칭 프로세스에 노출되지 않은 라이너(62)의 부분도 또한 게이트 컷 개구(60)에 남는다. 도 14b의 단면도에서 볼 수 있듯이, 핀(24)의 재료(예컨대, 결정질 재료인 응력 반도체 층(22))는 브레이크 쓰루 에칭 프로세스 후에 남은 라이너(62)와 대응하는 에피텍시 소스/드레인 영역(36) 사이에 배치된다. 따라서, 에피텍시 소스/드레인 영역(36)과 대응하는 라이너(62) 사이에 결정질 재료가 배치될 수 있다.
도 15a, 도 15b, 및 도 15c는, 라이너(62)를 통해, 마스크(52)를 통하여 마스크 개구(54)를 통해, 그리고 교체 게이트 구조물의 구역이 제거된 게이트 컷 개구(60)를 통해 노출된 핀(24)의 컷팅을 예시한다. 핀(24)의 컷팅은, 라이너(62) 및 개구(54 및 60)를 통해 그리고 대응하는 아이솔레이션 영역(26) 사이에 노출된 핀(24)의 부분을 제거하고, 반도체 기판(20)에 리세스(64)를 형성하도록 아이솔레이션 영역(26) 아래의 레벨로 핀(24)이 컷팅되는 반도체 기판(20)의 부분을 제거한다. 핀(24)의 컷팅은 에칭 프로세스를 사용함으로써 이루어질 수 있다. 에칭 프로세스는 이방성 및/또는 등방성일 수 있고 핀(24) 및 반도체 기판(20)의 재료에 선택적일 수 있다.
예를 들어, 에칭 프로세스는 건식(예컨대, 플라즈마) 에칭 프로세스일 수 있다. 플라즈마 에칭 프로세스는 약 0.1 kV 내지 약 1 kV 범위와 같은 일부 DC 기판 바이어스를 구현할 수 있다. 플라즈마 에칭 프로세스는 RIE, NBE, ICP 에칭 등, 또는 이들의 조합을 포함할 수 있다. 플라즈마 에칭 프로세스에 사용될 수 있는 예시적인 에천트 가스는, 브로민화 수소(HBr), 염소(Cl2), 사염화규소(SiCl4), 삼염화붕소(BCl3), 다른 염소계 가스 등, 또는 이들의 조합을 포함한다. 플라즈마 에칭 프로세스의 에천트 가스(들)의 유량은 약 50 sccm 내지 약 800 sccm 범위일 수 있다. 플라즈마 에칭 프로세스의 전력은 약 50 W 내지 1,000 W 범위일 수 있다. 플라즈마 에칭 프로세스의 압력은 약 1 mTorr 내지 약 80 mTorr 범위일 수 있다.
컷 핀(24)의 측벽 상의 라이너(62)는 핀(24)의 컷팅 동안 예컨대 에피텍시 소스/드레인 영역(36)을 보호할 수 있다. 또한, 라이너(62)는 컷팅되는, 트리밍된 핀(24’)의 영역을 정의할 수 있다. 컷팅되는 트리밍된 핀(24’)의 폭은 라이너(62)의 마주하는 측벽 사이의 간격일 수 있으며, 이는 도 12b의 트림 컷(61)의 폭보다 더 작다. 라이너(62)가 컷팅되는 영역의 폭을 정의하므로, 다른 프로세스 윈도우가 증가될 수 있다. 예를 들어, 제거되는 교체 게이트 구조물의 구역에 대응하는 더미 게이트 스택의 폭이 증가될 수 있다. 또한, 트리밍, 라이너(62) 형성 및 컷팅으로 인해, 아래에 더 상세하게 기재되는 바와 같이, 컷 핀(24)은 라이너(62)의 바닥에 형성된 스텝(step)을 갖는다.
도 16a, 도 16b, 및 도 16c는 교체 게이트 구조물의 구역이 제거된 게이트 컷 개구(60)에 그리고 리세스(64)에 충진 재료(66)의 형성을 예시한다. 충진 재료(66)는 절연 재료일 수 있다. 일부 예에서, 충진 재료(66)는 단일 절연 재료일 수 있고, 다른 예에서 충진 재료(66)는 다층 구성으로와 같이 복수의 상이한 절연 재료를 포함할 수 있다. 충진 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 카바이드, 실리콘 탄소 질화물 등 또는 이들의 조합이거나 이를 포함할 수 있고, CVD, PVD, ALD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 일부 예에서, 충진 재료(66)는 라이너(62)와 동일하거나 상이한 재료일 수 있거나 이를 포함할 수 있다. 충진 재료(66) 및 라이너(62)가 동일 재료인 일부 예에서, 부산물/잔여물(예컨대, 상이한 재료 조성을 가짐)이 존재할 수 있고 그리고/또는 도 15a 내지 도 15c의 에칭 프로세스로 인해 라이너(62)와 충진 재료(66) 사이의 계면에 라이너(62)의 불포화 결합(dangling bond)이 존재할 수 있다.
도 17a, 도 17b, 및 도 17c는 핀 재료(66) 및 라이너(62)를 포함하는 핀 컷-충진 구조물(68)을 형성하도록 제1 ILD(40), ESL(38), 게이트 컷-충진 구조물(50), 게이트 스페이서(34) 및 교체 게이트 구조물의 상부 표면으로의, 충진 재료(66)의 평탄화를 예시한다. 제1 ILD(40) 등의 상부 표면 위의 충진 재료(66) 및 마스크(52)의 부분이 제거된다. 예를 들어, CMP와 같은 평탄화 프로세스는 제1 ILD(40) 등의 상부 표면 위의 충진 재료(66) 및 마스크(52)의 부분을 제거할 수 있고, 충진 재료(66)의 상부 표면은 제1 ILD(40), ESL(38), 게이트 컷-충진 구조물(50), 게이트 스페이서(34) 및 교체 게이트 구조물의 상부 표면과 공면으로 형성될 수 있다. 따라서 핀 컷-충진 구조물(68)은 서로 컷팅되었던 컷 핀(24)의 구역들을 전기적으로 절연한다. 교체 게이트 구조물, 게이트 스페이서(34), ESL(38), 제1 ILD(40), 및 게이트 컷-충진 구조물(50)은 평탄화 프로세스로 인해 일부 손실을 경험할 수 있다는 것을 유의하여야 한다. 예를 들어, 예시된 바와 같이, 게이트 컷 개구(60)로 돌출한(예컨대, 마스크(52)의 하부표면 상에 퇴적된) 라이너(62)의 부분이 평탄화 프로세스에 의해 제거될 수 있으며, 이는 게이트 컷-충진 구조물(50), 제1 ILD(40), 교체 게이트 구조물 등의 높이의 손실을 더 초래할 수 있다.
도 18a, 도 18b, 및 도 18c는 제2 ILD(70), 제1 ILD(40) 및/또는 ESL(38)을 통해 에피텍시 소스/드레인 영역(36) 및 교체 게이트 구조물로의 제2 ILD(70) 및 전도성 특징부(72 및 74)의 형성을 예시한다. 예시되지 않았지만, ESL이 제1 ILD(40), ESL(38), 게이트 스페이서(34), 교체 게이트 구조물, 게이트 컷-충진 구조물(50), 및 핀 컷-충진 구조물(68) 위에 퇴적될 수 있다. ESL은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있고, CVD, PECVD, ALD 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 제2 ILD(70)는 만약 구현된다면, ESL 위에 그리고/또는 제1 ILD(40), ESL(38), 게이트 스페이서(34), 교체 게이트 구조물, 게이트 컷-충진 구조물(50), 및 핀 컷-충진 구조물(68) 위에 퇴적된다. 제2 ILD(70)는 실리콘 이산화물, 실리콘 산질화물과 같은 로우 k 유전체 재료, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, 스핀온글래스(Spin-On-Glass), 스핀온폴리머(Spin-On-Polymers), 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물 등, 또는 이들의 조합이거나 이를 포함할 수 있다. 제2 ILD(70)는 스핀온, CVD, FCVD, PECVD, PVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다.
전도성 특징부(72)를 위한 개구가 제2 ILD(70), 제1 ILD(40), 및 ESL(38)을 통해 에피텍시 소스/드레인 영역(36)까지 에피텍시 소스/드레인 영역(36)의 적어도 각자의 부분을 노출시키도록 형성될 수 있고, 전도성 특징부(74)를 위한 개구가 적어도 교체 게이트 구조물의 각자의 부분을 노출시키도록 제2 ILD(70)를 통해 교체 게이트 구조물까지 형성될 수 있다. 개구는 예를 들어 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 형성될 수 있다. 전도성 특징부(72 및 74)를 위한 개구는 동시에 또는 상이한 포토리소그래피 및 에칭 프로세스를 사용함으로써 형성될 수 있다.
접착제 층이 개구에, 예컨대 전도성 특징부(72)에 대하여 에피텍시 소스/드레인 영역(36) 및 제2 ILD(70), 제1 ILD(40), 및 ESL(38)의 측벽 상에, 그리고 예컨대 전도성 특징부(74)에 대하여 게이트 전극(48) 및 제2 ILD(70)의 측벽 상에 컨포멀하게 퇴적될 수 있다. 예를 들어, 배리어 층이 접착제 층 상에 컨포멀하게 퇴적될 수 있다. 접착제 층은 예를 들어 티타늄, 코발트, 니켈 등, 또는 이들의 조합이거나 이를 포함할 수 있고, ALD, CVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 배리어 층은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 산화물 등, 또는 이들의 조합이거나 이를 포함할 수 있고, ALD, CVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 에피텍시 소스/드레인 영역(36)의 상부 부분을 접착제 층 및/또는 배리어 층과 반응시킴으로써 실리사이드 영역이 에피텍시 소스/드레인 영역(36)의 상부 부분 상에 형성될 수 있다. 에피텍시 소스/드레인 영역(36)의 접착제 층 및/또는 배리어 층과의 반응을 용이하게 하도록 어닐이 수행될 수 있다.
그 다음, 배리어 층 상에 그리고 개구를 채우는 전도성 재료가 형성될 수 있다. 전도성 재료는 텅스텐, 구리, 알루미늄, 금, 은, 이들의 합금 등, 또는 이들의 조합이거나 이를 포함할 수 있고, CVD, ALD, PVD, 또는 또다른 퇴적 기술에 의해 퇴적될 수 있다. 전도성 재료가 퇴적된 후에, 예를 들어 CMP와 같은 평탄화 프로세스를 사용함으로써 과도한 전도성 재료, 배리어 층 및 접착제 층이 제거될 수 있다. 평탄화 프로세스는 제2 ILD(70)의 상부 표면 위로부터 과도한 전도성 재료, 배리어 층 및 접착제 층을 제거할 수 있다. 따라서, 전도성 재료, 배리어 층, 접착제 층, 및 제2 ILD(70)의 상부 표면이 공면을 이룰 수 있다. 따라서, 각각 전도성 재료, 배리어 층, 접착제 층, 및/또는 실리사이드 영역을 포함하는 전도성 특징부(72 및 74)가 각각 에피텍시 소스/드레인 영역(36) 및 게이트 전극(48)에 형성될 수 있다. 도면에서 전도성 특징부(72 및 74)의 레이아웃은 단지 예일 뿐이다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 전도성 특징부의 레이아웃이 상이한 구현 간에 상이할 수 있다는 것을 용이하게 이해할 수 있을 것이다.
도 19는 일부 실시예에 따라 도 18b의 중간 구조물의 단면도의 일부를 예시한다. 도 19는 핀(24)이 컷팅된 컷 핀(24)의 측벽에서의 스텝(step) 영역(80)을 예시한다. 스텝 영역(80)은, 핀(24)의 트리밍, 트리밍된 핀(24)의 측벽을 따라 라이너(62)의 형성, 및 라이너(62) 사이의 핀(24)의 컷팅에 의해 형성된다. 각각의 스텝 영역(80)은, 트리밍에 의해 형성된 각자의 컷 핀(24)의 제1 수직 측벽, 라이너(62)가 형성되는 각자의 컷 핀(24)의 수평 표면, 및 컷팅에 의해 형성된 각자의 컷 핀(24)의 제2 수직 측벽에 의해 형성된다. 제1 수직 측벽 및 수평 측벽은 컷 핀(24)과 라이너(62) 사이의 각자의 계면에 있다. 제2 수직 측벽은 컷 핀(24)과 충진 재료(66) 사이의 계면에 있다.
트리밍에 의해 형성된 컷 핀(24)의 대향하는 제1 수직 측벽은 제1 치수(D1) 떨어져 있다. 트리밍에 의해 또한 형성되며 라이너(62)가 그 위에 형성되는 컷 핀(24)의 수평 표면은, 각자의 컷 핀(24)의 상부 표면으로부터 제2 치수(D2)에 있다. 제1 치수(D1) 및 제2 치수(D2)는 트리밍에 의해 형성된 트림 컷(61)의 치수이다. 제1 치수(D1)는 약 12 nm 내지 약 20 nm 범위일 수 있고, 제2 치수(D2)는 약 20 nm 내지 약 80 nm 범위일 수 있다. 트리밍의 종횡비(aspect ratio)(예컨대, 제1 치수(D1)에 대한 제2 치수(D2))는 약 2 내지 약 6의 범위일 수 있다.
컷 핀(24)의 각자의 제1 수직 측벽은 대응하는 에피텍시 소스/드레인 영역(36)으로부터 제3 치수(D3)에 있다. 각자의 컷 핀(24)의 결정질 재료가 이 제3 치수(D3) 내에 배치된다. 제3 치수(D3)는 약 1 nm 내지 약 5 nm 범위일 수 있다.
에피텍시 소스/드레인 영역(36)은 각자의 컷 핀(24)의 상부 표면으로부터 컷 핀(24) 안으로 제4 치수(D4) 연장할 수 있다. 제4 치수(D4)는 에피텍시 소스/드레인 영역(36)을 형성하기 위해 핀(24) 안으로 리세스가 형성되는 깊이일 수 있다. 제4 치수(D4)는 약 0 nm 내지 약 80 nm 범위일 수 있다. 제4 치수(D4)는 제2 치수(D2) 이하이지만, 다른 예에서 제4 치수(D4)는 제2 치수(D2)보다 더 클 수 있다.
충진 재료(66)의 제5 치수(D5)는 라이너(62)의 마주하는 측벽 사이에 있다. 제5 치수(D5)는 약 2 nm 내지 약 18 nm 범위일 수 있다. 제5 치수(D5)는 제1 치수(D1)보다 작으며, 예컨대 약 1 nm 내지 약 5 nm 범위일 수 있는 라이너(62)의 두께의 2배이다. 제1 치수(D1)에 대한 제5 치수(D5)의 비는 약 2 내지 약 0.9의 범위일 수 있다. 충진 재료(66)는 컷 핀(24)의 상부 표면으로부터 충진 재료(66)의 하부 표면으로 제6 치수(D6)를 가질 수 있다. 제6 치수(D6)는 약 50 nm 내지 약 200 nm 범위일 수 있다. 충진 재료(66)는 충진 재료(66)의 상부 표면으로부터 충진 재료(66)의 하부 표면으로 제7 치수(D7)를 가질 수 있다. 제7 치수(D7)는 약 80 nm 내지 약 250 nm 범위일 수 있다. 제5 치수(D5)에 대한 제7 치수(D7)의 종횡비는 약 10 내지 약 40의 범위일 수 있다.
일부 실시예는 이점을 달성할 수 있다. 핀을 트리밍한 후에 핀의 측벽 상에 퇴적된 라이너로써, 에피텍시 소스/드레인 영역은 후속 컷팅 프로세스 동안 더 잘 보호될 수 있다. 라이너는 또한 에피텍시 소스/드레인 영역에 개선된 보호를 제공하면서 컷 윈도우를 증가시킬 수 있다. 또한, 핀 컷-충진 구조물 및 에피텍시 소스/드레인 영역 사이에 배치된 결정질 재료는 버퍼로서 작용할 수 있고, 핀의 채널로부터의 응력 완화를 막는 것을 도울 수 있다. 이는 핀에서 보다 균일하게 응력을 유지하는 것을 도울 수 있으며, 핀으로 형성되는 디바이스의 디바이스 성능의 보다 나은 균일도를 허용할 수 있다. 다른 이점이 달성될 수 있다.
실시예는 구조물이다. 구조물은 기판 상의 제1 핀 및 제2 핀과, 상기 제1 핀과 상기 제2 핀 사이에 배치된 핀 컷-충진(cut-fill) 구조물을 포함한다. 상기 제1 핀 및 제2 핀은 길이방향으로(longitudinally) 정렬된다. 상기 핀 컷-충진 구조물은, 상기 제1 핀의 제1 측벽 상의 라이너, 및 상기 라이너의 제1 측벽 상의 그리고 상기 제1 핀의 제2 측벽 상의 절연 충진 재료를 포함한다. 상기 라이너는 또한 상기 제1 핀의 제1 측벽과 상기 제1 핀의 제2 측벽 사이의 상기 제1 핀의 표면 상에 있다.
또다른 실시예는 방법이다. 기판 상의 핀이 트리밍(trimming)된다. 상기 핀의 제1 구역 및 제2 구역의 각자의 제1 측벽을 따라 라이너가 형성된다. 상기 핀의 제1 구역 및 제2 구역의 제1 측벽은 상기 핀을 트리밍함으로써 형성된다. 상기 핀은 상기 라이너를 통해 컷팅된다. 상기 라이너를 따라 그리고 상기 핀이 컷팅된 곳에 충진 재료가 형성된다.
부가의 실시예는 방법이다. 트림 컷(trim cut)을 형성하도록 기판 상의 핀이 에칭된다. 상기 트림 컷은 상기 핀의 제1 측벽 및 제2 측벽을 정의한다. 상기 핀의 제1 측벽 및 제2 측벽을 따라 라이너가 형성된다. 상기 트림 컷의 하부 표면이 상기 라이너를 통해 노출된다. 상기 핀은 핀 컷을 형성하도록 상기 트림 컷의 하부 표면을 통해 에칭된다. 상기 핀 컷은 절연 재료로 채워진다. 상기 절연 재료는 상기 라이너를 따른다.
또 부가의 실시예는 방법이다. 핀 위로부터 게이트 구조물이 제거된다. 상기 핀은 기판으로부터 돌출한다. 상기 게이트 구조물을 제거하는 것은 영역을 정의한다. 상기 핀은 상기 게이트 구조물이 제거된 영역에서 트리밍된다. 상기 게이트 구조물이 제거된 그리고 상기 트리밍된 핀 상의 영역에 라이너가 컨포멀하게 퇴적된다. 상기 라이너는 이방성 에칭된다. 상기 라이너를 통해 상기 트리밍된 핀이 컷팅된다. 상기 게이트 구조물이 제거된 그리고 상기 트리밍된 핀이 컷팅된 영역에 절연 재료가 배치된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 구조물에 있어서,
기판 상의 제1 핀 및 제2 핀으로서, 길이방향으로(longitudinally) 정렬되는, 상기 제1 핀 및 제2 핀; 및
상기 제1 핀과 상기 제2 핀 사이에 배치된 핀 컷-충진(cut-fill) 구조물을 포함하고,
상기 핀 컷-충진 구조물은,
상기 제1 핀의 제1 측벽 상의 라이너; 및
상기 라이너의 제1 측벽 상의 그리고 상기 제1 핀의 제2 측벽 상의 절연 충진 재료를 포함하고,
상기 라이너는 또한 상기 제1 핀의 제1 측벽과 상기 제1 핀의 제2 측벽 사이의 상기 제1 핀의 표면 상에 있는 것인, 구조물.
실시예 2. 실시예 1에 있어서, 상기 라이너를 통한 상기 핀 컷-충진 구조물의 제1 측방향 치수(lateral dimension)는, 상기 라이너 아래의 상기 핀 컷-충진 구조물의 제2 측방향 치수보다 더 크며, 상기 제1 측방향 치수와 상기 제2 측방향 치수는 평행한 방향으로 있는 것인, 구조물.
실시예 3. 실시예 1에 있어서, 상기 제1 핀의 표면은 수평 표면인 것인, 구조물.
실시예 4. 실시예 1에 있어서, 상기 제1 핀의 제1 측벽, 상기 제1 핀의 표면, 및 상기 제1 핀의 제2 측벽은 상기 제1 핀 상의 스텝(step) 영역을 형성하는 것인, 구조물.
실시예 5. 실시예 1에 있어서, 상기 절연 충진 재료는 상기 기판 안으로 상기 제1 핀 및 상기 제2 핀 아래의 레벨까지 연장하는 것인, 구조물.
실시예 6. 실시예 1에 있어서,
상기 제1 핀은 상기 제1 핀의 상부 표면으로부터 상기 제1 핀 안으로 제1 깊이로 연장하는 에피텍시 소스/드레인 영역을 포함하고;
상기 라이너는 상기 제1 핀의 상부 표면으로부터 제2 깊이로 연장하고;
상기 제2 깊이는 상기 제1 깊이와 동일하거나 상기 제1 깊이보다 더 큰 것인, 구조물.
실시예 7. 실시예 1에 있어서,
상기 제1 핀은 상기 제1 핀 안으로 연장하는 에피텍시 소스/드레인 영역을 포함하며, 상기 에피텍시 소스/드레인 영역은 상기 제1 핀에서 상기 핀 컷-충진 구조물에 가장 가까운 것이고;
상기 제1 핀의 결정질 재료가 상기 라이너와 상기 에피텍시 소스/드레인 영역 사이에 측방향으로 배치되는 것인, 구조물.
실시예 8. 실시예 1에 있어서,
상기 라이너는 또한 상기 제2 핀의 제1 측벽 상에 있고;
상기 절연 충진 재료는 또한 상기 라이너의 제2 측벽 상에 그리고 상기 제2 핀의 제2 측벽 상에 있으며, 상기 라이너는 또한 상기 제2 핀의 제1 측벽과 상기 제2 핀의 제2 측벽 사이의 상기 제2 핀의 표면 상에 있는 것인, 구조물.
실시예 9. 방법에 있어서,
기판 상의 핀을 트리밍(trimming)하는 단계;
상기 핀의 제1 구역 및 제2 구역의 각자의 제1 측벽을 따라 라이너를 형성하는 단계로서, 상기 핀의 제1 구역 및 제2 구역의 제1 측벽은 상기 핀을 트리밍함으로써 형성되는 것인, 상기 라이너를 형성하는 단계;
상기 라이너를 통해 상기 핀을 컷팅하는 단계; 및
상기 라이너를 따라 그리고 상기 핀이 컷팅된 곳에 충진 재료를 형성하는 단계를 포함하는, 방법.
실시예 10. 실시예 9에 있어서, 상기 핀을 트리밍하는 단계는, 상기 핀을 상기 기판 상의 이웃하는 아이솔레이션 영역의 상부 표면의 레벨 또는 그 위의 레벨까지 에칭하는 단계를 포함하며, 상기 핀은 상기 이웃하는 아이솔레이션 영역 사이로부터 돌출하는 것인, 방법.
실시예 11. 실시예 9에 있어서, 상기 라이너를 형성하는 단계는,
상기 핀의 제1 구역 및 제2 구역의 제1 측벽을 따라 그리고 상기 핀의 제1 구역 및 제2 구역의 제1 측벽 사이의 상기 핀의 측방향 표면을 따라 상기 라이너의 층을 컨포멀하게(conformally) 퇴적하는 단계; 및
상기 핀의 제1 구역 및 제2 구역의 제1 측벽 사이의 상기 핀의 측방향 표면의 적어도 일부로부터 상기 라이너를 제거하도록 상기 라이너의 층을 이방성 에칭하는 단계를 포함하는 것인, 방법.
실시예 12. 실시예 9에 있어서, 상기 핀을 컷팅하는 단계는, 상기 핀을 상기 핀 아래의 상기 기판 내의 깊이로 에칭하는 단계를 포함하는 것인, 방법.
실시예 13. 실시예 9에 있어서, 상기 핀의 제1 구역에 소스/드레인 영역을 에피텍셜 성장시키는 단계를 더 포함하며, 상기 소스/드레인 영역은 상기 핀이 컷팅되는 곳에 가장 가까운 것이고, 상기 핀의 제1 구역의 제1 측벽을 따라 상기 라이너를 형성한 후에, 상기 핀의 결정질 재료가 상기 소스/드레인 영역과 상기 라이너 사이에 측방향으로 배치되는 것인, 방법.
실시예 14. 방법에 있어서,
핀 위로부터 게이트 구조물을 제거하는 단계로서, 상기 핀은 기판으로부터 돌출하며, 상기 게이트 구조물을 제거하는 것은 영역을 정의하는 것인, 상기 제거하는 단계;
상기 게이트 구조물이 제거된 영역에서 상기 핀을 트리밍하는 단계;
상기 게이트 구조물이 제거된 그리고 상기 트리밍된 핀 상의 영역에 라이너를 컨포멀하게 퇴적하는 단계;
상기 라이너를 이방성 에칭하는 단계;
상기 라이너를 통해 상기 트리밍된 핀을 컷팅하는 단계; 및
상기 게이트 구조물이 제거된 그리고 상기 트리밍된 핀이 컷팅된 영역에 절연 재료를 배치하는 단계를 포함하는, 방법.
실시예 15. 실시예 14에 있어서, 상기 핀을 트리밍하는 단계는, 상기 게이트 구조물이 제거된 영역에 의해 정의된 상기 핀 상에 핀 측벽을 형성하는 것인, 방법.
실시예 16. 실시예 15에 있어서, 상기 절연 재료는 상기 핀 측벽을 따라 상기 라이너 상에 배치되는 것인, 방법.
실시예 17. 실시예 14에 있어서,
제1 아이솔레이션 영역 및 제2 아이솔레이션 영역이 상기 기판 상에 그리고 상기 핀의 대향측 상에 있고;
상기 게이트 구조물이 제거된 영역에서 상기 트리밍된 핀의 상부 표면은 상기 제1 아이솔레이션 영역의 상부 표면의 레벨 또는 그 위의 레벨에 있고;
상기 트리밍된 핀을 컷팅하는 단계는, 상기 제1 아이솔레이션 영역의 하부 표면 아래의 레벨인 상기 기판 내의 깊이로 컷팅하는 것인, 방법.
실시예 18. 실시예 14에 있어서, 상기 게이트 구조물이 제거된 영역은, 제1 게이트 스페이서와 제2 게이트 스페이서 사이에 있고 또한 제1 게이트 컷-충진 구조물과 제2 게이트 컷-충진 구조물 사이에 있으며, 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서는 상기 핀 위에 있고, 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서는 각각 상기 제1 게이트 컷-충진 구조물과 상기 제2 게이트 컷-충진 구조물 사이에 배치되는 것인, 방법.
실시예 19. 실시예 18에 있어서,
상기 핀을 트리밍하는 단계는, 상기 핀 상의 제1 핀 측벽 및 상기 핀 상의 제2 핀 측벽을 형성하며, 상기 제1 핀 측벽은 상기 제1 게이트 스페이서의 측벽과 정렬되고 상기 제2 핀 측벽은 상기 제2 게이트 스페이서의 측벽과 정렬되고;
상기 절연 재료는 상기 제1 핀 측벽을 따라 그리고 상기 제2 핀 측벽을 따라 상기 라이너 상에 배치되는 것인, 방법.
실시예 20. 실시예 18에 있어서, 상기 절연 재료는 상기 제1 게이트 스페이서, 상기 제2 게이트 스페이서, 상기 제1 게이트 컷-충진 구조물, 및 상기 제2 게이트 컷-충진 구조물의 각자의 측벽을 따라 배치된 상기 라이너 상에 배치되는 것인, 방법.

Claims (10)

  1. 구조물에 있어서,
    기판 상의 제1 핀 및 제2 핀으로서, 길이방향으로(longitudinally) 정렬되는, 상기 제1 핀 및 제2 핀; 및
    상기 제1 핀과 상기 제2 핀 사이에 배치된 핀 컷-충진(cut-fill) 구조물을 포함하고,
    상기 핀 컷-충진 구조물은,
    상기 제1 핀의 제1 측벽 상의 라이너; 및
    상기 라이너의 제1 측벽 상의 그리고 상기 제1 핀의 제2 측벽 - 상기 제1 핀의 제2 측벽은 상기 제1 핀의 제1 측벽 아래에 위치함 - 상의 절연 충진 재료를 포함하고,
    상기 라이너는 또한 상기 제1 핀의 제1 측벽과 상기 제1 핀의 제2 측벽 사이의 상기 제1 핀의 표면 상에 있는 것인, 구조물.
  2. 청구항 1에 있어서, 상기 라이너를 통한 상기 핀 컷-충진 구조물의 제1 측방향 치수(lateral dimension)는, 상기 라이너 아래의 상기 핀 컷-충진 구조물의 제2 측방향 치수보다 더 크며, 상기 제1 측방향 치수와 상기 제2 측방향 치수는 평행한 방향으로 있는 것인, 구조물.
  3. 청구항 1에 있어서, 상기 제1 핀의 표면은 수평 표면인 것인, 구조물.
  4. 청구항 1에 있어서, 상기 제1 핀의 제1 측벽, 상기 제1 핀의 표면, 및 상기 제1 핀의 제2 측벽은 상기 제1 핀 상의 스텝(step) 영역을 형성하는 것인, 구조물.
  5. 청구항 1에 있어서, 상기 절연 충진 재료는 상기 기판 안으로 상기 제1 핀 및 상기 제2 핀 아래의 레벨까지 연장하는 것인, 구조물.
  6. 청구항 1에 있어서,
    상기 제1 핀은 상기 제1 핀의 상부 표면으로부터 상기 제1 핀 안으로 제1 깊이로 연장하는 에피텍시 소스/드레인 영역을 포함하고;
    상기 라이너는 상기 제1 핀의 상부 표면으로부터 제2 깊이로 연장하고;
    상기 제2 깊이는 상기 제1 깊이와 동일하거나 상기 제1 깊이보다 더 큰 것인, 구조물.
  7. 청구항 1에 있어서,
    상기 제1 핀은 상기 제1 핀 안으로 연장하는 에피텍시 소스/드레인 영역을 포함하며, 상기 에피텍시 소스/드레인 영역은 상기 제1 핀에서 상기 핀 컷-충진 구조물에 가장 가까운 것이고;
    상기 제1 핀의 결정질 재료가 상기 라이너와 상기 에피텍시 소스/드레인 영역 사이에 측방향으로 배치되는 것인, 구조물.
  8. 청구항 1에 있어서,
    상기 라이너는 또한 상기 제2 핀의 제1 측벽 상에 있고;
    상기 절연 충진 재료는 또한 상기 라이너의 제2 측벽 상에 그리고 상기 제2 핀의 제2 측벽 상에 있으며, 상기 라이너는 또한 상기 제2 핀의 제1 측벽과 상기 제2 핀의 제2 측벽 사이의 상기 제2 핀의 표면 상에 있는 것인, 구조물.
  9. 방법에 있어서,
    기판 상의 핀을 트리밍(trimming)하는 단계;
    상기 핀의 제1 구역 및 제2 구역의 각자의 제1 측벽을 따라 라이너를 형성하는 단계로서, 상기 핀의 제1 구역 및 제2 구역의 제1 측벽은 상기 핀을 트리밍함으로써 형성되는 것인, 상기 라이너를 형성하는 단계;
    상기 라이너를 통해 상기 핀을 컷팅하는 단계; 및
    상기 라이너를 따라 그리고 상기 핀이 컷팅된 곳에 충진 재료를 형성하는 단계를 포함하는, 방법.
  10. 방법에 있어서,
    핀 위로부터 게이트 구조물을 제거하는 단계로서, 상기 핀은 기판으로부터 돌출하며, 상기 게이트 구조물을 제거하는 것은 영역을 정의하는 것인, 상기 제거하는 단계;
    상기 게이트 구조물이 제거된 영역에서 상기 핀을 트리밍하는 단계;
    상기 게이트 구조물이 제거된 그리고 상기 트리밍된 핀 상의 영역에 라이너를 컨포멀하게 퇴적하는 단계;
    상기 라이너를 이방성 에칭하는 단계;
    상기 라이너를 통해 상기 트리밍된 핀을 컷팅하는 단계; 및
    상기 게이트 구조물이 제거된 그리고 상기 트리밍된 핀이 컷팅된 영역에 절연 재료를 배치하는 단계를 포함하는, 방법.
KR1020180147449A 2017-11-29 2018-11-26 반도체 구조물 컷팅 프로세스 및 그에 의해 형성된 구조물 KR102192872B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762591905P 2017-11-29 2017-11-29
US62/591,905 2017-11-29
US15/909,800 2018-03-01
US15/909,800 US11114549B2 (en) 2017-11-29 2018-03-01 Semiconductor structure cutting process and structures formed thereby

Publications (2)

Publication Number Publication Date
KR20190063419A KR20190063419A (ko) 2019-06-07
KR102192872B1 true KR102192872B1 (ko) 2020-12-21

Family

ID=66442728

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180147449A KR102192872B1 (ko) 2017-11-29 2018-11-26 반도체 구조물 컷팅 프로세스 및 그에 의해 형성된 구조물

Country Status (5)

Country Link
US (2) US11114549B2 (ko)
KR (1) KR102192872B1 (ko)
CN (1) CN109841618B (ko)
DE (1) DE102018124673B4 (ko)
TW (1) TWI682443B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10811320B2 (en) 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US11114549B2 (en) * 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10854603B2 (en) 2018-06-29 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11398477B2 (en) * 2019-05-29 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102647231B1 (ko) 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
US11043598B2 (en) 2018-11-30 2021-06-22 International Business Machines Corporation Vertical field effect transistor with low-resistance bottom source-drain contact
US11450570B2 (en) * 2019-03-28 2022-09-20 Globalfoundries U.S. Inc. Single diffusion cut for gate structures
US10784342B1 (en) * 2019-04-16 2020-09-22 Globalfoundries Inc. Single diffusion breaks formed with liner protection for source and drain regions
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
US11417744B2 (en) 2020-09-24 2022-08-16 Nanya Technology Corporation Semiconductor structure having buried gate electrode with protruding member and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160056181A1 (en) 2014-08-19 2016-02-25 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
US20170092643A1 (en) * 2015-09-25 2017-03-30 United Microelectronics Corp. Semiconductor device and method of fabricating the same

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7816271B2 (en) 2007-07-14 2010-10-19 Samsung Electronics Co., Ltd. Methods for forming contacts for dual stress liner CMOS semiconductor devices
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8697515B2 (en) * 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8841188B2 (en) * 2012-09-06 2014-09-23 International Business Machines Corporation Bulk finFET with controlled fin height and high-K liner
US8809920B2 (en) * 2012-11-07 2014-08-19 International Business Machines Corporation Prevention of fin erosion for semiconductor devices
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
KR102067171B1 (ko) * 2013-02-14 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9070711B2 (en) * 2013-08-02 2015-06-30 Globalfoundries Inc. Methods of forming cap layers for semiconductor devices with self-aligned contact elements and the resulting devices
US9472672B2 (en) 2013-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating fin mismatch using isolation last
US9166024B2 (en) * 2013-09-30 2015-10-20 United Microelectronics Corp. FinFET structure with cavities and semiconductor compound portions extending laterally over sidewall spacers
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
KR20230003606A (ko) 2014-03-24 2023-01-06 인텔 코포레이션 단일 다이 상에 다수의 트랜지스터 핀 치수들을 얻기 위한 기술들
US9704973B2 (en) * 2014-04-01 2017-07-11 Globalfoundries Inc. Methods of forming fins for FinFET semiconductor devices and the selective removal of such fins
KR102135181B1 (ko) * 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9608086B2 (en) * 2014-05-20 2017-03-28 Global Foundries Inc. Metal gate structure and method of formation
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
KR102235614B1 (ko) * 2014-09-17 2021-04-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9245883B1 (en) 2014-09-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9412850B1 (en) 2015-01-15 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of trimming fin structure
US9704974B2 (en) 2015-04-16 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Process of manufacturing Fin-FET device
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
CN106328705B (zh) 2015-07-01 2020-11-24 联华电子股份有限公司 具有栅极结构的鳍状半导体元件及其制作方法
CN106340455B (zh) * 2015-07-06 2021-08-03 联华电子股份有限公司 半导体元件及其制作方法
US9659786B2 (en) * 2015-07-14 2017-05-23 International Business Machines Corporation Gate cut with high selectivity to preserve interlevel dielectric layer
CN106711213B (zh) 2015-07-20 2021-02-26 联华电子股份有限公司 半导体元件及其制作方法
US9659785B2 (en) * 2015-09-01 2017-05-23 International Business Machines Corporation Fin cut for taper device
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9559192B1 (en) * 2015-11-18 2017-01-31 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US9978748B2 (en) 2015-12-09 2018-05-22 International Business Machines Corporation Method of cutting fins to create diffusion breaks for finFETs
US9761495B1 (en) * 2016-02-23 2017-09-12 Globalfoundries Inc. Methods of performing concurrent fin and gate cut etch processes for FinFET semiconductor devices and the resulting devices
US9679985B1 (en) * 2016-06-20 2017-06-13 Globalfoundries Inc. Devices and methods of improving device performance through gate cut last process
TWI692871B (zh) * 2016-08-03 2020-05-01 聯華電子股份有限公司 半導體結構及其製作方法
US9805983B1 (en) * 2016-08-19 2017-10-31 International Business Machines Corporation Multi-layer filled gate cut to prevent power rail shorting to gate structure
US10083961B2 (en) * 2016-09-07 2018-09-25 International Business Machines Corporation Gate cut with integrated etch stop layer
US9812365B1 (en) * 2016-10-05 2017-11-07 Globalfoundries Inc. Methods of cutting gate structures on transistor devices
US9818875B1 (en) 2016-10-17 2017-11-14 International Business Machines Corporation Approach to minimization of strain loss in strained fin field effect transistors
US9721848B1 (en) 2016-10-28 2017-08-01 International Business Machines Corporation Cutting fins and gates in CMOS devices
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US9929157B1 (en) * 2016-12-22 2018-03-27 Globalfoundries Inc. Tall single-fin fin-type field effect transistor structures and methods
US10312132B2 (en) * 2017-01-25 2019-06-04 International Business Machines Corporation Forming sacrificial endpoint layer for deep STI recess
US11276767B2 (en) * 2017-03-15 2022-03-15 International Business Machines Corporation Additive core subtractive liner for metal cut etch processes
US10083874B1 (en) * 2017-03-23 2018-09-25 Globalfoundries Inc. Gate cut method
US9818836B1 (en) * 2017-04-13 2017-11-14 Globalfoundries Inc. Gate cut method for replacement metal gate integration
US10014296B1 (en) * 2017-04-14 2018-07-03 Globalfoundries Inc. Fin-type field effect transistors with single-diffusion breaks and method
US10177151B1 (en) * 2017-06-26 2019-01-08 Globalfoundries Inc. Single-diffusion break structure for fin-type field effect transistors
US10269787B2 (en) * 2017-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
US10090402B1 (en) * 2017-07-25 2018-10-02 Globalfoundries Inc. Methods of forming field effect transistors (FETS) with gate cut isolation regions between replacement metal gates
US20190067115A1 (en) * 2017-08-23 2019-02-28 Globalfoundries Inc. Gate cut method for replacement metal gate
US10325912B2 (en) * 2017-10-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10777466B2 (en) * 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
US10867998B1 (en) * 2017-11-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US11114549B2 (en) * 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
US10229854B1 (en) * 2017-12-14 2019-03-12 International Business Machines Corporation FinFET gate cut after dummy gate removal
US10541317B2 (en) * 2018-03-01 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a metal gate using monolayers
US10236213B1 (en) * 2018-03-12 2019-03-19 Globalfoundries Inc. Gate cut structure with liner spacer and related method
US10373873B1 (en) * 2018-03-23 2019-08-06 Globalfoundries Inc. Gate cut in replacement metal gate process
US10553698B2 (en) * 2018-04-12 2020-02-04 Globalfoundries Inc. Methods, apparatus and system for a self-aligned gate cut on a semiconductor device
US10586860B2 (en) * 2018-05-03 2020-03-10 Globalfoundries Inc. Method of manufacturing finfet devices using narrow and wide gate cut openings in conjunction with a replacement metal gate process
US10373877B1 (en) * 2018-05-22 2019-08-06 Globalfoundries Inc. Methods of forming source/drain contact structures on integrated circuit products
US10366930B1 (en) * 2018-06-11 2019-07-30 Globalfoundries Inc. Self-aligned gate cut isolation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160056181A1 (en) 2014-08-19 2016-02-25 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
US20170092643A1 (en) * 2015-09-25 2017-03-30 United Microelectronics Corp. Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
US11114549B2 (en) 2021-09-07
TW201926424A (zh) 2019-07-01
CN109841618A (zh) 2019-06-04
KR20190063419A (ko) 2019-06-07
DE102018124673B4 (de) 2022-06-30
US20210280695A1 (en) 2021-09-09
TWI682443B (zh) 2020-01-11
DE102018124673A1 (de) 2019-05-29
US20190165137A1 (en) 2019-05-30
CN109841618B (zh) 2022-04-01

Similar Documents

Publication Publication Date Title
KR102192872B1 (ko) 반도체 구조물 컷팅 프로세스 및 그에 의해 형성된 구조물
US10868005B2 (en) FinFETs and methods of forming finFETs
US11855085B2 (en) Semiconductor structure cutting process and structures formed thereby
US11894370B2 (en) Semiconductor structure cutting process and structures formed thereby
KR102146405B1 (ko) 로우 ｋ 특징부 형성 프로세스 및 그에 의해 형성된 구조물
KR102302516B1 (ko) 반도체 디바이스 및 방법
US11631746B2 (en) Semiconductor device and method of manufacture
KR102107612B1 (ko) 반도체 디바이스의 비대칭 소스 및 드레인 구조
TWI739147B (zh) 半導體裝置及其形成方法
US10854521B2 (en) Low-k gate spacer and formation thereof
US11682675B2 (en) Fin field-effect transistor device and method
US20230402455A1 (en) Semiconductor device structure and methods of forming the same
US11942532B2 (en) Fin field-effect transistor and method of forming the same
TWI794665B (zh) 半導體裝置及其形成方法
US20230063039A1 (en) Semiconductor devices and methods of manufacturing thereof
TW202349712A (zh) 半導體裝置結構及其形成方法
TW202414608A (zh) 半導體裝置及其製造方法
CN116799067A (zh) 半导体器件结构及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant