TW202349712A - 半導體裝置結構及其形成方法 - Google Patents

Abstract

描述一種半導體裝置結構，以及形成這種結構的方法。該結構包括設置在半導體基板之上的鰭片，鰭片具有第一寬度。該結構還包括設置在鰭片周圍的隔離區、設置在鰭片及隔離區之上的閘極電極、以及設置在閘極中的填充材料。填充材料接觸半導體基板的部分的頂部表面，該頂部表面至少有一部分具有實質上平坦的剖面，該頂部表面的部分具有實質上大於第一寬度的第二寬度。

Description

半導體裝置結構及其形成方法

本揭露涉及一種半導體裝置結構以及其形成方法。

半導體積體電路（IC）產業經歷過指數級的增長。積體電路材料及設計方面的技術進步產生了一代又一代的積體電路，其中各世代的電路都比前一世代更小、更複雜。在積體電路的發展製程中，功能密度（即每個晶片面積上內連裝置的數量）普遍增加，而幾何尺寸（即使用製造製程可以創建的最小組件（或線路））卻在減少。這種規模縮小的製程通常通過提高生產效率及降低相關成本來提供益處。這種縮減也增加了加工及製造積體電路的複雜性。

因此，有必要改進加工及製造積體電路。

本揭露關於一種半導體裝置結構，包含：一鰭片，設置在一半導體基板上，其中該鰭片具有一第一寬度；一隔離區，設置為圍繞該鰭片；一閘極電極，設置在該鰭片及該隔離區之上；以及一填充材料，設置在該閘極電極中，其中該填充材料接觸該半導體基板的一部分的一頂部表面，該頂部表面至少有一部分具有一實質上平坦的剖面，而該頂部表面的該部分具有實質上大於該第一寬度的一第二寬度。

本揭露還關於一種形成一半導體裝置結構的方法，包含：從一半導體基板形成複數個鰭片；形成隔離區，在該複數個鰭片的各鰭片周圍；沉積一閘極電極在該複數個鰭片之上；移除該閘極電極的一部分，以暴露該複數個鰭片中的一或多個鰭片；修剪暴露的該複數個鰭片中的一或多個鰭片，以形成一或多個修剪的鰭片；移除該一或多個修剪的鰭片；移除該一或多個修剪的鰭片周圍的該隔離區；以及移除位於移除的隔離區之下的該半導體基板的部分。

本揭露另外關於一種形成一半導體裝置結構的方法，包含：從一半導體基板形成複數個鰭片；在該複數個鰭片的各鰭片周圍形成隔離區；沉積一虛擬閘極在該複數個鰭片之上；移除該虛擬閘極的一部分，以暴露該複數個鰭片中的一或多個鰭片；修剪暴露的該複數個鰭片中的一或多個鰭片，以形成一或多個修剪的鰭片；以及執行一選擇性蝕刻製程，以移除該一或多個修剪的鰭片的至少一部分、該一或多個修剪的鰭片周圍的隔離區、以及位於移除的隔離區之下的該半導體基板的部分，其中該選擇性蝕刻製程對該隔離區的蝕刻速度比該一或多個修剪的鰭片及該半導體基板的該部分快。

本申請案主張2022年5月17日提交的美國臨時申請案63/342,632以及2022年9月21日提交的美國臨時申請案63/408,579的優先權，這兩個申請案的全部內容併入本文中。

以下揭露提供了許多不同的實施例，或示範例，用於實現所提供主題的不同特徵。為簡化本揭露，下文描述組件及配置的具體實例。當然，這些只是示範例，並不意味著是限制性的。例如，在接下來的描述中，第一特徵在第二特徵上的形成可以包含第一及第二特徵直接接觸形成的實施例，也可以包含第一及第二特徵之間可以形成附加特徵的實施例，從而使第一及第二特徵可以不直接接觸。此外，本揭露可能會在各實施例中重複元件符號及/或字母。這種重複是為了簡單明瞭，其本身並不決定所討論的各種實施例及/或組態之間的關係。

此外，空間相對用詞，如圖中所示，例如「在…下面」、「在…之下」、「下」、「在…上面」、「在…之上」、「上」、「頂」、「上」等，可在此用於描述一個元件或特徵與另一個（些）元件或特徵的關係。空間上的相對用詞旨在包含裝置在使用或操作中的不同定向，以及圖式中描述的定向。該設備可以用其他方式定向（旋轉90度或在其他定向），此處使用的空間相對描述符同樣可以相應地解釋。

本文描述在半導體裝置結構中切割鰭片的方法，例如鰭片式場效應電晶體（Fin Field-Effect Transistors；FinFETs）。一般來說，在虛擬閘極或替換閘極結構形成及切割之後，執行鰭片切割製程。鰭片切割製程可以包含移除一或多個鰭片、設置為圍繞鰭片的隔離區以及位於隔離區下的半導體基板的部分。藉由移除位於圍繞隔離區一或多個鰭片下的半導體基板的部分，通過該部分半導體基板的電流洩漏被大大降低。

本文描述的示範性實施例是在FinFET的背景下描述的。本揭露的某些態樣的實施可用於其他製程及/或其他裝置中。描述了示範性方法及結構的一些變化。本技術領域中具有通常知識者將很容易理解可在其他實施例的範圍內設想的其他修改。儘管方法實施例可以按特定順序描述，但各種其他方法實施例可以按任何邏輯循序執行，並且可以包含比本文描述的更少或更多的步驟。

在某些情況下，在所描述的實施例中，在加工製程期間可能發生對所說明的結構的各種損失，例如，高度的損失。這些損失可能沒有在圖式中明確顯示或在此描述，但本技術領域中具有通常知識者將很容易理解這種損失是如何發生的。這樣的損失可能是由於諸如化學機械拋光（CMP）的平面化製程、例如當實現損失的結構不是蝕刻的主要目標時的蝕刻製程以及其他製程而發生。

圖1、圖2、圖3A至圖3B、圖4A至圖4D和圖5A至圖5C至圖16A至圖16C是根據一些實施例的形成包含一或多個FinFET的半導體裝置結構的示例製程中的中間階段中各自的中間結構的各種視圖。圖1以剖面圖顯示半導體基板20，其上形成了一個受應力的半導體層22。半導體基板20可為或包含塊狀半導體基板、絕緣體上的半導體（semiconductor-on-insulator；SOI）基板或類似物，它可為摻雜的（例如，用p型或n型摻雜物）或未摻雜的。一般來說，SOI基板包含形成在絕緣體層上的半導體材料層。絕緣層可為，例如，埋藏氧化物（BOX）層、氧化矽層、或類似物。絕緣層係提供在基板上，通常是矽或玻璃基板。也可以使用其他基板，如多層或梯度基板。在一些實施例中，半導體基板的半導體材料可以包含元素半導體，如矽（Si）及鍺（Ge）；化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦或銻化銦；合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或其組合。

受應力的半導體層22可以具有壓應力或拉伸應力。在一些示範例中，受應力的半導體層22是作為在半導體基板20上的異質磊晶生長（heteroepitaxial growth）的結果而受壓。例如，異質磊晶生長一般包含磊晶生長具有自然晶格常數的生長材料，該晶格常數與磊晶生長材料所在表面的基板材料的晶格常數不同。在基板材料上假晶生長（pseudomorphically growing）的生長材料可導致生長材料具有應力。若生長材料的自然晶格常數大於基板材料的晶格常數，則生長材料中的應力可為壓應力，若生長材料的自然晶格常數小於基板材料的晶格常數，則生長材料中的應力可以是拉伸應力。例如，在鬆弛的矽上假晶生長SiGe可以導致SiGe具有壓應力，而在鬆弛的矽上假晶生長SiC可以導致SiC具有拉伸應力。

受應力的半導體層22可為或包含矽、矽鍺（Si _1-xGe _x，其中x可以在約0及100之間）、碳化矽、純或實質上純的鍺、III-V化合物半導體、II-VI化合物半導體或類似物。例如，形成III-V化合物半導體的材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP及類似材料。此外，受應力的半導體層22可以使用金屬有機化學氣相沉積（MOCVD）、分子束磊晶（MBE）、液相磊晶（LPE）、氣相磊晶（VPE）、選擇性磊晶生長（SEG）、類似製程，或其組合在半導體基板20上為磊晶生長。受應力的半導體層22的厚度可以在約30奈米（nm）至約50 nm的範圍內。

圖2以剖面圖說明在受應力的半導體層22及/或半導體基板20中形成的鰭片24。在一些示範例中，在形成鰭片24時使用遮罩（例如，硬遮罩）。例如，在受應力的半導體層22之上沉積一或多個遮罩層，然後將一或多個遮罩層圖案化為遮罩。在一些示範例中，一或多個遮罩層可以包含或為氮化矽、氮氧化矽（silicon oxynitride）、碳化矽、矽碳氮化物（silicon carbon nitride）、類物物，或其組合，並可藉由化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其他沉積技術而沉積。一或多個遮罩層可以使用光微影技術而執行圖案化。例如，光阻劑可以在一或多個遮罩層上形成，例如通過使用旋塗，以及藉由使用適當的光遮罩將光阻劑暴露在光線下執行圖案化。曝露或未曝露的光阻劑部分可接著被移除，這取決於使用的是正阻劑還是負阻劑。然後，光阻劑的圖案可以被轉移到一或多個遮罩層，例如藉由使用適當的蝕刻製程，其形成遮罩。蝕刻製程可以包含反應離子蝕刻（RIE）、中性束蝕刻（NBE）、電感耦合電漿（ICP）蝕刻、類似製程，或其組合。該蝕刻製程可為非等向性的。舉例而言，隨後，光阻劑在灰化（ashing）或濕式剝離（wet strip）製程中被移除。

使用遮罩，可蝕刻受應力的半導體層22及/或半導體基板20，從而在相鄰的一對鰭片24之間形成溝槽，並且使鰭片24從半導體基板20中突出。在一些實施例中，各鰭片24的高度從約115 nm到約120 nm。蝕刻製程可包含RIE、NBE、ICP蝕刻、類似製程，或其組合。蝕刻製程可為非等向性的。溝槽可以形成在從受應力的半導體層22的頂部表面約80 nm到約150 nm的範圍內的深度。在一些實施例中，如圖2所示，由於負載效應（loading effect），一對鰭片24之間的溝槽可以大大淺於鄰近的一對鰭片24之間的溝槽。在一些實施例中，溝槽具有不同的深度，可不用明確地說明不同的深度。

儘管本文描述的實施例是在鰭片24的應力工程的背景下（例如，鰭片24包含受應力的半導體層22的各別部分），但其他實施例可以不實施這種應力工程。例如，鰭片24可以由沒有受應力的半導體層的塊狀半導體基板（例如半導體基板20）形成。另外，受應力的半導體層22可以從隨後的圖式中省略；這是為了使圖式清晰。在這樣的受應力的半導體層為應力工程而實施的一些實施例中，即使沒有明確說明，受應力的半導體層22可以作為鰭片24的一部分存在；而在這樣的受應力的半導體層不為應力工程而實施的一些實施例中，鰭片24可以由半導體基板20形成。

圖3A和圖3B分別在剖面圖和俯視圖中說明隔離區26各別在相應的溝槽中形成。隔離區26可以包含或為絕緣材料，例如氧化物（例如氧化矽）、氮化物、類似物、或其組合，並且絕緣材料可以藉由高密度電漿CVD（HDP-CVD）、可流動CVD（FCVD）（例如，在遠端電漿系統中基於CVD的材料沉積及後固化以使其轉換為另一種材料，例如氧化物）、類似製程、或其組合而形成。可以使用由任何可接受的製程形成的其他絕緣材料。在圖式所示的實施例中，隔離區26包含由FCVD製程形成的氧化矽。平面化製程，如CMP，可以移除任何多餘的絕緣材料及任何剩餘的遮罩（例如，用於形成溝槽及鰭片24），以形成絕緣材料及鰭片24的共面頂部表面。然後，絕緣材料可被凹陷以形成隔離區26。絕緣材料被凹陷，使鰭片24從相鄰的隔離區26之間突出，這至少可以部分地將鰭片24劃定為半導體基板20上的主動區。絕緣材料可以使用可接受的乾式或濕式蝕刻製程而被凹陷，例如對絕緣材料的材料有選擇性的蝕刻。此外，隔離區26的頂部表面可以具有如圖式所示的平坦表面、凸形表面、凹形表面（如凹陷），或其組合，這可能是蝕刻製程的結果。如圖3B的俯視圖所示，鰭片24縱向延伸跨過半導體基板20。鰭片24的高度可在從各自相鄰的隔離區26的頂部表面起約30 nm至約50 nm的範圍內。例如，與各鰭片24對應的受應力的半導體層22及半導體基板20之間的介面可在隔離區26的頂部表面之下。

本技術領域中具有通常知識者將很容易理解，關於圖1至圖3A至圖3B所描述的製程僅為如何形成鰭片24的示範例。在其他實施例中，可在半導體基板20的頂部表面之上形成介電層；可通過介電層蝕刻溝槽；可在溝槽中磊晶生長同質磊晶結構（例如，不需要應力工程）；並且可凹陷介電層，從而使同質磊晶結構從介電層突出以形成鰭片。在其他實施例中，異質磊晶結構可用於鰭片。例如，鰭片24可以被凹陷（例如，在將隔離區26的絕緣材料平面化之後，在凹陷絕緣材料之前），並且可以在其位置上磊晶生長與鰭片不同的材料。在更進一步的實施例中，可以在半導體基板20的頂部表面之上形成介電層；可以通過介電層蝕刻溝槽；可以使用不同於半導體基板20的材料在溝槽中磊晶生長異質磊晶結構（例如，用應力工程）；並且可以凹陷介電層，使異質磊晶結構從介電層突出以形成鰭片。在同質磊晶或異質磊晶結構磊晶生長的一些實施例中，生長的材料可以在生長期間進行原位摻雜，這可以避免事先植入鰭片，儘管原位摻雜及植入摻雜可以一起使用。此外，磊晶生長用於n型裝置的材料與用於p型裝置的材料不同可能是有利的。

圖4A、圖4B、圖4C和圖4D說明在鰭片24上形成的虛擬閘極堆疊。圖4A和圖4B說明剖面視圖；圖4C說明俯視圖；以及圖4D說明透視圖。圖4D說明剖面A-A和B-B。圖1、圖2、圖3A、圖4A和以下以「A」結尾的圖式（至圖16A至圖16C）說明與剖面A-A相對應的各種製程實例的剖面圖，而圖4B和以下以「B」結尾的圖（至圖16A至圖16C）說明與剖面B-B相對應的各種製程實例的剖面圖。在一些圖式中，其中說明的組件或特徵的一些元件符號可能被省略，以避免遮蓋其他組件或特徵；這是為了便於描述這些圖式。

虛擬閘極堆疊在鰭片24之上並橫向垂直於鰭片24延伸。各虛擬閘極堆疊，或更一般地，閘極結構，包含一或多個介面介電質28、虛擬閘極30、及遮罩32。一或多個介面介電質28、虛擬閘極30及虛擬閘極堆疊的遮罩32可以藉由依次形成各別的層，然後將這些層圖案化為虛擬閘極堆疊來形成。例如，用於一或多個介面介電質28的層可以包含或為氧化矽、氮化矽、類似物，或其多層，並且可以熱及/或化學生長在鰭片24上，如圖式所示，或共形沉積，如藉由電漿增強CVD（PECVD）、ALD或其他沉積技術。用於虛擬閘極30的層可以包含或為矽（例如多晶矽）或藉由CVD、PVD或其他沉積技術而沉積的其他材料。用於遮罩32的層可以包含或為氮化矽、氮氧化矽、矽碳氮化物、類似物、或其組合，藉由CVD、PVD、ALD或其他沉積技術而沉積。然後，用於遮罩32、虛擬閘極30及一或多個介面介電質28的層可以被圖案化，例如如上所述地使用光微影及一或多個蝕刻製程，以形成各虛擬閘極堆疊的遮罩32、虛擬閘極30及一或多個介面介電質28。

在一些實施例中，在形成虛擬閘極堆疊之後，可在鰭片24中形成輕度摻雜的汲極（lightly doped drain；LDD）區（未具體說明）。例如，可使用虛擬閘極堆疊作為遮罩將摻雜物植入鰭片24。儘管可以使用其他摻雜物，LDD區的示例摻雜物可以包含或為，例如，p型裝置的硼及n型裝置的磷或砷。LDD區可具有約10 ¹⁵cm ^-3至約10 ¹⁷cm ^-3範圍內的摻雜物濃度。

剖面A-A是沿著閘極堆疊，在隨後的圖式和描述中，將對其進行切割。剖面B-B是沿著鰭片24（例如，沿著鰭片24中的通道方向），在隨後的圖式和描述中將通過其進行切割。剖面A-A和B-B為彼此垂直。

圖5A、圖5B和圖5C說明閘極間隔物34的形成。閘極間隔物34沿著虛擬閘極堆疊的側壁（例如，一或多個介面介電質28、虛擬閘極30及遮罩32的側壁）及在鰭片24之上形成。此外，如圖式所示，殘餘的閘極間隔物34可沿著鰭片24的暴露側壁形成。例如，閘極間隔物34可以藉由共形沉積一或多個用於閘極間隔物34的層並對該一或多個層進行非等向性蝕刻來形成。用於閘極間隔物34的一或多個層可以包含或為氮化矽、氮氧化矽、矽碳氧化物、矽氧碳化物、類似物、其多層或其組合，並且蝕刻製程可以包含RIE、NBE或其他蝕刻製程。

然後在鰭片24中形成源極/汲極區36。用於源極/汲極區的凹部形成於虛擬閘極堆疊的相對側的鰭片24中。凹陷可以藉由蝕刻製程。蝕刻製程可為等向性或非等向性的，或者，可以對受應力的半導體層22及/或半導體基板20的一或多個晶面為選擇性的。因此，凹部可以根據實施的蝕刻製程具有不同的剖面輪廓。蝕刻製程可為乾式蝕刻製程，如RIE、NBE、或類似製程、或濕式蝕刻製程，如使用四甲基氫氧化銨（tetramethyalammonium hydroxide；TMAH）、氫氧化銨（NH ₄OH）或其他蝕刻劑。凹部可以從鰭片24各自的頂部表面延伸到進入鰭片24的深度，其範圍從約0 nm到約80 nm。例如，在某些情況下，凹部可以不延伸到相鄰隔離區26的頂部表面的位準之下及/或受應力的半導體層22與半導體基板20之間的介面之下；儘管在其他情況下，凹部可以延伸到相鄰隔離區26的頂部表面及/或介面的位準之下。

磊晶源極/汲極區36形成於鰭片24的凹部中。磊晶源極/汲極區36可以包含或為矽鍺（Si _1-xGe _x，其中x可以在約0及100之間）、碳化矽、矽磷、矽碳磷、純或實質上純的鍺、III-V化合物半導體、II-VI化合物半導體或類似物。例如，用於形成III-V化合物半導體的材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP及類似物。磊晶源極/汲極區36可以藉由在凹部中磊晶生長材料而形成，例如藉由MOCVD、MBE、LPE、VPE、SEG、類似製程，或其組合。由於隔離區26及/或殘留的閘極間隔物34的阻擋，取決於形成磊晶源極/汲極區36的凹部深度，磊晶源極/汲極區36可以首先在凹部中垂直生長，在此期間，磊晶源極/汲極區36不會水平生長。在隔離區26及/或殘留的閘極間隔物34內的凹部被完全填充之後，磊晶源極/汲極區36可以垂直及水平生長以形成切面，這可以對應於半導體基板20的晶面。如圖5B中的虛線所示，磊晶源極/汲極區36可以相對於鰭片24升高。在一些例子中，p型裝置及n型裝置的磊晶源極/汲極區使用不同的材料。在凹陷或磊晶生長製程中，適當的掩蔽可以允許不同的材料用於不同的裝置。在本揭露中，源極區及汲極區是可以互換使用的，其結構也實質上相同。此外，源極區/汲極區可以單獨或集體地指代源極或汲極，這取決於上下文。

圖6A、圖6B和圖6C說明接觸蝕刻停止層（CESL）38及層間介電質（ILD）40的形成。CESL 38可以共形沉積在鰭片24、虛擬閘極堆疊、閘極間隔物34及隔離區26之上。CESL 38可包含或為氮化矽、矽碳氮化物、矽碳氧化物、氮化碳等、類似物、或其組合，並可藉由CVD、PECVD、ALD或其他沉積技術而沉積。ILD 40係沉積在CESL 38之上。ILD 40可以包含或為二氧化矽、低介電常數介電材料（例如，具有低於二氧化矽的介電常數的材料），如矽氧氮化物、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、硼磷矽酸鹽玻璃（BPSG）、未摻雜矽酸鹽玻璃（USG）、氟化矽酸鹽玻璃（FSG）、有機矽酸鹽玻璃（OSG）、SiOxCy、旋塗玻璃（Spin-On-Glass）、旋塗聚合物、矽碳材料、其化合物、其複合材料、類似物、或其組合。ILD 40可以藉由旋塗、CVD、FCVD、PECVD、PVD或其他沉積技術而沉積。

CESL 38及ILD 40形成的頂部表面與虛擬閘極30的頂部表面共面。可執行諸如CMP的平面化製程，以使ILD 40及CESL 38的頂部表面與虛擬閘極30的頂部表面齊平。CMP也可以移除虛擬閘極30上的遮罩32（以及在某些情況下為閘極間隔物34的上部分）。因此，虛擬閘極30的頂部表面通過ILD 40及CESL 38而暴露。

圖7A、圖7B和圖7C說明虛擬閘極堆疊的移除。虛擬閘極30及一或多個介面介電質28被移除，例如藉由一或多個蝕刻製程。虛擬閘極30可以藉由對虛擬閘極30有選擇性的蝕刻製程而移除，其中一或多個介面介電質28做為ESL，且隨後，一或多個介面介電質28可以藉由對一或多個介面介電質28有選擇性的不同蝕刻製程而移除。蝕刻製程可例如為，RIE、NBE、濕式蝕刻製程，或其他蝕刻製程。凹部42在閘極間隔物34之間形成，其中虛擬閘極堆疊被移除，而鰭片24的通道區為通過凹部42而暴露。在一些實施例中，介面介電質28沒有被移除。

圖8A、圖8B和圖8C說明在凹部42中形成的替換閘極結構。替換閘極結構各包含閘極介電層44、一或多個可選的共形層46及閘極電極48。

閘極介電層44被共形地沉積在凹部42中（例如，在隔離區26的頂部表面、沿著通道區的鰭片24的側壁及頂部表面（或者若未移除介面介電質28）以及閘極間隔物34的側壁上）以及閘極間隔物34、CESL 38及ILD 40的頂部表面。閘極介電層44可為或包含氧化矽、氮化矽、高介電常數介電材料、其多層或其他介電材料。高介電材料的k值可以大於約7.0，並且可以包含鉿（Hf）、鋁（Al）、鋯（Zr）、鑭（La）、鎂（Mg）、鋇（Ba）、鈦（Ti）、鉛（Pb）的金屬氧化物或金屬矽酸鹽、其多層或其組合。閘極介電層44可以藉由ALD、PECVD、MBD或其他沉積技術而沉積。

然後，一或多個可選的共形層46可以共形地（若多於一個，則依序地）沉積在閘極介電層44上。一或多個可選的共形層46可以包含一或多個功函數調諧層（work-function tuning layers）。一或多個功函數調諧層可以包含或為氮化物、氮化矽、氮化碳、氮化鋁、氧化鋁及/或鈦及/或鉭的碳化鋁；鎢的碳化物；鈷；鉑；類似物；或其組合；並且可以藉由ALD、PECVD、MBD或其他沉積技術而沉積。

在閘極介電層44及（若實施）一或多個可選的共形層46之上形成用於閘極電極48的層。閘極電極48的層可以填充移除虛擬閘極堆疊的剩餘凹部42。閘極電極48的層可為或包含含金屬的材料，如鎢、鈷、鋁、釕、銅、其多層、其組合或類似材料。用於閘極電極48的層可以藉由ALD、PECVD、MBD、PVD或其他沉積技術而沉積。

用於閘極電極48的層、一或多個可選的共形層46以及位於ILD 40、CESL 38及閘極間隔物34的頂部表面之上的閘極介電層44的部分被移除。例如，像CMP這樣的平面化製程可以移除ILD 40、CESL 38及閘極間隔物34頂部表面之上的閘極電極48、一或多個可選共形層46及閘極介電層44的部分。因此，包含閘極電極48、一或多個可選的共形層46及閘極介電層44的各替換閘極結構可以形成如圖8A至圖8C中所示。

圖9A、圖9B和圖9C說明替換閘極結構的切割。替換閘極結構的切割形成閘極切割填充結構（gate cut-fill structures）50，其橫向垂直於替換閘極結構延伸並解剖（dissect）替換閘極結構。如下所示，在一些示範例中，閘極切割填充結構50是絕緣材料，因此，由於閘極切割填充結構50，可以使在切割該替換閘極結構之前是整體的替換閘極結構的部分彼此電性隔離的區段（section）。

在一些示範例中，使用遮罩（例如，硬遮罩）來切割替換閘極結構。例如，在替換閘極結構、閘極間隔物34、CESL 38及ILD 40之上沉積一或多個遮罩層，然後將一或多個遮罩層圖案化到遮罩。在一些例子中，一或多個遮罩層可以包含或為氮化矽、矽氧氮化物（silicon oxynitride）、碳化矽、矽碳氮化物、類似物，或其組合，並可藉由CVD、PVD、ALD或其他沉積技術而沉積。如前所述，一或多個遮罩層可以使用光微影及蝕刻製程而為圖案化。遮罩可具有遮罩開口，其在一方向為垂直於替換閘極結構而橫向延伸，並與之相交（intersecting）。

使用遮罩，可蝕刻該替換閘極結構、閘極間隔物34、CESL 38及ILD 40，從而在替換閘極結構中形成溝槽。溝槽的深度可以延伸到及/或進入相應的隔離區26，例如，通過閘極電極48、一或多個可選的共形層46及閘極介電層44。在一些實施例中，溝槽被延伸到隔離區26中，以暴露半導體基板20的部分。蝕刻製程可以包含RIE、NBE、ICP蝕刻、類似製程，或其組合。蝕刻製程可為非等向性的。用於閘極切割填充結構50的絕緣材料被沉積在替換閘極結構的溝槽中。在一些例子中，各閘極切割填充結構50可為單一的絕緣材料，而在其他例子中，閘極切割填充結構50可以包含多個不同的絕緣材料，例如多層組態。在一些例子中，絕緣材料可以包含或為氧化矽、氮化矽、矽氧氮化物、碳化矽、矽碳氮化物、類似物，或其組合，並可藉由CVD、PVD、ALD或其他沉積技術而沉積。用於閘極切割填充結構50的絕緣材料及ILD 40、CESL 38、閘極間隔物34及替換閘極結構的頂部表面之上的遮罩的部分被移除。例如，像CMP這樣的平面化製程可以移除用於閘極切割填充結構50的絕緣材料及ILD 40、CESL 38、閘極間隔物34及替換閘極結構的頂部表面以上的遮罩部分，而閘極切割填充結構50的頂部表面可以與ILD 40、CESL 38、閘極間隔物34及替換閘極結構的頂部表面為共面。因此，閘極切割填充結構50將被切割的替換閘極結構的區段彼此電性隔離。如圖9A所示，在替換閘極結構形成（例如，沉積）之後，隨著替換閘極結構被切割，閘極介電層44及/或一或多個可選的共形層46不沿著閘極切割填充結構50的側壁而垂直延伸。儘管在圖9A中說明閘極切割填充結構50具有正錐度輪廓（例如，與閘極切割填充結構50抵接的組件的側壁與該側壁鄰接的組件的底部表面的角度分別小於那些組件內部90度），閘極切割填充結構50可以具有垂直輪廓（例如，角度為90度）或凹入的（re-entrant）輪廓（例如，角度大於90度）。形成閘極切割填充結構50的溝槽的蝕刻可導致形成這種輪廓。

圖10A、圖10B和圖10C說明具有用於切割鰭片24的遮罩開口54的遮罩52的形成。例如，在替換閘極結構、閘極間隔物34、CESL 38、ILD 40及閘極切割填充結構50之上沉積一或多個遮罩層，然後將一或多個遮罩層圖案化為遮罩52。在一些例子中，一或多個遮罩層可以包含或為氮化矽、矽氧氮化物、碳化矽、矽碳氮化物、類似物，或其組合，並可以藉由CVD、PVD、ALD或其他沉積技術而沉積。如前所述，一或多個遮罩層可以使用光微影及蝕刻製程而圖案化。遮罩開口54至少暴露了一對閘極切割填充結構50之間的替換閘極結構的一區段，該替換閘極結構的一區段將被移除。如圖10A所示，遮罩52懸空於（overhangs）將被移除的替換閘極結構的區段；儘管在某些情況下，遮罩開口54可以與界定將被移除的替換閘極結構的區段的閘極切割填充結構50的側壁對齊。

圖11A、圖11B和圖11C說明替換閘極結構的區段的移除，其至少有一部分通過遮罩開口54而暴露。該移除可以藉由一或多個蝕刻製程。蝕刻製程可為等向性的，並且對閘極電極48、一或多個可選的共形層46及閘極介電層44的材料具有選擇性。

例如，一或多個蝕刻製程可為濕式蝕刻製程，例如包含硫化過氧化硫混合物（sulfuring peroxide mix；SPM）（例如H ₂SO ₄及H ₂O ₂的混合物）、高溫標準清洗1（standard clean，SC1）（例如NH ₄OH、H ₂O ₂及H ₂O的混合物）或其他蝕刻製程。使用SPM的濕式蝕刻製程的溫度可在約60°C至約200°C之間，而使用高溫SC1的濕式蝕刻製程的溫度可在約20°C至約80°C之間。

一或多個蝕刻製程也可為乾式（例如，電漿）蝕刻製程。例如，電漿蝕刻製程可以實現低直流基板偏壓（例如，低於約0.1 kV）或無基板偏壓（no substrate bias）。電漿蝕刻製程可以包含RIE、NBE、ICP蝕刻、類似製程，或其組合。可用於電漿蝕刻製程的蝕刻劑氣體示範例包含三氯化硼（BCl ₃）、四氯化矽（SiCl ₄）、氯氣（Cl ₂）、其他Cl基的氣體、類似物，或其組合。電漿蝕刻製程的蝕刻劑氣體的流速可以在約50 sccm到約800 sccm之間。電漿蝕刻製程的功率可在約200 W至約1,000 W的範圍內。電漿蝕刻製程的壓力可在約1 mTorr至約80 mTorr的範圍內。

通過對閘極48、一或多個可選的共形層46及閘極介電層44的材料有選擇性的等向性蝕刻，可以移除替換閘極結構中至少有一部分通過遮罩開口54暴露出來的區段，甚至可能在遮罩52下層的部分，例如，由於錯位而造成的部分。替換閘極結構的區段的移除會在閘極間隔物34及閘極切割填充結構50之間沿著被移除的替換閘極結構的區段而形成閘極切割開口60。閘極切割開口60暴露出鰭片24的部分，其中鰭片24將被切割。

圖12A、圖12B和圖12C說明通過遮罩開口54暴露的鰭片24的修剪（trimming），通過遮罩52及通過閘極切割開口60在替換的閘極結構的區段被移除的地方暴露。該修剪形成具有修剪切口61的修剪的鰭片24'。修剪可以藉由一或多個蝕刻製程。蝕刻製程可為等向性及/或非等向性的，並對鰭片24的材料具有選擇性。例如，蝕刻製程可為乾式（例如，電漿）蝕刻製程。電漿蝕刻製程可以實施一些直流基板偏壓，例如在約0 kV至約0.1 kV的範圍內。電漿蝕刻製程可以包含RIE、NBE、ICP蝕刻、類似製程，或其組合。可用於電漿蝕刻製程的蝕刻劑氣體示例包含溴化氫（HBr）、氯（Cl ₂）、四氯化矽（SiCl ₄）、三氯化硼（BCl ₃）、其他氯基氣體、類似氣體，或其組合。電漿蝕刻製程的蝕刻劑氣體的流速可以在約50 sccm到約800 sccm之間。電漿蝕刻製程的功率可以在200 W到1000 W之間。電漿蝕刻製程的壓力可以在1 mTorr到80 mTorr之間。

在一些例子中，修剪的鰭片24'的頂部表面與各自相鄰的隔離區26的頂部表面齊平。修剪切口61的深度可以小於、等於或大於形成磊晶源極/汲極區36的凹部的深度，其中凹部的深度是從鰭片24的頂部表面開始。在一些具體實例中，修剪切口61的深度等於或大於形成磊晶源極/汲極區36的凹部的深度。

圖13A、圖13B和圖13C說明在閘極切割開口60中形成襯墊62。襯墊62被共形地沉積在閘極切割開口60、修剪切口61及遮罩52上。例如，襯墊62被共形沉積在閘極墊片34及修剪的鰭片24'的側壁上（例如，如圖13B所示）、在修剪的鰭片24'及隔離區26的頂部表面上、以及閘極切割填充結構50的側壁上（例如，如圖13A所示）。襯墊62可為或包含氮化矽、氧化矽、氧化氮化矽、矽碳氮化物、類似物，或其組合，並可藉由ALD、CVD或另一種共形沉積技術而沉積。在一些實施例中，襯墊62包含氧化矽，並藉由將前驅物氣體，如SiCl ₄及O ₂，與載體氣體，如Ar，一起流入處理室而形成，中間結構被設置在其中。SiCl ₄前驅物的流速可以小於約100 sccm，O ₂前驅物的流速可以小於約100 sccm，而載體氣體的流速可以在約50 sccm至約500 sccm之間。在一些實施例中，襯墊62係在圖12A至圖12C中描述的鰭片24的修剪之前形成。

圖14A、圖14B和圖14C說明在襯墊62上執行的突破蝕刻製程（break through etch process），以暴露修剪的鰭片24'及圍繞修剪的鰭片24'的隔離區。突破蝕刻製程可為非等向性的蝕刻製程，例如乾式（例如電漿）蝕刻製程。非等向性蝕刻製程可為RIE、ICP、NBE或類似的製程。示範性的蝕刻劑氣體可為或包含氯（Cl ₂）、氯基氣體、氟仿（CHF ₃）、四氟甲烷（CF ₄）、含碳聚合物（例如，含有-CH ₂、-CH ₃等）、六氟化硫（SF ₆）、三氟化氮（NF ₃）、類似物，或其組合。電漿蝕刻製程的蝕刻劑氣體的流速可以在約50 sccm至約800 sccm之間。電漿蝕刻製程可以實現大於或等於約0.1 kV的直流基板偏壓，例如在約0.1 kV至約0.8 kV的範圍內。電漿蝕刻製程的功率可在約200 W至約1,000 W的範圍內。電漿蝕刻製程的壓力可在約1 mTorr至約80 mTorr的範圍內。在一些實施例中，用於突破蝕刻製程的蝕刻劑包含CHF ₃、N ₂及CH ₄。也使用一種如Ar的載體氣體。CHF ₃的流速可低於約200 sccm，N ₂的流速可低於約200 sccm，CH ₄的流速可低於約50 sccm。載體氣體的流速可在約50 sccm至約200 sccm之間。

非等向性蝕刻製程暴露了修剪的鰭片24'及圍繞修剪的鰭片24'的隔離區26，同時允許襯墊62為如圖14B中所示地沿著修剪開口61中的鰭片24的側壁及沿著閘極間隔物34的側壁保留。形成在開口54及60的側壁上的襯墊的剩餘部分可以如圖14B所示地説明收縮隨後形成的凹部64（圖15B）的關鍵尺寸。如圖14A所示，沿著閘極切割填充結構50的側壁及遮罩52的懸空處之下的襯墊62的部分，也留在閘極切割開口60中。

如圖3A所述，在一對鰭片24之間形成的溝槽的底部可以位於高於在相鄰的一對鰭片24之間形成的溝槽的底部的位準。因此，如圖14A所示，設置在一對修剪的鰭片24'之間的隔離區26可位於設置在相鄰的一對鰭片24之間的隔離區26之上的位準。因為摻雜物濃度較高，位於隔離區26之下的半導體基板20的部分可能會導致電流洩漏，特別是位於在一對修剪的鰭片24'之間的隔離區26之下的半導體基板20的部分。為了減少通過位於隔離區26下的半導體基板20的部分的電流洩漏，半導體基板20的部分被移除並被介電材料取代。

圖15A、圖15B和圖15C說明修剪的鰭片24'、位於修剪的鰭片24'周圍的隔離區26以及位於隔離區26之下的半導體基板20的部分的移除。剩餘的襯墊62也可以在移除修剪的鰭片24'、隔離區26及半導體基板20的部分時被移除。修剪的鰭片24'、位於修剪的鰭片24'周圍的隔離區26以及位於隔離區26下的半導體基板20的部分的移除可以藉由多個蝕刻製程或多個循環製程來執行。

在一些實施例中，執行多個蝕刻製程。例如，執行第一蝕刻製程以移除修剪的鰭片24'的半導體材料，接著的是第二蝕刻製程以移除隔離區26的介電材料以暴露半導體基板20的部分，然後執行第三蝕刻製程以移除半導體基板20的暴露部分。第一、第二及第三蝕刻製程中的各者都可為選擇性的蝕刻製程。當凹部64的深度D1達到預定的深度時，第三蝕刻製程可停止。在一些實施例中，可以執行單一的蝕刻製程，而不是多個蝕刻製程。單一蝕刻製程可為利用一或多個蝕刻劑的選擇性蝕刻製程，該蝕刻劑對修剪的鰭片24'及半導體基板20的半導體材料的蝕刻速度比對隔離區26的介電材料的蝕刻速度快。換句話說，在單一選擇性蝕刻製程中，修剪的鰭片24'及半導體基板20的半導體材料具有較高的蝕刻率，而隔離區26的介電材料具有較低的蝕刻率。

在一些實施例中，執行多個循環的製程。例如，各循環包含形成襯墊62、執行突破蝕刻製程、執行半導體蝕刻製程、以及執行清洗製程。襯墊62可以藉由圖13A至圖13C中描述的相同製程形成。突破蝕刻製程可以是一個乾式蝕刻製程，並使用諸如CHF ₃、CH ₄及N ₂等的蝕刻劑。在一些實施例中，CHF ₃的流速小於約200 sccm，CH ₄的流速小於約50 sccm，N ₂的流速小於約200 sccm。載體氣體，如Ar，其流速可從約50 sccm到約200 sccm。突破蝕刻製程可以移除修剪的鰭片24'周圍的一些隔離區26。半導體蝕刻製程可為乾式蝕刻製程，並使用諸如HBr及O ₂等蝕刻劑。在一些實施例中，HBr的流速小於約500 sccm，O ₂的流速小於約50 sccm。載體氣體，如Ar，其流速可以小於約500 sccm。清洗製程可為一個灰化製程，清洗從上述蝕刻製程形成的任何副產品。灰化製程可使用流速小於約500 sccm的O ₂。可以執行上述製程的多個循環，以移除修剪的鰭片24'、位於修剪的鰭片24'周圍的隔離區26以及位於隔離區26下面的半導體基板20的部分。當深度D1達到預定的深度時，循環停止。

如圖15A所示，由於上述製程的結果，角63可從凹部64的底部延伸。若不移除修剪的鰭片24'周圍的隔離區26，則可能在隔離區26的側面形成更多的角，導致電流洩漏增加。藉由移除隔離區26，角63的數量也會減少，這就進一步減少了電流洩漏。各角63可位於被移除的一對鰭片24之間。

在一些實施例中，如圖15A所示，深度D1、D2是從鰭片24的頂部到凹部64的底部測得的。深度D1及D2可以實質上相同或實質上不同（由於多次蝕刻製程或多次循環製程的結果，凹部64的底部可能不是平的）。在一些實施例中，深度D1從約150 nm到約170 nm，而深度D2從約100 nm到約170 nm。深度D3是從鰭片24的頂部到角63的頂部測得的。在一些實施例中，深度D3的範圍為約90 nm至約120 nm。

如圖15A所示，形成各種角度A1、A2、A3、A4。角度A1在凹部64的一個側壁及凹部64的底部之間形成，角度A2在角63的一個側壁及凹部64的底部之間形成，角度A3在角63的另一個側壁及凹部64的底部之間形成，而角度A4在凹部64的另一個側壁及凹部64的底部之間形成。在一些實施例中，角度A1從約90度到約110度，角度A2從約100度到約120度，角度A3從約100度到約140度，而角度A4從約80度到約110度。在一些實施例中，角A1、A2、A3、A4都是鈍角。

如圖15A所示，凹部64的底部是半導體基板20的暴露部分的頂部表面67。在一些實施例中，如圖15A所示，頂部表面67至少包含具有實質上平坦的剖面的部分69。該部分69的寬度W1實質上大於鰭片24的寬度W2。在一些實施例中，鰭片24有不同的寬度，而寬度W2是鰭片24的最大寬度。在一些實施例中，寬度W1可以大於寬度W2的兩倍。在一些實施例中，整個頂部表面67有實質上平坦的剖面（圖24C和圖25C），寬度W1可以是寬度W2的數倍。在一些實施例中，該部分69可以是實質上水平的。例如，該部分69可以與半導體基板20的背側表面實質上平行。在一些實施例中，該部分69可為傾斜的。例如，部分69可以相對於半導體基板20的背側表面成角度。

在一些實施例中，執行選擇性蝕刻製程以移除修剪的鰭片24'、位於修剪的鰭片24'周圍的隔離區26、以及位於隔離區26之下的半導體基板20的部分。所得到的中間結構如圖15A-1所示。選擇性蝕刻製程可為一種電漿蝕刻製程，使用蝕刻劑的組合，使介電材料的蝕刻速度比半導體材料快。例如，蝕刻劑可以包含Cl ₂、BCl ₃、HBr、N ₂、O ₂、CO ₂、SiCl ₄、H ₂、NF ₃、CF ₄、C ₄F ₆、C ₄F ₈、CHF ₃、C ₂H ₂、CH ₃F、CH ₄、Ar、He，或其組合。製程壓力可以從約3 mTorr到約300 mTorr，製程溫度可以從約0攝氏度到約120攝氏度。源功率可從約10 W到約3000 W，偏壓功率可從約0 W到約3000 W，蝕刻劑的流速可從約0 sccm到約5000 sccm。在一些實施例中，使用更多的含氟蝕刻劑，如NF ₃、CF ₄、C ₄F ₆，及/或更少的聚合物基的蝕刻劑，如N ₂、O ₂、CH ₄，以便以比修剪的鰭片24'及半導體基板20的部分更快的速度而蝕刻隔離區26。作為選擇性蝕刻製程的結果，在凹部64的底部形成角65。與位於一對鰭片24之間的角63不同，各角65與被移除的相應鰭片24對齊。藉由移除凹部64中的隔離區26，角65的數量減少。因此，電流洩漏減少。

如圖15A-1所示，從鰭片24的頂部到凹部64的底部測得深度D4。在一些實施例中，深度D4從約10 nm到約250 nm。深度D5是從鰭片24的頂部到角65的頂部測得的。在一些實施例中，深度D5實質上小於深度D4。深度D5的範圍可以從約6 nm到約190 nm。角65的側面可以相對於實質上垂直於半導體基板20的主要表面的軸形成角度A5。在一些實施例中，角度A5是鈍角，並且可以在約95度至約165度之間。

圖15A和圖15A-1中描述的不同製程導致電流洩漏減少，因為被移除的鰭片24周圍的隔離區26之下的半導體基板20的部分被移除。此外，電流洩漏的減少也可能來自於角數量的減少，如角63或角65。圖15A中描述的製程與圖15A-1中描述的製程不同。例如，如圖15A所述，利用多個蝕刻製程或多個循環製程來移除修剪的鰭片24'、位於修剪的鰭片24'周圍的隔離區26、以及位於隔離區26之下的半導體基板20的部分。同樣如圖15A所述，在一些實施例中，可以執行單一的選擇性蝕刻製程來移除修剪的鰭片24'、位於修剪的鰭片24'周圍的隔離區26以及位於隔離區26之下的半導體基板20的部分，並且修剪的鰭片24'及半導體基板20的半導體材料的蝕刻速率實質上比隔離區26的介電材料的蝕刻速率快。如圖15A-1所述，執行選擇性蝕刻製程以移除修剪的鰭片24'、位於修剪的鰭片24'周圍的隔離區26以及位於隔離區26之下的半導體基板20的部分。選擇性蝕刻製程使用蝕刻劑的組合，使介電材料的蝕刻速度比半導體材料快。即使如圖15A、圖15A-1所述的選擇性蝕刻製程具有不同的蝕刻選擇性（圖15A中半導體材料的高蝕刻率與圖15A-1中介電材料的高蝕刻率相比），兩種選擇性蝕刻製程都能導致電流洩漏的減少。

圖16A、圖16B和圖16C說明在移除的替換閘極結構的區段的閘極切割開口60中及凹部64中形成的填充材料66。填充材料66可為一種絕緣材料。在一些例子中，填充材料66可為單一的絕緣材料，而在其他例子中，填充材料66可以包含多種不同的絕緣材料，例如以多層組態。填充材料66可以包含或為氧化矽、氮化矽、矽氧氮化物、碳化矽、矽碳氮化物、類似物，或其組合，並且可以藉由CVD、PVD、ALD或其他沉積技術而沉積。

如圖16A所示，填充材料66接觸凹部64的底部，其為半導體基板20的頂部表面。一或多個角63（或角65）可以從半導體基板20的頂部表面延伸，並且填充材料66圍繞著角63（或角65）。在一些實施例中，填充材料66與角63（或角65）的所有側表面接觸。換句話說，填充材料66可以圍繞角63（或角65）。填充材料66還接觸半導體基板20的頂部表面27、半導體基板20的側壁及隔離區26的側壁。

圖1至圖16C中描述的製程說明閘極切割填充結構50及填充材料66在閘極電極48中的形成。換句話說，首先形成閘極電極48，然後在閘極電極48中形成閘極切割填充結構50及填充材料66。在一些實施例中，閘極切割填充結構50及填充材料66是在虛擬閘極30中形成的。例如，在虛擬閘極30及介面介電質28中形成開口，並在開口中形成閘極切割填充結構50。然後，在虛擬閘極及介面介電質28中形成開口及凹部，例如開口54及60以及凹部64，並在開口及凹部中形成填充材料66。在虛擬閘極30中形成閘極切割填充結構50及填充材料66之後，執行替換閘極製程，即移除虛擬閘極30，並形成閘極介電層44、一或多個可選的共形層46及閘極電極48。因為閘極切割填充結構50及填充材料66是由介電材料製成的，在移除虛擬閘極30期間，閘極切割填充結構50及填充材料66不會受到實質性影響。

圖17A至圖21A是根據一些實施例的形成包含一或多個FinFET的半導體裝置結構的示例製程中的各中間結構的透視圖。圖17B至圖21B是根據一些實施例，在圖17A至圖21A的示例製程中的中間階段的各中間結構的剖面圖。圖17C至圖21C是根據一些實施例，在圖17A至圖21A的示例製程中的中間階段各中間結構的剖面圖。圖17A說明剖面B-B和C-C。以下以「B」結尾的圖式（至圖21A至圖21C）說明與剖面B-B相對應的各種製程實例的剖面圖，以下以「C」結尾的圖式（至圖21A至圖21C）說明與剖面C-C相對應的各種製程實例的剖面圖。在一些圖式中，其中說明的組件或特徵的一些元件符號可能被省略，以避免遮蓋其他組件或特徵；這是為了便於描述這些圖式。

如圖17A至至圖17C所示，中間結構包含半導體基板20、從基板20延伸的鰭片24、從凹陷的鰭片24形成的源極/汲極區36、在源極/汲極區36之上形成的CESL 38以及形成在CESL 38上的ILD 40。中間結構進一步包含形成在鰭片24上的介面介電質28、形成在介面介電質28上的閘極介電層44、以及形成在閘極介電層44上的閘極電極48。在一些實施例中，閘極電極48是一種功函數金屬。在一些實施例中，如圖17A和圖17C所示，在源極/汲極區36之間形成介電特徵80，並延伸到通道區。在一些實施例中，各介電特徵80包含下部分82及上部分84。在一些實施例中，下部分82及上部分84包含不同的介電材料。例如，下部分82可以包含SiN，而上部分84可以包含高介電常數介電材料。介電特徵80可以包含不同的材料或不同的材料組合，且可以有任何合適的形狀。如圖3A和圖3B所述，介電特徵80可以在形成絕緣材料之後但在凹陷絕緣材料以形成隔離區26之前形成。例如，在絕緣材料中形成開口，而介電特徵80則形成在開口中。介電特徵80的材料可以與隔離區26不同。

圖17C-1、圖17C-2、圖17C-3說明介電特徵80的各種例子。如圖17C-1所示，在一些實施例中，介電特徵80包含單一介電材料81。介電材料81可以包含任何合適的介電材料。在一些實施例中，介電材料81包含與隔離區26的材料不同的材料。如圖17C-2所示，在一些實施例中，介電特徵80包含襯墊83及形成在襯墊83上的填充物（fill）85。襯墊83可以包含氮化矽、矽碳氮化物或其他合適的介電材料。填充物85可以包含藉由FCVD形成的氧化物或其他合適的介電材料。在一些實施例中，如圖17C-3所示，介電特徵80包含襯墊83、填充物85、以及形成在襯墊83及填充物85上的帽蓋87。帽蓋87可以包含高介電常數介電材料，如氧化鉿或其他合適的高介電常數介電材料。

參考圖17A和圖17B，在ILD 40上形成硬遮罩86。硬遮罩86可包含具有與ILD 40不同的蝕刻選擇性的介電材料。在一些實施例中，硬遮罩86包含氮化矽。硬遮罩86可以藉由凹陷ILD 40、在凹陷形成硬遮罩86、並在替換閘極製程之前執行平面化製程以暴露虛擬閘極堆疊。在一些實施例中，在閘極電極48上形成導電層90，並在導電層90上形成層88。導電層90可為一種金屬，例如鎢，例如無氟鎢。該層88可以包含非晶矽。

如圖17A和圖17C所示，閘極切割填充結構50形成在層88、導電層90、閘極電極48、閘極介電層44及介面介電質28中，並且如圖17A和圖17C所示，閘極切割填充結構50接觸相應的介電特徵80。在一些實施例中，如圖17C所示，在沒有介電特徵80的位置形成薄閘極切割填充結構51，且薄閘極切割填充結構51延伸到隔離區26。閘極切割填充結構51可以包含與閘極切割填充結構50相同的材料，並且可以藉由與閘極切割填充結構50相同的製程而形成。在層88及閘極切割填充結構50、51上形成硬遮罩92。在一些實施例中，硬遮罩92及閘極切割填充結構50、51是單片集成的（monolithic）。換句話說，硬遮罩92及閘極切割填充結構50、51是在同一時間藉由相同的製程形成的，並包含相同的材料。在一些實施例中，硬遮罩92是在層88及閘極切割填充結構50、51上形成的獨立層。硬遮罩92可以包含不同於閘極切割填充結構50、51的材料。硬遮罩92的厚度可以從約60 nm到約80 nm。

如圖18A至圖18C所示，在硬遮罩92上形成遮罩結構94。在一些實施例中，遮罩結構94是三層光阻劑。例如，遮罩結構94可以包含底部層96及設置在底部層96上的中間層98。底部層96及中間層98由不同的材料製成，從而使底部層96及中間層98的光學特性及/或蝕刻特性彼此不同。在一些實施例中，底部層96可為碳層，而中間層98可為富矽層，旨在為中間層98及底部層96之間提供蝕刻選擇性。遮罩結構94進一步包含光阻劑層100，其可為化學放大（chemically amplified）的光阻劑層，可為正型光阻劑（positive tone photoresist）或負型光阻劑。光阻劑層100可以包含一種聚合物，例如酚醛樹脂（phenol formaldehyde resin）、聚（降冰片）-共馬來酸酐（co-malaic anhydride；COMA）聚合物、聚（4-羥基苯乙烯）（PHS）聚合物、苯酚-甲醛（bakelite）聚合物、聚乙烯（PE）聚合物、聚丙烯（PP）聚合物、聚碳酸酯聚合物、聚酯聚合物或丙烯酸酯基的聚合物，如聚（甲基丙烯酸甲酯）（PMMA）聚合物或聚（甲基丙烯酸）（PMAA）。光阻劑層100可以藉由旋塗形成。光阻劑層100可以被圖案化以具有在其中形成的開口102。

如圖19A至圖19C所示，開口102延伸到中間層98、底部層96、硬遮罩92及層88。遮罩結構94可以在開口102延伸到層88之後被移除。在一些實施例中，導電層90也被移除，而閘極電極48暴露在開口102中。在一些實施例中，如圖19C所示，閘極切割填充結構51的一部分被移除。

如圖20A至圖20C所示，暴露的閘極電極48被移除。在一些實施例中，閘極介電層44及介面介電質28的部分也被移除，並且一或多個鰭片24暴露在開口102中。暴露的閘極電極48、閘極介電層44的部分及介面介電質28的部分可以藉由圖11A至圖11C中描述的一或多種蝕刻製程來移除。在一些實施例中，如圖20C所示，閘極切割填充結構51的一部分被移除。在一些實施例中，開口102可為圖11A至圖11C中所示的開口54及60。

如圖21A至圖21C所示，開口102中的鰭片24的暴露部分被移除。開口102中的鰭片24的暴露部分可藉由一或多個蝕刻製程移除。在一些實施例中，一或多個蝕刻製程可為如圖12A至圖12C中描述的修剪鰭片24的一或多個蝕刻製程。如圖21C所示，開口102中的閘極切割填充結構51的暴露部分也被移除。

圖22A至圖22B是根據一些實施例的圖17A至圖21A的示例性製程中的中間階段中之一者的中間結構的剖面圖。圖22A說明對應於圖17A所示中間結構的剖面B-B的各種製程實例之一的剖面圖，圖22B說明對應於圖17A所示中間結構的剖面C-C的各種製程實例之一的剖面圖。如圖22A至圖22B所示，在開口102中形成凹部103。凹部103可以藉由圖13A至圖15C中描述的形成凹部64的相同製程形成。換句話說，開口102中的剩餘鰭片24、剩餘鰭片24周圍的隔離區26以及位於隔離區26下的半導體基板20的部分為藉由圖13A至圖13C、圖14A至圖14C和圖15A至圖15C中描述的製程被移除。在一些實施例中，如圖22B所示，閘極切割填充結構51也被移除。在一些實施例中，在凹部103的底部形成角105。角105從凹部103中的半導體基板20的頂部表面延伸。角105可為圖15A中所示的角63。藉由移除隔離區26及位於隔離區26下的半導體基板20的部分，減少了電流洩漏。此外，角105的數量減少也導致電流洩漏減少。

如圖23A至圖23B所示，在凹部103及開口102中形成填充材料104。填充材料104可以包含與填充材料66相同的材料，並且可藉由與填充材料66相同的製程形成。

圖24A至圖24D是根據替代實施例，在圖17A至圖21A的示例製程的中間階段的各中間結構的剖面圖。如圖24A所示，形成開口102、一個鰭片24暴露在開口102中，而不是如圖20C中所示的兩個鰭片24。接著，如圖24B所示，開口102中的鰭片24的暴露部分被移除。如圖24C所示，剩餘的鰭片24及剩餘的鰭片24周圍的隔離區26被移除，以形成凹部103。如圖15A所述，角63（或角105）位於一對鰭片24之間。因此，在凹部103中沒有形成角63（或角105），因為只有一個鰭片24被移除。接著，在凹部103及開口102中形成填充材料104。圖24A至圖24C中所示的形成開口102及凹部103的製程可以與圖20A至圖22B中描述的製程相同。

圖25A至圖25D是根據替代實施例，在圖17A至圖21A的示例製程中的中間階段的各中間結構的剖面圖。如圖25A所示，形成開口102，且在開口102中露出兩個以上的鰭片24，而不是圖20C中所示的兩個鰭片24。在一些實施例中，有六個鰭片24被暴露出來。暴露在開口102中的鰭片24的數量可為任何合適的數量，例如如圖24A所示的一個，如圖20C所示的兩個，或如圖25A所示的兩個以上。接著，如圖25B所示，開口102中的鰭片24的暴露部分被移除。如圖25C所示，剩餘的鰭片24及剩餘的鰭片24周圍的隔離區26被移除，以形成凹部103。在一些實施例中，當兩個以上的鰭片24被移除時，角63（或角105）可能不會在凹部103中形成。接著，填充材料104在凹部103及開口102中形成。圖25A至圖25C中所示的形成開口102及凹部103的製程可以與圖20A至圖22B中所述的製程相同。

圖17A至圖25D中描述的製程說明閘極切割填充結構50及填充材料104在閘極電極48中的形成。在一些實施例中，閘極切割填充結構50及填充材料104在虛擬閘極30中形成。

圖26A至圖29A是根據一些實施例，在示例製程中處於中間階段的各中間結構的剖面圖。圖26B至圖29B是根據一些實施例，在圖26A至圖29A的示例製程中的中間階段的各中間結構的剖面圖。如圖26A至圖26B所示，在半導體基板20之上形成鰭片24、在鰭片24周圍形成隔離區26、在隔離區26中形成介電特徵80、在介電特徵80及鰭片24之上形成虛擬閘極30、沿著虛擬閘極30的側壁形成閘極間隔物34、源極/汲極區36形成在虛擬閘極30的相對側、CESL 38形成在源極/汲極區36上、ILD 40形成在CESL 38上、閘極切割填充結構50形成在虛擬閘極30中、而硬遮罩92形成在閘極切割填充結構50上。如圖26B所示，各閘極間隔物34包含兩個介電層。在硬遮罩92中形成開口，且虛擬閘極30的一部分被暴露出來。一些特徵，例如介面介電質28，為了使數字清晰，在圖26A至圖26B中被省略。

接著，如圖27A至圖27B所示，虛擬閘極30的暴露部分被移除，並且在鄰近的閘極切割填充結構50之間形成開口110。移除虛擬閘極30的暴露部分可藉由任何合適的製程而執行。在一些實施例中，執行選擇性蝕刻製程以移除虛擬閘極30的部分，而硬遮罩92、閘極切割填充結構50、鰭片24及隔離區26實質上不受影響。一或多個鰭片24（圖中為兩個）暴露在開口110中。

如圖28A至圖28B所示，暴露的鰭片24被修剪以形成修剪的鰭片24'。暴露的鰭片24可藉由任何合適的製程而修剪。在一些實施例中，執行圖12A中描述的製程以形成修剪的鰭片24'。接著，如圖29A至圖29B所示，修剪的鰭片24'的部分及修剪的鰭片24'周圍的隔離區26被移除以形成凹部112。凹部112可以藉由形成圖15A-1中所述的凹部64的相同製程形成。如圖29A所示，修剪的鰭片24'可以完全被移除，或者各修剪的鰭片24'的一部分可以保留。如上所述，剩餘的修剪的鰭片24'，其可為角65（圖15A-1），可以幫助減少電流洩漏。

可以執行隨後的製程，例如在開口110及凹部112中形成填充材料66、移除虛擬閘極30的剩餘部分、以及形成閘極電極48。

本揭露提供了一種用於形成半導體裝置結構的方法。該方法包括移除閘極電極48（或虛擬閘極30）的一部分以暴露一或多個鰭片24，修剪一或多個鰭片24，以及移除修剪的鰭片24'、修剪的鰭片24周圍的隔離區26，以及位於被移除的隔離區26下的半導體基板20的部分。一些實施例可以實現優勢。例如，藉由移除隔離區26及位於其下的半導體基板20的部分，可以減少電流洩漏。此外，由於移除隔離區26，角63（或角65）的數量減少，這進一步減少了電流洩漏。

一個實施例是一種半導體裝置結構。該結構包含設置在半導體基板之上的鰭片，且該鰭片具有第一寬度。該結構進一步包含設置在鰭片周圍的隔離區、設置在鰭片及隔離區之上的閘極電極、以及設置在閘極電極中的填充材料。填充材料接觸半導體基板的一部分的頂部表面，該頂部表面至少有一部分具有實質上平坦的剖面，且該頂部表面的一部分具有實質上大於第一寬度的第二寬度。

另一個實施例是一種方法。該方法包含從半導體基板形成複數個鰭片、在複數個鰭片的各鰭片周圍形成隔離區、在複數個鰭片之上沉積閘極電極、移除閘極電極的一部分以暴露複數個鰭片中的一或多個鰭片、修剪複數個鰭片的暴露的一或多個鰭片以形成一或多個修剪的鰭片、移除一或多個修剪的鰭片、移除一或多個修剪的鰭片周圍的隔離區、以及移除位於移除的隔離區之下的半導體基板的部分。

另一個實施例是一種方法。該方法包含從半導體基板形成複數個鰭片、在複數個鰭片的各鰭片周圍形成隔離區、在複數個鰭片之上沉積虛擬閘極、移除虛擬閘極的一部分以暴露複數個鰭片中的一或多個鰭片、修剪暴露的多個鰭片中的一或多個鰭片以形成一或多個修剪的鰭片，且執行選擇性蝕刻製程以移除一或多個修剪的鰭片的至少一部分、一或多個修剪的鰭片周圍的隔離區以及位於移除的隔離區之下的半導體基板的部分。選擇性蝕刻製程對隔離區的蝕刻速度要比一或多個修剪的鰭片及半導體基板的部分快。

上述內容概述了幾個實施例的特徵，以便本技術領域中具有通常知識者可以更好地理解本揭露的各態樣。本技術領域中具有通常知識者應認識到，他們可以很容易地將本揭露作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現本文介紹的實施例的相同優點。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本公開的精神和範圍，他們可以在不偏離本公開的精神和範圍的情況下對本文進行各種改變、替換和改動。

20:半導體基板 22:受應力的半導體層 24:鰭片 24’:修剪的鰭片 26:隔離區 28:介面介電質 30:虛擬閘極 32:遮罩 34:閘極間隔物 36:磊晶源極/汲極區/源極/汲極區 38:接觸蝕刻停止層/CESL 40:層間介電質/ILD 42:凹部 44:閘極介電層 46:共形層 48:閘極電極 50:閘極切割填充結構 51:薄閘極切割填充結構/閘極切割填充結構 52:遮罩 54:遮罩開口 60:閘極切割開口 61:修剪開口 62:襯墊 63:角 64:凹部 65:角 66:填充材料 67:頂部表面 69:部分 80:介電特徵 81:介電材料 82:下部分 83:襯墊 84:上部分 85:填充物 86:硬遮罩 87:帽蓋 88:層 90:導電層 92:硬遮罩 94:遮罩結構 96:底部層 98:中間層 100:光阻劑層 102:開口 103:凹部 104:填充材料 105:角 110:開口 112:凹部 A1:角度 A2:角度 A3:角度 A4:角度 A5:角度 D1:深度 D2:深度 D3:深度 D4:深度 D5:深度 W1:寬度 W2:寬度

當與附圖一起閱讀時，從下面的詳細描述中可以最好地理解本揭露的多個態樣。應注意的是，根據產業的標準實務，各種特徵未按比例繪製。事實上，為了討論清楚，各種特徵的尺寸可以任意增加或減少。

圖1、圖2、圖3A至圖3B、圖4A至圖4D、圖5A至圖5C、圖6A至圖6C、圖7A至圖7C、圖8A至圖8C、圖9A至圖9C、圖10A至圖10C、圖11A至圖11C、圖12A至圖12C、圖13A至圖13C、圖14A至圖14C、圖15A至圖15C和圖16A至圖16C是根據一些實施例的形成包含一或多個FinFET的半導體裝置結構的示例製程的中間階段中的各中間結構的各種視圖。

圖17A至圖21A是根據一些實施例的形成包含一或多個FinFET的半導體裝置結構的示例製程中的中間階段的各中間結構的透視圖。

圖17B至圖21B是根據一些實施例的圖17A至圖21A的示例製程中的中間階段的各中間結構的剖面圖。

圖17C至圖21C是根據一些實施例，在圖17A至圖21A的示例製程中的中間階段的各中間結構的剖面圖。

圖22A至圖22B是根據一些實施例，在圖17A至圖21A的示例製程中的一中間階段的中間結構的剖面圖。

圖23A至圖23B是根據一些實施例，在圖17A至圖21A的示例製程中的中間階段之一的中間結構的剖面圖。

圖24A至圖24D是根據替代實施例，在圖17A至圖21A的示例製程中的中間階段的各中間結構的剖面圖。

圖25A至圖25D是根據替代實施例，在圖17A至圖21A的示例製程中處於中間階段的各中間結構的剖面圖。

圖26A至圖29A是根據一些實施例，在示例製程中的中間階段的各中間結構的剖面圖。

圖26B至圖29B是根據一些實施例，在圖26A至圖29A的示例製程中的中間階段的各中間結構的剖面圖。

20:半導體基板

24:鰭片

36:磊晶源極/汲極區/源極/汲極區

38:接觸蝕刻停止層/CESL

40:層間介電質/ILD

50:閘極切割填充結構

80:介電特徵

82:下部分

84:上部分

86:硬遮罩

88:層

92:硬遮罩

Claims (20)

1. 一種半導體裝置結構，包含： 一鰭片，設置在一半導體基板上，其中該鰭片具有一第一寬度； 一隔離區，設置為圍繞該鰭片； 一閘極電極，設置在該鰭片及該隔離區之上；以及 一填充材料，設置在該閘極電極中，其中該填充材料接觸該半導體基板的一部分的一頂部表面，該頂部表面至少有一部分具有一實質上平坦的剖面，而該頂部表面的該部分具有實質上大於該第一寬度的一第二寬度。
2. 如請求項1所述的半導體裝置結構，進一步包含閘極切割填充結構，設置在該閘極電極中且鄰近該填充材料。
3. 如請求項2所述的半導體裝置結構，其中該填充材料接觸該閘極切割填充結構。
4. 如請求項1所述的半導體裝置結構，進一步包含一或多個角，形成在該半導體基板的該部分的該頂部表面。
5. 如請求項4所述的半導體裝置結構，其中該填充材料圍繞該一或多個角。
6. 如請求項2所述的半導體裝置結構，進一步包含一層，設置在該閘極電極之上，其中該層包含非晶矽且接觸該閘極切割填充結構。
7. 一種方法，包含： 從一半導體基板形成複數個鰭片； 形成隔離區，在該複數個鰭片的各鰭片周圍； 沉積一閘極電極在該複數個鰭片之上； 移除該閘極電極的一部分，以暴露該複數個鰭片中的一或多個鰭片； 修剪暴露的該複數個鰭片中的一或多個鰭片，以形成一或多個修剪的鰭片； 移除該一或多個修剪的鰭片； 移除該一或多個修剪的鰭片周圍的該隔離區；以及 移除位於移除的該隔離區之下的該半導體基板的部分。
8. 如請求項7所述的方法，其中該一或多個修剪的鰭片的該移除、圍繞於該一或多個修剪的鰭片之該隔離區的該移除，以及位於移除的該隔離區之下的該半導體基板的部分的該移除係藉由多個蝕刻製程而執行。
9. 如請求項8所述的方法，其中該多蝕刻製程包含一第一選擇性蝕刻製程、一第二選擇性蝕刻製程及一第三選擇性蝕刻製程。
10. 如請求項7所述的方法，其中該一或多個修剪的鰭片的該移除、圍繞於該一或多個修剪的鰭片之該隔離區的該移除，以及位於移除的該隔離區之下的該半導體基板的部分的該移除係藉由多個循環製程而執行。
11. 如請求項10所述的方法，其中該多個製程循環的各循環包含形成一襯墊、執行一突破蝕刻製程、執行一半導體蝕刻製程、以及執行一清洗製程。
12. 如請求項7所述的方法，其中該移除一或多個修剪的鰭片的該移除、圍繞於該移除該一或多個修剪的鰭片之該周圍的隔離區的該移除，以及該移除位於移除的隔離區之下的該半導體基板的部分的該移除係為藉由一選擇性蝕刻製程而執行。
13. 如請求項12所述的方法，其中該選擇性蝕刻製程對該隔離區的蝕刻速度比該一或多個修剪的鰭片及該半導體基板的該部分快。
14. 如請求項7所述的方法，包含形成兩個閘極切割填充結構在該閘極電極中，其中該閘極電極的該部分位於該兩個閘極切割填充結構之間。
15. 如請求項7所述的方法，進一步包含形成一介電特徵在該隔離區。
16. 一種方法，包含： 從一半導體基板形成複數個鰭片； 在該複數個鰭片的各鰭片周圍形成隔離區； 沉積一虛擬閘極在該複數個鰭片之上； 移除該虛擬閘極的一部分，以暴露該複數個鰭片中的一或多個鰭片； 修剪暴露的該複數個鰭片中的一或多個鰭片，以形成一或多個修剪的鰭片；以及 執行一選擇性蝕刻製程，以移除該一或多個修剪的鰭片的至少一部分、該一或多個修剪的鰭片周圍的該隔離區、以及位於移除的該隔離區之下的該半導體基板的部分，其中該選擇性蝕刻製程對該隔離區的蝕刻速度比該一或多個修剪的鰭片及該半導體基板的該部分快。
17. 如請求項16所述的方法，進一步包含移除該虛擬閘極的一剩餘部分，且形成一閘極電極在該複數個鰭片之上。
18. 如請求項16所述的方法，其中該選擇性蝕刻製程形成一開口及一凹部。
19. 如請求項18所述的方法，進一步包含形成一填充材料在該開口及該凹部中。
20. 如請求項18所述的方法，進一步包含形成兩個閘極切割填充結構在該虛擬閘極中，其中該開口及該凹部位於該兩個閘極切割填充結構之間。

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