CN116799067A - 半导体器件结构及其形成方法 - Google Patents
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Abstract
本公开涉及半导体器件结构及其形成方法。描述了一种半导体器件结构以及形成这种结构的方法。该结构包括设置在半导体衬底之上的鳍，并且所述鳍具有第一宽度。该结构还包括设置在鳍周围的隔离区域，设置在鳍和隔离区域之上的栅极电极，以及设置在栅极电极中的填充材料。填充材料与半导体衬底的一部分的顶表面接触，顶表面具有包括基本平坦截面的至少一部分，并且顶表面的该部分具有显著大于第一宽度的第二宽度。
Description
技术领域
本公开涉及半导体器件结构及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数级增长。IC材料和设计方面的技术进步产生了多代IC，每一代都具有比上一代更小、更复杂的电路。在IC演进过程中，功能密度(即，单位芯片面积的互连器件数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小。这种缩小工艺通常通过提高生产效率和降低相关成本来提供好处。这种缩小也增加了加工和制造IC的复杂性。
因此，需要改进加工和制造IC。
发明内容
根据本公开的一个实施例，提供了一种半导体器件结构，包括：鳍，设置在半导体衬底之上，其中，所述鳍具有第一宽度；隔离区域，设置在所述鳍周围；栅极电极，设置在所述鳍和所述隔离区域之上；以及填充材料，设置在所述栅极电极中，其中，所述填充材料与一部分所述半导体衬底的顶表面接触，所述顶表面具有包括基本平坦截面的至少一部分，并且所述顶表面的该部分具有显著大于所述第一宽度的第二宽度。
根据本公开的另一实施例，提供了一种形成半导体器件结构的方法，包括：从半导体衬底形成多个鳍；在所述多个鳍中的每个鳍周围形成隔离区域；在所述多个鳍之上沉积栅极电极；去除所述栅极电极的一部分以暴露所述多个鳍中的一个或多个鳍；修整所述多个鳍中暴露的一个或多个鳍以形成一个或多个修整鳍；去除所述一个或多个修整鳍；去除所述一个或多个修整鳍周围的隔离区域；以及去除所述半导体衬底的位于经去除的隔离区域之下的部分。
根据本公开的又一实施例，提供了一种形成半导体器件结构的方法，包括：从半导体衬底形成多个鳍；在所述多个鳍中的每个鳍周围形成隔离区域；在所述多个鳍之上沉积虚设栅极；去除所述虚设栅极的一部分以暴露所述多个鳍中的一个或多个鳍；修整所述多个鳍中暴露的一个或多个鳍以形成一个或多个修整鳍；以及执行选择性蚀刻工艺以去除以下各项中的至少一部分：所述一个或多个修整鳍、所述一个或多个修整鳍周围的隔离区域、以及所述半导体衬底的位于经去除的隔离区域之下的部分，其中，所述选择性蚀刻工艺以比蚀刻所述一个或多个修整鳍和所述半导体衬底的所述部分更快的速率蚀刻所述隔离区域。
附图说明
在结合附图阅读时，可以通过下面的具体实施方式来最佳地理解本公开的各方面。要注意，根据行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或减小。
图1、图2、图3A-B、图4A-D、图5A-C、图6A-C、图7A-C、图8A-C、图9A-C、图10A-C、图11A-C、图12A-C、图13A-C、图14A-C、图15A-C和图16A-C是根据一些实施例的在形成包括一个或多个FinFET的半导体器件结构的示例过程中处于中间阶段的相应中间结构的各种视图。
图17A-21A是根据一些实施例的在形成包括一个或多个FinFET的半导体器件结构的示例过程中处于中间阶段的相应中间结构的透视图。
图17B-21B是根据一些实施例的在图17A-21A的示例过程中处于中间阶段的相应中间结构的截面图。
图17C-21C是根据一些实施例的在图17A-21A的示例过程中处于中间阶段的相应中间结构的截面图。
图22A-B是根据一些实施例的在图17A-21A的示例过程中处于中间阶段之一的中间结构的截面图。
图23A-B是根据一些实施例的在图17A-21A的示例过程中处于中间阶段之一的中间结构的截面图。
图24A-D是根据替代实施例的在图17A-21A的示例过程中处于中间阶段的相应中间结构的截面图。
图25A-D是根据替代实施例的在图17A-21A的示例过程中处于中间阶段的相应中间结构的截面图。
图26A-29A是根据一些实施例的在示例过程中处于中间阶段的相应中间结构的截面图。
图26B-29B是根据一些实施例的在图26A-29A的示例过程中处于中间阶段的相应中间结构的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述了组件和布置等的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述如附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中除了附图中所示朝向之外的不同朝向。装置可能以其他方式取向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符可以类似地进行相应解释。
本文描述了在半导体器件结构(例如，鳍式场效应晶体管(FinFET))中切割鳍的方法。通常，在虚设栅极或替换栅极结构已经形成并被切割之后执行鳍切割工艺。鳍切割工艺可以包括去除一个或多个鳍、围绕鳍设置的隔离区域以及位于隔离区域之下的半导体衬底的部分。通过去除半导体衬底的围绕一个或多个鳍、位于隔离区域之下的部分，显著减少了经由半导体衬底的部分的电流泄漏。
本文描述的示例实施例是在FinFET的上下文中描述的。本公开的一些方面的实施方式可以用于其他过程和/或其他器件中。描述了示例方法和结构的一些变型。本领域的普通技术人员将容易理解在其他实施例的范围内可以进行的其他修改。尽管可以以特定顺序描述方法实施例，但是可以以任何逻辑顺序执行各种其他方法实施例并且可以包括比本文所述的步骤更少或更多的步骤。
在一些实例中，在所述的实施例中，在处理期间可能发生所示结构的各种损失，例如高度上的损失。这些损失可能没有在图中明确显示或在本文中描述，但是本领域的普通技术人员将容易理解这样的损失是如何发生的。这种损失可能是以下工艺的结果：诸如化学机械抛光(CMP)之类的平坦化工艺、当例如实现损失的结构不是蚀刻的主要目标时的蚀刻工艺以及其他工艺。
图1、图2、图3A-B、图4A-D和图5A-C至图16A-C是根据一些实施例的在形成包括一个或多个FinFET的半导体器件结构的示例过程中的中间阶段期间的相应中间结构的各种视图。图1以截面图示出其上形成有受应力半导体层22的半导体衬底20。半导体衬底20可以是或包括体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。通常，SOI衬底包括形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅衬底或玻璃衬底。还可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，半导体衬底的半导体材料可以包括：元素半导体，例如硅(Si)和锗(Ge)等；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或其组合。
受应力半导体层22可以具有压缩应力或拉伸应力。在一些示例中，受应力半导体层22由于在半导体衬底20上异质外延生长而受到应力。例如，异质外延生长通常包括外延生长具有不同于在外延生长生长材料的表面处的衬底材料的晶格常数的自然晶格常数的生长材料。在衬底材料上伪多晶生长生长材料可导致生长材料具有应力。如果生长材料的自然晶格常数大于衬底材料的晶格常数，则生长材料中的应力可以是压缩的，如果生长材料的自然晶格常数小于衬底材料的晶格常数，则生长材料中的应力可以是拉伸的。例如，在弛豫硅上伪多晶生长SiGe可导致SiGe具有压缩应力，在弛豫硅上伪多晶生长SiC可导致SiC具有拉伸应力。
受应力半导体层22可以是或包括硅、硅锗(Si1-xGex，其中x可以在大约0和100之间)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。此外，受应力半导体层22可以使用金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等或其组合外延生长在半导体衬底20上。受应力半导体层22的厚度可以在从约30nm到约50nm的范围内。
图2以截面图示出了在受应力半导体层22和/或半导体衬底20中形成鳍24。在一些示例中，掩模(例如，硬掩模)用于形成鳍24。例如，在受应力半导体层22之上沉积一个或多个掩模层，并且然后将一个或多个掩模层图案化到掩模中。在一些示例中，一个或多个掩模层可以包括或者是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或其组合，并且可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他沉积技术来沉积。可以使用光刻将一个或多个掩模层图案化。例如，可以在一个或多个掩模层上形成光致抗蚀剂，例如通过使用旋涂，并且通过使用合适的光掩模将光致抗蚀剂曝光来图案化。然后根据使用的是正性抗蚀剂还是负性抗蚀剂，可以去除光致抗蚀剂的曝光或未曝光部分。然后可以将光致抗蚀剂的图案转移到一个或多个掩模层，例如通过使用形成掩模的合适的蚀刻工艺。蚀刻工艺可包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、电感耦合等离子体(ICP)蚀刻等或其组合。蚀刻工艺可以是各向异性的。随后，例如在灰化或湿法剥离工艺中去除光致抗蚀剂。
使用掩模，可以蚀刻受应力半导体层22和/或半导体衬底20，使得在鳍24的相邻对之间形成沟槽并且使得鳍24从半导体衬底20突出。在一些实施例中，每个鳍24具有从约115nm到约120nm范围内的高度。蚀刻工艺可以包括RIE、NBE、ICP蚀刻等或其组合。蚀刻工艺可以是各向异性的。沟槽可以被形成到距受应力半导体层22的顶表面从约80nm到约150nm的范围内的深度。在一些实施例中，由于负载效应，一对鳍24之间的沟槽可以显著浅于鳍24的相邻对之间的沟槽，如图2所示。在沟槽具有不同深度的一些实施例中，可以不明确地示出不同的深度。
尽管本文描述的示例是在鳍24(例如，鳍24包括受应力半导体层22的相应部分)的应力设计的上下文中，但是其他示例可以不实施这样的应力设计。例如，鳍24可以由体半导体衬底(例如，半导体衬底20)形成而没有受应力半导体层。此外，受应力半导体层22可以从后续附图中省略；这是为了附图的清楚。在针对应力设计实施这样的应力半导体层的一些实施例中，即使没有明确示出，受应力半导体层22也可以作为鳍24的部分存在；并且在没有针对应力设计实施这样的应力半导体层的一些实施例中，鳍24可以由半导体衬底20形成。
图3A和图3B分别以截面图和俯视图示出隔离区域26的形成，每个隔离区域26都在对应的沟槽中。隔离区域26可以包括或是绝缘材料，例如氧化物(例如氧化硅)、氮化物等或其组合，并且绝缘材料可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积和后固化以使其转化为另一种材料，例如氧化物)等等或其组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，隔离区域26包括由FCVD工艺形成的氧化硅。平坦化工艺(例如CMP)可以去除任何多余的绝缘材料和任何剩余的掩模(例如，用于形成沟槽和鳍24)，以形成绝缘材料和鳍24的共面顶表面。然后可以使绝缘材料凹陷以形成隔离区域26。绝缘材料被凹陷使得鳍24从相邻隔离区域26之间突出，从而这可以至少部分地将鳍24划定为半导体衬底20上的有源区域。可以使用可接受的干法或湿法蚀刻工艺(例如，对绝缘材料的材料具有选择性的工艺)使绝缘材料凹陷。此外，隔离区域26的顶表面可以具有如图所示的平坦表面、凸面、凹面(例如碟形)或其组合，这可以由蚀刻工艺产生。如图3B的俯视图所示，鳍24在半导体衬底20上纵向延伸。鳍24可以具有距相应的相邻隔离区域26的顶表面约30nm到约50nm范围内的高度。例如，对应于每个鳍24的受应力半导体层22和半导体衬底20之间的界面可以低于隔离区域26的顶表面。
本领域的普通技术人员将容易理解参考图1至图3A-B所述的工艺只是鳍24可以如何形成的示例。在其他实施例中，可以在半导体衬底20的顶表面之上形成电介质层；可以穿过电介质层蚀刻沟槽；可以在沟槽中外延生长同质外延结构(例如，无需应力设计)；可以凹陷电介质层，使得同质外延结构从电介质层突出以形成鳍。在又一些其他实施例中，异质外延结构可用于鳍。例如，可以使鳍24(例如，在平坦化隔离区域26的绝缘材料之后并且在凹陷绝缘材料之前)，并且可以在它们的位置外延生长不同于鳍的材料。在更进一步的实施例中，可以在半导体衬底20的顶表面之上形成电介质层；可以穿过电介质层蚀刻沟槽；可以使用不同于半导体衬底20的材料在沟槽中外延生长异质外延结构(例如，具有应力设计)；可以凹陷电介质层，使得异质外延结构从电介质层突出以形成鳍。在外延生长同质外延或异质外延结构的一些实施例中，生长材料可以在生长期间被原位掺杂，这可以避免鳍的在先注入，尽管原位掺杂和注入掺杂可以一起使用。更进一步地，外延生长的用于n型器件的材料不同于用于p型器件的材料可能是有利的。
图4A、图4B、图4C和图4D示出了在鳍24上形成虚设栅极堆叠。图4A和图4B是截面图；图4C示出了俯视图；图4D示出了透视图。图4D示出了截面AA和BB。图1、图2、图3A、图4A和以下以“A”标记结尾的图(直至图16A-C)示出了对应于截面A-A的各种处理实例的截面图，并且图4B和以下以“B”标记结尾的图(直至图16A-C)示出了对应于截面B-B的各种处理实例的截面图。在一些附图中，可能会省略其中示出的组件或特征的一些附图标记以避免混淆其他组件或特征；这是为了便于描绘附图。
虚设栅极堆叠位于鳍24之上并垂直于鳍24横向延伸。每个虚设栅极堆叠(或更一般地，栅极结构)包括一个或多个界面电介质28、虚设栅极30和掩模32。用于虚设栅极堆叠的一个或多个界面电介质28、虚设栅极30和掩模32可以通过按顺序地形成相应层并且然后将这些层图案化到虚设栅极堆叠中来形成。例如，用于一个或多个界面电介质28的层可以包括或者是氧化硅、氮化硅等或其多层，并且可以如图所示在鳍24上热生长和/或化学生长，或者共形沉积，例如通过等离子体增强CVD(PECVD)、ALD或其他沉积技术。用于虚设栅极30的层可以包括或可以是硅(例如，多晶硅)或通过CVD、PVD或其他沉积技术沉积的另一种材料。用于掩模32的层可以包括或者是通过CVD、PVD、ALD或其他沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等或其组合。用于掩模32、虚设栅极30和一个或多个界面电介质28的层然后可以被图案化，例如，使用光刻和一个或多个蚀刻工艺(如上所述)，以针对每个虚设栅极堆叠形成掩模32、虚设栅极30和一个或多个界面电介质28。
在一些实施例中，在形成虚设栅极堆叠之后，可以在鳍24中形成轻掺杂漏极(LDD)区域(未具体示出)。例如，可以使用虚设栅极堆叠作为掩模将掺杂剂注入到鳍24中。LDD区域的示例掺杂剂可以包括或者例如是用于p型器件的硼和用于n型器件的磷或砷，尽管可以使用其他掺杂剂。LDD区域可以具有在从约1015cm-3到约1017cm-3的范围内的掺杂剂浓度。
截面A-A沿着栅极堆叠，在随后的附图和描述中将穿过该栅极堆叠进行切割。截面B-B沿着鳍24(例如，沿着鳍24中的沟道方向)，在随后的附图和描述中将穿过该鳍进行切割。截面AA和BB相互垂直。
图5A、图5B和图5C示出了栅极间隔件34的形成。栅极间隔件34沿着虚设栅极堆叠的侧壁(例如，一个或多个界面电介质28、虚设栅极30和掩模32的侧壁)并在鳍24之上形成。另外，如图所示，可以沿着鳍24的暴露侧壁形成残留的栅极间隔件34。栅极间隔件34例如可以通过共形地沉积用于栅极间隔件34的一个或多个层并各向异性地蚀刻这一个或多个层来形成。栅极间隔件34的一个或多个层可以包括或是氮化硅、氮氧化硅、碳氮化硅、碳氧化硅等、其多层或其组合，并且蚀刻工艺可以包括RIE、NBE，或其他蚀刻工艺。
然后在鳍24中形成源极/漏极区域36。在鳍24中、在虚设栅极堆叠的相反侧上形成用于源极/漏极区域的凹部。凹部可以通过蚀刻工艺形成。蚀刻工艺可以是各向同性或各向异性的，或者进一步地，可以相对于受应力半导体层22和/或半导体衬底20的一个或多个晶面具有选择性。因此，基于所实施的蚀刻工艺，凹部可以具有各种截面轮廓。蚀刻工艺可以是诸如RIE、NBE等的干法蚀刻工艺，或是诸如使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)或其他蚀刻剂的湿法蚀刻工艺。凹部可以从鳍24的相应顶表面延伸到鳍24中从约0nm到约80nm范围内的深度。例如，在一些实例中，凹部可以不延伸得低于相邻隔离区域26的顶表面水平和/或低于受应力半导体层22和半导体衬底20之间的界面的顶表面水平；尽管在其他实例中，凹部可以延伸得低于相邻隔离区域26和/或界面的顶表面水平。
外延源极/漏极区域36形成在鳍24中的凹部中。外延源极/漏极区域36可以包括或者是硅锗(Si1-xGex，其中x可以在约0和100之间)、碳化硅、磷化硅、磷碳化硅、纯的或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。外延源极/漏极区域36可以通过在凹部中外延生长材料而形成在凹部中，例如通过MOCVD、MBE、LPE、VPE、SEG等或其组合。由于根据形成外延源极/漏极区域36的凹部的深度而对隔离区域26和/或残留的栅极间隔件34进行阻挡，可以首先在凹部中竖直地生长外延源极/漏极区域36，在此期间外延源极/漏极区域36不会水平生长。在隔离区域26和/或残留的栅极间隔件34内的凹部被完全填充之后，外延源极/漏极区域36可以竖直地和水平地生长以形成小平面，该小平面可以对应于半导体衬底20的晶面。外延源极/漏极极区域36可以相对于鳍24突起，如图5B中的虚线所示。在一些示例中，不同的材料用于p型器件和n型器件的外延源极/漏极区域。在凹陷或外延生长期间进行适当的掩蔽可以允许在不同的器件中使用不同的材料。在本公开中，源极区域和漏极区域可互换地使用，它们的结构基本相同。此外，(一个或多个)源极/漏极区域可以根据上下文单独或共同地指代源极或漏极。
图6A、图6B和图6C示出了接触蚀刻停止层(CESL)38和层间电介质(ILD)40的形成。CESL 38可以共形地沉积在鳍24、虚设栅极堆叠、栅极间隔件34和隔离区域26之上。CESL 38可以包括或者是氮化硅、碳氮化硅、碳氧化硅、氮化碳等或其组合，并且可以通过CVD、PECVD、ALD或其他沉积技术沉积。ILD 40沉积在CESL 38之上。ILD 40可以包括或者是二氧化硅、低k电介质材料(例如，介电常数低于二氧化硅的材料)，例如氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物等或其组合。ILD 40可以通过旋涂、CVD、FCVD、PECVD、PVD或其他沉积技术来沉积。
CESL 38和ILD 40被形成有与虚设栅极30的顶表面共面的顶表面。可以执行诸如CMP之类的平坦化工艺以使ILD 40和CESL 38的顶表面与虚设栅极30的顶表面齐平。CMP还可以去除虚设栅极30上的掩模32(以及在一些实例中，栅极间隔件34的上部)。因此，虚设栅极30的顶表面通过ILD 40和CESL 38暴露。
图7A、图7B和图7C示出了虚设栅极堆叠的去除。例如通过一种或多种蚀刻工艺去除虚设栅极30和一个或多个界面电介质28。可以通过对虚设栅极30具有选择性的蚀刻工艺去除虚设栅极30，其中一个或多个界面电介质28充当ESL，并且随后，可以通过对一个或多个界面电介质28具有选择性的不同蚀刻工艺去除一个或多个界面电介质28。蚀刻工艺可以是例如RIE、NBE、湿法蚀刻工艺或其他蚀刻工艺。凹部42形成在栅极间隔件34之间，其中去除了虚设栅极堆叠，并且鳍24的沟道区域通过凹部42暴露。在一些实施例中，不去除界面电介质28。
图8A、图8B和图8C示出了在凹部42中形成替换栅极结构。替换栅极结构各自包括栅极电介质层44、一个或多个可选共形层46和栅极电极48。
栅极电介质层44共形地沉积在凹部42中(例如，在隔离区域26的顶表面上、沿着沟道区域的鳍24(或界面电介质28，如果未被去除的话)的侧壁和顶表面上、以及栅极间隔件34的侧壁上)以及在栅极间隔件34、CESL 38和ILD 40的顶表面上。栅极电介质层44可以是或包括氧化硅、氮化硅、高k电介质材料、其多层或者其他电介质材料。高k电介质材料可以具有大于约7.0的k值，并且可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐、其多层或其组合。可以通过ALD、PECVD、MBD或其他沉积技术来沉积栅极电介质层44。
然后，一个或多个可选的共形层46可以共形地(并且按顺序地，如果多于一个层)沉积在栅极电介质层44上。一个或多个可选的共形层46可以包括一个或多个功函数调整层。一个或多个功函数调整层可以包括或是氮化物、氮化硅、氮化碳、氮化铝、氧化铝和/或碳化铝；钛和/或钽的碳化物；钨、钴、铂的碳化物等；或其组合；并且可以通过ALD、PECVD、MBD或其他沉积技术来沉积。
用于栅极电极48的层形成在栅极电介质层44之上，并且如果实施的话，还形成一个或多个可选的共形层46。用于栅极电极48的层可以填充去除虚设栅极堆叠的剩余凹部42。用于栅极电极48的层可以是或包括含金属材料，例如钨、钴、铝、钌、铜、其多层、其组合等。用于栅极电极48的层可以通过ALD、PECVD、MBD、PVD或其他沉积技术来沉积。
用于栅极电极48、一个或多个可选的共形层46和栅极电介质层44的层的高于ILD40、CESL 38和栅极间隔件34的顶表面的部分被去除。例如，平坦化工艺(例如CMP)可以去除用于栅极电极48、一个或多个可选的共形层46和栅极电介质层44的层的高于ILD 40、CESL38和栅极间隔件34的顶表面的部分。因此，包括栅极电极48、一个或多个可选的共形层46和栅极电介质层44的每个替换栅极结构可以如图8A-C所示形成。
图9A、图9B和图9C示出了替换栅极结构的切割。替换栅极结构的切割形成栅极切割填充结构50，该栅极切割填充结构50垂直于替换栅极结构横向延伸并切开替换栅极结构。如下所示，在一些示例中，栅极切割填充结构50是绝缘材料，因此，在切割替换栅极结构之前成一体的替换栅极结构的部分可以被制成由于栅极切割填充结构50而彼此电隔离的区段。
在一些示例中，掩模(例如，硬掩模)用于切割替换栅极结构。例如，在替换栅极结构、栅极间隔件34、CESL 38和ILD 40之上沉积一个或多个掩模层，并且然后将一个或多个掩模层图案化到掩模中。在一些示例中，一个或多个掩模层可以包括或是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或其组合，并且可以通过CVD、PVD、ALD或其他沉积技术来沉积。如前所述，可以使用光刻和蚀刻工艺来图案化一个或多个掩模层。掩模可以具有在横向垂直于并与替换栅极结构交叉的方向上延伸的掩模开口。
使用掩模，可以蚀刻替换栅极结构、栅极间隔件34、CESL 38和ILD 40，使得沟槽形成在替换栅极结构中。沟槽可以延伸到和/或进入对应的隔离区域26一深度，例如，穿过栅极电极48、一个或多个可选的共形层46和栅极电介质层44。在一些实施例中，沟槽延伸到隔离区域26中以暴露半导体衬底20的部分。蚀刻工艺可以包括RIE、NBE、ICP蚀刻等或其组合。蚀刻工艺可以是各向异性的。用于栅极切割填充结构50的绝缘材料沉积在替换栅极结构中的沟槽中。在一些示例中，每个栅极切割填充结构50可以是单一绝缘材料，并且在其他示例中，栅极切割填充结构50可以包括多种不同的绝缘材料，例如在多层配置中。在一些示例中，绝缘材料可以包括或是氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅等或其组合，并且可以通过CVD、PVD、ALD或其他沉积技术来沉积。用于栅极切割填充结构50和掩模的绝缘材料的高于ILD 40、CESL 38、栅极间隔件34和替换栅极结构的顶表面的部分被去除。例如，平坦化工艺(例如CMP)可以去除用于栅极切割填充结构50和掩模的绝缘材料的高于ILD 40、CESL 38、栅极间隔件34和替换栅极结构的顶表面的部分，并且栅极切割填充结构50的顶表面可以与ILD 40、CESL 38、栅极间隔件34和替换栅极结构的顶表面共面。因此，栅极切割填充结构50电隔离被彼此切割的替换栅极结构的区段。如图9A所示，在替换栅极结构形成(例如，沉积)之后切割替换栅极结构，栅极电介质层44和/或一个或多个可选的共形层46不沿着栅极切割填充结构50的侧壁竖直地延伸。尽管栅极切割填充结构50在图9A中示出为具有正渐缩轮廓(positive taper profile)(例如，组件的邻接栅极切割填充结构50的侧壁与组件的邻接侧壁的底表面的角度在这些组件内部分别小于90度)，但栅极切割填充结构50可以具有竖直轮廓(例如，90度角)或凹入轮廓(例如，大于90度的角度)。用于形成沟槽(其中形成有栅极切割填充结构50)的蚀刻可以导致形成这样的轮廓。
图10A、图10B和图10C示出了具有用于切割鳍24的掩模开口54的掩模52的形成。例如，在替换栅极结构、栅极间隔件34、CESL 38、ILD 40和栅极切割填充结构50之上沉积一个或多个掩模层，然后将一个或多个掩模层图案化到掩模52中。在一些示例中，一个或多个掩模层可以包括或是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或其组合，并且可以通过CVD、PVD、ALD或其他沉积技术来沉积。如前所述，可以使用光刻和蚀刻工艺来图案化一个或多个掩模层。掩模开口54至少暴露替换栅极结构的在一对栅极切割填充结构50之间的区段，该替换栅极结构的区段将被去除。如图10A所示，掩模52悬垂在待去除的替换栅极结构的区段之上；尽管在一些实例中，掩模开口54可以与栅极切割填充结构50的侧壁对齐，该侧壁限定了替换栅极结构的要去除的部分。
图11A、图11B和图11C示出了替换栅极结构的区段的去除，其至少一部分通过掩模开口54暴露。可以通过一个或多个蚀刻工艺进行去除。蚀刻工艺可以是各向同性的并且对于栅极电极48、一个或多个可选的共形层46和栅极电介质层44的材料具有选择性。
例如，一个或多个蚀刻工艺可以是湿法蚀刻工艺，例如包括硫化过氧化物混合物(SPM)(例如，H2SO4和H2O2的混合物)、高温标准清洁1(SC1)(例如，NH4OH、H2O2和H2O的混合物)或其他蚀刻工艺。使用SPM的湿法蚀刻工艺的温度可以在约60℃到约200℃的范围内，并且使用高温SC1的湿法蚀刻工艺的温度可以在约20℃到约80℃的范围内。
一个或多个蚀刻工艺也可以是干法(例如，等离子体)蚀刻工艺。例如，等离子体蚀刻工艺可以实施低DC衬底偏压(例如，小于约0.1kV)或无衬底偏压。等离子体蚀刻工艺可以包括RIE、NBE、ICP蚀刻等或其组合。可用于等离子体蚀刻工艺的示例性蚀刻剂气体包括三氯化硼(BCl3)、四氯化硅(SiCl4)、氯气(Cl2)、其他基于Cl的气体等或其组合。等离子体蚀刻工艺的(一个或多个)蚀刻剂气体的流速可以在约50sccm至约800sccm的范围内。等离子体蚀刻工艺的功率可以在约200W至约1000W的范围内。等离子体蚀刻工艺的压力可以在约1mTorr至约80mTorr的范围内。
通过对于栅极电极48、一个或多个可选的共形层46和栅极电介质层44的材料具有选择性的各向同性蚀刻，可以去除替换栅极结构的区段，其具有通过掩模开口54暴露的至少一部分，甚至可能位于掩模52下方的部分(例如，由于未对准)。去除替换栅极结构的区段沿着被去除的替换栅极结构的区段在栅极间隔件34和栅极切割填充结构50之间形成栅极切割开口60。栅极切割开口60暴露鳍24的部分(其中鳍24将被切割)。
图12A、图12B和图12C示出了对通过掩模开口54暴露和通过栅极切割开口60(在该开口中替换栅极结构的区段已被去除)暴露的鳍24的修整。修整形成具有修整切口61的修整鳍24’。修整可以通过一个或多个蚀刻工艺进行。蚀刻工艺可以是各向同性的和/或各向异性的，并且对鳍24的材料具有选择性。例如，蚀刻工艺可以是干法(例如，等离子体)蚀刻工艺。等离子体蚀刻工艺可以实施一些DC衬底偏压，例如在约0kV至约0.1kV的范围内。等离子体蚀刻工艺可以包括RIE、NBE、ICP蚀刻等或其组合。可用于等离子体蚀刻工艺的示例性蚀刻剂气体包括溴化氢(HBr)、氯气(Cl2)、四氯化硅(SiCl4)、三氯化硼(BCl3)、其他氯基气体等以及其组合。等离子体蚀刻工艺的(一个或多个)蚀刻剂气体的流速可以在约50sccm至约800sccm的范围内。等离子体蚀刻工艺的功率可以在约200W至约1000W的范围内。等离子体蚀刻工艺的压力可以在约1mTorr至约80mTorr的范围内。
在一些示例中，修整鳍24’的顶表面与相应的相邻隔离区域26的顶表面齐平。修整切口61的深度可以小于、等于或大于形成外延源极/漏极区域36的凹部的深度，其中凹部的深度从鳍24的顶表面开始。在一些具体示例中，修整切口61的深度等于或大于凹部(该凹部中形成外延源极/漏极区域36)的深度。
图13A、图13B和图13C示出了在栅极切割开口60中形成内衬62。内衬62共形地沉积在栅极切割开口60中、修整切口61中和掩模52上。例如，内衬62共形地沉积在栅极间隔件34和修整鳍24’的侧壁上(例如，如图13B所示)、修整鳍24’和隔离区域26的顶表面上以及栅极切割填充结构50的侧壁上(例如，如图13A所示)。内衬62可以是或包括氮化硅、氧化硅、氮氧化硅、碳氮化硅等或其组合，并且可以通过ALD、CVD或其他共形沉积技术来沉积。在一些实施例中，内衬62包括氧化硅并且通过使诸如SiCl4和O2之类的前驱物气体以及诸如Ar之类的载气一起流入其中设置有中间结构的处理室中而形成。SiCl4前驱物的流速可以小于约100sccm，O2前驱物的流速可以小于约100sccm，并且载气的流速可以在约50sccm至约500sccm的范围内。在一些实施例中，内衬62在修整图12A-C中所述的鳍24之前形成。。
图14A、图14B和图14C示出了在内衬62上执行的穿透蚀刻工艺以暴露修整鳍24’和修整鳍24’周围的隔离区域。穿透蚀刻工艺可以是各向异性蚀刻工艺，例如干法(例如，等离子体)蚀刻工艺。各向异性蚀刻工艺可以是RIE、ICP、NBE等。示例性蚀刻剂气体可以是或包括氯气(Cl2)、氯基气体、氟仿(CHF3)、四氟甲烷(CF4)、含碳聚合物(例如，含有-CH2、-CH3等。)、六氟化硫(SF6)、三氟化氮(NF3)等或其组合。等离子体蚀刻工艺的(一个或多个)蚀刻剂气体的流速可以在约50sccm至约800sccm的范围内。等离子体蚀刻工艺可以实施大于或等于约0.1kV的DC衬底偏压，例如在约0.1kV至约0.8kV的范围内。等离子体蚀刻工艺的功率可以在约200W至约1000W的范围内。等离子体蚀刻工艺的压力可以在约1mTorr至约80mTorr的范围内。在一些实施例中，在穿透蚀刻工艺中使用的蚀刻剂包括CHF3、N2和CH4。还使用载气，例如Ar。CHF3的流速可以小于约200sccm，N2的流速可以小于约200sccm，CH4的流速可以小于约50sccm。载气的流速可以在约50sccm至约200sccm的范围内。
各向异性蚀刻工艺暴露修整鳍24’和修整鳍24’周围的隔离区域26，同时允许内衬62沿着鳍24的在修整切口61中的侧壁并沿着栅极间隔件34的侧壁保留，例如如图14B所示。如图14B所示，在开口54和60中的侧壁上形成的内衬的剩余部分可以帮助缩小随后形成的凹部64(图15B)的临界尺寸。如图14A所示，内衬62的沿着栅极切割填充结构50的侧壁和掩模52的悬垂部分下方的部分也保留在栅极切割开口60中。
如图3A所示，在一对鳍24之间形成的沟槽的底部可以位于高于在鳍24的相邻对之间形成的沟槽的底部的水平。因此，如图14A所示，设置在一对修整鳍24’之间的隔离区域26可以位于高于设置在鳍24’的相邻对之间的隔离区域26的水平。半导体衬底20的位于隔离区域26之下的部分，尤其是半导体衬底20的位于一对修整鳍24’之间的、位于隔离区域26之下的部分，由于掺杂浓度较高可能导致电流泄漏。为了减少经由半导体衬底20的位于隔离区域26之下的部分的电流泄漏，半导体衬底20的部分被去除并用电介质材料代替。
图15A、图15B和图15C示出了修整鳍24’、位于修整鳍24’周围的隔离区域26以及半导体衬底20的位于隔离区域26之下的部分的去除。剩余的内衬62也可以是在去除修整鳍24’、隔离区域26和半导体衬底20的部分期间被去除的。修整鳍24’、位于修整鳍24’周围的隔离区域26以及半导体衬底20的位于隔离区域26之下的部分的去除可以通过多个蚀刻工艺或多个工艺循环来执行。
在一些实施例中，执行多个蚀刻工艺。例如，执行第一蚀刻工艺以去除修整鳍24’的半导体材料，随后进行第二蚀刻工艺以去除隔离区域26的电介质材料以暴露半导体衬底20的部分，然后执行第三蚀刻工艺以去除半导体衬底20的暴露部分。第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺中的每一者可以是选择性蚀刻工艺。当凹部64的深度D1达到预定深度时，可以停止第三蚀刻工艺。在一些实施例中，可以执行单个蚀刻工艺而不是多个蚀刻工艺。单一蚀刻工艺可以是利用一种或多种蚀刻剂的选择性蚀刻工艺，该蚀刻剂蚀刻修整鳍24’和半导体衬底20的半导体材料比蚀刻隔离区域26的电介质材料更快。换句话说，在单一选择性蚀刻工艺中，修整鳍24’和半导体衬底20的半导体材料具有较高蚀刻速率，而隔离区域26的电介质材料具有较低蚀刻速率。
在一些实施例中，执行多个工艺循环。例如，每个循环包括形成内衬62、执行穿透蚀刻工艺、执行半导体蚀刻工艺以及执行清洁工艺。内衬62可以通过与图13A-C中所述的相同的工艺形成。穿透蚀刻工艺可以为干法蚀刻工艺，并且使用诸如CHF3、CH4、N2之类的蚀刻剂。在一些实施例中，CHF3的流速小于约200sccm，CH4的流速小于约50sccm，N2的流速小于约200sccm。诸如Ar之类的载气可以具有从约50sccm至约200sccm的范围内的流速。穿透蚀刻工艺可以去除修整鳍24’周围的一些隔离区域26。半导体蚀刻工艺可以是干法蚀刻工艺，并且使用诸如HBr、O2之类的蚀刻剂。在一些实施例中，HBr的流速小于约500sccm，O2的流速小于约50sccm。诸如Ar之类的载气可以具有小于约500sccm的流速。清洁工艺可以是清洁由上述蚀刻工艺形成的任何副产物的灰化工艺。灰化工艺可以使用流速小于约500sccm的O2。可以执行上述工艺的多个循环以去除修整鳍24’、位于修整鳍24’周围的隔离区域26以及半导体衬底20的位于隔离区域26之下的部分。当深度D1达到预定深度时循环停止。
如图15A所示，由于上述工艺，角状物63可以从凹部64的底部延伸。如果不去除修整鳍24’周围的隔离区域26，则可能在隔离区域26的侧面上形成更多的角状物，从而导致电流泄漏增加。通过去除隔离区域26，减少了角状物63的数量，这进一步减少了电流泄漏。每个角状物63可以位于被去除的一对鳍24之间。
在一些实施例中，如图15A所示，深度D1、D2是从鳍24的顶部到凹部64的底部测量到的。深度D1和D2可以基本相同或基本不同(由于多个蚀刻工艺或多个工艺循环，凹部64的底部可以不平坦)。在一些实施例中，深度D1在从约150nm至约170nm的范围内，深度D2在从约100nm至约170nm的范围内。深度D3是从鳍24的顶部到角状物63的顶部测量到的。在一些实施例中，深度D3在从约90nm至约120nm的范围内。
如图15A所示，形成各种角度A1、A2、A3、A4。在凹部64的一个侧壁与凹部64的底部之间形成角度A1，在角状物63的一个侧壁与凹部64的底部之间形成角度A2，在角状物63的另一侧壁与凹部64的底部之间形成角度A3，并且在凹部64的另一侧壁与凹部64的底部之间形成角度A4。在一些实施例中，角度A1在从约90度到约110度的范围内，角度A2在从约100度至约120度的范围内，角度A3在从约100度至约140度的范围内，并且角度A4在从约80度至约110度的范围内。在一些实施例中，角度A1、A2、A3、A4都为钝角。
如图15A所示，凹部64的底部是半导体衬底20的暴露部分的顶表面67。在一些实施例中，顶表面67包括具有基本平坦截面的至少一部分69，如图15A所示。部分69的宽度W1基本上大于鳍24的宽度W2。在一些实施例中，鳍24具有不同的宽度，并且宽度W2是鳍24的最大宽度。在一些实施例中，宽度W1可以大于宽度W2的两倍。在一些实施例中，整个顶表面67具有基本上平坦的截面(图24C和图25C)，并且宽度W1可以是宽度W2的多倍。在一些实施例中，部分69可以是基本上水平的。例如，部分69可以基本上平行于半导体衬底20的背侧表面。在一些实施例中，部分69可以是倾斜的。例如，部分69可以相对于半导体衬底20的背侧表面成角度。
在一些实施例中，执行选择性蚀刻工艺以去除修整鳍24’、位于修整鳍24’周围的隔离区域26和半导体衬底20的位于隔离区域26之下的部分。所得中间结构如图15A-1所示。选择性蚀刻工艺可以是等离子体蚀刻工艺，其使用比蚀刻半导体材料更快地蚀刻电介质材料的蚀刻剂的组合。例如，蚀刻剂可以包括Cl2、BCl3、HBr、N2、O2、CO2、SiCl4、H2、NF3、CF4、C4F6、C4F8、CHF3、C2H2、CH3F、CH4、Ar、He或其组合。处理压力可以在约3mTorr至约300mTorr的范围内，并且处理温度可以在约0摄氏度至约120摄氏度的范围内。源功率可以在约10W至约3000W的范围内，偏置功率可以在约0W至约3000W的范围内，并且(一个或多个)蚀刻剂可以具有约0sccm至约5000sccm的范围内的(一个或多个)流速。在一些实施例中，使用更多的含氟蚀刻剂(例如NF3、CF4、C4F6)和/或更少的基于聚合物的蚀刻剂(例如N2、O2、CH4)，以便以比蚀刻修整鳍24’和半导体衬底20的部分更快的速率蚀刻隔离区域26。作为选择性蚀刻工艺的结果，角状物65形成在凹部64的底部。与角状物63不同，角状物63位于在一对鳍24之间，每个角状物65与被去除的对应的鳍24对齐。通过去除凹部64中的隔离区域26，角状物65的数量减少。结果，减少了电流泄漏。
如图15A-1所示，深度D4是从鳍24的顶部到凹部64的底部测量到的。在一些实施例中，深度D4在从约10nm到约250nm的范围内。深度D5是从鳍24的顶部到角状物65的顶部测量到的。在一些实施例中，深度D5基本上小于深度D4。深度D5可以在从约6nm到约190nm的范围内。角状物65的侧面可以相对于基本上垂直于半导体衬底20的主表面的轴形成角度A5。在一些实施例中，角度A5是钝角并且可以在约95度到约165度的范围内。
图15A和图15A-1中所描述的不同工艺导致减少的电流泄漏，因为半导体衬底20的在鳍24周围的隔离区域26下方的部分被去除。此外，减少的电流泄漏还可能来自角状物的数量的减少，例如角状物63或角状物65。图15A中所述的工艺不同于图15A-1中所述的工艺。例如，如图15A所示，使用多个蚀刻工艺或多个工艺循环来去除修整鳍24’、位于修整鳍24’周围的隔离区域26以及半导体衬底20的位于隔离区域26之下的部分。还如图15A所示，在一些实施例中，可以执行单个选择性蚀刻工艺以去除修整鳍24’、位于修整鳍24’周围的隔离区域26以及半导体衬底20的位于隔离区域26之下的部分，并且修整鳍24’和半导体衬底20的半导体材料的蚀刻速率基本上快于隔离区域26的电介质材料的蚀刻速率。如图15A-1所述，执行选择性蚀刻工艺以去除修整鳍24’、位于修整鳍24’周围的隔离区域26以及半导体衬底20的位于隔离区域26之下的部分。选择性蚀刻工艺使用蚀刻电介质材料比蚀刻半导体材料更快的蚀刻剂的组合。即使如图15A、图15A-1中所述的选择性蚀刻工艺具有不同的蚀刻选择性(图15A中半导体材料的高蚀刻速率与图15A-1中的电介质材料的高蚀刻速率相比)，两种选择性蚀刻工艺都可导致减少的电流泄漏。
图16A、图16B和图16C示出了在替换栅极结构的区段被去除的栅极切割开口60中和凹部64中形成填充材料66。填充材料66可以是绝缘材料。在一些示例中，填充材料66可以是单一绝缘材料，并且在其他示例中，填充材料66可以包括多种不同的绝缘材料，例如在多层配置中。填充材料66可以包括或者是氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅等或其组合，并且可以通过CVD、PVD、ALD或其他沉积技术来沉积。
如图16A所示，填充材料66与凹部64的底部(作为半导体衬底20的顶表面)接触。一个或多个角状物63(或角状物65)可以从半导体衬底20的顶表面延伸，并且填充材料66包围角状物63(或角状物65)。在一些实施例中，填充材料66与角状物63(或角状物65)的所有侧表面接触。换句话说，填充材料66可以包围角状物63(或角状物65)。填充材料66还与半导体衬底20的顶表面27、半导体衬底20的侧壁和隔离区域26的侧壁接触。
图1-16C中所描述的过程示出了在栅极电极48中形成栅极切割填充结构50和填充材料66。换句话说，首先形成栅极电极48，并且然后在栅极电极48中形成栅极切割填充结构50和填充材料66。在一些实施例中，在虚设栅极30中形成栅极切割填充结构50和填充材料66。例如，在虚设栅极30和界面电介质28中形成开口，并且在开口中形成栅极切割填充结构50。然后，在虚设栅极和界面电介质28中形成开口和凹部(例如开口54和60以及凹部64)，并且在开口和凹部中形成填充材料66。在虚设栅极30中形成栅极切割填充结构50和填充材料66之后，执行替换栅极工艺，即去除虚设栅极30，并且形成栅极电介质层44、一个或多个可选的共形层46和栅极电极48。由于栅极切割填充结构50和填充材料66由电介质材料制成，因此在去除虚设栅极30期间基本上不影响栅极切割填充结构50和填充材料66。
图17A-21A是根据一些实施例的在形成包括一个或多个FinFET的半导体器件结构的示例过程中处于中间阶段的相应中间结构的透视图。图17B-21B是根据一些实施例的在图17A-21A的示例过程中处于中间阶段的相应中间结构的截面图。图17C-21C是根据一些实施例的在图17A-21A的示例过程中处于中间阶段的相应中间结构的截面图。图17A示出了截面B-B和C-C。以“B”标记结尾的以下附图(至图21A-C)示出了在各种处理实例中对应于截面B-B的截面图，以“C”标记结尾的以下附图(至图21A-C)示出了在各种处理实例中对应于截面C-C的截面图。在一些附图中，可能会省略其中示出的组件或特征的一些附图标记以避免混淆其他组件或特征；这是为了便于描绘附图。
如图17A-C所示，中间结构包括半导体衬底20、从衬底20延伸的鳍24、由凹陷的鳍24形成的源极/漏极区域36、在源极/漏极区域36之上形成的CESL 38以及在CESL 38上形成的ILD 40。中间结构还包括在鳍24上形成的界面电介质28、在界面电介质28上形成的栅极电介质层44、以及在栅极电介质层44上形成的栅极电极48。在一些实施例中，栅极电极48是功函数金属。在一些实施例中，电介质特征80形成在源极/漏极区域36之间并且延伸到沟道区域中，如图17A和图17C所示。在一些实施例中，每个电介质特征80包括下部82和上部84。在一些实施例中，下部82和上部84包括不同的电介质材料。例如，下部82可以包括SiN，并且上部84可以包括高k电介质材料。电介质特征80可以包括不同的材料或不同的材料组合并且可以具有任何合适的形状。电介质特征80可以在形成绝缘材料之后但在使绝缘材料凹陷以形成隔离区域26之前形成，如图3A和图3B中所述的。例如，在绝缘材料中形成开口，并且在开口中形成电介质特征80。电介质特征80的材料可以不同于隔离区域26。
图17C-1、图17C-2、图17C-3示出了电介质特征80的各种示例。如图17C-1所示，在一些实施例中，电介质特征80包括单一电介质材料81。电介质材料81可以包括任何合适的电介质材料。在一些实施例中，电介质材料81包括与隔离区域26的材料不同的材料。如图17C-2所示，在一些实施例中，电介质特征80包括内衬83和在内衬83上形成的填充物85。内衬83可以包括氮化硅、碳氮化硅或其他合适的电介质材料。填充物85可以包括通过FCVD或其他合适的电介质材料形成的氧化物。在一些实施例中，电介质特征80包括内衬83、填充物85以及在内衬83和填充物85上形成的帽盖87，如图17C-3所示。帽盖87可以包括高k电介质材料，例如氧化铪或其他合适的高k电介质材料。
返回参考图17A和图17B，在ILD 40上形成硬掩模86。硬掩模86可以包括具有与ILD40不同的蚀刻选择性的电介质材料。在一些实施例中，硬掩模86包括氮化硅。硬掩模86可以通过以下方式形成：使ILD 40凹陷、在凹部中形成硬掩模86，并且在替换栅极工艺之前执行平坦化工艺以暴露虚设栅极堆叠。在一些实施例中，在栅极电极48上形成导电层90，并且在导电层90上形成层88。导电层90可以是金属，例如钨，例如无氟钨。层88可以包括非晶硅。
如图17A和图17C所示，在层88、导电层90、栅极电极48、栅极电介质层44和界面电介质层28中形成栅极切割填充结构50，并且栅极切割填充结构50与对应的电介质特征80接触，如图17A和图17C所示。在一些实施例中，如图17C所示，薄栅极切割填充结构51形成在没有电介质特征80的位置处，并且薄栅极切割填充结构51延伸到隔离区域26中。栅极切割填充结构51可以包括与栅极切割填充结构50相同的材料并且可以通过与栅极切割填充结构50相同的工艺形成。硬掩模92形成在层88和栅极切割填充结构50、51上。在一些实施例中，硬掩模92和栅极切割填充结构50、51是整体的。换句话说，硬掩模92和栅极切割填充结构50、51通过相同的工艺同时形成并且包括相同的材料。在一些实施例中，硬掩模92是形成在层88和栅极切割填充结构50、51上的单独层。硬掩模92可以包括与栅极切割填充结构50、51不同的材料。硬掩模92可以具有从约60nm到约80nm的范围内的厚度。
如图18A-C所示，在硬掩模92上形成掩模结构94。在一些实施例中，掩模结构94是三层光致抗蚀剂。例如，掩模结构94可以包括底层96和设置在底层96上的中间层98。底层96和中间层98由不同的材料制成，使得底层96和中间层98的光学性质和/或蚀刻性质彼此不同。在一些实施例中，底层96可以是碳层，中间层98可以是富硅层，被设计用于在中间层98和底层96之间提供蚀刻选择性。掩模结构94还包括光致抗蚀剂层100，其可以是化学放大的光致抗蚀剂层，并且可以是正性光致抗蚀剂或负性光致抗蚀剂。光致抗蚀剂层100可以包括聚合物，例如酚醛树脂、聚(降冰片烯)-共马来酸酐(COMA)聚合物、聚(4-羟基苯乙烯)(PHS)聚合物、酚醛(胶木)聚合物、聚乙烯(PE)聚合物、聚丙烯(PP)聚合物、聚碳酸酯聚合物、聚酯聚合物或基于丙烯酸酯的聚合物，例如聚(甲基丙烯酸甲酯)(PMMA)聚合物或聚(甲基丙烯酸)(PMAA)。光致抗蚀剂层100可以通过旋涂形成。光致抗蚀剂层100可以被图案化以具有形成在其中的开口102。
如图19A-C所示，开口102延伸到中间层98、底层96、硬掩模92和层88中。可以在开口102延伸到层88之后去除掩模结构94。在一些中在一些实施例中，还去除了导电层90，并且在开口102中暴露栅极电极48。在一些实施例中，去除了栅极切割填充结构51的一部分，如图19C所示。
如图20A-C所示，去除暴露的栅极电极48。在一些实施例中，栅极电介质层44和界面电介质28的部分也被去除，并且一个或多个鳍24在开口102中暴露。暴露的栅极电极48、栅极电介质层44的部分和界面电介质28的部分可以通过图11A-C中所述的一个或多个蚀刻工艺去除。在一些实施例中，栅极切割填充结构51的一部分被去除，如图20C所示。在一些实施例中，开口102可以是图11A-C中所示的开口54和60。
如图21A-C所示，去除鳍24在开口102中的暴露部分。可以通过一个或多个蚀刻工艺去除鳍24在开口102中的暴露部分。在一些实施例中，一个或多个蚀刻工艺可以是用于修整如图12A-C中所述的鳍24的一个或多个蚀刻工艺。如图21C所示，还去除了栅极切割填充结构51的在开口102中的暴露部分。
图22A-B是根据一些实施例的在图17A-21A的示例过程中处于中间阶段之一的中间结构的截面图。图22A示出了对应于图17A所示的中间结构的截面B-B的各种处理实例之一的截面图，图22B是对应于图17A所示的中间结构的截面C-C的各种处理实例之一的截面图。如图22A-B所示，在开口102中形成凹部103。凹部103可以通过与形成图13A-15C中所述的凹部64相同的工艺形成。换句话说，开口102中的剩余鳍24、剩余鳍24周围的隔离区域26、以及半导体衬底20的位于隔离区域26之下的部分通过图13A-C、图14A-C和图15A-C中所述的工艺去除。在一些实施例中，还去除了栅极切割填充结构51，如图22B所示。在一些实施例中，在凹部103的底部形成角状物105。角状物105从凹部103中的半导体衬底20的顶表面延伸。角状物105可以是图15A所示的角状物63。通过去除隔离区域26和半导体衬底20的位于隔离区域26之下的部分，减少了电流泄漏。此外，角状物105数量的减少也导致电流泄漏减少。
如图23A-B所示，在凹部103和开口102中形成填充材料104。填充材料104可以包括与填充材料66相同的材料并且可以通过与填充材料66相同的工艺形成。
图24A-D是根据替代实施例的图17A-21A的示例过程中处于中间阶段的相应中间结构的截面图。如图24A所示，形成开口102，并且在开口102中暴露一个鳍24，而不是图20C中所示的两个鳍24。接下来，如图24B所示，去除鳍24的在开口102中的暴露部分。去除剩余的鳍24和剩余的鳍24周围的隔离区域26，以形成凹部103，如图24C所示。如图15A所示，角状物63(或角状物105)位于一对鳍24之间。因此，在凹部103中没有形成角状物63(或角状物105)，因为只有一个鳍24被去除。接下来，在凹部103和开口102中形成填充材料104。用于形成图24A-C所示的开口102和凹部103的工艺可以与图20A-22B中所述的工艺相同。
图25A-D是根据替代实施例的在图17A-21A的示例过程中处于中间阶段的相应中间结构的截面图。如图25A所示，形成开口102，并且在开口102中暴露多于两个鳍24，而不是图20C中所示的两个鳍24。在一些实施例中，暴露六个鳍24。在开口102中暴露的鳍24的数量可以是任何合适的数量，例如图24A中所示的一个、图20C中所示的两个、或图25A所示的多于两个。接下来，如图25B所示，去除鳍24的在开口102中的暴露部分。去除剩余鳍24和剩余鳍24周围的隔离区域26，以形成凹部103，如图25C所示。在一些实施例中，当多于两个鳍24被去除时，角状物63(或角状物105)可以不形成在凹部103中。接下来，填充材料104形成在凹部103和开口102中。用于形成图25A-C所示的开口102和凹部103的工艺可以与图20A-22B中所述的工艺相同。
图17A-25D中所述的过程示出了在栅极电极48中形成栅极切割填充结构50和填充材料104。在一些实施例中，栅极切割填充结构50和填充材料104形成在虚设栅极30中。
图26A-29A是根据一些实施例的在示例过程中处于中间阶段的相应中间结构的截面图。图26B-29B是根据一些实施例的在图26A-29A的示例过程中处于中间阶段的相应中间结构的截面图。如图26A-B所示，在半导体衬底20之上形成鳍24，在鳍24周围形成隔离区域26，在隔离区域26中形成电介质特征80，在电介质特征80和鳍24之上形成虚设栅极30，沿着虚设栅极30的侧壁形成栅极间隔件34，在虚设栅极30的相反侧上形成源极/漏极区域36，在源极/漏极区域36上形成CESL 38，在CESL 38上形成ILD 40，在虚设栅极30中形成栅极切割填充结构50，并且在栅极切割填充结构50上形成硬掩模92。如图26B所示，每个栅极间隔件34包括两个电介质层。在硬掩模92中形成开口，并且暴露虚设栅极30的一部分。为了附图的清楚起见，一些特征(例如界面电介质28)从图中省略。
接下来，如图27A-B所示，去除虚设栅极30的暴露部分，并且在相邻的栅极切割填充结构50之间形成开口110。虚设栅极30的暴露部分的去除可以通过任何合适的工艺来执行。在一些实施例中，执行选择性蚀刻工艺以去除虚设栅极30的部分，而硬掩模92、栅极切割填充结构50、鳍24和隔离区域26基本上不受影响。一个或多个鳍24(示出两个)在开口110中暴露。
如图28A-B所示，修整暴露的鳍24以形成修整鳍24’。可以通过任何合适的工艺修整暴露的鳍24。在一些实施例中，执行图12A中所述的过程以形成修整鳍24’。接下来，如图29A-B所示，修整鳍24’和修整鳍24’周围的隔离区域26的部分被去除以形成凹部112。凹部112可以通过与形成图15A-1所述的凹部64相同的工艺形成。修整鳍24’可以被完全去除，或者每个修整鳍24’的一部分可以保留，如图29A所示。如上所述，可以是角状物65(图15A-1)的剩余的修整鳍24’可有助于减少电流泄漏。
可以执行后续过程，例如在开口110和凹部112中形成填充材料66、去除虚设栅极30的剩余部分以及形成栅极电极48。
本公开提供一种用于形成半导体器件结构的方法。该方法包括去除栅极电极48(或虚设栅极30)的一部分以暴露一个或多个鳍24，修整一个或多个鳍24，以及去除修整鳍24’、修整鳍24周围的隔离区域26以及位于半导体衬底20的位于隔离区域26之下的部分。一些实施例可以实现优点。例如，通过去除隔离区域26和半导体衬底20的位于其下的部分，减少了电流泄漏。此外，角状物63(或角状物65)的数量由于隔离区域26的去除而减少，这进一步减少了电流泄漏。
一个实施例是一种半导体器件结构。该结构包括设置在半导体衬底之上的鳍，并且所述鳍具有第一宽度。该结构还包括设置在鳍周围的隔离区域，设置在鳍和隔离区域之上的栅极电极，以及设置在栅极电极中的填充材料。填充材料与半导体衬底的一部分的顶表面接触，顶表面具有包括基本平坦截面的至少一部分，并且顶表面的该部分具有显著大于第一宽度的第二宽度。
另一实施例是一种方法。该方法包括：从半导体衬底形成多个鳍；在多个鳍中的每个鳍周围形成隔离区域；在多个鳍之上沉积栅极电极；去除栅极电极的一部分以暴露多个鳍中的一个或多个鳍；修整多个鳍中暴露的一个或多个鳍以形成一个或多个修整鳍；去除一个或多个修整鳍；去除一个或多个修整鳍周围的隔离区域；以及去除半导体衬底的位于经去除的隔离区域之下的部分。
又一实施例是一种方法。该方法包括：从半导体衬底形成多个鳍；在多个鳍中的每个鳍周围形成隔离区域；在多个鳍之上沉积虚设栅极；去除虚设栅极的一部分以暴露多个鳍中的一个或多个鳍；修整多个鳍中暴露的一个或多个鳍以形成一个或多个修整鳍；以及执行选择性蚀刻工艺以去除一个或多个修整鳍、一个或多个修整鳍周围的隔离区域、以及半导体衬底的位于经去除的隔离区域之下的部分中的至少一部分。选择性蚀刻工艺以比蚀刻一个或多个修整鳍和半导体衬底的部分更快的速率蚀刻隔离区域。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与这里引入的实施例相同的目的和/或达到与这里引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1是一种半导体器件结构，包括：鳍，设置在半导体衬底之上，其中，所述鳍具有第一宽度；隔离区域，设置在所述鳍周围；栅极电极，设置在所述鳍和所述隔离区域之上；以及填充材料，设置在所述栅极电极中，其中，所述填充材料与一部分所述半导体衬底的顶表面接触，所述顶表面具有包括基本平坦截面的至少一部分，并且所述顶表面的该部分具有显著大于所述第一宽度的第二宽度。
示例2是示例1所述的半导体器件结构，还包括：栅极切割填充结构，设置在所述栅极电极中并与所述填充材料相邻。
示例3是示例2所述的半导体器件结构，其中，所述填充材料与所述栅极切割填充结构接触。
示例4是示例1所述的半导体器件结构，还包括：一个或多个角状物，形成在所述半导体衬底的该部分的顶表面上。
示例5是示例4所述的半导体器件结构，其中，所述填充材料围绕所述一个或多个角状物。
示例6是示例2所述的半导体器件结构，还包括：设置在所述栅极电极之上的层，其中，所述层包括非晶硅并且与所述栅极切割填充结构接触。
示例7是一种形成半导体器件结构的方法，包括：从半导体衬底形成多个鳍；在所述多个鳍中的每个鳍周围形成隔离区域；在所述多个鳍之上沉积栅极电极；去除所述栅极电极的一部分以暴露所述多个鳍中的一个或多个鳍；修整所述多个鳍中暴露的一个或多个鳍以形成一个或多个修整鳍；去除所述一个或多个修整鳍；去除所述一个或多个修整鳍周围的隔离区域；以及去除所述半导体衬底的位于经去除的隔离区域之下的部分。
示例8是示例7所述的方法，其中，去除所述一个或多个修整鳍、去除所述一个或多个修整鳍周围的隔离区域、以及去除所述半导体衬底的位于经去除的隔离区域之下的部分是通过多个蚀刻工艺执行的。
示例9是示例8所述的方法，其中，所述多个蚀刻工艺包括第一选择性蚀刻工艺、第二选择性蚀刻工艺和第三选择性蚀刻工艺。
示例10是示例7所述的方法，其中，去除所述一个或多个修整鳍、去除所述一个或多个修整鳍周围的隔离区域、以及去除所述半导体衬底的位于经去除的隔离区域之下的部分是通过多个工艺循环执行的。
示例11是示例10所述的方法，其中，所述多个工艺循环中的每个循环包括形成内衬、执行穿透蚀刻工艺、执行半导体蚀刻工艺、以及执行清洁工艺。
示例12是示例7所述的方法，其中，去除所述一个或多个修整鳍、去除所述一个或多个修整鳍周围的隔离区域、以及去除所述半导体衬底的位于经去除的隔离区域之下的部分是通过选择性蚀刻工艺执行的。
示例13是示例12所述的方法，其中，所述选择性蚀刻工艺以比蚀刻所述一个或多个修整鳍和所述半导体衬底的部分更快的速率蚀刻所述隔离区域。
示例14是示例7所述的方法，包括：在所述栅极电极中形成两个栅极切割填充结构，其中，所述栅极电极的一部分位于所述两个栅极切割填充结构之间。
示例15是示例7所述的方法，还包括：在所述隔离区域中形成电介质特征。
示例16是一种形成半导体器件结构的方法，包括：从半导体衬底形成多个鳍；在所述多个鳍中的每个鳍周围形成隔离区域；在所述多个鳍之上沉积虚设栅极；去除所述虚设栅极的一部分以暴露所述多个鳍中的一个或多个鳍；修整所述多个鳍中暴露的一个或多个鳍以形成一个或多个修整鳍；以及执行选择性蚀刻工艺以去除以下各项中的至少一部分：所述一个或多个修整鳍、所述一个或多个修整鳍周围的隔离区域、以及所述半导体衬底的位于经去除的隔离区域之下的部分，其中，所述选择性蚀刻工艺以比蚀刻所述一个或多个修整鳍和所述半导体衬底的所述部分更快的速率蚀刻所述隔离区域。
示例17是示例16所述的方法，还包括：去除所述虚设栅极的剩余部分，以及在所述多个鳍之上形成栅极电极。
示例18是示例16所述的方法，其中，所述选择性蚀刻工艺形成开口和凹部。
示例19是示例18所述的方法，还包括：在所述开口和所述凹部中形成填充材料。
示例20是示例18所述的方法，还包括：在所述虚设栅极中形成两个栅极切割填充结构，其中，所述开口和所述凹部位于所述两个栅极切割填充结构之间。
Claims (10)
1.一种半导体器件结构，包括：
鳍，设置在半导体衬底之上，其中，所述鳍具有第一宽度；
隔离区域，设置在所述鳍周围；
栅极电极，设置在所述鳍和所述隔离区域之上；以及
填充材料，设置在所述栅极电极中，其中，所述填充材料与一部分所述半导体衬底的顶表面接触，所述顶表面具有包括基本平坦截面的至少一部分，并且所述顶表面的该部分具有显著大于所述第一宽度的第二宽度。
2.根据权利要求1所述的半导体器件结构，还包括：栅极切割填充结构，设置在所述栅极电极中并与所述填充材料相邻。
3.根据权利要求2所述的半导体器件结构，其中，所述填充材料与所述栅极切割填充结构接触。
4.根据权利要求1所述的半导体器件结构，还包括：一个或多个角状物，形成在所述半导体衬底的该部分的顶表面上。
5.根据权利要求4所述的半导体器件结构，其中，所述填充材料围绕所述一个或多个角状物。
6.根据权利要求2所述的半导体器件结构，还包括：设置在所述栅极电极之上的层，其中，所述层包括非晶硅并且与所述栅极切割填充结构接触。
7.一种形成半导体器件结构的方法，包括：
从半导体衬底形成多个鳍；
在所述多个鳍中的每个鳍周围形成隔离区域；
在所述多个鳍之上沉积栅极电极；
去除所述栅极电极的一部分以暴露所述多个鳍中的一个或多个鳍；
修整所述多个鳍中暴露的一个或多个鳍以形成一个或多个修整鳍；
去除所述一个或多个修整鳍；
去除所述一个或多个修整鳍周围的隔离区域；以及
去除所述半导体衬底的位于经去除的隔离区域之下的部分。
8.根据权利要求7所述的方法，其中，去除所述一个或多个修整鳍、去除所述一个或多个修整鳍周围的隔离区域、以及去除所述半导体衬底的位于经去除的隔离区域之下的部分是通过多个蚀刻工艺执行的。
9.根据权利要求8所述的方法，其中，所述多个蚀刻工艺包括第一选择性蚀刻工艺、第二选择性蚀刻工艺和第三选择性蚀刻工艺。
10.一种形成半导体器件结构的方法，包括：
从半导体衬底形成多个鳍；
在所述多个鳍中的每个鳍周围形成隔离区域；
在所述多个鳍之上沉积虚设栅极；
去除所述虚设栅极的一部分以暴露所述多个鳍中的一个或多个鳍；
修整所述多个鳍中暴露的一个或多个鳍以形成一个或多个修整鳍；以及
执行选择性蚀刻工艺以去除以下各项中的至少一部分：所述一个或多个修整鳍、所述一个或多个修整鳍周围的隔离区域、以及所述半导体衬底的位于经去除的隔离区域之下的部分，其中，所述选择性蚀刻工艺以比蚀刻所述一个或多个修整鳍和所述半导体衬底的所述部分更快的速率蚀刻所述隔离区域。
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