CN109841618A - 半导体结构切割工艺和由此形成的结构 - Google Patents

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Abstract

描述了切割鳍的方法和由此形成的结构。在实施例中，结构包括位于衬底上的第一鳍和第二鳍以及设置在第一鳍和第二鳍之间的鳍切割填充结构。第一鳍和第二鳍纵向对准。鳍切割填充结构包括位于第一鳍的第一侧壁上的衬垫以及位于衬垫的侧壁上和位于第一鳍的第二侧壁上的绝缘填充材料。衬垫还位于第一鳍的第一侧壁和第一鳍的第二侧壁之间的第一鳍的表面上。本发明实施例涉及半导体结构切割工艺和由此形成的结构。

Description

半导体结构切割工艺和由此形成的结构
技术领域
本发明实施例涉及半导体结构切割工艺和由此形成的结构。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET器件通常包括具有高高宽比的半导体鳍，并且在该半导体鳍中形成沟道和源极/漏极区域。在鳍结构上方以及沿着鳍结构的侧面(例如，包裹)形成栅极，利用沟道的增大的表面积的优势，以产生更快、更可靠和更易控制的半导体晶体管器件。在一些器件中，在FinFET的源极/漏极区域中利用例如硅锗(SiGe)、碳化硅(SiC)和/或磷化硅(SiP)的应变材料可以用于增强载流子迁移率。
发明内容
根据本发明的一些实施例，提供了一种半导体结构，包括：第一鳍和第二鳍，位于衬底上，所述第一鳍和所述第二鳍纵向对准；以及鳍切割填充结构，设置在所述第一鳍和所述第二鳍之间，所述鳍切割填充结构包括：衬垫，位于所述第一鳍的第一侧壁上；以及绝缘填充材料，位于所述衬垫的第一侧壁上和所述第一鳍的第二侧壁上，所述衬垫还位于所述第一鳍的第一侧壁和所述第一鳍的第二侧壁之间的所述第一鳍的表面上。
根据本发明的另一些实施例，还提供了一种形成半导体结构的方法，包括：修整衬底上的鳍；沿着所述鳍的第一段和第二段的相应的第一侧壁形成衬垫，通过修整所述鳍形成所述鳍的第一段和第二段的第一侧壁；穿过所述衬垫切割所述鳍；以及沿着所述衬垫并且在切割所述鳍的位置形成填充材料。
根据本发明的又一些实施例，还提供了一种形成半导体结构的方法，包括：从鳍上方去除栅极结构，所述鳍从衬底突出，去除所述栅极结构限定区域；修整去除所述栅极结构的所述区域中的所述鳍；在去除所述栅极结构的所述区域中以及在修整鳍上共形地沉积衬垫；各向异性蚀刻衬垫；穿过所述衬垫切割所述修整鳍；以及在去除所述栅极结构的区域中以及切割所述修整鳍的位置设置绝缘材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1、图2、图3A至图3B、图4A至图4D、图5A至图5C、图6A至图6C、图7A至图7C、图8A至图8C、图9A至图9C、图10A至图10C、图11A至图11C、图12A至图12C、图13A至图13C、图14A至图14C、图15A至图15C、图16A至图16C、图17A至图17C、图18A至图18C是根据一些实施例的处于形成包括一个或多个FinFET的半导体器件的示例性工艺的中间阶段的相应的中间结构的各个视图。
图19是根据一些实施例的图18B的中间结构的截面图的部分。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本文描述了切割诸如包括鳍式场效应晶体管(FinFET)的半导体器件中的鳍的方法。通常，在已经形成并且切割替换栅极结构之后实施鳍切割工艺。鳍切割工艺可以包括修整鳍并且在修整鳍的鳍的侧壁上形成衬垫。利用形成的衬垫，切割鳍。除此之外，这可以增加一些工艺的工艺窗口，并且在一些应力工程应用中，避免释放或松弛鳍中的应力。
在FinFET的上下文中描述本文描述的示例性实施例。可以在其它工艺中和/或其它器件中使用本发明实现的一些方面。描述了示例性方法和结构的一些变型。本领域普通技术人员将容易理解，可以作出的其它修改预期在其它实施例的范围内。虽然以特定顺序讨论了方法实施例，但是各个其它方法实施例可以以任何逻辑顺序实施并且可以包括本文中描述的更少或更多的步骤。
在所描述的实施例的一些情况下，在工艺期间可能出现示出的结构的例如高度的各种损失。虽然这些损失可能并未在附图中明确示出或在本文中明确描述，但是本领域普通技术人员将容易理解这种损失如何产生。这种损失可能由于诸如化学机械抛光(CMP)的平坦化工艺、当例如实现损失的结构不是蚀刻的主要目标时的蚀刻工艺和其它工艺而产生。
图1、图2、图3A至图3B、图4A至图4D以及图5A至图5C至图18A至图18C是根据一些实施例的形成包括一个或多个FinFET的半导体器件的示例性工艺中的中间阶段期间相应的中间结构的各个视图。图1以截面图示出了在其上方形成有应力半导体层22的半导体衬底20。半导体衬底20可以是或可以包括可以掺杂(例如，用p型或n型掺杂剂)或未掺杂的块状半导体衬底、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。通常在硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层衬底或梯度衬底的其它衬底。在一些实施例中，半导体衬底的半导体材料可以包括元素半导体，诸如硅(Si)和锗(Ge)；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或它们的组合。
应力半导体层22可以具有压缩应力或拉伸应力。在一些实例中，由于半导体衬底20上的异质外延生长，应力半导体层22受到应力。例如，异质外延生长通常包括在生长材料外延生长的表面处外延生长具有与衬底材料的晶格常数不同的本征晶格常数的生长材料。在衬底材料上假晶生长生长材料可能导致生长材料具有应力。如果生长材料的本征晶格常数大于衬底材料的晶格常数，则生长材料的应力可以是压缩的，并且如果生长材料的本征晶格常数小于衬底材料的晶格常数，生长材料的应力可以是拉伸的。例如，在松弛硅上假晶生长SiGe可能导致SiGe具有压缩应力，并且在松弛硅上假晶生长SiC可能导致SiC具有拉伸应力。
在其它实例中，应力半导体层22可以异质外延生长在牺牲衬底上并且转移至半导体衬底20。应力半导体层22可以如上所述假晶生长在牺牲衬底上。之后，可以使用适当的技术将应力半导体层22接合(例如，使用晶圆接合)至半导体衬底20。之后可以诸如通过使用注氧隔离(SIMOX)技术或其它去除技术来从应力半导体层22去除牺牲衬底。之后，可以诸如通过化学机械抛光(CMP)抛光接合至半导体衬底20的应力半导体层22。通过像这样转移应力半导体层22，由于应力半导体层22的应力不依赖于半导体衬底20上的生长，因此选择材料、应力、材料厚度等可以具有更大的灵活性。
应力半导体层22可以是或包括硅、硅锗(Si1-xGex，其中，x可以介于约0和1之间)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。此外，可以使用金属有机化学汽相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)等或它们的组合在半导体衬底20或牺牲衬底上外延生长应力半导体层22。应力半导体层22的厚度可以在从约30nm至约50nm的范围内。
图2以截面图示出了应力半导体层22和/或半导体衬底20中的鳍24的形成。在一些实例中，掩模(例如，硬掩模)用于形成鳍24。例如，在应力半导体层22上方沉积一个或多个掩模层，并且之后将一个或多个掩模层图案化成掩模。在一些实例中，一个或多个掩模层可以包括或可以是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其它沉积技术来沉积。可以使用光刻图案化一个或多个掩模层。例如，可以诸如通过使用旋涂在一个或多个掩模层上形成光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光来图案化光刻胶。之后，取决于使用的是正性光刻胶还是负性光刻胶来去除光刻胶的曝光或未曝光部分。之后，可以诸如通过使用合适的蚀刻工艺将光刻胶的图案转印至一个或多个掩模层，从而形成掩模。蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、电感耦合等离子体(ICP)蚀刻等或它们的组合。蚀刻工艺可以是各向异性的。随后，例如，在灰化或湿剥离工艺中去除光刻胶。
使用掩模，可以蚀刻应力半导体层22和/或半导体衬底20，从而在相邻的一对鳍24之间形成沟槽并且使得鳍24从半导体衬底20突出。蚀刻工艺可以包括RIE、NBE、ICP蚀刻等或它们的组合。蚀刻工艺可以是各向异性的。沟槽可以形成为距应力半导体层22的顶面在从约80nm至约150nm的深度。
虽然本文描述的实例是在用于鳍24的应力工程的上下文(例如，鳍24包括应力半导体层22的相应部分)中，但是其它实例可能不实施这种应力工程。例如，鳍24可以由没有应力半导体层的块状半导体衬底(例如，半导体衬底20)形成。而且，应力半导体层22可以在随后的附图中省略；这是为了附图清楚的目的。在这种应力半导体层实施为用于应力工程的一些实施例中，即使未明确示出，应力半导体层22也可以作为鳍24的一部分存在；并且在这种应力半导体层没有实施为用于应力工程的一些实施例中，鳍24可以由半导体衬底20形成。
图3A和图3B分别以截面图和俯视图示出了隔离区域26各自在相应的沟槽中的形成。隔离区域26可以包括或可以是诸如氧化物(诸如氧化硅)、氮化物等或它们的组合的绝缘材料，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化成诸如氧化物的另一材料)等或它们的组合形成绝缘材料。可以使用由任何可接受的工艺形成的其它绝缘材料。在示出的实施例中，隔离区域26包括由FCVD工艺形成的氧化硅。诸如CMP的平坦化工艺可以去除任何过量的绝缘材料和任何剩余的掩模(例如，用于蚀刻沟槽并且形成鳍24)以使绝缘材料的顶面和鳍24的顶面形成为共面。之后，可以使绝缘材料凹进以形成隔离区域26。使绝缘材料凹进，从而使得鳍24从相邻的隔离区域26之间突出，这可以至少部分地将鳍24划定为半导体衬底20上的有源区。可以使用可接受的干或湿蚀刻工艺(诸如对绝缘材料的材料有选择性的工艺)使绝缘材料凹进。此外，隔离区域26的顶面可以具有如图所示的平坦表面、可以由蚀刻工艺产生的凸表面、凹表面(诸如凹陷)或它们的组合。如图3B的俯视图示出的，鳍24横跨半导体衬底20纵向延伸。从相应的相邻隔离区域26的顶面，鳍24可以具有在从约30nm至约50nm的范围内的高度。例如，对应于每个鳍24的应力半导体层22和半导体衬底20之间的界面可以在隔离区域26的顶面之下。
本领域普通技术人员将容易理解，参照图1至图3A-3B描述的工艺仅仅是如何可以形成鳍24的实例。在其它实施例中，可以在半导体衬底20的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以在沟槽中外延生长同质外延结构(例如，没有应力工程)；并且使介电层凹进，从而使得同质外延结构从介电层突出以形成鳍。仍在其它实施例中，异质外延结构可以用于鳍。例如，可以使鳍24凹进(例如，在平坦化隔离区域26的绝缘材料之后并且在使绝缘材料凹进之前)，并且可以在它们的位置外延生长与鳍不同的材料。在更进一步的实施例中，可以在半导体衬底20的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以使用与半导体衬底20不同的材料(例如，利用应力工程)在沟槽中外延生长异质外延结构；并且可以使介电层凹进，从而使得异质外延结构从介电层突出以形成鳍。在外延生长同质外延或异质外延结构的一些实施例中，生长材料可以在生长期间原位掺杂，这可以避免之前鳍的注入，但是原位掺杂和注入掺杂可以一起使用。更进一步地，对n型器件外延生长的材料与对p型器件外延生长的材料不同可能是有利的。
图4A、图4B、图4C和图4D示出了鳍24上的伪栅极堆叠件的形成。图4A和图4B示出了截面图；图4C示出了俯视图；以及图4D示出了三维视图。图4D示出了截面A-A和B-B。图1、图2、图3A、图4A和以下以“A”字符结尾的附图示出了对应于截面A-A的处于各个工艺阶段的截面图，并且图4B和以下以“B”字符结尾的附图示出了对应于截面B-B的处于各个工艺阶段的截面图。在一些附图中，可以省略其中示出的组件或部件的一些参考标号以避免模糊其它组件或部件；这是为了便于描述附图。
伪栅极堆叠件位于鳍24上方并且垂直于鳍24横向延伸。每个伪栅极堆叠件或更一般地，每个栅极结构均包括一个或多个界面电介质28、伪栅极30和掩模32。可以通过依次形成相应的层，并且之后将这些层图案化成伪栅极堆叠件来形成用于伪栅极堆叠件的一个或多个界面电介质28、伪栅极30和掩模32。例如，用于一个或多个界面电介质28的层可以包括或可以是氧化硅、氮化硅等或它们的多层，并且可以如图所示在鳍24上热生长和/或化学生长，或诸如通过等离子体增强CVD(PECVD)、ALD或其它沉积技术共形沉积。用于伪栅极30的层可以包括或可以是由CVD、PVD或其它沉积技术沉积的硅(例如，多晶硅)或另一材料。用于掩模32的层可以包括或可以是由CVD、PVD、ALD或其它沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等或它们的组合。之后，可以例如使用如上所述的光刻和一个或多个蚀刻工艺来图案化用于掩模32、伪栅极30和一个或多个界面电介质28的层以形成用于每个伪栅极堆叠件的掩模32、伪栅极30和一个或多个界面电介质28。
在一些实施例中，在形成伪栅极堆叠件之后，可以在鳍24中形成轻掺杂漏极(LDD)区域(未具体示出)。例如，可以使用伪栅极堆叠件作为掩模将掺杂剂注入至鳍24。用于LDD区域的示例性掺杂剂可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，但是可以使用其它掺杂剂。LDD区域可以具有在从约1015cm-3至约1017cm-3的范围内的掺杂剂浓度。
截面A-A沿着栅极堆叠件，在随后的附图和描述中将穿过该栅极堆叠件进行切割。截面B-B沿着鳍24(例如，沿着鳍24中的沟道方向)，在随后的附图和描述中将穿过该鳍24进行切割。截面A-A和B-B彼此垂直。
图5A、图5B和图5C示出了栅极间隔件34的形成。沿着伪栅极堆叠件的侧壁(例如，一个或多个界面电介质28、伪栅极30和掩模32的侧壁)并且在鳍24上方形成栅极间隔件34。此外，如图所示，可以沿着鳍24的暴露的侧壁形成残留栅极间隔件34。例如，可以通过共形沉积用于栅极间隔件34的一个或多个层并且各向异性蚀刻一个或多个层来形成栅极间隔件34。用于栅极间隔件34的一个或多个层可以包括或可以是氮化硅、氮氧化硅、碳氮化硅、碳氧化硅等、它们的多层或它们的组合，并且蚀刻工艺可以包括RIE、NBE或其它蚀刻工艺。
之后，在鳍24中形成源极/漏极区域36。在伪栅极堆叠件的相对侧上的鳍24中形成用于源极/漏极区域的凹槽。可以通过蚀刻工艺实施凹进。蚀刻工艺可以是各向同性的或各向异性的，或者进一步可以相对于应力半导体层22和/或半导体衬底20的一个或多个晶面具有选择性。因此，基于实施的蚀刻工艺，凹槽可以具有各种截面轮廓。蚀刻工艺可以是诸如RIE、NBE等的干蚀刻工艺，或诸如使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)或其它蚀刻剂的湿蚀刻工艺。凹槽可以从鳍24的相应的顶面以从约0nm至约80nm的范围内的深度延伸至鳍24内。例如，在一些情况下，凹槽可以不延伸至相邻隔离区域26的顶面的水平面之下和/或应力半导体层22和半导体衬底20之间的界面之下；但是在其它情况下，凹槽可以延伸至相邻隔离区域26的顶面和/或该界面的水平面之下。
在鳍24中的凹槽中形成外延源极/漏极区域36。外延源极/漏极区域36可以包括或可以是硅锗(Si1-xGex，其中，x可以介于约0和1之间)、碳化硅、磷化硅、硅碳磷、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。诸如通过MOCVD、MBE、LPE、VPE、SEG等或它们的组合，在凹槽中外延生长材料可以在凹槽中形成外延源极/漏极区域36。由于隔离区域26和/或残留栅极间隔件34的阻挡取决于其中形成外延源极/漏极区域36的凹槽的深度，因此可以首先在凹槽中垂直生长外延源极/漏极区域36，在此期间，外延源极/漏极区域36不会水平生长。在完全填充隔离区域26和残留栅极间隔件34内的凹槽之后，可以垂直和水平生长外延源极/漏极区域36以形成小平面，小平面可以对应于半导体衬底20的晶面。外延源极/漏极区域36可以相对于鳍24凸出，如图5B中的虚线示出的。在一些实例中，对p型器件和n型器件的外延源极/漏极区域使用不同的材料。在凹进或外延生长期间适当的掩蔽可以允许在不同的器件中使用不同的材料。
在实例中，如图所示形成的FinFET是p型FinFET；半导体衬底20是块状硅衬底；应力半导体层22是Si1-xGex；并且外延源极/漏极区域36是Si1-yGey，其中，y从其中生长相应的外延源极/漏极区域36的凹槽的底面至外延源极/漏极区域36的顶面增加(例如，通过不连续的步骤增加、通过连续增加或通过它们的组合)并且其中y的每个阶段均大于x的每个阶段。此外，在那个实例中，凹槽不延伸至相邻隔离区域26的顶面之下的水平面，并且不延伸至应力半导体层22和半导体衬底20之间的界面之下。本领域普通技术人员将理解，可以实施修改以实现例如n型FinFET和/或其它p型FinFET。
额外地或可选地，在一些实例中，通过使用伪栅极堆叠件和栅极间隔件34作为掩模将掺杂剂注入至鳍24来形成源极/漏极区域36。因此，可以通过在每个伪栅极堆叠件的相对侧上注入来形成源极/漏极区域36。外延源极/漏极区域36可以在外延生长期间通过原位掺杂而掺杂和/或在外延生长之后通过注入掺杂。因此，源极/漏极区域36可以通过外延生长并且可能利用在每个伪栅极堆叠件的相对侧上上的注入形成。用于源极/漏极区域36的示例性掺杂剂可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，但是可以使用其它掺杂剂。源极/漏极区域36可以具有在从约1019cm-3至约1021cm-3的范围内的掺杂剂浓度。
图6A、图6B和图6C示出了蚀刻停止层(ESL)38和第一层间电介质(ILD)40的形成。通常，ESL可以在形成例如接触件或通孔时的蚀刻工艺中提供停止蚀刻的机制。ESL可以由与邻近的层(例如，层间电介质)具有不同蚀刻选择性的介电材料形成。ESL 38可以共形沉积在鳍24、伪栅堆叠件、栅极间隔件34和隔离区域26上方。ESL 38可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或其它沉积技术来沉积。第一ILD 40沉积在ESL 38上方。第一ILD 40可以包括或可以是二氧化硅、诸如氮氧化硅、磷硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等的低k介电材料(例如，具有小于二氧化硅的介电常数的材料)或它们的组合。可以通过旋涂、CVD、FCVD、PECVD、PVD或其它沉积技术来沉积第一ILD 40。
ESL 38和第一ILD 40形成为具有与伪栅极30的顶面共面的顶面。可以实施诸如CMP的平坦化工艺，以使第一ILD 40和ESL 38的顶面与伪栅极30的顶面齐平。CMP也可以去除伪栅极30上的掩模32(以及在一些情况下，栅极间隔件34的上部)。因此，通过第一ILD 40和ESL 38暴露伪栅极30的顶面。
图7A、图7B和图7C示出了伪栅极堆叠件的去除。诸如通过一个或多个蚀刻工艺去除伪栅极30和一个或多个界面电介质28。可以通过对伪栅极30有选择性的蚀刻工艺去除伪栅极30，其中，一个或多个界面电介质28用作ESL，并且随后，可以通过对一个或多个界面电介质28有选择性的不同的蚀刻工艺去除一个或多个界面电介质28。蚀刻工艺可以是例如RIE、NBE、湿蚀刻工艺或其它蚀刻工艺。在去除伪栅极堆叠件的栅极间隔件34之间形成凹槽42，并且通过凹槽42暴露鳍24的沟道区域。
图8A、图8B和图8C示出了凹槽42中的替换栅极结构的形成。每个替换栅极结构均包括栅极介电层44、一个或多个可选共形层46和栅电极48。
栅极介电层44共形地沉积在凹槽42中(例如，隔离区域26的顶面、沿着沟道区域的鳍24的侧壁和顶面以及栅极间隔件34的侧壁上)以及栅极间隔件34、ESL 38和第一ILD 40的顶面上。栅极介电层44可以是或包括氧化硅、氮化硅、高k介电材料、它们的多层或其他介电材料。高k介电材料可以具有大于约7.0的k值，并且可以包括铪(HF)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐、它们的多层或它们的组合。可以通过ALD、PECVD、MBD或其它沉积技术来沉积栅极介电层44。
之后，一个或多个可选共形层46可以共形地(并且如果多于一个，则依次地)沉积在栅极介电层44上。一个或多个可选共形层46可以包括一个或多个阻挡和/或覆盖层以及一个或多个功函调整层。一个或多个阻挡和/或覆盖层可以包括钽和/或钛的氮化物、硅氮化物、碳氮化物和/或铝氮化物；钨的氮化物、碳氮化物和/或碳化物；等；或它们的组合；并且可以通过ALD、PECVD、MBD或其它沉积技术来沉积。一个或多个功函调整层可以包括或可以是钛和/或钽的氮化物、硅氮化物、碳氮化物、铝氮化物、铝氧化物和/或铝碳化物；钨的氮化物、碳氮化物和/或碳化物；钴；铂；等；或它们的组合；并且可以通过ALD、PECVD、MBD或其它沉积技术来沉积。在一些实例中，在栅极介电层44上共形地形成覆盖层(例如，TiN层)；在覆盖层上共形地形成第一阻挡层(例如，TaN层)；在第一阻挡层上依次共形地形成一个或多个功函调整层；以及在一个或多个功函调整层上形成第二阻挡层(例如，TiN层)。
用于栅电极48的层形成在栅极介电层44上方，并且形成在一个或多个可选共形层46(如果实施)上方。用于栅电极48的层可以填充去除伪栅极堆叠件的剩余的凹槽42。用于栅电极48的层可以是或包括含金属材料，诸如钨、钴、铝、钌、铜、它们的多层、它们的组合等。可以通过ALD、PECVD、MBD、PVD或其它沉积技术来沉积用于栅电极48的层。
去除第一ILD 40、ESL 38和栅极间隔件34的顶面之上的用于栅电极48的层、一个或多个可选共形层46和栅极介电层44的部分。例如，如CMP的平坦化工艺可以去除第一ILD40、ESL 38和栅极间隔件34的顶面之上的用于栅电极48的层、一个或多个可选共形层46和栅极介电层44的部分。因此，如图8A至图8C所示，可以形成每个均包括栅电极48、一个或多个可选共形层46和栅极介电层44的替换栅极结构。
图9A、图9B和图9C示出了替换栅极结构的切割。替换栅极结构的切割形成垂直于替换栅极结构横向延伸并且分离替换栅极结构的栅极切割填充结构50。如下所示，在一些实例中，栅极切割填充结构50是绝缘材料，并且因此，由于栅极切割填充结构50，在切割替换栅极结构之前整合的替换栅极结构的部分可以制成彼此电隔离的段。
在一些实例中，使用掩模(例如，硬掩模)切割替换栅极结构。例如，在替换栅极结构、栅极间隔件34、ESL 38和第一ILD 40上方沉积一个或多个掩模层，并且之后将一个或多个掩模层图案化成掩模。在一些实例中，一个或多个掩模层可以包括或可以是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以通过CVD、PVD、ALD或其它沉积技术来沉积。如前所述，可以使用光刻和蚀刻工艺图案化一个或多个掩模层。掩模可以具有掩模开口，掩模开口在垂直于替换栅极结构的方向上横向延伸并且与替换栅极结构相交。
使用掩模，可以蚀刻替换栅极结构、栅极间隔件34、ESL 38和第一ILD40，从而形成切割替换栅极结构的沟槽。沟槽可以例如穿过栅电极48、一个或多个可选共形层46和栅极介电层44延伸至对应的隔离区域26中和/或内一定深度。蚀刻工艺可以包括RIE、NBE、ICP蚀刻等或它们的组合。蚀刻工艺可以是各向异性的。用于栅极切割填充结构50的绝缘材料沉积在切割替换栅极结构的沟槽中。在一些实例中，每个栅极切割填充结构50均可以是单一绝缘材料，并且在其它实例中，栅极切割填充结构50可以包括多种不同的绝缘材料，诸如以多层配置。在一些实例中，绝缘材料可以包括或可以是氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以通过CVD、PVD、ALD或其它沉积技术来沉积。去除第一ILD40、ESL 38、栅极间隔件34和替换栅极结构的顶面之上的用于栅极切割填充结构50的绝缘材料的部分以及掩模。例如，如CMP的平坦化工艺可以去除第一ILD 40、ESL 38、栅极间隔件34和替换栅极结构的顶面之上的用于栅极切割填充结构50的绝缘材料的部分以及掩模，并且栅极切割填充结构50的顶面可以形成为与第一ILD 40、ESL 38、栅极间隔件34和替换栅极结构的顶面共面。因此，栅极切割填充结构50电隔离彼此切割的替换栅极结构的段。如图9A示出的，在形成(例如，沉积)替换栅极结构之后切割替换栅极结构时，栅极介电层44和/或一个或多个可选共形层46不沿着栅极切割填充结构50的侧壁垂直延伸。虽然图9A中示出的栅极切割填充结构50具有正锥形轮廓(例如，邻接栅极切割填充结构50的组件的侧壁与邻接该侧壁的组件的底面分别在这些组件内部具有小于90度的角度)，但是栅极切割填充结构50可以具有垂直轮廓(例如，90度的角度)或凹角轮廓(例如，大于90度的角度)。用于形成沟槽(其中形成栅极切割填充结构50)的蚀刻可能导致形成这种轮廓。
图10A、图10B和图10C示出了具有用于切割鳍24的掩模开口54的掩模52的形成。例如，在替换栅极结构、栅极间隔件34、ESL 38、第一ILD 40和栅极切割填充结构50上方沉积一个或多个掩模层，并且之后将一个或多个掩模层图案化成掩模52。在一些实例中，一个或多个掩模层可以包括或可以是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以通过CVD、PVD、ALD或其它沉积技术来沉积。图案化一个或多个掩模层以具有掩模开口54，从而形成掩模52。如先前所述，可以使用光刻和蚀刻工艺来图案化一个或多个掩模层。掩模开口54至少暴露一对栅极切割填充结构50之间的替换栅极结构的段，该替换栅极结构的段将被去除。如图10A示出的，掩模52悬于将要去除的替换栅极结构的段之上；但是在一些情况下，掩模开口54可以与限定将要去除的替换栅极结构的段的栅极切割填充结构50的侧壁对准。
图11A、图11B和图11C示出了替换栅极结构的段的去除，其至少部分通过掩模开口54暴露。可以通过一个或多个蚀刻工艺去除。蚀刻工艺可以是各向同性的并且对栅电极48、一个或多个可选共形层46以及栅极介电层44的材料具有选择性的。
例如，一个或多个蚀刻工艺可以是湿蚀刻工艺或另一蚀刻工艺，湿蚀刻工艺诸如包括硫化过氧化物混合物(SPM)(例如，H2SO4和H2O2的混合物)、高温标准清洗1(SC1)(例如，NH4OH、H2O2和H2O的混合物)。使用SPM的湿蚀刻工艺的温度可以在从约60℃至约200℃的范围内，并且使用高温SC1的湿蚀刻工艺的温度可以在从约20℃至约80℃的范围内。
一个或多个蚀刻工艺也可以是干(例如，等离子体)蚀刻工艺。例如，等离子体蚀刻工艺可使用低DC衬底偏压(例如，小于约0.1kV)或无衬底偏压实现。等离子体蚀刻工艺可以包括RIE、NBE、ICP蚀刻等或它们的组合。可以用于等离子体蚀刻工艺的示例性蚀刻剂气体包括三氯化硼(BCl3)、四氯化硅(SiCl4)、氯气(Cl2)、其它基于Cl的气体等或它们的组合。等离子体蚀刻工艺的蚀刻剂气体的流量可以在从约50sccm至约800sccm的范围内。等离子体蚀刻工艺的功率可以在从约200W至约1000W的范围内。等离子体蚀刻工艺的压力可以在从约1mTorr至约80mTorr的范围内。
利用对栅电极48、一个或多个可选共形层46和栅极介电层44的材料有选择性的各向同性蚀刻，可以去除替换栅极结构的至少部分通过掩模开口54暴露的段，甚至去除可能位于掩模52下面的部分，例如由于未对准。替换栅极结构的段的去除沿着去除的替换栅极结构的段在栅极间隔件34之间和栅极切割填充结构50之间形成栅极切割开口60。栅极切割开口60暴露将被切割的鳍24的部分鳍24。
图12A、图12B和图12C示出了通过穿过掩模52的掩模开口54暴露并且通过栅极切割开口60(去除替换栅极结构的段的位置)暴露的鳍24的修整。修整形成具有修整切口61的修整鳍24’。可以通过一个或多个蚀刻工艺修整。蚀刻工艺可以是各向同性的和/或各向异性的并且对鳍24的材料有选择性的。
例如，蚀刻工艺可以是干(例如，等离子体)蚀刻工艺。等离子体蚀刻工艺可使用一些DC衬底偏压实施，诸如在从约0kV至约0.1kV的范围内。等离子体蚀刻工艺可以包括RIE、NBE、ICP蚀刻等或它们的组合。可以用于等离子体蚀刻工艺的示例性蚀刻剂气体包括溴化氢(HBr)、氯气(Cl2)、四氯化硅(SiCl4)、三氯化硼(BCl3)、其它基于氯的气体等或它们的组合。等离子体蚀刻工艺的蚀刻剂气体的流量可以在从约50sccm至约800sccm的范围内。等离子体蚀刻工艺的功率可以在从约200W至约1000W的范围内。等离子体蚀刻工艺的压力可以在从约1mTorr至约80mTorr的范围内。
在一些实例中，修整鳍24’的顶面位于相应的相邻隔离区域26的顶面处或之上。例如，修整切口61可以具有距鳍24的顶面的从约20nm至约80nm的范围内的深度。修整切口61的深度可以小于、等于或大于其中形成外延源极/漏极区域36的凹槽的深度(其中，从鳍24的顶面的凹槽的深度)。在一些具体实例中，修整切口61的深度等于或大于其中形成外延源极/漏极区域36的凹槽的深度。
从图12B的截面图看出，鳍24的修整导致修整切口61(对应于栅极切割开口60)延伸至相应鳍24的侧壁之间一定深度。鳍24的材料(例如，应力半导体层22)形成鳍24被修整的侧壁，并且鳍24的材料(例如，为晶体材料的应力半导体层22)设置在侧壁和对应的外延源极/漏极区域36之间。例如，每个栅极间隔件34(其之间限定修整切口61)之下的鳍24的材料设置在对应的外延源极/漏极区域36和修整切口61的侧壁之间。因此，晶体材料可以设置在外延源极/漏极区域36和修整切口61的相应的侧壁之间。
图13A、图13B和图13C示出了栅极切割开口60(去除替换栅极结构的段的位置)中和修整鳍24’上的修整切口61中的衬垫62的形成。衬垫62共形地沉积在栅极切割开口60中、修整切口61中和掩模52上。例如，衬垫62共形地沉积在栅极间隔件34和修整鳍24’的侧壁(例如，如图13B所示)上、修整鳍24’的上表面(例如，如图13A和图13B所示)上以及栅极切割填充结构50的侧壁和隔离区域26的顶面(例如，如图13A所示)上。衬垫62可以是或包括氮化硅、氧化硅、氮氧化硅、碳氮化硅等或它们的组合，并且可以通过ALD、CVD或其它共形沉积技术来沉积。衬垫62的厚度可以在从约1nm至约5nm的范围内。
图14A、图14B和图14C示出了对衬垫62实施的穿透蚀刻工艺，以暴露将被进一步切割的修整鳍24’。穿透蚀刻工艺可以是各向异性蚀刻工艺，诸如干(例如，等离子体)蚀刻工艺。各向异性蚀刻工艺可以是RIE、ICP、NBE等。示例性蚀刻剂气体可以是或包括氯气(Cl2)、基于氯的气体、氟仿(CHF3)、四氟甲烷(CF4)、含碳聚合物(例如，含-CH2、-CH3等)、六氟化硫(SF6)、三氟化氮(NF3)等或它们的组合。等离子体蚀刻工艺的蚀刻剂气体的流量可以在从约50sccm至约800sccm的范围内。等离子体蚀刻工艺可以使用大于或等于约0.1kV(诸如在从约0.1kV至约0.8kV的范围内)的DC衬底偏压实施。等离子体蚀刻工艺的功率可以在从约200W至约1000W的范围内。等离子体蚀刻工艺的压力可以在从约1mTorr至约80mTorr的范围内。
各向异性蚀刻工艺暴露修整鳍24’，同时允许衬垫62保持沿着修整切口61中的鳍24的侧壁并且沿着栅极间隔件34的侧壁，如图14B所示。衬垫62的未暴露于各向异性蚀刻工艺的部分(诸如沿着栅极切割填充结构50的侧壁以及位于掩模52的悬垂部分下面)也保留在栅极切割开口60中。从图14B的截面图看出，鳍24的材料(例如，为晶体材料的应力半导体层22)设置在穿透蚀刻工艺之后保留的衬垫62和对应的外延源极/漏极区域36之间。因此，晶体材料可以设置在外延源极/漏极区域36和相应的衬垫62之间。
图15A、图15B和图15C示出了通过衬垫62、通过穿过掩模52的掩模开口54以及通过栅极切割开口60(去除替换栅极结构的段的位置)暴露的鳍24的切割。鳍24的切割去除通过衬垫62以及开口54和60暴露的以及位于对应的隔离区域26之间的鳍24的部分，并且将半导体衬底20的鳍24被切割的部分去除至隔离区域26之下的水平面以在半导体衬底20中形成凹槽64。可以通过使用蚀刻工艺来切割鳍24。蚀刻工艺可以是各向异性的或各向同性的以及对鳍24和半导体衬底20的材料有选择性的。
例如，蚀刻工艺可以是干(例如，等离子体)蚀刻工艺。等离子体蚀刻工艺可使用一些DC衬底偏压实施，诸如在从约0kV至约0.1kV的范围内。等离子体蚀刻工艺可以包括RIE、NBE、ICP蚀刻等或它们的组合。可以用于等离子体蚀刻工艺的示例性蚀刻剂气体包括溴化氢(HBr)、氯气(Cl2)、四氯化硅(SiCl4)、三氯化硼(BCl3)、其它基于氯的气体等或它们的组合。等离子体蚀刻工艺的蚀刻剂气体的流量可以在从约50sccm至约800sccm的范围内。等离子体蚀刻工艺的功率可以在从约50W至约1000W的范围内。等离子体蚀刻工艺的压力可以在从约1mTorr至约80mTorr的范围内。
位于切割鳍24的侧壁上的衬垫62可以在鳍24的切割期间保护例如外延源极/漏极区域36。此外，衬垫62可以限定被切割的修整鳍24’的区域。被切割的修整鳍24’的宽度可以是衬垫62的相对侧壁之间的距离，例如，该距离小于图12B的修整切口61的宽度。由于衬垫62限定了被切割的区域的宽度，因此可以增加其它工艺窗口。例如，可以增加对应于去除的替换栅极结构的段的伪栅极堆叠件的宽度。而且，由于修整、衬垫62的形成和切割，切割鳍24具有在衬垫62的底部形成的阶梯，如以下进一步详细描述的。
图16A、图16B和图16C示出了栅极切割开口60(去除替换栅极结构的段的位置)中和凹槽64中的填充材料66的形成。填充材料66可以是绝缘材料。在一些实例中，填充材料66可以是单一绝缘材料，并且在其它实例中，填充材料66可以包括多种不同的绝缘材料，诸如以多层配置。填充材料66可以包括或可以是氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以通过CVD、PVD、ALD或其它沉积技术来沉积。在一些实例中，填充材料66可以是或包括与衬垫62相同或不同的材料。在填充材料66和衬垫62是相同材料的一些实例中，由于图15A至图15C的蚀刻工艺，在衬垫62和填充材料66之间的界面处可能存在副产物/残留物(例如，具有不同材料组分)和/或可能存在衬垫62的悬空键。
图17A、图17B和图17C示出了填充材料66与第一ILD 40、ESL 38、栅极切割填充结构50、栅极间隔件34和替换栅极结构的顶面的平坦化以形成包括填充材料66和衬垫62的鳍切割填充结构68。去除第一ILD 40等的顶面之上的填充材料66的部分和掩模52。例如，如CMP的平坦化工艺可以去除第一ILD 40等的顶面之上的填充材料66的部分和掩模52，并且填充材料66的顶面可以形成为与第一ILD 40、ESL 38、栅极切割填充结构50、栅极间隔件34和替换栅极结构的顶面共面。因此，鳍切割填充结构68电隔离彼此切割的切割鳍24的部分。应该注意，替换栅极结构、栅极间隔件34、ESL 38、第一ILD 40和栅极切割填充结构50可能由于平坦化工艺而经受一些损失。例如，如图所示，可以通过平坦化工艺去除衬垫62的悬于栅极切割开口60之上(例如，沉积在掩模52的下表面上)的部分，这可能进一步导致栅极切割填充结构50、第一ILD 40、替换栅极结构等的高度损失。
图18A、图18B和图18C示出了第二ILD 70的形成和穿过第二ILD 70、第一ILD 40和/或ESL 38至外延源极/漏极区域36和替换栅极结构的导电部件72和74的形成。虽然未示出，但可以在第一ILD 40、ESL 38、栅极间隔件34、替换栅极结构、栅极切割填充结构50和鳍切割填充结构68上方沉积ESL。ESL可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或其它沉积技术来沉积。第二ILD 70沉积在ESL(如果实施)上方和/或沉积在第一ILD40、ESL 38、栅极间隔件34、替换栅极结构、栅极切割填充结构50和鳍切割填充结构68上方。第二ILD 70可以包括或可以是二氧化硅、诸如氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等的低k介电材料或它们的组合。可以通过旋涂、CVD、FCVD、PECVD、PVD或其它沉积技术来沉积第二ILD 70。
用于导电部件72的开口可以形成为穿过第二ILD 70、第一ILD 40和ESL 38至外延源极/漏极区域36，以至少暴露外延源极/漏极区域36的相应部分，并且用于导电部件74的开口可以形成为穿过第二ILD 70至替换栅极结构，以至少暴露替换栅极结构的相应部分。开口可以使用例如适当的光刻和蚀刻工艺形成。用于导电部件72和74的开口可以同时形成或通过使用不同的光刻和蚀刻工艺形成。
粘合层可以共形地沉积在开口中，诸如外延源极/漏极区域36上和用于导电部件72的第二ILD 70、第一ILD 40和ESL 38的侧壁上以及诸如栅电极48上和用于导电部件74的第二ILD 70的侧壁上。例如，阻挡层可以共形地沉积在粘合层上。粘合层可以是或包括例如钛、钴、镍等或它们的组合，并且可以通过ALD、CVD或其它沉积技术来沉积。阻挡层可以是或包括氮化钛、氧化钛、氮化钽、氧化钽等或它们的组合，并且可以通过ALD、CVD或其它沉积技术来沉积。可以通过使外延源极/漏极区域36的上部与粘合层和/或阻挡层反应在外延源极/漏极区域36的上部上形成硅化物区域。可以实施退火以促进外延源极/漏极区域36与粘合层和/或阻挡层的反应。
之后，可以在阻挡层上形成填充开口的导电材料。导电材料可以是或包括钨、铜、铝、金、银、它们的合金等或它们的组合，并且可以通过CVD、ALD、PVD或其它沉积技术来沉积。在沉积导电材料之后，例如可以通过使用平坦化工艺(诸如CMP)去除过量的导电材料、阻挡层和粘附层。平坦化工艺可以从第二ILD 70的顶面之上去除过量的导电材料、阻挡层和粘合层。因此，导电材料、阻挡层、粘合层和第二ILD 70的顶面可以是共面的。因此，每个均包括导电材料、阻挡层、粘合层和/或硅化物区域的导电部件72和74可以分别形成至外延源极/漏极区域36和栅电极48。附图中的导电部件72和74的布局仅仅是实例。本领域普通技术人员将容易理解，导电部件的布局可以在不同的实施方式之间不同。
图19示出了根据一些实施例的图18B的中间结构的截面图的部分。图19进一步示出了切割鳍24的被切割的鳍24的侧壁处的阶梯区域80。阶梯区域80由鳍24的修整、沿着修整处的鳍24的侧壁的衬垫62的形成以及衬垫62之间鳍24的切割形成。每个阶梯区域80由通过修整形成的相应的切割鳍24的第一垂直侧壁、其上形成衬垫62的相应的切割鳍24的水平表面和通过切割形成的相应的切割鳍24的第二垂直侧壁形成。第一垂直侧壁和水平侧壁位于切割鳍24和衬垫62之间的相应界面处。第二垂直侧壁位于切割鳍24和填充材料66之间的界面处。
由修整形成的切割鳍24的相对的第一垂直侧壁分隔开第一尺寸D1。也由修整形成并且其上形成衬垫62的切割鳍24的水平表面距相应的切割鳍24的顶面第二尺寸D2。第一尺寸D1和第二尺寸D2是通过修整形成的修整切口61的尺寸。第一尺寸D1可以在从约12nm至约20nm的范围内，并且第二尺寸D2可以在从约20nm至约80nm的范围内。修整的高宽比(例如，第二尺寸D2比第一尺寸D1)可以在从约2至约6的范围内。
切割鳍24的相应的第一垂直侧壁距对应的外延源极/漏极区域36第三尺寸D3。相应的切割鳍24的晶体材料设置在该第三尺寸D3内。第三尺寸D3可以在从约1nm至约5nm的范围内。
外延源极/漏极区域36可以从相应的切割鳍24的顶面延伸至切割鳍24内第四尺寸D4。第四尺寸D4可以是形成至鳍24内以用于形成外延源极/漏极区域36的凹槽的深度。第四尺寸D4可以在从约0nm至约80nm的范围内。第四尺寸D4小于或等于第二尺寸D2；但是在其它示例中，第四尺寸D4可以大于第二尺寸D2。
填充材料66的第五尺寸D5在衬垫62的相对侧壁之间。第五尺寸D5可以在从约2nm至约18nm的范围内。第五尺寸D5小于第一尺寸D1，诸如衬垫62的厚度的两倍，衬垫62的厚度可以在从约1nm至约5nm的范围内。第五尺寸D5与第一尺寸D1的比率可以在从约0.2至约0.9的范围内。填充材料66可以具有从切割鳍24的顶面至填充材料66的底面的第六尺寸D6。第六尺寸D6可以在从约50nm至约200nm的范围内。填充材料66可以具有从填充材料66的顶面至填充材料66的底面的第七尺寸D7。第七尺寸D7可以在从约80nm至约250nm的范围内。第七尺寸D7与第五尺寸D5的高宽比在从约10至约40的范围内。
一些实施例可以实现许多优势。利用修整鳍后在鳍的侧壁沉积的衬垫，可以在随后的切割工艺中更好的保护外延源极/漏极区域。衬垫也可以增加切割窗口，同时对外延源极/漏极区域提供改进的保护。此外，设置在鳍切割填充结构和外延源极/漏极区域之间的晶体材料可以用作缓冲件并且可以帮助防止松弛鳍中的沟道受到的应力。这可以帮助在鳍中保持更均匀的应力，并且可以允许形成为具有鳍的器件的器件性能更均匀。可以实现其它优势。
实施例是一种结构。该结构包括位于衬底上的第一鳍和第二鳍以及设置在第一鳍和第二鳍之间的鳍切割填充结构。第一鳍和第二鳍纵向对准。鳍切割填充结构包括位于第一鳍的第一侧壁上的衬垫以及位于衬垫的第一侧壁上和位于第一鳍的第二侧壁上的绝缘填充材料。衬垫还位于第一鳍的第一侧壁和第一鳍的第二侧壁之间的第一鳍的表面上。
另一实施例是一种方法。修整衬底上的鳍。沿着鳍的第一段和第二段的相应的第一侧壁形成衬垫。鳍的第一段和第二段的第一侧壁通过修整鳍形成。穿过衬垫切割鳍。沿着衬垫并且在切割鳍的位置形成填充材料。
另一实施例是一种方法。蚀刻衬底上的鳍以形成修整切口。修整切口限定鳍的第一侧壁和第二侧壁。沿着鳍的第一侧壁和第二侧壁形成衬垫。通过衬垫暴露修整切口的底面。穿过修整切口的底面蚀刻鳍以形成鳍切口。用绝缘材料填充鳍切口。绝缘材料沿着衬垫。
又一实施例是一种方法。从鳍上方去除栅极结构。鳍从衬底突出。去除栅极结构限定区域。修整去除栅极结构的区域中的鳍。在去除栅极结构的区域中以及修整鳍上共形地沉积衬垫。各向异性蚀刻衬垫。穿过衬垫切割修整鳍。绝缘材料设置在去除栅极结构的区域中以及切割修整鳍的位置。
根据本发明的一些实施例，提供了一种半导体结构，包括：第一鳍和第二鳍，位于衬底上，所述第一鳍和所述第二鳍纵向对准；以及鳍切割填充结构，设置在所述第一鳍和所述第二鳍之间，所述鳍切割填充结构包括：衬垫，位于所述第一鳍的第一侧壁上；以及绝缘填充材料，位于所述衬垫的第一侧壁上和所述第一鳍的第二侧壁上，所述衬垫还位于所述第一鳍的第一侧壁和所述第一鳍的第二侧壁之间的所述第一鳍的表面上。
在上述半导体结构中，穿过所述衬垫的所述鳍切割填充结构的第一横向尺寸大于所述衬垫之下的所述鳍切割填充结构的第二横向尺寸，所述第一横向尺寸和所述第二横向尺寸在平行方向上。
在上述半导体结构中，所述第一鳍的表面是水平表面。
在上述半导体结构中，所述第一鳍的第一侧壁、所述第一鳍的表面以及所述第一鳍的第二侧壁在所述第一鳍上形成阶梯区域。
在上述半导体结构中，所述绝缘填充材料延伸至所述衬底内并达到所述第一鳍和所述第二鳍之下的水平面。
在上述半导体结构中，所述第一鳍包括从所述第一鳍的上表面延伸至所述第一鳍内第一深度的外延源极/漏极区域；所述衬垫从所述第一鳍的上表面延伸至第二深度；以及所述第二深度等于或大于所述第一深度。
在上述半导体结构中，所述第一鳍包括延伸至所述第一鳍内的外延源极/漏极区域，所述外延源极/漏极区域是所述第一鳍中最接近所述鳍切割填充结构的一个外延源极/漏极区域；以及所述第一鳍的晶体材料横向设置在所述衬垫和所述外延源极/漏极区域之间。
在上述半导体结构中，所述衬垫还位于所述第二鳍的第一侧壁上；以及所述绝缘填充材料还位于所述衬垫的第二侧壁和所述第二鳍的第二侧壁上，所述衬垫还位于所述第二鳍的第一侧壁和所述第二鳍的第二侧壁之间的所述第二鳍的表面上。
根据本发明的另一些实施例，还提供了一种形成半导体结构的方法，包括：修整衬底上的鳍；沿着所述鳍的第一段和第二段的相应的第一侧壁形成衬垫，通过修整所述鳍形成所述鳍的第一段和第二段的第一侧壁；穿过所述衬垫切割所述鳍；以及沿着所述衬垫并且在切割所述鳍的位置形成填充材料。
在上述方法中，修整所述鳍包括将所述鳍蚀刻至所述衬底上的相邻的隔离区域的顶面处或顶面之上的水平面，所述鳍从所述相邻的隔离区域之间突出。
在上述方法中，形成所述衬垫包括：沿着所述鳍的第一段和第二段的第一侧壁并且沿着所述鳍的第一段和第二段的第一侧壁之间的所述鳍的横向表面共形地沉积所述衬垫的层；以及各向异性蚀刻所述衬垫的层以从所述鳍的第一段和第二段的第一侧壁之间的所述鳍的横向表面的至少部分去除所述衬垫。
在上述方法中，切割所述鳍包括将所述鳍蚀刻至所述衬底内的所述鳍之下的深度。
在上述方法中，还包括，在所述鳍的第一段中外延生长源极/漏极区域，所述源极/漏极区域是最接近切割所述鳍的位置的一个源极/漏极区域，其中，在沿着所述鳍的第一段的第一侧壁形成所述衬垫之后，所述鳍的晶体材料横向设置在所述源极/漏极区域和所述衬垫之间。
根据本发明的又一些实施例，还提供了一种形成半导体结构的方法，包括：从鳍上方去除栅极结构，所述鳍从衬底突出，去除所述栅极结构限定区域；修整去除所述栅极结构的所述区域中的所述鳍；在去除所述栅极结构的所述区域中以及在修整鳍上共形地沉积衬垫；各向异性蚀刻衬垫；穿过所述衬垫切割所述修整鳍；以及在去除所述栅极结构的区域中以及切割所述修整鳍的位置设置绝缘材料。
在上述方法中，修整所述鳍在所述鳍上形成由去除所述栅极结构的区域限定的鳍侧壁。
在上述方法中，沿着所述鳍侧壁在所述衬垫上设置所述绝缘材料。
在上述方法中，第一隔离区域和第二隔离区域位于所述衬底上并且位于所述鳍的相对侧上；去除所述栅极结构的所述区域中的所述修整鳍的顶面处于所述第一隔离区域的顶面处或顶面之上的水平面；以及将所述修整鳍切割至所述衬底中的所述第一隔离区域的底面之下的水平面处的深度。
在上述方法中，去除所述栅极结构的所述区域位于第一栅极间隔件和第二栅极间隔件之间，并且还位于第一栅极切割填充结构和第二栅极切割填充结构之间，所述第一栅极间隔件和所述第二栅极间隔件位于所述鳍上方，所述第一栅极间隔件和所述第二栅极间隔件每个均设置在所述第一栅极切割填充结构和所述第二栅极切割填充结构之间。
在上述方法中，修整所述鳍在所述鳍上形成第一鳍侧壁并且在所述鳍上形成第二鳍侧壁，所述第一鳍侧壁与所述第一栅极间隔件的侧壁对准，所述第二鳍侧壁与所述第二栅极间隔件的侧壁对准；以及所述绝缘材料沿着第一鳍侧壁并且沿着第二鳍侧壁设置在所述衬垫上。
在上述方法中，所述绝缘材料设置所述衬垫上，所述衬垫沿着所述第一栅极间隔件、所述第二栅极间隔件、所述第一栅极切割填充结构和所述第二栅极切割填充结构的相应的侧壁设置。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
第一鳍和第二鳍，位于衬底上，所述第一鳍和所述第二鳍纵向对准；以及
鳍切割填充结构，设置在所述第一鳍和所述第二鳍之间，所述鳍切割填充结构包括：
衬垫，位于所述第一鳍的第一侧壁上；以及
绝缘填充材料，位于所述衬垫的第一侧壁上和所述第一鳍的第二侧壁上，所述衬垫还位于所述第一鳍的第一侧壁和所述第一鳍的第二侧壁之间的所述第一鳍的表面上。
2.根据权利要求1所述的半导体结构，其中，穿过所述衬垫的所述鳍切割填充结构的第一横向尺寸大于所述衬垫之下的所述鳍切割填充结构的第二横向尺寸，所述第一横向尺寸和所述第二横向尺寸在平行方向上。
3.根据权利要求1所述的半导体结构，其中，所述第一鳍的表面是水平表面。
4.根据权利要求1所述的半导体结构，其中，所述第一鳍的第一侧壁、所述第一鳍的表面以及所述第一鳍的第二侧壁在所述第一鳍上形成阶梯区域。
5.根据权利要求1所述的半导体结构，其中，所述绝缘填充材料延伸至所述衬底内并达到所述第一鳍和所述第二鳍之下的水平面。
6.根据权利要求1所述的半导体结构，其中：
所述第一鳍包括从所述第一鳍的上表面延伸至所述第一鳍内第一深度的外延源极/漏极区域；
所述衬垫从所述第一鳍的上表面延伸至第二深度；以及
所述第二深度等于或大于所述第一深度。
7.根据权利要求1所述的半导体结构，其中：
所述第一鳍包括延伸至所述第一鳍内的外延源极/漏极区域，所述外延源极/漏极区域是所述第一鳍中最接近所述鳍切割填充结构的一个外延源极/漏极区域；以及
所述第一鳍的晶体材料横向设置在所述衬垫和所述外延源极/漏极区域之间。
8.根据权利要求1所述的半导体结构，其中：
所述衬垫还位于所述第二鳍的第一侧壁上；以及
所述绝缘填充材料还位于所述衬垫的第二侧壁和所述第二鳍的第二侧壁上，所述衬垫还位于所述第二鳍的第一侧壁和所述第二鳍的第二侧壁之间的所述第二鳍的表面上。
9.一种形成半导体结构的方法，包括：
修整衬底上的鳍；
沿着所述鳍的第一段和第二段的相应的第一侧壁形成衬垫，通过修整所述鳍形成所述鳍的第一段和第二段的第一侧壁；
穿过所述衬垫切割所述鳍；以及
沿着所述衬垫并且在切割所述鳍的位置形成填充材料。
10.一种形成半导体结构的方法，包括：
从鳍上方去除栅极结构，所述鳍从衬底突出，去除所述栅极结构限定区域；
修整去除所述栅极结构的所述区域中的所述鳍；
在去除所述栅极结构的所述区域中以及在修整鳍上共形地沉积衬垫；
各向异性蚀刻衬垫；
穿过所述衬垫切割所述修整鳍；以及
在去除所述栅极结构的区域中以及切割所述修整鳍的位置设置绝缘材料。
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