KR102096993B1 - 전하 방출 회로, 디스플레이 기판, 디스플레이 디바이스, 및 그것의 전하 방출 방법 - Google Patents

전하 방출 회로, 디스플레이 기판, 디스플레이 디바이스, 및 그것의 전하 방출 방법 Download PDF

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Abstract

전하 방출 회로(0), 디스플레이 기판, 디스플레이 패널, 및 디스플레이 디바이스. 전하 방출 회로(0)는: 제어기(01), 전하 방출 서브-회로(02), 및 제1 전도체(03)를 포함한다. 전하 방출 서브-회로(02)는 어레이 기판(1)의 유효 디스플레이 영역 내에서 제어기(01), 제1 전도체(03), 및 제2 전도체(A)에 별도로 접속된다. 전하 방출 서브-회로(02)는 제어기(01)의 제어 하에 제1 전도체(03) 및 제2 전도체(A)를 도통시키도록 구성되고, 따라서 제2 전도체(A) 내의 전하가 제1 전도체(03) 쪽으로 이동한다. 전하 방출 회로(0)는 블랙 스크린 상태에서 디스플레이 패널에 의해 명점들을 디스플레이하는 문제점을 해소할 수 있어서, 이에 의해 블랙 스크린 상태에서 디스플레이 패널 상의 명점들의 개수를 감소시킬 수 있다.

Description

전하 방출 회로, 디스플레이 기판, 디스플레이 디바이스, 및 그것의 전하 방출 방법
이 출원은, 2017년 1월 3일에 출원되었으며, 그것의 전체 개시내용이 본 출원의 일부로서 참조로 본원에 포함되는, 중국 특허 출원 제201720002380.1호를 우선권 주장한다.
본 개시내용의 예들은 전하 방출 회로, 디스플레이 기판, 디스플레이 디바이스 및 그것의 전하 방출 방법에 관한 것이다.
액정 디스플레이(LCD)는 컬러 필터(CF) 기판, 어레이 기판, CF 기판과 어레이 기판 사이에 배치되는 액정들을 포함하고, 컬러 필터(CF) 기판 및 어레이 기판은 대향적으로 배열된다.
예를 들어, 공통 전극은 CF 기판의 베이스 기판 상에 형성되고, 복수의 횡배열되는 게이트 라인 및 복수의 종배열되는 데이터 라인은 어레이 기판의 베이스 기판 상에 형성되고, 게이트 라인들 및 데이터 라인들은 서로 교차되어 복수의 픽셀 영역을 형성하고, 박막 트랜지스터(TFT) 및 픽셀 전극은 복수의 픽셀 영역 각각 내에 형성된다. 예를 들어, TFT는 게이트 라인과 접속되는 게이트 전극, 데이터 라인과 접속되는 소스 전극, 및 픽셀 전극과 접속되는 드레인 전극을 포함한다. 디스플레이 패널이 이미지를 디스플레이하도록 제어될 때, TFT는 게이트 라인을 통해 게이트 전극에 전압을 인가함으로써 스위치 온 될 수 있고, 픽셀 전압은 데이터 라인을 통해 픽셀 전극, 소스 전극 및 드레인 전극에 인가되고, 공통 전압은 공통 전극에 인가된다. 액정들은 픽셀 전압 및 공통 전압의 작용 하에 회전되고, 따라서 디스플레이 패널은 이미지를 디스플레이할 수 있다. 디스플레이 패널이 이미지를 디스플레이하도록 제어되도록 요구되지 않을 때, 액정들은 픽셀 전극 및 공통 전극에 전압들을 인가하는 것을 중지함으로써 회전되지 않으며, 따라서 디스플레이 패널이 블랙-스크린 상태에 있을 수 있다.
본 개시내용의 예들은 전하 방출 회로, 디스플레이 기판, 디스플레이 디바이스 및 그것의 전하 방출 방법을 제공한다.
본 개시내용의 적어도 하나의 예는, 제어기, 전하 방출 서브-회로 및 제1 전도체를 포함하는, 전하 방출 회로를 제공하고, 전하 방출 서브-회로는 어레이 기판의 활성 영역 내에서 제어기, 제1 전도체 및 제2 전도체와 각자 접속되고, 전하 방출 서브-회로는 제2 전도체 상의 전하들이 제1 전도체로 이동하도록 해주기 위해, 제어기의 제어 하에 제1 전도체 및 제2 전도체를 도통시키도록 구성된다.
본 개시내용의 예에 의해 제공되는 전하 방출 회로에 따르면, 제2 전도체는 적어도 하나의 게이트 라인을 포함하고, 제어기는 제1 제어 라인을 포함하고, 전하 방출 서브-회로는 제1 전하 방출 유닛을 포함하고, 제1 전하 방출 유닛은 적어도 하나의 게이트 라인, 제1 제어 라인 및 제1 전도체와 각자 접속되고, 제1 전하 방출 유닛은 제1 제어 라인 상의 제어 신호에 따라 제1 전도체 및 적어도 하나의 게이트 라인을 도통시키도록 구성된다.
본 개시내용의 예에 의해 제공되는 전하 방출 회로에 따르면, 제2 전도체는 복수의 게이트 라인을 포함하고, 제1 전하 방출 유닛은 복수의 제1 트랜지스터를 포함하고, 제1 제어 라인은 게이트 라인에 대해 직교하고, 복수의 제1 트랜지스터는 복수의 게이트 라인과 일-대-일 대응하고; 복수의 제1 트랜지스터 각각의 게이트 전극은 제1 제어 라인과 접속되고, 복수의 제1 트랜지스터 각각의 제1 전극은 복수의 게이트 라인 중의 하나의 게이트 라인과 접속되고, 복수의 제1 트랜지스터 각각의 제2 전극은 제1 전도체와 접속된다.
본 개시내용의 예에 의해 제공되는 전하 방출 회로에 따르면, 제2 전도체는 적어도 하나의 데이터 라인을 포함하고, 제어기는 제2 제어 라인을 포함하고, 전하 방출 서브-회로는 제2 전하 방출 유닛을 포함하고; 그리고 제2 전하 방출 유닛은 적어도 하나의 데이터 라인, 제2 제어 라인 및 제1 전도체와 각자 접속되고, 제2 전하 방출 유닛은 제2 제어 라인 상의 제어 신호에 따라 제1 전도체 및 적어도 하나의 데이터 라인을 도통시키도록 구성된다.
본 개시내용의 예에 의해 제공되는 전하 방출 회로에 따르면, 제2 전도체는 복수의 데이터 라인을 포함하고, 제2 전하 방출 유닛은 복수의 제2 트랜지스터를 포함하고, 제2 제어 라인은 데이터 라인에 대해 직교하고, 복수의 제2 트랜지스터는 복수의 데이터 라인과 일-대-일 대응하고; 그리고 복수의 제2 트랜지스터 각각의 게이트 전극은 제2 제어 라인과 접속되고, 복수의 제2 트랜지스터 각각의 제1 전극은 복수의 데이터 라인 중의 하나의 데이터 라인과 접속되고, 복수의 제2 트랜지스터 각각의 제2 전극은 제1 전도체와 접속된다.
본 개시내용의 예에 의해 제공되는 전하 방출 회로에 따르면, 제2 전도체는 적어도 하나의 픽셀 전극을 더 포함하고, 제어기는 제3 제어 라인을 더 포함하고, 전하 방출 서브-회로는 제3 전하 방출 유닛을 더 포함하고, 제3 전하 방출 유닛은 어레이 기판 내의 게이트 라인 및 제3 제어 라인과 각자 접속되고, 제3 전하 방출 유닛은 각각의 픽셀 전극 및 픽셀 전극과 접속되는 데이터 라인을 도통시키기 위해 제3 제어 라인 상의 제어 신호를 게이트 라인 내에 기입하도록 구성된다.
본 개시내용의 예에 의해 제공되는 전하 방출 회로에 따르면, 제3 전하 방출 유닛은 복수의 제3 트랜지스터를 포함하고, 복수의 제3 트랜지스터는 어레이 기판 내의 복수의 게이트 라인과 일-대-일 대응하고, 제2 전도체는 각각의 게이트 라인과 접속되는 복수의 픽셀 전극을 포함하고, 제3 제어 라인은 게이트 라인에 대해 직교하고, 복수의 제3 트랜지스터 각각의 게이트 전극 및 제1 전극 모두는 제3 제어 라인과 접속되고, 복수의 제3 트랜지스터 각각의 제2 전극은 복수의 게이트 라인 중의 하나의 게이트 라인과 접속된다.
본 개시내용의 예에 의해 제공되는 전하 방출 회로에 따르면, 제1 전도체의 부피는 제2 전도체의 부피보다 더 크다.
본 개시내용의 예에 의해 제공되는 전하 방출 회로에 따르면, 제1 전도체는 공통 전극 라인 또는 저장 전극 라인이다.
본 개시내용의 적어도 하나의 예는 전술된 전하 방출 회로들 중 임의의 것을 포함하는, 디스플레이 기판을 제공한다.
본 개시내용의 적어도 하나의 예는 디스플레이 패널을 포함하는 디스플레이 디바이스를 제공하고, 디스플레이 패널은 전술된 디스플레이 기판들 중 임의의 것을 포함한다.
본 개시내용의 적어도 하나의 예는 청구항 11에 따른 디스플레이 디바이스의 전하 방출 방법을 제공하며, 방법은: 디스플레이 패널이 블랙-스크린 상태일 때 제어 신호를 제어기에 인가하는 것, 제어기의 제어 하에 제1 전도체 및 제2 전도체를 도통시키는 것, 및 제2 전도체 상의 전하들이 제1 전도체로 이동하도록 해주는 것을 포함한다.
본 개시내용의 예에 의해 제공되는 방법에 따르면, 제1 전도체는 공통 전극 라인 또는 저장 전극 라인이고, 제2 전도체는 게이트 라인, 데이터 라인 또는 픽셀 전극 중 적어도 하나이다.
본 개시내용의 예에 의해 제공되는 전하 방출 회로에 따르면, 제1 전도체의 부피는 제2 전도체의 부피보다 더 크다.
개시내용의 예들의 기술적 해법을 명료하게 예시하기 위해, 예들의 도면들은 다음에서 간략하게 기술될 것이고; 기술되는 도면들이 단지 개시내용의 일부 예들에 관련된다는 것이 명백하다. 본 기술분야의 통상의 기술자는 또한 임의의 창조적 작업 없이 이들 도면들에 기초하여 다른 도면들을 획득할 수 있다.
도 1은 본 개시내용의 예에 의해 제공되는 전하 방출 회로를 예시하는 구조의 개략도이다.
도 2a는 어레이 기판의 구조를 예시하는 개략도이다.
도 2b는 또다른 어레이 기판의 구조를 예시하는 개략도이다.
도 3은 본 개시내용의 예에 의해 제공되는 또다른 전하 방출 회로의 구조를 예시하는 개략도이다.
도 4는 본 개시내용의 예에 의해 제공되는 또다른 전하 방출 회로의 구조를 예시하는 개략도이다.
도 5는 본 개시내용의 예에 의해 제공되는 또다른 전하 방출 회로의 구조를 예시하는 개략도이다.
도 6은 본 개시내용의 또다른 예에 의해 제공되는 전하 방출 회로의 구조를 예시하는 개략도이다.
도 7은 본 개시내용의 또다른 예에 의해 제공되는 또다른 전하 방출 회로의 구조를 예시하는 개략도이다.
개시내용의 예들의 목적들, 기술적 상세항목들 및 장점들을 명료하게 하기 위해, 예들의 기술적 해법들은 개시내용의 예들과 관련된 도면들에 관해 명료하고 완전하게 이해가능한 방식으로 기술될 것이다. 명백하게, 기술된 예들은 개시내용의 예들의 전부가 아닌 단지 일부이다. 본원에서 기술된 예들에 기초하면, 본 기술분야의 통상의 기술자는, 임의의 발명 작업 없이, 개시내용의 범위 내에 있어야 하는 다른 예(들)를 획득할 수 있다.
다른 방식으로 정의되지 않는 한, 본원에서 사용되는 모든 기술적 및 과학적 용어들은 본 개시내용이 속하는 기술분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 본 개시내용에서 사용되는 용어들 "제1", "제2" 등은 임의의 시퀀스, 양 또는 중요도를 나타내도록 의도되는 것이 아니라 다양한 컴포넌트들을 구별하도록 의도된다. 또한, 부정관사("a", "an") 등과 같은 용어들은 양을 제한하도록 의도되는 것이 아니라 적어도 하나의 존재를 나타내도록 의도된다. 용어들 "포함하다(comprise, include)", "포함하는(comprising, including)" 등은 이들 용어들 앞에 언급되는 엘리먼트들 또는 오브젝트들이 이들 용어들 뒤에 열거되는 엘리먼트들 또는 오브젝트들 및 그 등가물들을 포함함을 특정하도록 의도되지만, 다른 엘리먼트들 또는 오브젝트들을 불가능하게 하지는 않는다. 구문들 "접속시키다", "접속되는" 등은 물리적 접속 또는 기계적 접속을 정의하는 것으로 의도되는 것이 아니라, 직접적으로 또는 간접적으로, 전기적 접속을 포함할 수 있다. "~ 상에", "~ 아래에", "우측", "좌측" 등은 상대적인 위치 관계를 나타내기 위해서만 사용되고, 기술된 오브젝트의 위치가 변경될 때, 상대적인 위치 관계가 그에 따라 변경될 수 있다.
디스플레이 패널이 이미지를 디스플레이하도록 제어되도록 요구되지 않을 때, 이전 순간에 전압이 인가될 때 일부 전하들이 어레이 기판의 활성 영역 내의 부분적 전도체(예를 들어, 게이트 라인들 및 데이터 라인들) 상에 남아 있을 것임에 따라, 부분적 액정들이 여전히 회전될 것이고, 따라서 블랙-스크린 상태인 디스플레이 패널이 명점(bright spot)들을 디스플레이할 것이다.
본 개시내용의 모든 예들에서 채택되는 트랜지스터들은 모두 TFT들, 전계 효과 트랜지스터(FET)들 또는 동일한 특성들을 가지는 다른 엘리먼트들일 수 있다. 회로 내의 기능의 견지에서, 본 개시내용의 예들에서 채택되는 트랜지스터들은 주로 스위칭 트랜지스터들이다. 본원에서 채택되는 스위칭 트랜지스터의 소스 전극 및 드레인 전극이 대칭임에 따라, 소스 전극 및 드레인 전극은 교환될 수 있다. 본 개시내용의 예들에서, 게이트 전극을 제외한 트랜지스터의 2개 전극을 구별하기 위해, 소스 전극은 제1 전극이라 지칭되고, 드레인 전극은 제2 전극이라 지칭된다. 도면 내의 형태에 따르면, 게이트 전극은 트랜지스터의 중간에 배치되고, 소스 전극은 신호 입력 단부에 배치되고, 드레인 전극은 신호 출력 단부에 배치된다. 추가로, 본 개시내용의 예들에서 채택되는 스위칭 트랜지스터는 P-타입 스위칭 트랜지스터 또는 N-타입 스위칭 트랜지스터 중 적어도 하나를 포함한다. P-타입 스위칭 트랜지스터는 게이트 전극이 로우 레벨에 있을 때 스위치 온되고 게이트 전극이 하이 레벨에 있을 때 스위치 오프된다. N-타입 스위칭 트랜지스터는 게이트 전극이 하이 레벨에 있을 때 스위치 온되고 게이트 전극이 로우 레벨에 있을 때 스위치 오프된다.
도 1은 본 개시내용의 예에 의해 제공되는 전하 방출 회로(0)의 구조를 예시하는 개략도이다. 도 1에 예시된 바와 같이, 전하 방출 회로(0)는: 제어기(01), 전하 방출 서브-회로(02) 및 제1 전도체(03)를 포함할 수 있다. 전하 방출 서브-회로(02)는 어레이 기판의 활성 영역 내에서 제어기(01), 제1 전도체(03) 및 제2 전도체(A)와 각자 접속된다. 제어기(01)는 제어 모듈일 수 있다. 전하 방출 서브-회로(02)는 전하 방출 모듈일 수 있다.
전하 방출 서브-회로(02)는 제어기(01)의 제어 하에 제1 전도체(03) 및 제2 전도체(A)를 도통시켜 제2 전도체(A) 상의 전하들이 제1 전도체(03)로 이동하게 해주도록 구성된다. 예를 들어, 제1 전도체(03)는 접지될 수 있다.
예를 들어, 본 개시내용의 예에 의해 제공되는 전하 방출 회로에서, 전하 방출 서브-회로(02)는 제어기(01) 및 제1 전도체(03)와 각자 접속되고, 전하 방출 서브-회로(02)는 제어기(01)의 기능 하에 어레이 기판의 활성 영역 내에서 제1 전도체(03) 및 제2 전도체(A)를 도통시키도록 구성되고, 따라서 제2 전도체(A) 상의 전하는 제1 전도체(03)로 이동될 수 있고, 이에 의해 디스플레이 패널이 블랙-스크린 상태일 때 액정들의 회전 확률을 감소시키고, 블랙-스크린 상태에서 디스플레이 패널 상의 명점들의 수를 감소시키기 위해, 어레이 기판의 활성 영역 내에서 제2 전도체(A) 상의 전하들의 양을 감소시킨다.
도 2a는 어레이 기판(1)의 구조를 예시하는 개략도이다. 도 2a에 예시된 바와 같이, 어레이 기판(1)은 베이스 기판(100)을 포함할 수 있고, 복수의 게이트 라인(A1) 및 복수의 데이터 라인(A2)은 베이스 기판(100)의 활성 영역(Y) 내에 형성되고, 서로 절연되고 서로 교차되어 복수의 픽셀 영역을 형성한다. 트랜지스터(A4) 및 픽셀 전극(A3)은 복수의 픽셀 영역의 각각 내에 형성되고, 트랜지스터(A4)의 게이트 전극은 픽셀 영역이 형성되는 게이트 라인(A1)과 접속되고, 트랜지스터(A4)의 소스 전극은 픽셀 영역이 형성되는 데이터 라인(A2)과 접속되고, 트랜지스터(A4)의 드레인 전극은 픽셀 영역 내의 픽셀 전극(A3)과 접속된다. 예를 들어, 제1 공통 전극 라인(031) 및 제2 공통 전극 라인(032)은 베이스 기판(100)의 비-활성 영역(소위 에지 영역) 내에 형성된다. 예를 들어, 제1 공통 전극 라인(031)은 게이트 라인(A1)에 대해 직교하고, 제2 공통 전극 라인(032)은 데이터 라인(A2)에 대해 직교한다. 예를 들어, 제1 공통 전극 라인(031)은 게이트 라인(A1)으로부터 절연되고, 제2 공통 전극 라인(032)은 데이터 라인(A2)으로부터 절연된다. 예를 들어, 데이터 라인은 픽셀 내에 데이터 신호를 입력하도록 구성되고, 데이터 신호는, 예를 들어, 그레이스케일 전압을 포함한다. 예를 들어, 게이트 라인은 트랜지스터 내에 게이트 신호를 입력하도록 구성되고, 게이트 신호는, 예를 들어, 게이트 전압을 포함한다.
도 2b에 예시된 바와 같이, 복수의 저장 전극 라인(A0)은 베이스 기판(100)의 활성 영역(Y) 내에 추가로 형성될 수 있고, 복수의 저장 전극 라인(A0) 각각은 픽셀 영역들의 행을 통해 지나갈 수 있고, 게이트 라인(A1)과 평행하다.
예를 들어, 도 2a 및 2b에 예시된 바와 같이, 트랜지스터들(A4)은 어레이 내에 배열되고, 복수의 게이트 라인 각각은 트랜지스터들(A4)의 행과 접속되고, 복수의 데이터 라인 각각은 트랜지스터들(A4)의 열과 접속되고, 각각의 픽셀 전극은 트랜지스터(A4)와 접속된다. 각각의 게이트 라인에 대응하는 픽셀 전극은 트랜지스터(A4)를 통해 게이트 라인과 접속되는 픽셀 전극이다. 각각의 픽셀 전극에 대응하는 데이터 라인은 트랜지스터(A4)를 통해 픽셀 전극과 접속되는 데이터 라인이다.
예를 들어, 제1 전도체(03)의 부피는 제2 전도체(A)의 부피보다 더 클 수 있다. 이때, 제1 전도체(03)의 부피가 큼에 따라, 제1 전도체(03)에 의해 반송될 수 있는 전하들의 양 역시 크고, 따라서 제1 전도체(03)는 제2 전도체(A)에 대해 더 많은 전하들을 반송할 수 있다. 예를 들어, 제1 전도체(03)의 라인 폭은 제2 전도체(A)의 라인 폭보다 더 클 수 있고, 따라서, 제1 전도체(03)에 의해 반송될 수 있는 전하들의 양은 크다. 예시적으로, 어레이 기판은 베이스 기판을 포함할 수 있고, 다수의 와이어는 베이스 기판 상에 형성될 수 있고, 공통 전극 라인 및 저장 전극 라인은 넓고, 다른 와이어들(예를 들어, 게이트 라인 및 데이터 라인)은 좁고, 제1 전도체(03)는 어레이 기판 상의 공통 전극 라인 또는 저장 전극 라인일 수 있고, 제2 전도체(A)는 어레이 기판의 활성 영역 내의 임의의 전도체일 수 있고, 예를 들어, 제2 전도체(A)는 게이트 라인, 데이터 라인 또는 픽셀 전극일 수 있다.
예로서 제1 전도체가 어레이 기판 상의 공통 전극 라인이고 제2 전도체가 예로서 각자 어레이 기판 상의 게이트 라인, 데이터 라인 또는 픽셀 전극인 경우를 취함으로써 본 개시내용의 예들에 의해 제공되는 전하 방출 회로에 대한 기재가 하기에 주어질 것이다.
제1 양태에서, 제2 전도체는 적어도 하나의 게이트 라인을 포함할 수 있고, 제어기는 제1 제어 라인을 포함할 수 있고, 전하 방출 서브-회로는 제1 전하 방출 유닛을 포함할 수 있고, 제1 전하 방출 유닛은 각자 적어도 하나의 게이트 라인, 제1 제어 라인 및 제1 전도체와 접속되고, 제1 전하 방출 유닛은 제1 제어 라인 상의 제어 신호에 따라 제1 전도체 및 적어도 하나의 게이트 라인을 도통시키도록 구성된다.
도 3은 본 개시내용의 예에 의해 제공되는 전하 방출 회로(0)의 구조를 예시하는 개략도이다. 도 3에 예시된 바와 같이, 제2 전도체는 복수의 게이트 라인(A1)을 포함할 수 있고, 제1 전하 방출 유닛(021)은 복수의 제1 트랜지스터(0211)를 포함할 수 있고, 복수의 제1 트랜지스터(0211)는 복수의 게이트 라인(A1)과 일-대-일 대응한다. 복수의 제1 트랜지스터(0211) 각각의 게이트 전극(G)은 제1 제어 라인(011)과 접속되고, 복수의 제1 트랜지스터(0211) 각각의 제1 전극(J1)은 제1 트랜지스터에 대응하는 게이트 라인(A1)과 접속되고, 복수의 제1 트랜지스터(0211) 각각의 제2 전극(J2)은 게이트 라인(A1)에 대해 직교하는 제1 공통 전극 라인(031)과 접속되고, 제1 제어 라인(011)은 게이트 라인(A1)에 대해 직교한다. 예를 들어, 제1 제어 라인(011)은 게이트 라인(A1)으로부터 절연된다.
디스플레이 패널이 블랙-스크린 상태에 있도록 제어되도록 요구될 때, 제어 신호는 제1 제어 라인(011) 내에 입력될 수 있고, 따라서 복수의 제1 트랜지스터(0211) 내의 복수의 제1 트랜지스터(0211) 각각은 온 상태에 있을 수 있고(소위 복수의 제1 트랜지스터(0211) 각각의 제1 전극(J1) 및 제2 전극(J2)이 온 상태에 있다), 이후 복수의 제1 트랜지스터(0211) 각각은 제1 트랜지스터에 의해 접속되는 게이트 라인(A1) 및 제1 공통 전극 라인(031)을 도통시킨다. 이때, 게이트 라인(A1) 상에 잔여 전하들이 존재하는 경우, 잔여 전하들은 제1 공통 전극 라인(031) 쪽으로 흐를 수 있고, 따라서 게이트 라인(A1) 상의 전하들의 양이 감소될 수 있다. 이때, 제2 전도체 상의 전하들을 반송하기 위한 제1 전도체는 제1 공통 전극 라인(031)이다. 디스플레이 패널이 블랙-스크린 상태인 이후, 게이트 라인 상의 전하들의 양은 작고, 이에 의해, 디스플레이 패널 상에 명점들이 디스플레이되는 것을 회피하고 블랙-스크린 상태에서 디스플레이 패널에 의해 명점들이 디스플레이되는 문제점을 해결하기 위해, 전압의 작용 하에 액정들이 회전되는 것을 방지한다.
제2 양태에서, 제2 전도체는 적어도 하나의 데이터 라인을 포함할 수 있고, 제어기는 제2 제어 라인을 포함할 수 있고, 전하 방출 서브-회로는 제2 전하 방출 유닛을 포함할 수 있고, 제2 전하 방출 유닛은 적어도 하나의 데이터 라인, 제2 제어 라인 및 제1 전도체와 각자 접속될 수 있고, 제2 전하 방출 유닛은 제2 제어 라인 상의 제어 신호에 따라 제1 전도체 및 적어도 하나의 데이터 라인을 도통시키도록 구성된다.
도 4는 본 개시내용의 예에 의해 제공되는 또다른 전하 방출 회로(0)의 구조를 예시하는 개략도이다. 도 4에 예시된 바와 같이, 제2 전도체 내의 적어도 하나의 데이터 라인은 복수의 데이터 라인(A2)을 포함할 수 있고, 제2 전하 방출 유닛(022)은 복수의 제2 트랜지스터(0221)를 포함할 수 있고, 복수의 제2 트랜지스터(0221)는 복수의 데이터 라인(A2)과 일-대-일 대응할 수 있다. 복수의 제2 트랜지스터(0221) 각각의 게이트 전극(G)은 제2 제어 라인(012)과 접속되고, 복수의 제2 트랜지스터(0221) 각각의 제1 전극(J1)은 제2 트랜지스터에 대응하는 데이터 라인(A2)과 접속되고, 복수의 제2 트랜지스터(0221) 각각의 제2 전극(J2)은 데이터 라인(A2)에 대해 직교하는 제2 공통 전극 라인(032)과 접속된다. 예를 들어, 제2 제어 라인(012)은 데이터 라인(A2)에 대해 직교할 수 있다.
디스플레이 패널이 블랙-스크린 상태에 있도록 제어되도록 요구될 때, 제어 신호는 제2 제어 라인(012) 내에 입력될 수 있고, 따라서 복수의 제2 트랜지스터(0221) 각각은 제2 트랜지스터에 의해 접속되는 데이터 라인(A2) 및 제2 공통 전극 라인(032)을 도통시키기 위해 온 상태에 있을 수 있다. 이때, 데이터 라인(A2) 상에 잔여 전하들이 존재하는 경우, 잔여 전하들은 제2 공통 전극 라인(032) 쪽으로 흐를 수 있고, 따라서 데이터 라인(A2) 상의 전하들의 양은 감소할 수 있다. 이때, 제2 전도체 상의 전하들을 반송하기 위한 제1 전도체는 제2 공통 전극 라인(032)이다. 디스플레이 패널이 블랙-스크린 상태인 이후, 데이터 라인 상의 전하들의 양은 작고, 이에 의해 디스플레이 패널 상에 명점들이 디스플레이되는 것을 회피하기 위해 전압의 작용 하에 액정들이 회전되는 것을 방지한다.
제3 양태에서, 제2 양태에 기반하여, 제2 전도체는 적어도 하나의 픽셀 전극을 더 포함할 수 있고, 제어기는 제3 제어 라인을 더 포함할 수 있고, 전하 방출 서브-회로는 제3 전하 방출 유닛을 더 포함할 수 있고, 제3 전하 방출 유닛은 어레이 기판 내에서 게이트 라인 및 제3 제어 라인과 각자 접속될 수 있고, 제3 전하 방출 유닛은 픽셀 전극 및 픽셀 전극에 대응하는 데이터 라인을 도통시키기 위해 제3 제어 라인 상의 제어 신호를 게이트 라인 내에 기입하도록 구성된다.
도 5는 본 개시내용의 예에 의해 제공되는 또다른 전하 방출 회로(0)의 구조를 예시하는 개략도이다. 도 5에 예시된 바와 같이, 도 4에 기반하여, 전하 방출 서브-회로는 제3 전하 방출 유닛(023)을 더 포함할 수 있고, 제3 전하 방출 유닛(023)은 어레이 기판 내에서 복수의 게이트 라인(A1)과 일-대-일 대응하는 복수의 제3 트랜지스터(0231)를 포함할 수 있고, 제2 전도체 내의 적어도 하나의 픽셀 전극은 각각의 게이트 라인(A1)에 대응하는 복수의 픽셀 전극(A3)을 포함할 수 있고, 복수의 제3 트랜지스터(0231) 각각의 게이트 전극(G) 및 제1 전극(J1) 모두는 제3 제어 라인(013)과 접속되고, 복수의 제3 트랜지스터(0231) 각각의 제2 전극(J2)은 제3 트랜지스터(0231)에 대응하는 게이트 라인(A1)과 접속되고, 제3 제어 라인(013)은 게이트 라인(A1)에 대해 직교할 수 있다.
디스플레이 패널이 블랙-스크린 상태에 있도록 제어되도록 요구될 때, 제어 신호는 또한 제3 제어 라인(013) 내에 입력될 수 있고, 따라서 복수의 제3 트랜지스터(0231) 각각은 온 상태에 있을 수 있다. 따라서, 제3 제어 라인(013) 상의 제어 신호는 제3 트랜지스터(0231)의 제1 전극 및 제2 전극을 따르는 제3 트랜지스터(0231)에 대응하는 게이트 라인(A1) 내에 입력될 수 있고, 게이트 라인(A1)과 접속되는 픽셀 영역들 내의 트랜지스터들은 스위치 온되고, 따라서 게이트 라인(A1)에 대응하는 픽셀 전극(A3) 및 픽셀 전극(A3)에 대응하는 데이터 라인(A2)은 서로 도통될 수 있다. 예를 들어, 제어 신호는 또한 제2 제어 라인(012) 내에 입력될 수 있고, 따라서 복수의 제2 트랜지스터(0221) 각각은 제2 트랜지스터에 의해 접속되는 데이터 라인(A2) 및 제2 공통 전극 라인(032)을 도통시키기 위해 온 상태에 있을 수 있다. 이때, 픽셀 전극(A3) 상에 잔여 전하들이 존재하는 경우, 잔여 전하들은 데이터 라인(A2) 쪽으로 흐르고 이후 제2 공통 전극 라인(032) 쪽으로 흐를 수 있고, 따라서 데이터 라인(A2) 및 픽셀 전극(A3) 상의 전하들의 양은 감소할 수 있다. 이때, 제2 전도체 상의 전하들을 반송하기 위한 제1 전도체는 제2 공통 전극 라인(032)이다. 디스플레이 패널이 블랙-스크린 상태인 이후, 데이터 라인 및 픽셀 전극 상의 전하들의 양은 작고, 이에 의해 디스플레이 패널 상에 명점들이 디스플레이되는 것을 회피하기 위해 전압의 작용 하에 액정들이 회전되는 것을 방지한다.
제4 양태에서, 도 6은 본 개시내용의 또다른 예에 의해 제공되는 전하 방출 회로(0)의 구조를 예시하는 개략도이다. 도 6에 예시된 바와 같이, 제2 전도체는 어레이 기판 상에 복수의 게이트 라인(A1) 및 복수의 데이터 라인(A2)을 포함하고, 전하 방출 회로(0)는 복수의 제1 트랜지스터(0211), 복수의 제2 트랜지스터(0221), 제1 제어 라인(011), 제2 제어 라인(012), 제1 공통 전극 라인(031) 및 제2 공통 전극 라인(032)을 포함할 수 있다.
예를 들어, 제1 공통 전극 라인(031)은 게이트 라인(A1)에 대해 직교하고 데이터 라인(A2)과 평행하고, 제1 제어 라인(011)은 제1 공통 전극 라인(031)과 평행하고, 제2 공통 전극 라인(032)은 데이터 라인(A2)에 대해 직교하고 게이트 라인(A1)과 평행하고, 제2 제어 라인(012)은 제2 공통 전극 라인(032)과 평행하고, 복수의 제1 트랜지스터(0211)는 복수의 게이트 라인(A1)과 일-대-일 대응하고, 복수의 제2 트랜지스터(0221)는 복수의 데이터 라인(A2)과 일-대-일 대응한다. 복수의 제1 트랜지스터(0211) 각각의 게이트 전극은 제1 제어 라인(011)과 접속되고, 복수의 제1 트랜지스터(0211) 각각의 제1 전극은 제1 트랜지스터에 대응하는 게이트 라인(A1)과 접속되고, 복수의 제1 트랜지스터(0211) 각각의 제2 전극은 제1 공통 전극 라인(031)과 접속된다. 복수의 제2 트랜지스터(0221) 각각의 게이트 전극은 제2 제어 라인(012)과 접속되고, 복수의 제2 트랜지스터(0221) 각각의 제1 전극은 제2 트랜지스터에 대응하는 데이터 라인(A2)과 접속되고, 복수의 제2 트랜지스터(0221) 각각의 제2 전극은 제2 공통 전극 라인(032)과 접속된다.
디스플레이 패널이 블랙-스크린 상태에 있도록 제어되도록 요구될 때, 제어 신호는 제1 제어 라인(011) 내에 입력될 수 있고, 따라서 복수의 제1 트랜지스터(0211) 각각은 제1 트랜지스터에 의해 접속되는 게이트 라인(A1) 및 제1 공통 전극 라인(031)을 도통시키기 위해 온 상태에 있을 수 있다. 이때, 게이트 라인(A1) 상에 잔여 전하들이 존재하는 경우, 잔여 전하들은 제1 공통 전극 라인(031) 쪽으로 흐를 수 있고, 따라서 게이트 라인(A1) 상의 전하들의 양이 감소할 수 있다. 제어 신호는 또한 제2 제어 라인(012) 내에 입력될 수 있고, 따라서 복수의 제2 트랜지스터(0221) 각각은 제2 트랜지스터에 의해 접속되는 데이터 라인(A2) 및 제2 공통 전극 라인(032)을 도통시키기 위해 온 상태에 있을 수 있다. 이때, 데이터 라인(A2) 상에 잔여 전하들이 존재하는 경우, 잔여 전하들은 제2 공통 전극 라인(032) 쪽으로 흐를 수 있고, 따라서 데이터 라인(A2) 상의 전하들의 양이 감소할 수 있다. 이때, 제2 전도체 상의 전하들을 반송하기 위한 제1 전도체는 제1 공통 전극 라인(031) 및 제2 공통 전극 라인(032)이다. 디스플레이 패널이 블랙-스크린 상태인 이후, 데이터 라인 상의 전하들의 양은 작다.
제5 양태에서, 도 7은 본 개시내용의 또다른 예에 의해 제공되는 또다른 전하 방출 회로(0)의 구조를 예시하는 개략도이다. 도 7에 예시된 바와 같이, 제2 전도체는 어레이 기판 상에 복수의 게이트 라인(A1), 복수의 데이터 라인(A2) 및 복수의 픽셀 전극(A3)을 포함하고, 전하 방출 회로(0)는 복수의 제1 트랜지스터(0211), 복수의 제2 트랜지스터(0221), 복수의 제3 트랜지스터(0231), 제1 제어 라인(011), 제2 제어 라인(012), 제3 제어 라인(013), 제1 공통 전극 라인(031) 및 제2 공통 전극 라인(032)을 포함할 수 있다.
예를 들어, 제1 공통 전극 라인(031)은 게이트 라인(A1)에 대해 직교하고 데이터 라인(A2)과는 평행하고, 제1 제어 라인(011) 및 제3 제어 라인(013) 모두는 제1 공통 전극 라인(031)과는 평행하고 제1 공통 전극 라인(031) 근처에 배치된다. 예를 들어, 제1 제어 라인(011)은 활성 영역에 가까운 제1 공통 전극 라인(031)의 측면 상에 배치되고, 제3 제어 라인(013)은 활성 영역으로부터 멀리 떨어진 제1 공통 전극 라인(031)의 측면 상에 배치된다. 제2 공통 전극 라인(032)은 데이터 라인(A2)에 대해 직교하고 게이트 라인(A1)과는 평행하다. 제2 제어 라인(012)은 제2 공통 전극 라인(032)과는 평행하고 제2 공통 전극 라인(032) 근처에 배치되는데, 예를 들어, 활성 영역에 가까운 제2 공통 전극 라인(032)의 측면에 배치된다.
복수의 제1 트랜지스터(0211)는 복수의 게이트 라인(A1)과 일-대-일 대응하고, 복수의 제2 트랜지스터(0221)는 복수의 데이터 라인(A2)과 일-대-일 대응 하고, 복수의 제3 트랜지스터(0231)는 복수의 게이트 라인(A1)과 일-대-일 대응한다. 복수의 제1 트랜지스터(0211) 각각의 게이트 전극은 제1 제어 라인(011)과 접속되고, 복수의 제1 트랜지스터(0211) 각각의 제1 전극은 제1 트랜지스터에 대응하는 게이트 라인(A1)과 접속되고, 복수의 제1 트랜지스터(0211) 각각의 제2 전극은 제1 공통 전극 라인(031)과 접속된다. 복수의 제2 트랜지스터(0221) 각각의 게이트 전극은 제2 제어 라인(012)과 접속되고, 복수의 제2 트랜지스터(0221) 각각의 제1 전극은 제2 트랜지스터에 대응하는 데이터 라인(A2)과 접속되고, 복수의 제2 트랜지스터(0221) 각각의 제2 전극은 제2 공통 전극 라인(032)과 접속된다. 복수의 제3 트랜지스터(0231) 각각의 게이트 전극 및 제1 전극 모두는 제3 제어 라인(013)과 접속되고, 복수의 제3 트랜지스터(0231) 각각의 제2 전극은 제3 트랜지스터에 대응하는 게이트 라인(A1)과 접속된다.
디스플레이 패널이 블랙-스크린 상태에 있도록 제어되도록 요구될 때, 제어 신호는 제1 제어 라인(011) 내에 입력될 수 있고, 따라서 복수의 제1 트랜지스터(0211) 각각은 제1 트랜지스터에 의해 접속되는 게이트 라인(A1) 및 제1 공통 전극 라인(031)을 도통시키기 위해 온 상태에 있을 수 있다. 이때, 게이트 라인(A1) 상에 잔여 전하들이 존재하는 경우, 잔여 전하들은 제1 공통 전극 라인(031) 쪽으로 흐를 수 있고, 따라서 게이트 라인(A1) 상의 전하들의 양은 감소할 수 있다.
예를 들어, 제어 신호는 또한 제2 제어 라인(012) 내에 입력될 수 있고, 따라서 복수의 제2 트랜지스터(0221) 각각은 제2 트랜지스터에 의해 접속되는 데이터 라인(A2) 및 제2 공통 전극 라인(032)을 도통시키기 위해 온 상태에 있을 수 있다. 이때, 데이터 라인(A2) 상에 잔여 전하들이 존재하는 경우, 잔여 전하들은 제2 공통 전극 라인(032) 쪽으로 흐를 수 있고, 따라서 데이터 라인(A2) 상의 전하들의 양은 감소할 수 있다. 디스플레이 패널이 블랙-스크린 상태인 이후, 데이터 라인 상의 전하들의 양은 작다.
또한, 제어 신호는 또한 제3 제어 라인(013) 내에 입력될 수 있고, 따라서 복수의 제3 트랜지스터(0231) 각각은 온 상태에 있을 수 있다. 따라서, 제3 제어 라인(013) 상의 제어 신호는 제3 트랜지스터(0231)의 제1 전극 및 제2 전극을 따르는 제3 트랜지스터(0231)에 대응하는 게이트 라인(A1) 내에 입력될 수 있고, 게이트 라인(A1)에 대응하는 픽셀 전극(A3) 및 픽셀 전극(A3)에 대응하는 데이터 라인(A2)은 서로 도통될 수 있다. 이때, 픽셀 전극(A3) 상의 잔여 전하들이 존재하는 경우, 잔여 전하들은 데이터 라인(A2) 쪽으로 흐르고 이후 제2 공통 전극 라인(032) 쪽으로 흐를 수 있고, 따라서 데이터 라인(A2) 및 픽셀 전극(A3) 상의 전하들의 양은 감소할 수 있다.
이때, 제2 전도체 상의 전하들을 반송하기 위한 제1 전도체는 제1 공통 전극 라인(031) 및 제2 공통 전극 라인(032)이다. 디스플레이 패널이 블랙-스크린 상태인 이후, 어레이 기판의 활성 영역 내에서 전도체(예를 들어, 게이트 라인, 데이터 라인 및 픽셀 전극) 상의 전하들의 양은 작고, 이에 의해 디스플레이 패널 상에 명점들이 디스플레이되는 것을 회피하기 위해 전압의 작용 하에 액정들이 회전되는 것을 방지한다.
예를 들어, 본 개시내용의 에에서, 동일한 확장 방향을 가지는 컴포넌트들은 동일한 층 내에 형성될 수 있다. 예를 들어, 데이터 라인(A2), 제1 공통 전극 라인(031), 제1 제어 라인(011) 및 제3 제어 라인(013) 중 적어도 2개가 동일한 층 내에 형성될 수 있는데, 예를 들어, 제1 층 내에 위치된다. 게이트 라인(A1), 제2 제어 라인(012) 및 제2 공통 전극 라인(032) 중 적어도 2개는 동일한 층 내에 형성될 수 있는데, 예를 들어, 제2 층 내에 위치된다. 예를 들어, 절연층이 제1 층과 제2 층 사이에 배치될 수 있고, 따라서, 2개 라인은 교차 시 전기적으로 접속되지 않는다.
예를 들어, 본 개시내용의 예들에서, 2개 컴포넌트는 트랜지스터를 통해 서로 접속될 수 있다. 예를 들어, 도면들에서의 검은 점들은 전기적 접속을 지칭할 수 있다. 예를 들어, 첨부 도면들에서, 2개의 교차된 라인들은 교점에서 서로 절연된다.
요약하면, 본 개시내용의 예에 의해 제공되는 전하 방출 회로에서, 전하 방출 서브-회로는 제어기 및 제1 전도체와 각자 접속되고, 전하 방출 서브-회로는 제어기의 작용 하에 어레이 기판의 활성 영역 내에서 제1 전도체 및 제2 전도체를 도통시키도록 구성되고, 따라서 제2 전도체 상의 전하들은 제1 전도체로 이동될 수 있고, 이에 의해 디스플레이 패널이 블랙-스크린 상태일 때 액정들의 회전 확률을 감소시키고, 블랙-스크린 상태인 디스플레이 패널 상의 명점들의 수를 감소시키기 위해, 어레이 기판의 활성 영역 내에서 제2 전도체 상의 전하들의 양을 감소시킨다.
본 개시내용의 예는 도 1, 도 3, 도 4, 도 5, 도 6 또는 도 7에 예시된 바와 같은 임의의 전하 방출 회로를 포함할 수 있는 디스플레이 기판을 추가로 제공한다.
또한, 본 개시내용의 예는 도 1, 도 3, 도 4, 도 5, 도 6 또는 도 7에 예시된 바와 같은 임의의 전하 방출 회로가 제공되는 디스플레이 기판을 포함할 수 있는 디스플레이 패널을 추가로 제공한다. 예를 들어, 디스플레이 기판은 어레이 기판일 수 있다. 예를 들어, 디스플레이 패널은 어레이 기판에 대해 대향적으로 배열되는 대향 기판을 더 포함할 수 있다. 예를 들어, 대향 기판은 CF 기판일 수 있지만, 이에 제한되지 않는다. 실제 응용예에서, 디스플레이 기판은 또한 대향 기판일 수 있다. 여기서 본 개시내용의 예들에 어떠한 제한도 주어지지 않을 것이다.
또한, 본 개시내용의 예는 디스플레이 패널을 포함할 수 있는 디스플레이 디바이스를 추가로 제공한다. 디스플레이 패널 내의 디스플레이 기판은 도 1, 도 3, 도 4, 도 5, 도 6 또는 도 7에 예시된 바와 같은 임의의 전하 방출 회로를 포함할 수 있다. 디스플레이 디바이스는 LCD 패널, 전자 종이, 유기 발광 다이오드(OLED) 패널, 능동-행렬 유기 발광 다이오드(AMOLED) 패널, 모바일 폰, 태블릿 PC, TV, 디스플레이, 노트북 컴퓨터, 디지털 사진 프레임 또는 내비게이터와 같은 디스플레이 기능을 가진 임의의 제품 또는 컴포넌트일 수 있다.
적어도 본 개시내용의 예는 임의의 앞의 전하 방출 회로의 이용에 의해 전하들을 방출하는 것을 포함하는, 디스플레이 디바이스의 전하 방출 방법을 추가로 제공한다. 방법은: 디스플레이 패널이 블랙-스크린 상태일 때 제어기에 제어 신호를 인가하는 것, 제어기의 제어 하에 제1 전도체 및 제2 전도체를 도통시키는 것, 및 제2 전도체 상의 전하들이 제1 전도체로 이동하도록 해주는 것을 포함한다.
예를 들어, 디스플레이 패널이 블랙-스크린 상태일 때, 디스플레이 디바이스는 대기 상태에 있다.
본 개시내용의 단지 특정 구현예들이 전술되었지만, 본 개시내용의 보호 범위는 이에 제한되지 않는다. 본 개시내용의 기술적 범위 내에서 본 기술분야의 통상의 기술자에게 임의의 변경들 또는 치환들은 용이하게 발생할 것이며 본 개시내용의 보호 범위 내에 커버되어야 한다. 따라서, 본 개시내용의 보호 범위는 청구항들의 보호 범위에 기초해야 한다.

Claims (14)

  1. 전하 방출 회로로서,
    제어기, 전하 방출 서브-회로 및 제1 전도체
    를 포함하고,
    상기 전하 방출 서브-회로는 상기 제어기, 상기 제1 전도체 및 제2 전도체와 각자 접속되고, 상기 제2 전도체는 어레이 기판의 활성 영역 내에 위치되고, 상기 전하 방출 서브-회로는 상기 제2 전도체 상의 전하들이 상기 제1 전도체로 이동하도록 해주기 위해서 상기 제어기의 제어 하에 상기 제1 전도체 및 상기 제2 전도체를 도통시키도록 구성되고,
    상기 제2 전도체는 적어도 하나의 게이트 라인을 포함하고, 상기 제어기는 제1 제어 라인을 포함하고, 상기 전하 방출 서브-회로는 제1 전하 방출 유닛을 포함하고,
    상기 제2 전도체는 적어도 하나의 데이터 라인을 포함하고, 상기 제어기는 제2 제어 라인을 포함하고, 상기 전하 방출 서브-회로는 제2 전하 방출 유닛을 포함하고,
    상기 제2 전하 방출 유닛은 상기 적어도 하나의 데이터 라인, 상기 제2 제어 라인 및 상기 제1 전도체와 각자 접속되고, 상기 제2 전하 방출 유닛은 상기 제2 제어 라인 상의 제어 신호에 따라 상기 제1 전도체 및 상기 적어도 하나의 데이터 라인을 도통시키도록 구성되고,
    상기 제2 전도체는 적어도 하나의 픽셀 전극을 더 포함하고, 상기 제어기는 제3 제어 라인을 더 포함하고, 상기 전하 방출 서브-회로는 제3 전하 방출 유닛을 더 포함하고,
    상기 제3 전하 방출 유닛은 상기 어레이 기판 내에서 상기 게이트 라인 및 상기 제3 제어 라인과 각자 접속되고, 상기 제3 전하 방출 유닛은 각각의 픽셀 전극 및 상기 픽셀 전극과 접속되는 상기 데이터 라인을 도통시키기 위해서 상기 제3 제어 라인 상의 제어 신호를 상기 게이트 라인 내에 기입하도록 구성되고,
    상기 제2 제어 라인은 상기 제3 제어 라인으로부터 절연되는 전하 방출 회로.
  2. 제1항에 있어서,
    상기 제1 전하 방출 유닛은 상기 적어도 하나의 게이트 라인, 상기 제1 제어 라인 및 상기 제1 전도체와 각자 접속되고, 상기 제1 전하 방출 유닛은 상기 제1 제어 라인 상의 제어 신호에 따라 상기 제1 전도체 및 상기 적어도 하나의 게이트 라인을 도통시키도록 구성되는 전하 방출 회로.
  3. 제2항에 있어서,
    상기 제2 전도체는 복수의 게이트 라인을 포함하고, 상기 제1 전하 방출 유닛은 복수의 제1 트랜지스터를 포함하고, 상기 제1 제어 라인은 상기 게이트 라인에 대해 직교하고, 상기 복수의 제1 트랜지스터는 상기 복수의 게이트 라인과 일-대-일 대응하고;
    상기 복수의 제1 트랜지스터 각각의 게이트 전극은 상기 제1 제어 라인과 접속되고, 상기 복수의 제1 트랜지스터 각각의 제1 전극은 상기 복수의 게이트 라인 중의 하나의 게이트 라인과 접속되고, 상기 복수의 제1 트랜지스터 각각의 제2 전극은 상기 제1 전도체와 접속되는 전하 방출 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 전도체는 복수의 데이터 라인을 포함하고, 상기 제2 전하 방출 유닛은 복수의 제2 트랜지스터를 포함하고, 상기 제2 제어 라인은 상기 데이터 라인에 대해 직교하고, 상기 복수의 제2 트랜지스터는 상기 복수의 데이터 라인과 일-대-일 대응하고;
    상기 복수의 제2 트랜지스터 각각의 게이트 전극은 상기 제2 제어 라인과 접속되고, 상기 복수의 제2 트랜지스터 각각의 제1 전극은 상기 복수의 데이터 라인 중의 하나의 데이터 라인과 접속되고, 상기 복수의 제2 트랜지스터 각각의 제2 전극은 상기 제1 전도체와 접속되는 전하 방출 회로.
  5. 제3항에 있어서,
    상기 제3 전하 방출 유닛은 복수의 제3 트랜지스터를 포함하고, 상기 복수의 제3 트랜지스터는 상기 어레이 기판 내에서 상기 복수의 게이트 라인과 일-대-일 대응하고, 상기 제2 전도체는 각각의 게이트 라인과 접속되는 복수의 픽셀 전극을 포함하고, 상기 제3 제어 라인은 상기 게이트 라인에 대해 직교하고,
    상기 복수의 제3 트랜지스터 각각의 게이트 전극 및 제1 전극 모두는 상기 제3 제어 라인과 접속되고, 상기 복수의 제3 트랜지스터 각각의 제2 전극은 상기 복수의 게이트 라인 중의 하나의 게이트 라인과 접속되는 전하 방출 회로.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 전도체의 부피는 상기 제2 전도체의 부피보다 더 큰 전하 방출 회로.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 전도체는 공통 전극 라인 또는 저장 전극 라인인 전하 방출 회로.
  8. 디스플레이 기판으로서,
    제1항 내지 제3항 중 어느 한 항에 따른 전하 방출 회로
    를 포함하는 디스플레이 기판.
  9. 디스플레이 디바이스로서,
    디스플레이 패널
    을 포함하고, 상기 디스플레이 패널은 제8항에 따른 디스플레이 기판을 포함하는 디스플레이 디바이스.
  10. 제9항에 따른 디스플레이 디바이스의 전하 방출 방법으로서,
    상기 디스플레이 패널이 블랙-스크린 상태에 있을 때 상기 제어기에 제어 신호를 인가하는 단계,
    상기 제어기의 제어 하에 상기 제1 전도체 및 상기 제2 전도체를 도통시키는 단계, 및
    상기 제2 전도체 상의 전하들이 상기 제1 전도체로 이동하도록 해주는 단계
    를 포함하고,
    상기 제어기의 제어 하에 상기 제1 전도체 및 상기 제2 전도체를 도통시키는 단계는,
    상기 제2 제어 라인 내에 제어 신호를 입력하고, 상기 데이터 라인 상의 전하들이 상기 제1 전도체로 이동하도록 해주는 단계; 및
    상기 제3 제어 라인 내에 제어 신호를 입력하고, 상기 픽셀 전극 상의 전하들이 상기 제1 전도체로 이동하도록 해주는 단계
    를 포함하는 전하 방출 방법.
  11. 제10항에 있어서,
    상기 제1 전도체는 공통 전극 라인 또는 저장 전극 라인이고, 상기 제2 전도체는 게이트 라인, 데이터 라인 또는 픽셀 전극 중 적어도 하나인 전하 방출 방법.
  12. 제10항에 있어서,
    상기 제1 전도체의 부피는 상기 제2 전도체의 부피보다 더 큰 전하 방출 방법.
  13. 삭제
  14. 삭제
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