KR102057145B1 - 다결정 실리콘 박막 트랜지스터 및 그 제조 방법, 및 디스플레이 장치 - Google Patents

다결정 실리콘 박막 트랜지스터 및 그 제조 방법, 및 디스플레이 장치 Download PDF

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KR102057145B1
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Abstract

본 출원은 다결정 실리콘 박막 트랜지스터를 제조하는 방법을 제공하고, 이 방법은, 박막 트랜지스터의 다결정 실리콘 활성 층에 대응하는 패턴을 갖는 베이스 기판 상에 비정질 실리콘 층을 형성하는 단계; - 비정질 실리콘 층은 다결정 실리콘 활성 층 내의 소스 전극 및 드레인 전극 콘택 영역에 대응하는 제1 영역 및 다결정 실리콘 활성 층 내의 채널 영역에 대응하는 제2 영역을 가짐 -; 제2 영역에서 베이스 기판에 대한 반대측에 제1 도펀트 층을 형성하는 단계; 제1 영역에서 베이스 기판에 대한 반대측에 제2 도펀트 층을 형성하는 단계; 및 비정질 실리콘 층, 제1 도펀트 층, 및 제2 도펀트 층을 결정화하여 다결정 실리콘 활성 층을 형성하는 단계- 다결정 실리콘 활성 층은 비정질 실리콘 층을 결정화하는 단계 동안 제2 영역에서 제1 도펀트 층의 도펀트로 도핑되고, 제1 영역에서 제2 도펀트 층의 도펀트로 도핑됨 -를 포함한다.

Description

다결정 실리콘 박막 트랜지스터 및 그 제조 방법, 및 디스플레이 장치
본 발명은 다결정 실리콘 박막 트랜지스터, 그 제조 방법, 및 이를 구비한 디스플레이 장치에 관한 것이다.
폴리실리콘은 비정질 실리콘보다 높은 이동성 속도 및 안정성을 갖는다. 저온 다결정 실리콘(LTPS) 박막 트랜지스터들은 디스플레이 분야에서 광범위한 응용 분야를 발견했다. 종래의 LTPS 박막 트랜지스터들에서, 채널 영역은 제1 유형의 제1 도펀트로 도핑되고, 소스 전극 및 드레인 전극 콘택 영역은 제2 유형의 제2 도펀트로 도핑된다. 제1 도펀트 및 제2 도펀트는 p-형 도펀트 및 n-형 도펀트에서 선택된 상이한 유형의 도펀트이다.
일 양태에서, 본 발명은 다결정 실리콘 박막 트랜지스터를 제조하는 방법을 제공하고, 이 방법은, 박막 트랜지스터의 다결정 실리콘 활성 층에 대응하는 패턴을 갖는 베이스 기판 상에 비정질 실리콘 층을 형성하는 단계; - 비정질 실리콘 층은 다결정 실리콘 활성 층 내의 소스 전극 및 드레인 전극 콘택 영역에 대응하는 제1 영역 및 다결정 실리콘 활성 층 내의 채널 영역에 대응하는 제2 영역을 가짐 -; 제2 영역에서 베이스 기판에 대한 반대측에 제1 도펀트 층을 형성하는 단계; 제1 영역에서 베이스 기판에 대한 반대측에 제2 도펀트 층을 형성하는 단계; 및 비정질 실리콘 층, 제1 도펀트 층, 및 제2 도펀트 층을 결정화하여 다결정 실리콘 활성 층을 형성하는 단계- 다결정 실리콘 활성 층은 비정질 실리콘 층을 결정화하는 단계 동안 제2 영역에서 제1 도펀트 층의 도펀트로 도핑되고, 제1 영역에서 제2 도펀트 층의 도펀트로 도핑됨 -를 포함한다.
선택적으로, 결정화 단계는 엑시머 레이저 어닐링을 사용하여 수행된다.
선택적으로, 엑시머 레이저 어닐링은 약 90% 내지 약 98%의 중첩 비율로 수행된다.
선택적으로, 제1 도펀트 층은 제2 영역과 직접 접촉하도록 형성된다.
선택적으로, 제2 도펀트 층은 제1 영역과 직접 접촉하도록 형성된다.
선택적으로, 제1 도펀트 층은 제1 영역 및 제2 영역 양자 모두에서 베이스 기판에 대한 반대측에 형성되고; 제1 영역의 다결정 실리콘 활성 층은 제1 도펀트 층의 도펀트와 제2 도펀트 층의 도펀트 양자 모두로 도핑된다.
선택적으로, 비정질 실리콘 층 및 제1 도펀트 층은 단일 마스크 플레이트를 사용하여 형성된다.
선택적으로, 단일 마스크 플레이트를 사용하여 비정질 실리콘 층 및 제1 도펀트 층을 형성하는 단계는 베이스 기판 상에 비정질 실리콘 재료 층을 퇴적하는 단계; 비정질 실리콘 재료 층에서 베이스 기판에 대한 반대측에 제1 도펀트 재료 층을 형성하는 단계; 제1 도펀트 재료 층에서 비정질 실리콘 재료 층에 대한 반대측에 포토레지스트 층을 형성하는 단계; 포토레지스트 층을 하프 톤 마스크 플레이트 또는 그레이 톤 마스크 플레이트로 노광시키고, 노광된 포토레지스트 층을 현상하여 제1 영역에 대응하는 제1 섹션, 제2 영역에 대응하는 제2 섹션, 및 제1 섹션 및 제2 섹션 외측의 제3 섹션을 갖는 포토레지스트 패턴을 획득하는 단계- 제1 섹션은 부분적으로 노광되고, 제2 섹션은 실질적으로 노광되지 않고, 제3 섹션은 완전히 노광되고, 포토레지스트 재료는 제3 섹션에서 제거됨 -; 제3 섹션에서 비정질 실리콘 재료 층 및 제1 도펀트 층을 제거함으로써 박막 트랜지스터의 활성 층에 대응하는 패턴을 갖는 비정질 실리콘 층을 형성하는 단계; 및 제2 섹션의 포토레지스트 층을 유지하면서 제1 섹션의 포토레지스트 층을 제거함으로써, 제1 섹션의 비정질 실리콘 층을 노출시키는 단계를 포함한다.
선택적으로, 이 방법은 제1 섹션 내의 비정질 실리콘 층에서 베이스 기판에 대한 반대측에 그리고 제2 섹션의 포토레지스트 층에서 비정질 실리콘 층에 대한 반대측에 제2 도펀트 재료 층을 형성하는 단계; 및 제2 섹션의 포토레지스트 층을 제거함으로써 제2 섹션의 제1 도펀트 층을 노출시키는 단계를 더 포함한다.
선택적으로, 제2 섹션의 포토레지스트 층은 리프트-오프(lift-off) 용매를 사용하는 리프트-오프 방법에 의해 제거된다.
선택적으로, 이 방법은 비정질 실리콘 층, 제1 도펀트 층 및 제2 도펀트 층을 결정화하는 단계 전에 비정질 실리콘 층을 탈수소화하는 단계를 더 포함한다.
선택적으로, 이 방법은 비정질 실리콘 층을 형성하는 단계 전에 베이스 기판 상에 버퍼 층을 형성하는 단계를 더 포함하고, 비정질 실리콘 층은 버퍼 층에서 베이스 기판에 대한 반대측에 형성된다.
선택적으로, 버퍼 층은 약 1000 Å 내지 약 4000 Å 범위의 두께를 갖는다.
선택적으로, 이 방법은 버퍼 층을 형성하는 단계 전에 베이스 기판 상에 보조 비정질 실리콘 층을 형성하는 단계를 더 포함하고, 버퍼 층은 보조 비정질 실리콘 층에서 베이스 기판에 대한 반대측에 형성된다.
선택적으로, 이 방법은 비정질 실리콘 층, 제1 도펀트 층 및 제2 도펀트 층을 결정화하는 단계 전에 보조 비정질 실리콘 층을 탈수소화하는 단계를 더 포함한다.
선택적으로, 보조 비정질 실리콘 층은 약 10 nm 내지 약 60 nm 범위의 두께를 갖는다.
선택적으로, 이 방법은 다결정 실리콘 활성 층에서 베이스 기판에 대한 반대측에 게이트 절연 층을 형성하는 단계; 게이트 절연 층에서 다결정 실리콘 활성 층에 대한 반대측에 게이트 전극 층을 형성하는 단계; 제1 영역에 대응하는 구역들에서 소스 비아 및 드레인 비아를 형성하고- 소스 비아 및 드레인 비아는 게이트 절연 층을 통해 연장됨 -, 다결정 실리콘 활성 층의 제1 영역을 노출시키는 단계; 및 게이트 절연 층에서 베이스 기판에 대한 반대측에 소스 전극 및 드레인 전극을 형성하는 단계- 소스 전극은 소스 비아를 통해 연장되고 다결정 실리콘 활성 층과 접촉하고, 드레인 전극은 드레인 비아를 통해 연장되고 다결정 실리콘 활성 층과 접촉함 -를 더 포함한다.
선택적으로, 제1 도펀트 층 및 제2 도펀트 층은 원자 층 퇴적에 의해 베이스 기판 상에 퇴적된다.
선택적으로, 비정질 실리콘 층은 약 30 nm 내지 약 60 nm 범위의 두께를 갖는다.
선택적으로, 제1 도펀트 층은 제1 도전형을 갖는 제1 도펀트를 포함하고 제2 도펀트 층은 제2 도전형을 갖는 제2 도펀트를 포함하고; 제1 도펀트 및 제2 도펀트는 p-형 도펀트 및 n-형 도펀트로부터 선택된 상이한 유형의 도펀트들이다.
선택적으로, 제1 도펀트 층은 제1 도펀트를 포함하고, 제2 도펀트 층은 제2 도펀트를 포함하고; 제1 도펀트 및 제2 도펀트는 p-형 도펀트 및 n-형 도펀트로부터 선택된 동일한 유형이다.
선택적으로, 제1 도펀트 층은 약 1 x 1011 원자/cm3 내지 1 x 1013 원자/cm3 범위의 제1 도펀트의 농도를 갖는다.
선택적으로, 제2 도펀트 층은 약 1 x 1014 원자/cm3 내지 1 x 1016 원자/cm3 범위의 제2 도펀트의 농도를 갖는다.
다른 양태에서, 본 발명은 본 명세서에서 설명된 방법에 의해 제조되는 다결정 실리콘 박막 트랜지스터를 제공한다.
다른 양태에서, 본 발명은 본 명세서에서 설명된 박막 트랜지스터를 포함하는 디스플레이 장치 또는 본 명세서에서 설명된 방법에 의해 제조된 디스플레이 장치를 제공한다.
이하의 도면들은 다양한 개시된 실시예들에 따른 예시적인 목적들을 위한 단순한 예들이고, 본 발명의 범위를 제한하고자 하는 것은 아니다.
도 1a 내지 도 1o는 일부 실시예들에서의 박막 트랜지스터의 제조 프로세스를 박막 트랜지스터의 단면도로 도시한다.
도 2a 내지 도 2o는 일부 실시예들에서의 박막 트랜지스터의 제조 프로세스를 박막 트랜지스터의 사시도로 도시한다.
도 3은 일부 실시예들에서 박막 트랜지스터의 제조 프로세스를 도시하는 흐름도이다.
본 개시내용은 이제 이하의 실시예들을 참조하여 보다 구체적으로 설명될 것이다. 일부 실시예들에 대한 이하의 설명들은 단지 예시 및 설명의 목적으로 본 명세서에 제시된 것이라는 점을 유의해야 할 것이다. 그것은 완전한 것으로 의도되지도, 또는 개시된 정확한 형태로 제한하도록 의도되지도 않는다.
종래의 LTPS 박막 트랜지스터를 제조할 때, 다결정 실리콘 활성 층을 도펀트들로 도핑하기 위해 이온 주입 프로세스가 이용된다. 낮은 동작 온도 범위에서 이온 주입 프로세스에 의해 제조되는 종래의 LTPS 박막 트랜지스터는 비교적 큰 누설 전류를 갖는다. 만족스러운 도펀트 확산을 달성하기 위해, 전형적으로 이온 주입은 예를 들어 섭씨 600도 초과의, 높은 동작 온도 범위에서 수행된다. 그러나, 고온 이온 주입 프로세스는 베이스 기판에 열적 손상들을 초래한다. 이러한 문제점은 폴리이미드 베이스 기판과 같은 가요성 베이스 기판들에 대해 특히 두드러진다.
따라서, 본 개시내용은 관련 기술의 한계들 및 단점들로 인한 문제점들 중 하나 이상을 실질적으로 제거하는 신규의 LTPS 박막 트랜지스터 및 그 제조 방법을 제공한다. 일 양태에서, 본 개시내용은 다결정 실리콘 박막 트랜지스터를 제조하는 방법을 제공한다. 일부 실시예들에서, 이 방법은 박막 트랜지스터의 다결정 실리콘 활성 층에 대응하는 패턴을 갖는 베이스 기판 상에 비정질 실리콘 층을 형성하는 단계- 비정질 실리콘 층은 다결정 실리콘 활성 층의 소스 전극 및 드레인 전극 콘택 영역에 대응하는 제1 영역 및 다결정 실리콘 활성 층의 채널 영역에 대응하는 제2 영역을 가짐 -; 제2 영역에서 베이스 기판에 대한 반대측에 제1 도펀트 층을 형성하는 단계; 제1 영역에서 베이스 기판에 대한 반대측에 제2 도펀트 층을 형성하는 단계; 비정질 실리콘 층, 제1 도펀트 층 및 제2 도펀트 층을 결정화하여 다결정 실리콘 활성 층을 형성하는 단계- 다결정 실리콘 활성 층은 비정질 실리콘 층을 결정화하는 단계 동안 제2 영역에서 제1 도펀트 층의 도펀트(예를 들어, 제1 도펀트)로 도핑되고, 제1 영역에서 제2 도펀트 층의 도펀트(예를 들어, 제2 도펀트)로 도핑됨 -를 포함한다. 선택적으로, 제1 도펀트 층은 제2 영역과 직접 접촉하도록 형성된다. 선택적으로, 제2 도펀트 층은 제1 영역과 직접 접촉하도록 형성된다. 선택적으로, 제1 도펀트 층은 제1 영역 및 제2 영역 양자 모두에서 베이스 기판에 대한 반대측에 형성되고, 제1 영역의 다결정 실리콘 활성 층은 제1 도펀트 층의 도펀트 및 제2 도펀트 층의 도펀트 양자 모두로 도핑된다. 선택적으로, 제1 도펀트 층이 제1 영역 및 제2 영역 양자 모두에서 베이스 기판에 대한 반대측에 형성되는 경우, 제2 도펀트 층은 제1 영역에 대응하는 구역에서 제1 도펀트 층과 직접 접촉하도록 형성된다. 선택적으로, 제1 도펀트 및 제2 도펀트는 p-형 도펀트 및 n-형 도펀트로부터 선택된 상이한 유형의 도펀트들이다. 선택적으로, 제1 도펀트 및 제2 도펀트는 동일한 유형의 도펀트들이다. 선택적으로, 제1 도펀트 및 제2 도펀트는 동일한 도펀트이고, 제1 도펀트 층의 제1 도펀트의 농도는 제2 도펀트 층(예를 들어, 저농도 도핑 영역 및 고농도 도핑 영역)의 제2 도펀트의 농도와 상이하다. 본 명세서에서 정의된 바와 같이, 용어 "채널 영역"은 소스 전극 콘택 영역과 드레인 전극 콘택 영역 사이의 박막 트랜지스터의 영역을 지칭한다.
도 1a 내지 도 1o는 일부 실시예들에서 박막 트랜지스터의 제조 프로세스를 박막 트랜지스터의 단면도로 도시한다. 도 2a 내지 도 2o는 일부 실시예들의 박막 트랜지스터의 제조 프로세스를 박막 트랜지스터의 사시도로 도시한다. 도 1a 및 도 2a를 참조하면, 본 실시예의 방법은 베이스 기판 상에 비정질 실리콘 층 aSi를 형성하는 단계를 포함한다. 일부 실시예들에서, 비정질 실리콘 층의 두께는 약 30 nm 내지 약 60 nm, 예를 들어, 약 30 nm 내지 약 35 nm, 약 35 nm 내지 약 40 nm, 약 40 nm 내지 약 45 nm, 약 45 nm 내지 약 50 nm, 약 50 nm 내지 약 55 nm, 또는 약 55 nm 내지 약 60 nm의 범위에 있다.
베이스 기판을 제조하기 위해 다양한 적절한 재료들이 사용될 수 있다. 베이스 기판을 제조하기에 적합한 재료들의 예들은 유리, 석영, 폴리이미드 및 폴리에스테르 등을 포함하지만 이에 한정되지 않는다. 선택적으로, 베이스 기판은 가요성 베이스 기판(예를 들어, 폴리이미드 베이스 기판)이다. 선택적으로, 베이스 기판은 상대적으로 가요성이 없는 베이스 기판(예를 들어, 유리 베이스 기판)이다.
일부 실시예들에서, 비정질 실리콘 층 aSi를 형성하기 전에, 이 방법은 임의의 후속 단계 전에 베이스 기판의 표면으로부터 오염물들을 제거하기 위한 사전 세정 단계를 더 포함한다.
일부 실시예들에서, 비정질 실리콘 층 aSi를 형성하기 전에, 이 방법은 베이스 기판 상에 버퍼 층(도면들에 도시되지 않음)을 형성하는 단계를 더 포함한다. 선택적으로, 버퍼 층은 베이스 기판과 비결정 실리콘 층 aSi 사이에, 예를 들어 비정질 실리콘 층 aSi에서 베이스 기판에 대향하는 측에 있다. 다양한 적절한 재료들이 버퍼 층을 제조하는 데 사용될 수 있다. 버퍼 층을 제조하기에 적합한 재료들의 예들은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 또는 이들의 조합을 포함하지만, 이에 한정되지는 않는다. 선택적으로, 버퍼 층의 두께는 약 1000 Å 내지 약 4000 Å, 예를 들어 약 1000 Å 내지 약 3000 Å, 약 2000 Å 내지 약 4000 Å, 또는 약 2000 Å 내지 약 3000 Å의 범위에 있다.
일부 실시예들에서, 버퍼 층을 형성하기 전에, 이 방법은 베이스 기판 상에 보조 비정질 실리콘 층(도면들에 도시되지 않음)을 형성하는 단계를 더 포함한다. 선택적으로, 보조 비정질 실리콘 층은 버퍼 층과 베이스 기판 사이, 예를 들어, 버퍼 층에서 베이스 기판에 대향하는 측에 있다. 일부 실시예들에서, 보조 비정질 실리콘 층의 두께는 약 10 nm 내지 약 60 nm, 예를 들어, 약 10 nm 내지 약 20 nm, 약 20 nm 내지 약 30 nm, 약 30 nm 내지 약 40 nm, 약 40 nm 내지 약 50 nm, 또는 약 50 nm 내지 약 60 nm의 범위에 있다. 보조 비정질 실리콘 층은 비정질 실리콘 층 aSi의 결정화 단계(예를 들어, 엑시머 레이저 어닐링 단계) 동안 방출되는 열을 흡수하고, 결정화 단계 동안 베이스 기판에 대한 손상을 방지한다.
일부 실시예들에서, 이 방법은 보조 비정질 실리콘 층을 탈수소화하는 단계를 더 포함한다. 선택적으로, 보조 비정질 실리콘 층 상의 버퍼 층의 형성 전에, 보조 비정질 실리콘 층을 탈수소화하는 단계가 수행된다. 선택적으로, 보조 비정질 실리콘 층을 탈수소화하는 단계는 보조 비정질 실리콘 층 상의 버퍼 층의 형성 후에, 그러나 비정질 실리콘 층의 형성 전에 수행된다. 탈수소화 프로세스의 목적은 보조 비정질 실리콘 층에서 수소 함량을 감소시키거나 제거하는 것이다. 이는 결정화 단계 동안 수소 폭발의 발생을 방지한다. 선택적으로, 이 방법은 베이스 기판 상에 보조 비정질 실리콘 층을 형성하는 단계, 보조 비정질 실리콘 층에서 베이스 기판에 대한 반대측에 버퍼 층을 형성하는 단계, 보조 비정질 실리콘 층 및 버퍼 층을 탈수소화하는 단계, 및 버퍼 층에서 보조 비정질 실리콘 층에 대한 반대측에 비정질 실리콘 층을 형성하는 단계를 순차적으로 포함한다.
일부 실시예들에서, 이 방법은 비정질 실리콘 층 aSi를 탈수소화하는 단계를 더 포함한다. 유사하게, 탈수소화 프로세스의 목적은 비정질 실리콘 층에서 수소 함량을 감소시키거나 제거하는 것이고 결정화 단계 동안 수소 폭발의 발생을 방지하는 것이다.
일부 실시예들에서, 탈수소화 단계는 열 어닐링 방법을 사용하여 수행된다. 열 어닐링 프로세스를 위한 온도는 베이스 기판을 제조하는 데 사용되는 재료를 포함하는 몇몇 요인들에 기초하여 결정될 수 있다. 예를 들어, 열적 어닐링 온도는 가요성 베이스 기판에 적합한 열 어닐링 온도와 비교하여 유리 베이스 기판을 사용할 때 상대적으로 더 높을 수 있다. 선택적으로, 열 어닐링은 주위 분위기로서 질소 가스를 갖는 챔버에서 수행된다. 선택적으로, 열 어닐링 온도는 섭씨 400도 미만이고, 예를 들어 약 섭씨 300도 내지 약 섭씨 400도 범위에 있다.
일부 실시예들에서, 베이스 기판은 유리 기판과 같은 상대적으로 가요성이 없는 베이스 기판이다. 선택적으로, 이 방법은 베이스 기판 상에 비정질 실리콘 층 aSi를 형성하는 단계 및 비정질 실리콘 층 aSi를 탈수소화하는 단계를 포함한다. 선택적으로, 이 방법은 베이스 기판 상에 버퍼 층을 형성하는 단계; 버퍼 층에서 베이스 기판에 대한 반대측에 비정질 실리콘 층 aSi를 형성하는 단계; 및 비정질 실리콘 층 aSi를 탈수소화하는 단계를 포함한다.
일부 실시예들에서, 베이스 기판은 폴리이미드 베이스 기판과 같은 가요성 베이스 기판이다. 선택적으로, 이 방법은 유리 기판 상에 가요성 베이스 기판(예를 들어, 폴리이미드 베이스 기판)을 형성하는 단계, 가요성 베이스 기판 상에 보조 비정질 실리콘 층을 형성하는 단계, 보조 비정질 실리콘 층에서 베이스 기판에 대한 반대측에 버퍼 층(예를 들어, 적층형 실리콘 산화물 및 실리콘 질화물 이중층과 같은 실리콘 산화물 및 실리콘 질화물의 조합을 포함하는 버퍼 층)을 형성하는 단계, 보조 비정질 실리콘 층을 탈수소화하는 단계, 버퍼 층에서 보조 비정질 실리콘 층에 대한 반대측에 비정질 실리콘 층을 형성하는 단계를 포함한다. 선택적으로, 보조 비정질 실리콘 층을 탈수소화하는 단계는 버퍼 층을 형성하는 단계 전에 수행된다. 선택적으로, 보조 비정질 실리콘 층을 탈수소화하는 단계는 버퍼 층을 형성하는 단계 후에 수행된다.
도 1b 및 도 2b를 참조하면, 일부 실시예들에서의 방법은 비정질 실리콘 층 aSi에서 베이스 기판에 대한 반대측에 제1 도펀트를 포함하는 제1 도전형을 갖는 제1 도펀트 층 CD(예를 들어, 채널 도핑(“CD”) 층)를 형성하는 단계를 더 포함한다. 일부 실시예들에서, 제1 도펀트는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 탈륨(Tl)을 포함하는 원소 주기율표의 IIIA족 원소와 같은 P-형 도펀트이다. 일부 실시예들에서, 제1 도펀트는 질소(N), 인(P), 비소(As), 안티몬(Sb) 및 비스무트(Bi)를 포함하는 원소 주기율표의 VA족 원소와 같은 N-형 도펀트이다.
일부 실시예들에서, 박막 트랜지스터는 N-형 박막 트랜지스터이고, 제1 도펀트는 P-형 도펀트이다. 일부 실시예들에서, 박막 트랜지스터는 N-형 박막 트랜지스터이고, 제1 도펀트는 N-형 도펀트이다. 일부 실시예들에서, 박막 트랜지스터는 N-형 박막 트랜지스터이고, 제1 도펀트는 붕소를 포함한다. 일부 실시예들에서, 박막 트랜지스터는 N-형 박막 트랜지스터이고, 제1 도펀트는 인 및 비소 중 하나 또는 양자 모두를 포함한다. 일부 실시예들에서, 박막 트랜지스터는 P-형 박막 트랜지스터이고, 제1 도펀트는 인 및 비소 중 하나 또는 양자 모두를 포함한다.
다양한 적절한 방법들이 제1 도펀트 층 CD를 만드는 데 사용될 수 있다. 적절한 방법들의 예들은 플라즈마 강화 화학 기상 퇴적(PEVCD) 및 원자 층 퇴적(ALD)을 포함하지만, 이에 한정되지는 않는다. 선택적으로, 제1 도펀트 층 CD는 원자 층 퇴적 방법을 이용하여 형성된다. 다양한 적절한 도핑 농도들이 제1 도펀트 층을 형성하는 데 사용될 수 있다. 선택적으로, 도핑 농도는 약 1 x 1011 원자/cm3 내지 1 x 1013 원자/cm3, 예를 들어 약 1 x 1011 원자/cm3 내지 1 x 1012 원자/cm3 또는 약 1 x 1012 원자/cm3 내지 1 x 1013 원자/cm3의 범위에 있다. 선택적으로, 제1 도펀트 층 CD는 실질적으로 단일 원자 층이다.
도 1c 및 도 2c를 참조하면, 일부 실시예들에서의 방법은 제1 도펀트 층 CD에서 비정질 실리콘 층 aSi에 대한 반대측에 포토레지스트 층 PR을 형성하는 단계를 더 포함한다. 선택적으로, 포토레지스트 층 PR은 약 1 ㎛ 내지 약 2.5 ㎛ 범위의 두께를 갖는다.
도 1d 및 도 2d를 참조하면, 일부 실시예들에서의 방법은 포토레지스트 층 PR을 하프 톤 마스크 플레이트 또는 그레이 톤 마스크 플레이트를 이용하여 노광시키고, 노광된 포토레지스트 층을 현상하여 박막 트랜지스터의 소스 전극 및 드레인 전극에 대응하는 제1 섹션, 박막 트랜지스터의 활성 층에 대응하는 제2 섹션 및 제1 섹션과 제2 섹션의 외측에 있는 제3 섹션을 갖는 포토레지스트 패턴을 획득하는 단계- 포토레지스트 재료는 제3 섹션에서 제거됨(예를 들어, 도 2e 참조) -를 더 포함한다. 제1 섹션은 부분적으로 노광되고, 제2 섹션은 실질적으로 노광되지 않으며, 제3 섹션은 완전히 노광된다.
제3 섹션에서 포토레지스트 재료를 제거한 후, 이 방법은 제3 섹션에서 비정질 실리콘 층 aSi 및 제1 도펀트 층 CD를 제거하여 박막 트랜지스터의 활성 층에 대응하는 비정질 실리콘 층 패턴을 형성하는 단계(예를 들어, 도 2f 참조)를 더 포함한다.
도 1e를 참조하면, 일부 실시예들에서의 방법은 제2 섹션의 포토레지스트 층 PR을 유지하면서 제1 섹션의 포토레지스트 층 PR을 (예를 들어, 애싱에 의해) 제거함으로써 도 1f 및 도 2g에 도시된 바와 같이 제1 섹션의 비정질 실리콘 층 aSi (및 잔여 제1 도펀트 층 CD)를 노출시키는 단계를 더 포함한다.
도 1g 및 도 2h를 참조하면, 일부 실시예들에서의 방법은 제2 도펀트를 포함하는 제2 도전형을 갖는 제2 도펀트 층 SDD(예를 들어, 소스-드레인 도핑(“SDD”) 층)를, 제1 섹션의 비정질 실리콘 층 aSi (및 잔여 제1 도펀트 층)에서 베이스 기판에 대한 반대측에 그리고 제2 섹션의 남아있는 포토레지스트 층에서 비정질 실리콘 층 aSi에 대한 반대측에 형성하는 단계를 더 포함한다. 일부 실시예들에서, 박막 트랜지스터는 N-형 박막 트랜지스터이고, 제2 도펀트는 질소(N), 인(P), 비소(As), 안티몬(Sb) 및 비스무트(Bi)를 포함하는 원소 주기율표의 VA족 원소와 같은 N-형 도펀트이다. 일부 실시예들에서, 박막 트랜지스터는 P-형 박막 트랜지스터이고, 제1 도펀트는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 탈륨(Tl)을 포함하는 원소 주기율표의 IIIA족 원소와 같은 P-형 도펀트이다.
일부 실시예들에서, 박막 트랜지스터는 N-형 박막 트랜지스터이고, 제2 도펀트는 인광체 및 비소 중 하나 또는 양자 모두를 포함한다. 선택적으로, 제2 도펀트 층은 인 산화물, 인 질화물 또는 인 산화질화물을 포함한다. 선택적으로, 제2 도펀트 층은 비소 산화물, 비소 질화물 또는 비소 산화질화물을 포함한다. 일부 실시예들에서, 박막 트랜지스터는 P-형 박막 트랜지스터이고, 제2 도펀트는 붕소를 포함한다. 선택적으로, 제2 도펀트 층은 붕소 산화물, 붕소 질화물 또는 붕소 산화질화물을 포함한다.
다양한 적절한 방법들이 제2 도펀트 층 SDD를 만드는 데 사용될 수 있다. 적절한 방법들의 예들은 플라즈마 강화 화학 기상 퇴적(PEVCD) 및 원자 층 퇴적(ALD)을 포함하지만, 이에 한정되지는 않는다. 선택적으로, 제2 도펀트 층 SDD는 원자 층 퇴적 방법을 이용하여 형성된다. 다양한 적절한 도핑 농도들이 제2 도펀트 층을 형성하는 데 사용될 수 있다. 선택적으로, 도핑 농도는 약 1 x 1014 원자/cm3 내지 1 x 1016 원자/cm3, 예를 들어 약 1 x 1014 원자/cm3 내지 1 x 1015 원자/cm3 또는 약 1 x 1015 원자/cm3 내지 1 x 1016 원자/cm3의 범위에 있다. 선택적으로, 제2 도펀트 층 SDD는 실질적으로 단일 원자 층이다.
도 1h 및 도 2i를 참조하면, 일부 실시예들에서의 방법은 제2 섹션에서 포토레지스트 층 PR을 제거함으로써 제2 섹션에서 제1 도펀트 층 CD를 노출시키는 단계를 더 포함한다. 제2 섹션의 제2 도펀트 층 SDD는 또한 제2 섹션의 포토레지스트 층 PR의 제거와 함께 제거된다. 다양한 적절한 방법들이 제2 섹션에서 포토레지스트 층 PR을 제거하는 데 사용될 수 있다. 일부 실시예들에서, 제2 섹션에서 포토레지스트 층 PR을 제거하는 단계는 제2 섹션에서 포토레지스트 층 PR을 스트리핑하는 것에 의해 수행된다. 선택적으로, 포토레지스트 층 PR은 애싱에 의해 스트리핑된다. 선택적으로, 포토레지스트 층 PR은 리프트-오프 방법에 의해 스트리핑된다. 예를 들어, 포토레지스트 층 PR은 용매, 예를 들어 N-메틸피롤리돈(NMP)과 같은 유기 용매에서 리프트-오프될 수 있다. 선택적으로, 리프트-오프는 예를 들어, 약 섭씨 60도의 온도에서 수행될 수 있다. 리프트-오프 후에, 기판은 예를 들어, 에탄올을 사용하여 세척되고 건조된다. 도 1h 및 도 2i에 도시된 바와 같이, 제2 섹션에서 포토레지스트 층 PR의 제거 후에, 기판은 비정질 실리콘 층 aSi에서 베이스 기판에 대한 반대측의 제2 섹션 내의 제1 도펀트 층 CD, 및 비정질 실리콘 층 aSi(및 잔여 제1 도펀트 층 CD)에서 베이스 기판에 대한 반대측의 제1 섹션 내의 제2 도펀트 층 SDD를 포함한다.
도 1i 및 도 2j를 참조하면, 일부 실시예들에서의 방법은 (예를 들어, 다결정 실리콘 활성 층을 형성하기 위해) 비정질 실리콘 층 aSi를 결정화하는 단계를 더 포함한다. 결정화 단계는 임의의 적절한 결정화 방법을 이용하여 수행될 수 있다. 일부 실시예들에서, 결정화 단계는 엑시머 레이저 어닐링(ELA), 고체 상 결정화(SPC), 순차적 측면 응고(SLS), 금속 유도 결정화(MIC) 및 금속 유도 측면 결정화(MILC)로 이루어진 군으로부터 선택된 방법을 이용하여 수행된다. 선택적으로, 결정화 단계는 (도 1i 및 도 2j에 도시된 바와 같이) 엑시머 레이저 어닐링을 사용하여 수행된다.
일부 실시예들에서, 결정화 단계는 저온, 예를 들어 가요성 베이스 기판(예를 들어, 폴리이미드 기판)이 실질적으로 안정하게 유지될 수 있는 온도 범위에서 수행된다. 선택적으로, 결정화 단계는 베이스 기판 내의 온도가 섭씨 400도 미만, 예를 들어 약 섭씨 300도와 약 섭씨 400도 사이 또는 약 섭씨 200도와 약 섭씨 300도 사이에서 또는 심지어 더 낮게 유지되도록 온도 범위에서 수행된다.
일부 실시예들에서, 결정화 단계는 엑시머 레이저 어닐링을 사용하여 수행된다. 엑시머 레이저 어닐링은 저온에서 다결정 반도체 층을 제조하는 방법이다. 엑시머 레이저는 수십 나노초의 시간 동안 비정질 실리콘 층 상에 고 에너지 레이저 빔을 방사하는 것에 의해 비정질 실리콘 층을 결정화한다. 에너지는 비정질 실리콘 층에 의해 실질적으로 흡수되고, 비정질 실리콘 재료의 상 전이를 위해 소모된다. 비정질 실리콘은 매우 짧은 시간 기간에(예를 들어, 약 15 ns 내지 약 50 ns의 레이저 펄스 동안) 용융되고 결정화된다. 엑시머 레이저 어닐링의 열 효과는 극히 국소화되고, 예를 들어 약 20 nm의 깊이 내에서 제한될 수 있으며, 최대 섭씨 약 1000도의 온도까지 비정질 실리콘 층을 국소적으로 가열(예를 들어, 비정질 실리콘 층 내에서 제한된 가열)하고, 비정질 실리콘을 다결정 형태로 전환시킨다. 베이스 기판에 전달되는 열량은 매우 제한적이고, 예를 들어, 베이스 기판이 전혀 손상되지 않도록 열이 베이스 기판으로 소산되지 않는다. 적절한 레이저 파장 및 전력을 선택하는 것에 의해, 이 방법은 하부 베이스 기판에 영향을 주지 않으면서 비정질 실리콘 층을 용융 및 결정화하는 데 적용될 수 있다.
선택적으로, 엑시머 레이저는 XeCl 레이저(예를 들어, 308 nm의 파장), ArF 레이저, KrF 레이저 및 XeF 레이저 중 하나이며, 즉 엑시머 레이저 어닐링 프로세스는 XeCl, ArF, KrF 또는 XeF의 분자들을 사용하여 수행된다. 선택적으로, 엑시머 레이저 어닐링 프로세스는 약 100Hz 내지 약 400Hz, 예를 들어, 약 100Hz 내지 약 200Hz, 약 200Hz 내지 약 300Hz, 또는 약 300Hz 내지 약 400Hz 범위의 레이저 펄스 주파수에서 수행된다. 선택적으로, 엑시머 레이저 어닐링 프로세스는 약 90% 내지 약 98%, 예를 들어, 약 90% 내지 약 93%, 약 93% 내지 약 96%, 약 96% 내지 약 98%의 중첩 비율로 수행된다. 선택적으로, 엑시머 레이저 어닐링 프로세스는 100 ns 미만, 예를 들어, 약 15 ns 내지 약 50 ns, 약 50 ns 내지 약 75 ns, 또는 약 75 ns 내지 약 95 ns의 레이저 펄스 폭에서 수행된다. 선택적으로, 엑시머 레이저 어닐링 프로세스는 약 100 mJ/cm2 내지 약 600 mJ/cm2, 예를 들어, 약 100 mJ/cm2 내지 약 300 mJ/cm2, 약 300 mJ/cm2 내지 약 450 mJ/cm2, 또는 약 450 mJ/cm2 내지 약 600 mJ/cm2의 레이저 에너지 밀도에서 수행된다.
결정화 프로세스(예를 들어, 엑시머 레이저 어닐링 프로세스) 동안, 제1 도펀트 층 CD의 제1 도펀트는 비정질 실리콘 층 aSi의 제2 섹션으로 확산하고, 제2 도펀트 층 SDD의 제2 도펀트는 비정질 실리콘 층 aSi의 제1 섹션으로 확산한다. 동시에, 비정질 실리콘 층 aSi은 용융되어 다결정 실리콘으로 결정화한다.
도 1j를 참조하면, 이와 같이 형성된 다결정 실리콘 활성 층 LTPS는 제1 도펀트 층의 도펀트로 도핑된 제2 영역(2)과 제2 도펀트 층의 도펀트로 도핑된 제1 영역(1)을 포함한다. 제1 영역은 소스 전극에 대응하는 영역(1a)과 드레인 전극에 대응하는 영역(1b)을 포함한다.
도 1k 및 도 2k를 참조하면, 일부 실시예들에서의 방법은 다결정 실리콘 활성 층 LTPS에서 베이스 기판에 대한 반대측에 게이트 절연 층 GI를 형성하는 단계를 더 포함한다. 임의의 적절한 게이트 절연 재료들 및 임의의 적절한 제조 방법들이 게이트 절연 층 GI를 만드는 데 사용될 수 있다. 예를 들어, 게이트 절연 재료는 플라즈마-강화 화학 기상 퇴적(PECVD) 프로세스에 의해 베이스 기판 상에 퇴적될 수 있다. 적절한 게이트 절연 재료들의 예들은 실리콘 산화물(SiOy), 실리콘 질화물(SiNy, 예를 들어 Si3N4), 실리콘 산화질화물(SiOxNy)을 포함하지만, 이에 한정되지는 않는다. 선택적으로, 게이트 절연 층 GI는 단일 층 구조 또는 2개 이상의 서브 층을 포함하는 적층 구조(예를 들어, 실리콘 산화물 서브 층 및 실리콘 질화물 서브 층을 포함하는 적층 구조)를 가질 수 있다. 선택적으로, 게이트 절연 층은 약 80 nm 내지 약 150 nm 범위의 두께를 갖는다.
도 1l 및 도 2l을 참조하면, 일부 실시예들에서의 방법은 게이트 절연 층 GI에서 다결정 실리콘 활성 층 LTPS에 대한 반대측에 게이트 전극 층 GL을 형성하는 단계를 더 포함한다. 임의의 적절한 게이트 전극 재료들 및 임의의 적절한 제조 방법들이 게이트 전극 층 GL을 만드는 데 사용될 수 있다. 예를 들어, 게이트 전극 재료는 (예를 들어, 스퍼터링 또는 기상 퇴적에 의해) 베이스 기판 상에 퇴적될 수 있고; 게이트 전극 층 GL을 형성하기 위해 (예를 들어, 습식 에칭 프로세스와 같은 리소그래피에 의해) 패터닝된다. 적절한 게이트 전극 재료들의 예들은 알루미늄, 크롬, 텅스텐, 티타늄, 탄탈, 몰리브덴, 구리, 및 이들을 함유하는 합금들 또는 라미네이트들을 포함하지만, 이에 한정되지는 않는다. 선택적으로, 게이트 전극 층은 단일 층 구조 또는 2개 이상의 서브 층을 포함하는 적층 구조를 가질 수 있다. 선택적으로, 게이트 전극 층은 약 150 nm 내지 약 300 nm 범위의 두께를 갖는다.
도 1m 및 도 2m을 참조하면, 일부 실시예들에서의 방법은 게이트 전극 층 GL에서 게이트 절연 층 GI에 대한 반대측에 층간 유전체 층 ILD를 형성하는 단계를 더 포함한다. 임의의 적절한 층간 유전체 재료들 및 임의의 적절한 제조 방법들이 층간 유전체 층 ILD를 만드는 데 사용될 수 있다. 예를 들어, 층간 유전체 재료는 플라즈마-강화 화학 기상 퇴적(PECVD) 프로세스에 의해 베이스 기판 상에 퇴적될 수 있다. 적절한 층간 유전체 재료들의 예들은 실리콘 산화물(SiOy), 실리콘 질화물(SiNy, 예를 들어, Si3N4), 실리콘 산화질화물(SiOxNy)을 포함하지만, 이에 한정되지는 않는다. 선택적으로, 층간 유전체 층은 단일 층 구조 또는 2개 이상의 서브 층을 포함하는 적층 구조(예를 들어, 실리콘 산화물 서브 층 및 실리콘 질화물 서브 층을 포함하는 적층 구조)를 가질 수 있다. 선택적으로, 층간 유전체 층 ILD는 약 200 nm 내지 약 500 nm 범위의 두께를 갖는다.
도 1n 및 도 2n을 참조하면, 일부 실시예들에서의 방법은 다결정 실리콘 활성 층 LTPS의 제1 영역(예를 들어, 도 1j의 영역(1a) 및 영역(1b))에 대응하는 구역들에 소스 비아 SV 및 드레인 비아 DV를 형성하는 단계를 더 포함한다. 소스 비아 및 드레인 비아는 층간 유전체 층 ILD 및 게이트 절연 층 GI를 통해 연장되어, 다결정 실리콘 활성 층 LTPS의 제1 영역(1)(예를 들어, 도 1j의 영역(1a) 및 영역(1b))을 노출시킨다.
도 1o 및 도 2o를 참조하면, 일부 실시예들에서의 방법은 층간 유전체 층 ILD에서 다결정 실리콘 활성 층 LTPS에 대한 반대측에 소스 전극 S 및 드레인 전극 D를 형성하는 단계를 더 포함하고, 소스 전극 S는 소스 비아 SV를 통해 연장되고 다결정 실리콘 활성 층 LTPS와 접촉하고, 드레인 전극 D는 드레인 비아 DV를 통해 연장되고 다결정 실리콘 활성 층 LTPS와 접촉한다. 임의의 적절한 소스 전극 및 드레인 전극 재료들 및 임의의 적절한 제조 방법들이 소스 전극 S 및 드레인 전극 D를 만드는 데 사용될 수 있다. 예를 들어, 소스 전극 및 드레인 전극 재료는 (예를 들어, 스퍼터링 또는 퇴적에 의해) 베이스 기판 상에 퇴적될 수 있고; 소스 전극 S 및 드레인 전극 D를 형성하기 위해 (예를 들어, 습식 에칭 프로세스와 같은 리소그래피에 의해) 패터닝된다. 적절한 소스 전극 및 드레인 전극 재료들의 예들은 알루미늄, 크롬, 텅스텐, 티타늄, 탄탈, 몰리브덴, 구리, 및 이들을 함유하는 합금들 또는 라미네이트들을 포함하지만, 이에 한정되지는 않는다. 선택적으로, 소스 전극 및 드레인 전극은 단일 층 구조 또는 2개 이상의 서브 층을 포함하는 적층 구조를 가질 수 있다.
도 3은 일부 실시예들에서 박막 트랜지스터의 제조 프로세스를 도시하는 흐름도이다. 도 3을 참조하면, 본 실시예에 따른 박막 트랜지스터의 제조 방법은 가요성 베이스 기판 상에 보조 비정질 실리콘 층을 형성하는 단계; 보조 비정질 실리콘 층에서 가요성 베이스 기판에 대한 반대측에 버퍼 층을 형성하는 단계; 보조 비정질 실리콘 층을 탈수소화하는 단계; 버퍼 층에서 비정질 실리콘 층에 대한 반대측에 비정질 실리콘 층을 형성하는 단계; 비정질 실리콘 층을 탈수소화하는 단계; 보조 비정질 실리콘 층에서 베이스 기판에 대한 반대측에 제1 도펀트 층을 형성하는 단계;제1 도펀트 층에서 비정질 실리콘 층에 대한 반대측에 포토레지스트 층을 형성하고; 하프 톤 마스크 플레이트 또는 그레이 톤 마스크 플레이트로 포토레지스트 층을 노광시키고, 노광된 포토레지스트 층을 현상하여 박막 트랜지스터의 소스 전극 및 드레인 전극에 대응하는 제1 섹션, 박막 트랜지스터의 활성 층에 대응하는 제2 섹션 및 제1 섹션과 제2 섹션의 외측에 있는 제3 섹션을 갖는 포토레지스트 패턴을 획득하는 단계; -제1 섹션은 부분적으로 노광되고, 제2 섹션은 실질적으로 노광되지 않고, 제3 섹션은 완전히 노광되고; 포토레지스트 재료는 제3 섹션에서 제거됨 -; 제3 섹션에서 비정질 실리콘 층 및 제1 도펀트 층을 제거함으로써 박막 트랜지스터의 활성 층에 대응하는 비정질 실리콘 층 패턴을 형성하는 단계; 제2 섹션의 포토레지스트 층을 유지하면서 제1 섹션의 포토레지스트 층을 제거함으로써 제1 섹션의 비정질 실리콘 층을 노출시키는 단계; 제1 섹션의 비정질 실리콘 층에서 베이스 기판에 대한 반대측에 그리고 제2 섹션의 포토레지스트 층에서 비정질 실리콘 층에 대한 반대측에 제2 도펀트 층을 형성하는 단계; 제2 섹션의 포토레지스트 층을 제거함으로써 제2 섹션의 제1 도펀트 층을 노출시키는 단계; 비정질 실리콘 층을 결정화함으로써 제2 도펀트 층의 도펀트로 도핑된 제1 영역 및 제1 도펀트 층의 도펀트로 도핑된 제2 영역을 갖는 다결정 실리콘 활성 층을 형성하는 단계;- 제1 영역은 박막 트랜지스터의 소스 전극 및 드레인 전극에 대응하고; 제2 영역은 박막 트랜지스터의 채널 영역에 대응함 -; 다결정 실리콘 활성 층에서 베이스 기판에 대한 반대측에 게이트 절연 층을 형성하는 단계; 게이트 절연 층에서 다결정 실리콘 활성 층에 대한 반대측에 게이트 전극 층을 형성하는 단계; 게이트 전극 층에서 게이트 절연 층에 대한 반대측에 층간 유전체 층을 형성하는 단계; 다결정 실리콘 활성 층의 제1 영역에 대응하는 구역들에서 소스 비아 및 드레인 비아를 형성하고- 소스 비아 및 드레인 비아는 층간 유전체 층 및 게이트 절연 층을 통해 연장됨 -, 다결정 실리콘 활성 층의 제1 영역을 노출시키는 단계; 및 소스 비아 및 드레인 비아에서 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
일부 실시예들에서, 이 방법은 소스 전극과 다결정 실리콘 활성 층 사이 및 드레인 전극과 다결정 실리콘 활성 층 사이에 하나 이상의 층(예를 들어, 오믹 콘택 층)을 형성하는 단계를 더 포함한다. 선택적으로, 이 방법은 소스 전극과 다결정 실리콘 활성 층 사이에 오믹 콘택 층을 형성하는 단계를 더 포함한다. 선택적으로, 이 방법은 드레인 전극과 다결정 실리콘 활성 층 사이에 오믹 콘택 층을 형성하는 단계를 더 포함한다.
다른 양태에서, 본 개시내용은 박막 트랜지스터를 제공한다. 일부 실시예들에서, 박막 트랜지스터는 베이스 기판 상에 다결정 실리콘 활성 층, 다결정 실리콘 활성 층에서 베이스 기판에 대한 반대측에 게이트 절연 층, 게이트 절연 층에서 다결정 실리콘 활성 층에 대한 반대측에 게이트 전극 층, 및 게이트 절연 층에서 다결정 실리콘 활성 층에 대한 반대측에 소스 전극 및 드레인 전극을 포함하고, 소스 전극 및 드레인 전극은 게이트 절연 층을 통해 연장되고 다결정 실리콘 활성 층과 접촉한다. 다결정 실리콘 활성 층은 채널 영역과, 소스 전극 및 드레인 전극 콘택 영역을 포함한다. 다결정 실리콘 활성 층은 소스 전극 및 드레인 전극 콘택 영역에서 소스 전극 및 드레인 전극과 접촉한다. 채널 영역은 제1 도전성을 갖는 제1 도펀트로 도핑되고, 소스 전극 및 드레인 전극 콘택 영역은 제2 도전성을 갖는 제2 도펀트로 도핑된다.
일부 실시예들에서, 소스 전극 및 드레인 전극은 소스 전극 및 드레인 전극 콘택 영역과 직접 접촉한다. 일부 실시예들에서, 소스 전극 및 드레인 전극은 하나 이상의 층, 예컨대 오믹 콘택 층을 통해 소스 전극 및 드레인 전극 콘택 영역과 접촉한다. 선택적으로, 박막 트랜지스터는 소스 전극과 다결정 실리콘 활성 층 사이에 오믹 콘택 층을 더 포함한다. 선택적으로, 박막 트랜지스터는 드레인 전극과 다결정 실리콘 활성 층 사이에 오믹 콘택 층을 더 포함한다.
다른 양태에서, 본 개시내용은 본 명세서에서 설명된 방법에 의해 제조된 박막 트랜지스터를 제공한다.
다른 양태에서, 본 개시내용은 본 명세서에서 설명된 박막 트랜지스터를 갖거나 본 명세서에 설명된 방법에 의해 제조되는 어레이 기판을 제공한다.
다른 양태에서, 본 개시내용은 본 명세서에서 설명된 어레이 기판을 갖는 디스플레이 장치를 제공한다. 적절한 디스플레이 장치들의 예들은, 전자 신문, 모바일 폰, 태블릿 컴퓨터, 텔레비전, 모니터, 노트북 컴퓨터, 디지털 앨범, GPS 등을 포함하지만, 이에 한정되지는 않는다.
발명의 실시예들의 이전 설명은 예시 및 설명의 목적으로 제시된다. 그것은 완전한 것으로 의도되지도, 또는 발명을 개시된 정확한 형태 또는 예시적인 실시예들로 제한하도록 의도되지도 않는다. 따라서, 전술한 설명은 제한이 아닌 예시로서 간주되어야 한다. 명백하게, 많은 수정들 및 변형들이 본 기술분야의 통상의 기술자에게 명백할 것이다. 발명의 원리들 및 그것의 최상의 모드의 실제 응용예를 설명하고, 이에 의해 참작되는 특별한 사용 또는 구현예에 대해 적합한 것으로서 본 기술분야의 통상의 기술자가 다양한 실시예들에 대해 그리고 다양한 수정들을 가지고 발명을 이해할 수 있게 하기 위해 실시예들이 선택되고 설명된다. 발명의 범위가 본 명세서에서 첨부되는 청구항들 및 그 등가물들에 의해 정의되는 것이 의도되며, 여기서 모든 용어들은 다른 방식으로 지시되지 않는 한, 그 가장 넓은 적절한 뜻으로 의도된다. 따라서, 용어 "발명", "본 발명" 등은 청구항 범위를 특정 실시예로 반드시 제한하지 않으며, 발명의 예시적인 실시예들에 대한 참조는 발명에 대한 제한을 내포하지 않으며, 이러한 제한이 추론되지 않는다. 발명은 청구된 청구항들의 사상 및 범위에 의해서만 제한된다. 또한, 이들 청구항들은 명사 또는 요소 이전에 "제1", "제2" 등을 사용하여 언급할 수 있다. 이러한 용어들은 명명법으로서 이해되어야 하고, 특정의 개수가 주어져 있지 않는 한, 이러한 명명법에 의해 수식되는 요소들의 개수에 대한 제한을 부여하는 것으로 해석되어서는 안된다. 설명되는 임의의 장점들 및 이점들은 발명의 모든 실시예들에 적용되지 않을 수도 있다. 후속하는 청구항들에 의해 정의되는 바와 같은 본 발명의 범위로부터 벗어나지 않고, 본 기술분야의 통상의 기술자에 의해 변형들이 설명된 실시예들에서 이루어질 수 있다는 것이 인식되어야 한다. 더욱이, 본 개시내용에서의 어떤 요소 및 컴포넌트도, 그 요소 또는 컴포넌트가 이하의 청구항들에 명시적으로 인용되어 있는지 여부에 관계 없이, 대중적 이용의 허용을 의도하지 않는다.

Claims (25)

  1. 다결정 실리콘 박막 트랜지스터의 제조 방법으로서,
    상기 박막 트랜지스터의 다결정 실리콘 활성 층에 대응하는 패턴을 갖는 베이스 기판 상에 비정질 실리콘 층을 형성하는 단계- 상기 비정질 실리콘 층은 상기 다결정 실리콘 활성 층의 소스 전극 및 드레인 전극 콘택 영역에 대응하는 제1 영역 및 상기 다결정 실리콘 활성 층의 채널 영역에 대응하는 제2 영역을 가짐 -;
    상기 제2 영역에서 상기 베이스 기판에 대한 반대측에 제1 도펀트 층을 형성하는 단계;
    상기 제1 영역에서 상기 베이스 기판에 대한 반대측에 제2 도펀트 층을 형성하는 단계; 및
    상기 비정질 실리콘 층, 상기 제1 도펀트 층, 및 상기 제2 도펀트 층을 결정화하여 상기 다결정 실리콘 활성 층을 형성하는 단계- 상기 다결정 실리콘 활성 층은 상기 비정질 실리콘 층을 결정화하는 단계 동안 상기 제2 영역에서 상기 제1 도펀트 층의 도펀트로 도핑되고, 상기 제1 영역에서 상기 제2 도펀트 층의 도펀트로 도핑됨 -
    를 포함하고,
    상기 제1 도펀트 층은 상기 제1 영역과 상기 제2 영역 양자 모두에서 상기 베이스 기판에 대한 반대측에 형성되고; 상기 제1 영역의 상기 다결정 실리콘 활성 층은 상기 제1 도펀트 층의 도펀트와 상기 제2 도펀트 층의 도펀트 양자 모두로 도핑되는, 방법
  2. 제1항에 있어서,
    상기 결정화 단계는 엑시머 레이저 어닐링을 사용하여 수행되는, 방법.
  3. 제2항에 있어서,
    상기 엑시머 레이저 어닐링은 90% 내지 98%의 중첩 비율로 수행되는, 방법.
  4. 제1항에 있어서,
    상기 제1 도펀트 층은 상기 제2 영역과 직접 접촉하도록 형성되는, 방법.
  5. 제1항에 있어서,
    상기 제2 도펀트 층은 상기 제1 영역과 직접 접촉하도록 형성되는, 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 비정질 실리콘 층 및 상기 제1 도펀트 층은 단일 마스크 플레이트를 사용하여 형성되는, 방법.
  8. 제7항에 있어서,
    상기 단일 마스크 플레이트를 이용하여 상기 비정질 실리콘 층 및 상기 제1 도펀트 층을 형성하는 상기 단계는,
    상기 베이스 기판 상에 비정질 실리콘 재료 층을 퇴적하는 단계;
    상기 비정질 실리콘 재료 층에서 상기 베이스 기판에 대한 반대측에 제1 도펀트 재료 층을 형성하는 단계;
    상기 제1 도펀트 재료 층에서 상기 비정질 실리콘 재료 층에 대한 반대측에 포토레지스트 층을 형성하는 단계;
    상기 포토레지스트 층을 하프 톤 마스크 플레이트 또는 그레이 톤 마스크 플레이트로 노광시키고, 상기 노광된 포토레지스트 층을 현상하여 상기 제1 영역에 대응하는 제1 섹션, 상기 제2 영역에 대응하는 제2 섹션, 및 상기 제1 섹션 및 상기 제2 섹션 외측의 제3 섹션을 갖는 포토레지스트 패턴을 획득하는 단계- 상기 제1 섹션은 부분적으로 노광되고, 상기 제2 섹션은 실질적으로 노광되지 않고, 상기 제3 섹션은 완전히 노광되고, 포토레지스트 재료는 상기 제3 섹션에서 제거됨 -;
    상기 제3 섹션에서 상기 비정질 실리콘 재료 층 및 상기 제1 도펀트 층을 제거함으로써 상기 박막 트랜지스터의 상기 활성 층에 대응하는 상기 패턴을 갖는 상기 비정질 실리콘 층을 형성하는 단계; 및
    상기 제2 섹션의 상기 포토레지스트 층을 유지하면서 상기 제1 섹션의 상기 포토레지스트 층을 제거함으로써 상기 제1 섹션의 상기 비정질 실리콘 층을 노출시키는 단계를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 제1 섹션의 상기 비정질 실리콘 층에서 상기 베이스 기판에 대한 반대측에 그리고 상기 제2 섹션의 상기 포토레지스트 층에서 상기 비정질 실리콘 층에 대한 반대측에 제2 도펀트 재료 층을 형성하는 단계; 및
    상기 제2 섹션의 상기 포토레지스트 층을 제거함으로써 상기 제2 섹션의 상기 제1 도펀트 층을 노출시키는 단계를 더 포함하는, 방법.
  10. 제9항에 있어서,
    상기 제2 섹션의 상기 포토레지스트 층은 리프트-오프(lift-off) 용매를 사용하는 리프트-오프 방법에 의해 제거되는, 방법.
  11. 제1항에 있어서,
    상기 비정질 실리콘 층, 상기 제1 도펀트 층 및 상기 제2 도펀트 층을 결정화하는 상기 단계 전에 상기 비정질 실리콘 층을 탈수소화하는 단계를 더 포함하는, 방법.
  12. 제1항에 있어서,
    상기 비정질 실리콘 층을 형성하는 상기 단계 전에 상기 베이스 기판 상에 버퍼 층을 형성하는 단계를 더 포함하고, 상기 비정질 실리콘 층은 상기 버퍼 층에서 상기 베이스 기판에 대한 반대측에 형성되는, 방법.
  13. 제12항에 있어서,
    상기 버퍼 층은 1000 Å 내지 4000 Å 범위의 두께를 갖는, 방법.
  14. 제12항에 있어서,
    상기 버퍼 층을 형성하는 단계 전에 상기 베이스 기판 상에 보조 비정질 실리콘 층을 형성하는 단계를 더 포함하고, 상기 버퍼 층은 상기 보조 비정질 실리콘 층에서 상기 베이스 기판에 대한 반대측에 형성되는, 방법.
  15. 제14항에 있어서,
    상기 비정질 실리콘 층, 상기 제1 도펀트 층 및 상기 제2 도펀트 층을 결정화하는 상기 단계 전에 상기 보조 비정질 실리콘 층을 탈수소화하는 단계를 더 포함하는, 방법.
  16. 제14항에 있어서,
    상기 보조 비정질 실리콘 층은 10 nm 내지 60 nm 범위의 두께를 갖는, 방법.
  17. 제1항에 있어서,
    상기 다결정 실리콘 활성 층에서 상기 베이스 기판에 대한 반대측에 게이트 절연 층을 형성하는 단계;
    상기 게이트 절연 층에서 상기 다결정 실리콘 활성 층에 대한 반대측에 게이트 전극 층을 형성하는 단계;
    상기 제1 영역에 대응하는 구역들에서 소스 비아 및 드레인 비아를 형성하고- 상기 소스 비아 및 상기 드레인 비아는 상기 게이트 절연 층을 통해 연장됨 -, 상기 다결정 실리콘 활성 층의 상기 제1 영역을 노출시키는 단계; 및
    상기 게이트 절연 층에서 상기 베이스 기판에 대한 반대측에 소스 전극 및 드레인 전극을 형성하는 단계- 상기 소스 전극은 상기 소스 비아를 통해 연장되고 상기 다결정 실리콘 활성 층과 접촉하고, 상기 드레인 전극은 상기 드레인 비아를 통해 연장되고 상기 다결정 실리콘 활성 층과 접촉함 -
    를 더 포함하는, 방법.
  18. 제1항에 있어서,
    상기 제1 도펀트 층 및 상기 제2 도펀트 층은 원자 층 퇴적에 의해 상기 베이스 기판 상에 퇴적되는, 방법.
  19. 제1항에 있어서,
    상기 비정질 실리콘 층은 30 nm 내지 60 nm 범위의 두께를 갖는, 방법.
  20. 제1항에 있어서,
    상기 제1 도펀트 층은 제1 도전형을 갖는 제1 도펀트를 포함하고, 상기 제2 도펀트 층은 제2 도전형을 갖는 제2 도펀트를 포함하고; 상기 제1 도펀트 및 상기 제2 도펀트는 p-형 도펀트 및 n-형 도펀트로부터 선택된 상이한 유형의 도펀트들인, 방법.
  21. 제1항에 있어서,
    상기 제1 도펀트 층은 제1 도펀트를 포함하고, 상기 제2 도펀트 층은 제2 도펀트를 포함하고; 상기 제1 도펀트 및 상기 제2 도펀트는 p-형 도펀트 및 n-형 도펀트로부터 선택된 동일한 유형인, 방법.
  22. 제1항에 있어서,
    상기 제1 도펀트 층은 1 x 1011 원자/cm3 내지 1 x 1013 원자/cm3 범위의 상기 제1 도펀트의 농도를 갖는, 방법.
  23. 제1항에 있어서,
    상기 제2 도펀트 층의 농도는 1 x 1014 원자/cm3 내지 1 x 1016 원자/cm3 범위의 상기 제2 도펀트의 농도를 갖는, 방법.
  24. 제1항 내지 5항, 제7항 내지 제23항 중 어느 한 항의 방법에 의해 제조된 다결정 실리콘 박막 트랜지스터.
  25. 제24항의 박막 트랜지스터를 포함하는 디스플레이 장치.

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768530B (zh) * 2017-11-15 2020-01-17 武汉华星光电半导体显示技术有限公司 柔性基板及其制作方法
JP2022523171A (ja) * 2019-02-19 2022-04-21 アプライド マテリアルズ インコーポレイテッド ポリシリコンライナー
CN112670408B (zh) * 2019-10-15 2023-06-02 夏泰鑫半导体(青岛)有限公司 电容器的制备方法及电容器
CN111628005A (zh) * 2020-06-08 2020-09-04 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板、显示面板及显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100452443B1 (ko) 2001-12-29 2004-10-08 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터 제조방법
CN103839826A (zh) * 2014-02-24 2014-06-04 京东方科技集团股份有限公司 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法
US20150340389A1 (en) 2013-07-17 2015-11-26 Boe Technology Group Co., Ltd. Method for manufacturing array substrate, array substrate, and display device
CN105140128A (zh) 2015-09-08 2015-12-09 信利（惠州）智能显示有限公司 低温多晶硅薄膜晶体管及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2335333B1 (de) * 1973-07-11 1975-01-16 Siemens Ag Verfahren zur Herstellung von einer Anordnung mit Feldeffekttransistoren in Komplementaer-MOS-Technik
JP4042098B2 (ja) * 2002-04-22 2008-02-06 セイコーエプソン株式会社 デバイスの製造方法
KR20040021758A (ko) * 2002-09-04 2004-03-11 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터 제조방법
US7691691B1 (en) 2006-05-23 2010-04-06 Kovio, Inc. Semiconductor device and methods for making the same
US7754548B2 (en) 2006-06-27 2010-07-13 Lg Display Co., Ltd. Thin film transistor, method of fabricating the same, and method of fabricating liquid crystal display device having the same
US7767520B2 (en) * 2006-08-15 2010-08-03 Kovio, Inc. Printed dopant layers
JP5493573B2 (ja) 2009-08-07 2014-05-14 ソニー株式会社 ドーピング方法、および半導体装置の製造方法
KR20110138840A (ko) * 2010-06-22 2011-12-28 엘지디스플레이 주식회사 간접 열 결정화 박막 트랜지스터 기판 및 그 제조 방법
US8569158B2 (en) * 2011-03-31 2013-10-29 Tokyo Electron Limited Method for forming ultra-shallow doping regions by solid phase diffusion
US8624324B1 (en) * 2012-08-10 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting through vias to devices
CN102890378B (zh) * 2012-09-17 2015-01-21 京东方科技集团股份有限公司 一种阵列基板及其制造方法
CN103839825A (zh) * 2014-02-24 2014-06-04 京东方科技集团股份有限公司 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法
CN104393017B (zh) * 2014-10-31 2017-12-15 京东方科技集团股份有限公司 阵列基板的制作方法、阵列基板及显示装置
CN105140130B (zh) 2015-09-29 2018-01-19 信利（惠州）智能显示有限公司 低温多晶硅薄膜晶体管及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100452443B1 (ko) 2001-12-29 2004-10-08 엘지.필립스 엘시디 주식회사 다결정 실리콘 박막트랜지스터 제조방법
US20150340389A1 (en) 2013-07-17 2015-11-26 Boe Technology Group Co., Ltd. Method for manufacturing array substrate, array substrate, and display device
CN103839826A (zh) * 2014-02-24 2014-06-04 京东方科技集团股份有限公司 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法
CN105140128A (zh) 2015-09-08 2015-12-09 信利（惠州）智能显示有限公司 低温多晶硅薄膜晶体管及其制备方法

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