KR102046405B1 - 소자 처리용 반도체-다이아몬드 웨이퍼의 부착 방법 - Google Patents

소자 처리용 반도체-다이아몬드 웨이퍼의 부착 방법 Download PDF

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Abstract

반도체-다이아몬드-캐리어 기판 웨이퍼(55)가 개시된다. 본 발명에 의한 반도체-다이아몬드-캐리어 웨이퍼(55)는 다이아몬드 면 및 반도체 면을 갖는 반도체-다이아몬드 웨이퍼(40); 상기 반도체-다이아몬드 웨이퍼(40)의 다이아몬드 면에 배치되고 열팽창계수(CTE)가 다이아몬드보다 더 낮은 적어도 하나의 층을 포함하는 캐리어 기판(50); 및 상기 반도체-다이아몬드 웨이퍼(40)의 다이아몬드 면과 상기 캐리어 기판(50) 사이에 배치하여 상기 캐리어 기판(50)이 상기 반도체-다이아몬드 웨이퍼(40)에 결합하도록 하는 접착 층(48)을 포함한다. 상기 반도체-다이아몬드-캐리어 기판 웨이퍼(55)는 다음 특징을 갖는다: 40μm 이하의 총 두께 변화; 100 μm 이하의 웨이퍼 휨; 및 40 μm 이하의 웨이퍼 비틀림.

Description

소자 처리용 반도체-다이아몬드 웨이퍼의 부착 방법 {Mounting of semiconductor-on-diamond wafers for device processing}
본 발명은 반도체-다이아몬드 웨이퍼(semiconductor-on-diamond wafer) 상의 후속적인 반도체 소자 제작을 위해, 캐리어 기판 위에 반도체-다이아몬드 웨이퍼를 부착(mounting)하는 방법에 관한 것이다. 본 발명은 또한 본원에 기술된 방법론을 사용하여 제작된 반도체-다이아몬드-캐리어 기판 웨이퍼(semiconductor-on-diamond -on-carrier substrate wafer) 및 이러한 반도체-다이아몬드-캐리어 기판 웨이퍼의 반도체 면(side) 위에 하나 이상의 반도체 소자 구조물을 제작하는 방법에 관한 것이다.
GaN-on-다이아몬드 웨이퍼(GaN-on-diamond wafer)와 같은 반도체-다이아몬드 웨이퍼는 당해 분야에 공지되어 있다. 예를 들면, US7,595,507, US8,283,189, 및 US8,283,672는 GaN-on-다이아몬드 웨이퍼 및 제작 방법을 개시하고 있다.
GaN-on-다이아몬드 웨이퍼 위에 반도체 소자를 제작하기 위하여, GaN-on-다이아몬드 웨이퍼는 특정의 기계적 강도를 충족시킬 필요가 있다. 현재, 독립된(free standing) GaN-on-다이아몬드 웨이퍼는 기계적 강도를 충족하지 못하고 있다. 이들 강도를 충족하기 위하여, GaN-on-다이아몬드 웨이퍼를 캐리어 기판 위에 부착하는 것이 제안되어 왔다. 부착된 GaN-on-다이아몬드 웨이퍼는 모든 기계적 사양을 충족하여야 하며 동시에 산, 염기, 용매 및 열 처리에 대해 노출되는 경우 변하지 않고 유지되어야 하며, 소자 제작 공정이 끝난 후에도 여전히 간단하게 분리되어야 하기 때문에, 캐리어 부착 공정은 매우 복잡하다.
WO2014006562는 부착된 반도체-다이아몬드 웨이퍼 위에서 후속적인 반도체 소자 제작을 위해 캐리어 기판 위에 반도체-다이아몬드 웨이퍼를 부착하는 방법을 기술하고 있다. 반도체-다이아몬드 웨이퍼는 평편한 캐리어 판에 결합되며, 이는 반도체-다이아몬드 웨이퍼 내에서 휨을 제거하기에 유리한 다이아몬드 캐리어 플레이트인 것으로 기술되어 있다. 반도체 소자 구조는 이후에 부착된 웨이퍼 위에서 제작될 수 있다. 캐리어 판은 이후에 제거되어 재-사용될 수 있다. 이러한 시도를 사용하데 있어 사용되는 다이아몬드 캐리어의 기판이 고가이며, 제작 공정 시간이 길다는 단점이 지적되고 있다.
US20020115263는 비정질-실리케이트 유리 결합 층을 사용하여 기판을 캐리어에 접합시키는 방법을 개시하고 있다. 결합은 기판, 접합 층, 및 캐리어를 가열하여 캐리어를 접합시키는 공정을 포함한다. 접합 층은 실질적으로 초 고 진공 환경 속에서 가스배출에 대해 실질적으로 민감하지 않으며 적어도 약 500℃ 이하의 온도에서 열 처리 동안 실질적인 화학적 및 구조적 열화에 대해 영향받지 않는다. 그러나, 이러한 시도를 사용하는 하나의 문제는 기판과 캐리어 사이의 열팽창계수(coefficient of thermal expansion: CTE)에 있어서 부정합(mismatch)이 존재하며 이후에 가열 공정은 열적으로 유도된 응력 및 웨이퍼 휨을 유도할 수 있다는 것이다.
본 발명의 목적은 비교적 저렴하고 신속하며 두께가 매우 균일한 매우 평편한 반도체-다이아몬드-캐리어 웨이퍼를 생성하는 캐리어 기판에 반도체-다이아몬드 웨이퍼를 부착하는 방법을 제공하는 것이다.
본 발명에 의한 반도체-다이아몬드 웨이퍼를 이용하여 후속적인 반도체 소자 제작을 위해 캐리어 기판 위에 반도체-다이아몬드 웨이퍼를 부착하는 방법은:
광학 플랫을 이용하여 반도체-다이아몬드 웨이퍼의 반도체 면을 가압하여 반도체-다이아몬드 웨이퍼의 전방 정당화(front justification)를 제공하는 단계;
상기 반도체-다이아몬드 웨이퍼가 상기 광학 플랫에 대해 가압되는 동안 상기 캐리어 기판을 상기 반도체-다이아몬드 웨이퍼의 다이아몬드 면에 접합시켜 접합된 반도체-다이아몬드-캐리어 기판 웨이퍼를 제공하는 단계; 및
접합된 반도체-다이아몬드-캐리어 기판 웨이퍼를 상기 광학 플랫으로부터 제거하여 상기 결합된 반도체-다이아몬드-캐리어 기판 웨이퍼의 반도체 면을 노출시키는 단계를 포함한다.
이때, 상기 캐리어 기판은 다이아몬드보다 열팽창계수(CTE)가 더 낮은 적어도 하나의 층을 포함하고,
상기 캐리어 기판을 반도체-다이아몬드 웨이퍼에 접합시키기 위해 접착제가 사용되고 접합은 상기 반도체-다이아몬드 웨이퍼가 광학 플랫에 대해 가압되는 동안 상기 접착제를 경화시킴에 의해 달성되며,
광학 플랫으로부터 상기 접합된 반도체-다이아몬드-캐리어 기판 웨이퍼의 제거 후, 상기 결합된 반도체-다이아몬드-캐리어 기판 웨이퍼는 다음 특징을 갖는다:
40μm 이하, 및 보다 바람직하게는 30μm, 20μm, 또는 10μm 이하의 총 두께 변화;
100μm 이하, 및 보다 바람직하게는 80μm, 60μm, 40μm 또는 20μm 이하의 웨이퍼 휨;
40μm, 및 보다 바람직하게는 20μm 이하의 웨이퍼 비틀림.
한편, 상기 방법은:
반도체-다이아몬드 웨이퍼; 및
반도체-다이아몬드 웨이퍼의 다이아몬드 면에 접합된 캐리어 기판을 포함하는 반도체-다이아몬드-캐리어 기판 웨이퍼를 제공하며,
여기서 상기 캐리어 기판은 다이아몬드보다 열팽창계수(CTE)가 더 낮은 적어도 하나의 층을 포함하고,
여기서 상기 캐리어 기판은 접착제를 사용하여 반도체-다이아몬드 웨이퍼의 다이아몬드 면에 결합되고,
여기서 상기 결합된 반도체-다이아몬드-캐리어 기판 웨이퍼는 다음 특징을 갖는다:
40μm 이하, 및 보다 바람직하게는 30μm, 20μm, 또는 10μm 이하의 총 두께 변화;
100μm 이하, 및 보다 바람직하게는 80μm, 60μm, 40μm 또는 20μm 이하의 웨이퍼 휨;
40μm 이하, 및 보다 바람직하게는 20μm 이하의 웨이퍼 비틀림.
특정 구현예에 따라서, 캐리어 기판은 다이아몬드보다 열팽창계수(CTE)가 더 낮은 층(예컨대, 석영) 외에도 다이아몬드보다 열팽창계수(CTE)가 더 높은 층(예컨대, 규소)을 포함할 수 있다. 상기 층의 열 팽창 계수 및 상기 캐리어 기판의 층 두께는 내부 잔류 응력이 상기 반도체-다이아몬드-캐리어 기판 웨이퍼의 휨을 0 근처로 보증하도록 변할 수 있다. 따라서, 이러한 부착된 반도체-다이아몬드는 표준 제작 라인에서의 소자 제작에 적합하다. 소자 제작 후, 상기 캐리어 기판은 분리되어 재사용될 수 있다. 따라서, 반도체 소자 구조물을 제작하는 방법이 또한 제공되며, 이러한 방법은:
캐리어 기판과 반도체-다이아몬드 웨이퍼의 결합이 유지되는 소자 제작 온도에서 반도체-다이아몬드-캐리어 기판 웨이퍼를 유지하는 동안 본원에 기술된 바와 같은 방법론에 따라 형성된 반도체-다이아몬드-캐리어 기판 웨이퍼의 반도체 면 위에 하나 이상의 반도체 소자 구조물을 제작하는 단계; 및 이후에
하나 이상의 반도체 소자 구조물의 제작 후 상기 캐리어 기판 및 상기 반도체-다이아몬드 웨이퍼의 접합이 파괴되도록 하는 과도한 소자 제작 온도의 온도로 상기 반도체-다이아몬드-캐리어 기판 웨이퍼를 가열함으로써 상기 캐리어 기판을 상기 반도체-다이아몬드 웨이퍼로부터 분리시키는 단계를 포함한다.
본 발명을 보다 잘 이해하고 본 발명을 실행할 수 있는 방법을 나타내기 위하여, 이하에서는 본 발명의 구현예를 첨부된 도면을 참고로하여 단지 예시적으로만 기술할 것이다.
이때, 도 1은 웨이퍼 휨을 나타내는 독립된(free-standing) GaN-on-다이아몬드 웨이퍼를 나타내고;
도 2는 캐리어 웨이퍼에 결합되었지만 여전히 웨이퍼 휨을 나타내는 GaN-on-다이아몬드 웨이퍼를 나타내며;
도 3a 내지 도 3c는 본 발명의 구현예에 따라서, 웨이퍼 휨을 나타내는 독립된 GaN-on-다이아몬드 웨이퍼(도 3a)로 출발하여, 광학 플랫에 대한 GaN-on-다이아몬드 웨이퍼의 전방-정당화(도 3b), 및 UV 접착제 및 CTE가 다이아몬드보다 더 낮은 캐리어 웨이퍼를 사용하여 GaN-on-다이아몬드 웨이퍼에 캐리어 웨이퍼를 접합시킴을 포함하여 웨이퍼 휨을 제거하기 위해 캐리어 웨이퍼에 접합된 GaN-on-다이아몬드 웨이퍼를 부착하는데 있어 관련된 단계들을 나타내고;
도 3d는 본 발명의 구현예에 따라 광학 플랫 위에 열 테이프를 배치하는 임의의 단계를 나타내며;
도 4는 본 발명의 구현예에 따라 GaN-on-다이아몬드 웨이퍼에 캐리어 웨이퍼를 결합시키는데 적합한 부착 구조를 나타내고;
도 5는 본 발명의 구현예에 따라 다층 캐리어 기판을 사용하여 GaN-on-다이아몬드 웨이퍼에 캐리어 기판을 결합시키기 위한 다른 적합한 부착 구조를 나타내며;
도 6은 본 발명의 구현예에 따라 캐리어 웨이퍼에 GaN-on-다이아몬드 웨이퍼를 부착하기 위한 예시적인 단계를 나타내는 흐름도를 나타낸다.
당해 분야에서 통상의 지식을 가진 자는 (1) 특정의 단계들이 임의로 수행될 수 있으며; (2) 상기 단계들은 본원에 설정된 특정 순서로 제한되어질 수 없고; (3) 특정의 단계들이 동시에 수행되는 것을 포함하여, 상이한 순서로 수행될 수 있음을 인식할 것이다.
명세서에서 "일 구현예", "바람직한 구현예", "구현예", 또는 "구현예들"에 대한 참고는 상기 구현예와 관련하여 기술된 특수한 특징, 구조, 특성, 또는 기능이 본 발명의 적어도 하나의 구현예에 포함되며 하나 이상의 구현예로 존재할 수 있음을 의미한다. 명세서의 다양한 곳에서 어구 "일 구현예에서", '구현예에서", 또는 "구현에들에서"의 출현은 필수적으로 동일한 구현예 또는 구현예들을 모두 참고하는 것이 아니다.
후속적인 반도체 소자 공정을 위해 엄격한 기계적 및 기하학적 요건을 충족시키기 위해 캐리어 기판에 대해 반도체-다이아몬드 웨이퍼를 부착하는 것은 기술적으로 많은 어려움이 상존하고 있다. (이후로, 용어 GaN-on-다이아몬드 웨이퍼 및 반도체-다이아몬드 웨이퍼는 상호교환적으로 사용된다. 또한, 반도체-다이아몬드 웨이퍼는 다이아몬드 층 및 반도체 층을 포함하고, GaN은 하나의 유형의 반도체 물질이다). 수년에 걸쳐 수개의 그룹이 당해 문제에 대해 연구되어 왔으며 상업적으로 가치있는 만족스러운 해결책이 확보되지 못하고 있다. 본 명세서는 이러한 문제에 대해 이러한 상업적으로 가치있는 해결책을 제공하기 위해 최종적으로 최적화된 시도를 기술한다. 이러한 반도체-다이아몬드 웨이퍼 부착 해결책은 특히, 반도체-다이아몬드 웨이퍼가 비교적 얇은(예컨대, 200㎛ 미만의 두께) 경우에, 이러한 웨이퍼 위에 상업용 반도체 소자 제작에 요구된다. 따라서, 당해 방법론은 상업적으로 이용가능하며 이들의 제작 라인에 대해 유의적인 변형없이 반도체-다이아몬드 기판 위에 이들의 소자를 성공적으로 가공하기 위한 반도체 소자 제작에 의해 사용될 수 있다.
본 발명의 과제의 해결 수단에 기술된 바와 같이, 반도체-다이아몬드 웨이퍼 위에 후속적인 반도체 소자 제작을 위해 캐리어 기판 위에 반도체-다이아몬드 웨이퍼(예컨대, GaN-on-다이아몬드)를 부착하기 위한 기본 방법론은:
광학 플랫에 대해 반도체-다이아몬드 웨이퍼의 반도체 면을 가압하여 반도체-다이아몬드 웨이퍼의 전방 정당화를 제공하는 단계(추가의 광학 플랫을 사용하고 또한 광학 플랫들 사이에 위치한 하나 이상의 스페이서(spacer)를 사용하여 가압함으로서 반도체-다이아몬드-캐리어 기판 웨이퍼의 두께를 조절하는 단계);
상기 반도체-다이아몬드 웨이퍼가 상기 광학 플랫에 대해 가압되는 동안 상기 캐리어 기판을 상기 반도체-다이아몬드 웨이퍼의 다이아몬드 면에 접합시켜 접합된 반도체-다이아몬드-캐리어 기판 웨이퍼를 제공하는 단계; 및
접합된 반도체-다이아몬드-캐리어 기판 웨이퍼를 상기 광학 플랫으로부터 제거하여 상기 결합된 반도체-다이아몬드-캐리어 기판 웨이퍼의 반도체 면을 노출시키는 단계를 포함하며,
여기서 상기 캐리어 기판은 다이아몬드보다 열팽창계수(CTE)가 더 낮은 적어도 하나의 층을 포함하고,
여기서 상기 캐리어 기판을 반도체-다이아몬드 웨이퍼에 접합시키기 위해 접착제가 사용되고 접합은 상기 반도체-다이아몬드 웨이퍼가 광학 플랫에 대해 가압되는 동안 상기 접착제를 경화시킴에 의해 달성되며,
여기서 광학 플랫으로부터 상기 접합된 반도체-다이아몬드-캐리어 기판 웨이퍼를 제거한 후, 상기 접합된 반도체-다이아몬드-캐리어 기판 웨이퍼는 다음 특징을 갖는다:
40㎛ 이하, 및 보다 바람직하게는 30㎛, 20㎛, 또는 10㎛ 이하의 총 두께 변화;
100㎛ 이하, 및 보다 바람직하게는 80㎛, 60㎛, 40㎛ 또는 20㎛ 이하의 웨이퍼 휨;
40㎛, 및 보다 바람직하게는 20㎛ 이하의 웨이퍼 비틀림.
구현예에서, 하나의 시도는 전방 정당화, CTE가 다이아몬드에 가깝지만 이보다 더 낮은 캐리어 기판의 사용, 및 저온 접착제의 사용을 포함하는 다수의 상호관련된 특징의 조합을 사용한다. 결합 동안에 온도는 UV 광에 노출되는 경우 실온에서 결합하는 UV 접착제와 같은 저온 접착제를 사용하여 10℃ 내지 40℃로 유지될 수 있으며 결합 공정은 UV 광에 노출시켜 캐리어 기판을 반도체-다이아몬드 웨이퍼의 다이아몬드 면에 결합시킴을 포함한다. 캐리어 기판은 석영의 층으로 형성될 수 있다. 석영을 유의적인 가열없이 다이아몬드에 결합시킴으로써, 석영과 다이아몬드 사이의 CTE 부정합으로 인한 열적 유도된 휨이 감소될 수 있다.
부착된 웨이퍼는 또한 이러한 웨이퍼 위에서 반도체 소자의 제작시 사용된 공정 단계를 견딜 수 있어야 하며 유리하게는 캐리어 웨이퍼는 후속적으로 용이하게 제거되어 재생될 수 있어야 한다. 예를 들면, 열 분리 접착제(thermal release adhesive)를 캐리어 기판과 반도체-다이아몬드 웨이퍼의 반도체 면 사이에 제공하여 사용 후 캐리어 기판의 분리을 허용하여야 한다. 이와 관련하여, 접착제는 특수한 소자 제작 공정에 따라 200℃, 220℃, 250℃, 280℃, 300℃, 또는 350℃ 이상일 수 있는 소자 제작 온도에 노출 동안에 캐리어 기판과 반도체-다이아몬드 웨이퍼의 접착을 유지할 수 있어야 한다. 소자 제작 후 열 분리 접착제를 고온(예컨대, 220℃, 250℃, 280℃, 300℃, 350℃, 또는 400℃ 초과)에 노출시켜 캐리어 기판이 제거되어 반도체-다이아몬드 웨이퍼 위에 반도체 소자 제작 후 재-사용될 수 있도록 할 수 있다. 따라서, 구현예에서, 소자 제작 방법은: 반도체-다이아몬드-캐리어 기판 웨이퍼를 220℃(또는 열 분리 접착제의 분리 온도에 따라 220℃, 250℃, 280℃, 300℃, 350℃, 또는 400℃) 미만의 온도에서 유지시키는 동안 본원에 기술된 바와 같이 반도체-다이아몬드-캐리어 기판 웨이퍼의 반도체 면 위에 하나 이상의 반도체 소자 구조물을 제작하는 단계; 및 반도체-다이아몬드-캐리어 기판 웨이퍼를 220℃ 초과(또는 열 분리 접착제의 분리 온도에 따라 250℃, 280℃, 300℃, 350℃, 또는 400℃)의 온도로 가열함으로써 하나 이상의 반도체 소자 구조물의 제작 후 상기 캐리어 기판을 상기 반도체-다이아몬드 웨이퍼로부터 분리시키는 단계를 포함할 수 있다.
도 1은 다이아몬드 층(4)에 부착된 GaN 2의 층을 포함하는 독립된 GaN-on-다이아몬드 웨이퍼를 나타낸다. 이러한 독립된 GaN-on- 다이아몬드 웨이퍼(1)은 GaN의 노출된 표면과 함께 나열된 방식으로 볼록한 형태로 휜다.
도 2를 참고하면, 캐리어 기판(6)이 에폭시 수지, 유리, 또는 세라믹 접착제와 같은 결합 물질(8)을 사용하여 휘어진 GaN-on-다이아몬드 웨이퍼(1)의 다이아몬드 면에 결합되는 경우, 상기 접착제(8)는 GaN-on-다이아몬드 웨이퍼(1)의 다이아몬드 면의 오목한 형태를 충전시켜 웨이퍼(1)의 노출된 GaN 표면의 오목한 휨이 유지되도록 하는 경향이 있다. 실험은 40μm 비틀림으로, 그러나 드물게는 더 우수하게 굽혀질 수 있는 것을 나타내며, 이는 다이아몬드 층내의 내부 응력에 크게 기인한다.
상기 측면에서, GaN-on-다이아몬드 웨이퍼의 전방 정당화가 요구됨이 밝혀졌다. 이는 도 3a 내지 도 3c에 나타내어져 있다. 도 3a는 다이아몬드 층(4)에 부착된 GaN 층(2)을 포함하는 도 1에 이미 나타낸 바와 같은 대표적으로 휘어진 독립된 GaN-on-다이아몬드 웨이퍼(1)를 나타낸다. 구현예에서, 다이아몬드 층(4)은 적합한 다이아몬드 증착 기술에 의해 GaN 층(2) 위에 증착될 수 있다.
도 3b에 나타낸 바와 같이, GaN-on-다이아몬드 웨이퍼(1)의 GaN 면은 광학 플랫(5) 위의 가압된 플랫이다. 이후에, 캐리어 기판(6)은 GaN-on-다이아몬드 웨이퍼(1)가 광학 플랫(5)에 대해 가압되는 동안 접착제(8)를 통해 GaN-on-다이아몬드 웨이퍼의 다이아몬드 면에 결합될 수 있다. 보다 구체적으로, 도 3c와 함께 논의된 바와 같이, GaN 층(2), 다이아몬드 층(4), 접착제(8) 및 캐리어 기판(6)을 포함하는 층의 적층물(stack)은 접착제(8)가 경화되어 캐리어 웨이퍼(6)에 대해 다이아몬드 층(4)을 보증하는 동안 광학 플랫(5)의 상부 표면에 대해 가압된다.
캐리어 기판(6)이 접착제(8)에 의해 GaN-on-다이아몬드 웨이퍼(1)에 접착되면, GaN-on-다이아몬드-캐리어 기판 웨이퍼(7)는 광학 플랫(5)의 평편함 특성을 유지하는 GaN 표면과 함께 광학 플랫(5)으로부터 제거될 수 있다. 즉, 광학 플랫(5)는 캐리어 기판(6)에 대한 접합 후 웨이퍼의 형태를 결정한다.
도 3d는 본 발명의 구현예에 따른 열 분리 테이프(또는, 간단히 열 테이프)(9)를 사용하는 임의 단계를 나타낸다. 도 3a 내지 도 3c는 광학 플랫(5)에 대해 직접 가압되는 GaN 층(2)의 바닥 표면을 나타내는 반면, 열 분리 테이프(9)의 제공은 광학 플랫(5)의 상부 표면에 적용되어 GaN-on-다이아몬드 웨이퍼(1)가 캐리어 기판 접합 공정 동안 제자리에서 유지되어 접합된 웨이퍼가 광학 플랫(5)의 프로파일을 유지하도록 보증한다. 이후에, 접합된 웨이퍼는 열 분리 테이프(9)의 분리을 개시하기 위한 열을 적용함으로써 접합이 완료된 후에 광학 플랫(5)으로부터 제거된다.
구현예에서, 도 3a 내지 도 3c에 나타낸 바와 같은 상술한 공정은 바람직한 수준의 평편도 및 두께 균일성을 지닌 부착된 GaN-on-다이아몬드 웨이퍼를 생산할 수 있다. 양태에서, 추가의 특징을 가하여 부착된 반도체-다이아몬드 웨이퍼가 반도체 소자 제작 라인에 대한 엄격한 기계적 및 기하학적 요건을 충족하도록 할 수 있다.
반도체 소자 공정 동안 캐리어 기판(6) 위에 GaN-on-다이아몬드 웨이퍼(1) 플랫을 유지하기에 충분히 단단한 많은 유형의 결합은 가열을 필요로 한다. 그러나, 비정질-다이아몬드 물질이 캐리어 기판(6)에 대해 사용되는 경우, 캐리어 기판(6)의 CTE와 다이아몬드 층(4)의 다이아몬드에 있어 부정합이 필연적으로 존재할 것이다. 유리 결합과 같이, 가열을 필요로 하는 결합 물질을 이용하는 경우, 캐리어 기판(6)과 다이아몬드 사이의 열적 부정합은 냉각 및 후속적인 휨 또는 크래킹에 있어서 응력 증강을 초래할 수 있다. 따라서, 구현예에서, 저온(예컨대, 실온) 접착제를 특정 구조에서 사용할 수 있다. 적합한 접착제는 UV 광에 대한 노출하에서 경화되는 UV 접착제를 포함한다. 그러나, 구현예에서, 탈기(outgassing)없이 실온에서 또는 실온 근처에서 경화하는 어떠한 접착제도 잠재적으로 이용할 수 있다. UV 접착제는 다이아몬드 층(4) 및 캐리어 웨이퍼(6)를 비정질-설정된 형태로 접착제(8)와 함께 먼저 원하는 구조로 부착시킬 수 있고 이후에 후속적으로 UV에 노출되어 비교적 단시간 프레임으로 접착제를 경화시킬 수 있기 때문에 바람직하다.
캐리어 기판(6)에 대한 대표적인 저 비용 물질은 유리, 규소, 및 석영을 포함하고, 이중 가장 비싼 것은 석영이다. 석영은 다이아몬드보다 CTE가 더 작다. UV 접착제 탈착이 고온에서 수행되고 많은 공정 단계가 실온보다 높은 온도에서 수행된 것으로 가정하면, 다이아몬드가 상승되는 온도에서 안정하고 고체인 것이 필요하다. 규소 또는 유리 위에서의 부착은 다이아몬드를 고온에서 장력인 상태로 두게 되며, 이는 다이아몬드가 200℃ 이상에서 파괴되도록 한다. 석영 위에서의 부착은 다이아몬드를 상승되는 온도에서 가압하에 두게 된다. 가압 하에서, 다이아몬드는 석영이 굽혀지도록 하며 궁극적으로 UV 접착제가 크래킹없이 분리되도록 한다. 크랙이 없는 분리가 목적이므로, 다이아몬드보다 CTE가 더 낮은 기판이 필수적인 것으로 밝혀졌다.
도 4는 본 발명의 구현예에 따른 적합한 부착 구조를 나타낸다. 구현예에서, GaN-on-다이아몬드 웨이퍼(40)는 열 분리 테이프(44)를 사용하여 가압되어 광학 플랫 석영(42)에 접착된다. 임의로, 보호 코팅(56)(예컨대, SiN)을 GaN-on-다이아몬드 웨이퍼(40)의 GaN의 층 위에 제공할 수 있다. 구현예에서, 보호 코팅(56)은 GaN-on-다이아몬드 웨이퍼(40)가 접합을 위해 광학 플랫(42) 위에 배치되기 전에 GaN-on-다이아몬드 웨이퍼(40)의 GaN 면에 적용될 수 있다. 광학 플랫(42)은 부착 공정 후 GaN-on-다이아몬드 웨이퍼(40)으로부터 분리될 수 있다.
구현예에서, 코팅 층(46)은 또한 GaN-on-다이아몬드 웨이퍼(40)의 다이아몬드 면에 임의로 제공되어 부착을 보조하고/하거나 다이아몬드 표면을 평탄화하고/하거나 GaN-on-다이아몬드 웨이퍼(40)의 GaN 층 위에서 소자 공정 후 GaN-on-다이아몬드 웨이퍼(40)로부터 UV 접착제(접착제(48))의 분리를 허용할 수 있다. 구현예에서, 코팅(46)은 열가소성 물질로 형성될 수 있다. 구현예에서, 접착제(예: UV 접착제)(48)가 GaN-on-다이아몬드 웨이퍼(40) 위에 제공될 수 있으며 석영 캐리어 웨이퍼(50)를 접착 층(48) 위에 위치한다. 추가의 석영 플랫(52)을 사용하여 석영 캐리어 웨이퍼(50)을 전방-정당화된 GaN-on-다이아몬드 웨이퍼(40)에 대해 가압한다. 고리(ring) 형태의 규소 스페이서 웨이퍼(54)를 사용하여 층화된 구조의 두께를 조절한다.
도 6은 본 발명의 구현예에 따라 캐리어 웨이퍼에 GaN-on-다이아몬드 웨이퍼를 부착하기 위한 예시적인 단계를 나타내는 흐름도(600)이다. 당해 공정은 단계 602에서 시작한다.
단계(602)에서, 임의의 보호 코팅(56)(예컨대, SiN)을 GaN-on-다이아몬드 웨이퍼(40)의 GaN의 층(또는, 동등하게는, Gan 면 또는 반도체 면)에 배치할 수 있다. 구현예에서, GaN-on-다이아몬드 웨이퍼(40)는 다이아몬드 층 및 반도체(또는, 동등하게는, GaN) 층을 포함하며, 여기서 반도체 층은 도 4에서 하단 면 위에 있다.
단계(604)에서, 임의로, 코팅 층(또는, 단축하여 코팅)(46)은 GaN-on-다이아몬드 웨이퍼(40)의 다이아몬드 면 위에 배치될 수 있으며, 여기서 코팅(46)은 열가소성 물질을 포함할 수 있다. 하기 논의한 바와 같이, 임의의 코팅(46)은 부착을 보조하고/하거나 다이아몬드 표면을 평탄화하고/하거나 GaN-on-다이아몬드 웨이퍼 (40)의 GaN 층 위에서 소자 공정 후 GaN-on-다이아몬드 웨이퍼(40)으로부터 UV 접착제(접착제(48))의 분리를 허용할 수 있다.
단계(606)에서, GaN-on-다이아몬드 웨이퍼(40)는 광학 플랫(예: 석영 플랫)(42) 위에 배치될 수 있으며, 여기서 GaN 층은 광학 플랫과 마주보고 있다. 구현예에서, 열 분리 테이프(예: 3195N Nitto™ 테이프, 90℃에서 분리)는 GaN-on-다이아몬드 웨이퍼(40)와 광학 플랫(42) 사이에 배치될 수 있다. 또한, 열가소성 층이 열 분리 테이프(44) 대신 사용될 수 있으며, 여기서 브루어 본드(brewer bond)(305)과 같은 열가소성 층은 GaN-on-다이아몬드 웨이퍼(40) 위에 스핀 코팅 후 열처리시켜 용매가 제거될 수 있다.
단계(608)에서, 접착 층(48)은 GaN-on-다이아몬드 웨이퍼(40) 위에 배치되고 캐리어 기판(예:석영 기판)(50)은 접착 층(48) 위에 배치됨으로써, 적층된 웨이퍼 구조물(또는 단축하여 적층 구조물)(53)을 형성할 수 있다. 적층 구조물(53)에서, 접착 층(48)은 캐리어 기판(50)과 GaN-on-다이아몬드 웨이퍼(40)(보다 구체적으로 GaN-on-다이아몬드 웨이퍼(40)의 다이아몬드 층) 사이에 위치한다. 구현예에서, 접착 층(48)은 UV 접착제로 형성되며, 여기서 UV 접착제는 캐리어 기판(50)(예컨대, Norland™ 61 UV 접착제; 1500 RPM; 30초) 위에서 스핀 코팅할 수 있다.
단계(610)에서, 캐리어 기판(50) 및 GaN-on-다이아몬드 웨이퍼는 정렬되고, 열 테이프(44)의 가장자리는 세정되며, 고리형 규소 스페이서 웨이퍼(또는, 단축하여 스페이서)(54)가 적층 웨이퍼 구조물(53) 주변에 제공될 수 있다.
단계(612)에서, 캐리어 기판(50) 및 GaN-on-다이아몬드 웨이퍼(40)를 포함하는 적층 구조물(53)은 석영 캐리어 기판(50)을 평편화하여 적층 구조물(53)에 대한 정확한 두께에 도달하기 위해 다른 플랫(예: 석영 플랫)(52)을 사용하여 함께 광학 플랫(42)에 대해 가압될 수 있다. 단계(612) 동안에, GaN-on-다이아몬드 웨이퍼(40)는 광학 플랫(42)에 대해 전방 정당화됨으로써 GaN-on-다이아몬드 웨이퍼(40)의 GaN 층의 하단 표면은 광학 플랫(42)의 상부 표면에 의해 평편화된다.
구현예에서, 단계(614)에서, GaN-on-다이아몬드 웨이퍼(40)는 캐리어 기판(50)에 결합될 수 있다. 구현예에서, 적층 웨이퍼 구조물(53)은 프레스로부터 제거될 수 있으며 접착 층(48)은 경화되어 캐리어 기판(50)이 GaN-on-다이아몬드 웨이퍼(40)에 접합되도록 한다. 구현예에서, 접착 층(48)은 UV 접착제를 UV 빛에 9분 동안 노출시킴으로써 경화될 수 있는 UV 접착제로 형성된다. 또한, 적층 웨이퍼 구조물(53)은 가압 상태로 유지됨으로써 적층 웨이퍼 구조물(53)이 광학 플랫(42)에 대해 가압되는 동안 접착 층(48)이 경화되도록 할 수 있다. 예를 들면, 플랫(52)은 UV 빛에 대해 투명한 물질로 제조됨으로써 플랫(52)의 상부 표면 위에 입사하는 UV 빛이 플랫(52)과 캐리어 기판(50) 둘 다를 통과하여 UV 접착제를 경화시킴으로써 캐리어 기판(50)이 GaN-on-다이아몬드 웨이퍼(40)에 결합하도록 한다. 구현예에서, UV 접착제를 경화시키기 위한 온도는 10℃ 내지 40℃일 수 있다.
단계(616)에서, 적층 웨이퍼 구조물(53)은 온도(예: 120℃)에서 열처리(baking)되어 테이프(44)를 열 분리시킴으로써 GaN-on-다이아몬드-캐리어 웨이퍼(55)가 광학 플랫(42)으로부터 분리되도록 한다. 여기서, GaN-on-다이아몬드-캐리어 웨이퍼(55)는 GaN-on-다이아몬드 웨이퍼(40), 접착 층(48), 및 캐리어 기판(50), 및 임의로, 보호 코팅(56) 및 코팅(46) 중 하나 이상의 스택을 나타낸다. 구현예에서, 열 분리 테이프(44)는 접착 층(48)의 연화를 유발하지 않는 온도에서 분리될 수 있다.
단계(618)에서, 테이프는 박리되어 최종의 GaN-on-다이아몬드-캐리어 기판 웨이퍼(55)(또는, 동등하게는 부착된 웨이퍼)를 생성한다.
구현예에서, 두께가 조절되고 휨 및 비틀림이 20μm 미만인 부착된 웨이퍼가 대략 1시간의 가공 시간 동안에 달성된다. 이러한 부착된 웨이퍼는 반도체 소자 가공에 적합하다. 또한, 소자 가공 후, 캐리어 기판(50)은 부착된 웨이퍼 구조물(55)을 250℃에서 약 10분 동안 가열함에 의해 분리될 수 있다. 부착된 웨이퍼를 가열, 보다 구체적으로 접착제(48)을 가열함으로써 캐리어 기판(50)을 탈착하는 것이 유용하지만 부착의 필수적인 조건은 아니다. 200℃의 온도를 지지할 수 있지만 250℃에서 탈착되는 접착제를 제조하는 능력이 매우 유용하다. 200℃는 많은 제작 공정에서 허용되지만, 250℃는 달성하기 어려운 온도가 아니다. 탈착의 이러한 온화한 온도는 공정을 달성하기에 단순하고 용이하도록 한다. 상승되는 온도에서 슬라이딩(sliding)과 같은 다른 기술이 또한 가능하지만 이들은 실온에서 설정되는 것이 요구된다. 이러한 이유로, 대안적 구현예가 다이아몬드 및 석영을 열가소성 물질로 예비-코팅하여 탈착 후 깨끗한 석영 웨이퍼를 남기도록 할 수 있으며, 여기서 열가소성 층은 캐리어 기판(50)과 GaN-on-다이아몬드 웨이퍼(40)의 다이아몬드 면 사이에 배치될 수 있다. 구현예에서, 열 테이프(44)는 열가소성 층으로 대체될 수 있으며, 여기서 브루어 본드(305)과 같은 열가소성 층은 스핀 코팅되고 220℃까지 열처리되어 용매가 제거된다. 이러한 시도는 열 분리 테이프(44)의 사용과 비교하여 보다 반복가능한 시도를 제공함이 밝혀졌다. 다이아몬드를 열가소제로 코팅하는 것은 250℃ 이상에서 슬라이드 분리를 허용한다.
배면 공정(back side processing)을 위한 표준 부착 기술은 가공될 웨이퍼의 일정한 두께 및 얇은 웨이퍼와 캐리어(예를 들면, Si 얇은 웨이퍼 및 Si 캐리어 웨이퍼) 사이의 정밀한 CTE 정합(matching)에 의존하며, 구현예에서, CTE 부정합된 웨이퍼가 결합된다. 구현예에서, 열팽창 계수에 있어서 GaN-on-다이아몬드 웨이퍼(또는, 단축해서, 다이아몬드)의 다이아몬드에 근접하게 정합된 캐리어 기판을 선택하여 이를 실온에서 UV 민감성 접착제에 의해 GaN-on-다이아몬드 웨이퍼의 다이아몬드 면에 접착시킨다. 구현예에서, 캐리어 기판의 CTE는 다이아몬드에 밀접하게 그러나 CTE에서 다이아몬드 이하로 정합될 수 있다. 캐리어 기판의 CTE가 다이아몬드의 것보다 더 큰 경우, 가열 동안 다이아몬드는 장력하에 놓이게 되며 용이하게 파괴된다. 역으로, 캐리어 기판의 CTE가 다이아몬드의 CTE보다 더 낮은 경우, 이후에 가열할 때, 다이아몬드는 압축하에 놓이게 되며 훨씬 더 안정하다.
구현예에서, 실온에서 UV 접착제로 접착시킴으로써, 부착 공정이 단순해지며 캐리어 기판과 다이아몬드 사이의 CTE에 있어서의 차이는 리소그래피(lithography) 단계를 위한 다이아몬드의 기계적 휨을 초래하지 않는다. 구현예에서, 접착은 리소그래피가 일어나서 GaN-on-다이아몬드가 평편하게 남아있게 될 온도에서(또는 이의 약간의 정도 내에서) 수행될 수 있다. UV 노출에 의해 경화되는 UV 접착제를 사용하여 정확한 온도에서 캐리어 기판을 접착시킬 수 있다. 구현예에서, 실온에서 경화되는 에폭사이드와 같은 대안제가 또한 허용될 수 있다. 구현예에서, UV 접착제는 당해 접착제가 경화되기 전 고정된 시간을 갖는 것과는 대조적으로, 연장된 시간 동안 재-작업된 후 준비시 경화될 수 있기 때문에 바람직하다. 열 경화 접착제는 리소그래피 온도보다 더 높은 온도에서 경화되고 반도체-다이아몬드 CTE가 캐리어에 정확하게 정합되지 않으면 리소그래피 온도로 냉각되는 경우 웨이퍼가 굽혀질 수 있기 때문에 허용되지 않을 수 있다.
구현예에서, GaN-on-다이아몬드 웨이퍼를 부착하기 위한 석영 캐리어 기판과 저온 UV 접착제의 조합을 사용하여 열 부정합 문제를 관리하고 웨이퍼 휨을 최소화한다. 구현예에서, 울트라-플랫 부착된 GaN-on-다이아몬드 웨이퍼를 달성하는데 있어서 보조가 될 수 있는 다른 변형은 내부 잔류 응력이 0에 근접한 휨을 보증하도록 선택된 열 팽창계수가 상이한 층을 포함하는 캐리어 기판을 사용하는 것이다. 예를 들면, 캐리어 기판은 다이아몬드(예컨대, 이미 기술된 석영 캐리어 웨이퍼에 의해 제공된 것)보다 낮은 열팽창계수(CTE)를 갖는 층 외에도 다이아몬드보다 열팽창 계수(CTE)가 더 높은 층(예컨대, 규소)을 포함할 수 있다.
구현예에서, 이들 층들의 CTE에 있어서의 차이가 두께 균일성, 휨, 및 비틀림의 측면에서 요구된 기계적 사양을 지닌 부착된 GaN-on-다이아몬드 웨이퍼를 생성하도록 상이한 물질의 층 하나 이상을 포함하는 캐리어 기판이 제공된다. 또한, 이러한 사양은 층들이 적합하게 선택되는 경우 고온 결합 공정 이후에도 실온에서 달성될 수 있다. 구현예에서, 다이아몬드보다 더 높은(예컨대, 규소) 및 더 낮은(예컨대, 석영) CTE 둘 다를 갖는 물질을 선택하고 웨이퍼 스택 내 각각의 층의 두께 및 이들의 순서를 조심스럽게 선택함으로써, 실온까지 냉각시 내부 잔류 응력은 0 근처의 휨을 보증한다.
구현예에서, 캐리어 기판은 따라서 2개 이상의 층을 포함할 수 있으며, 이들 중 적어도 2개의 층은 상이한 CTE를 가져야 한다. 적어도 하나의 층은 다이아몬드의 CTE보다 더 높은 CTE를 가질 수 있다. 구현예에서, 물질, 두께, 및 층 구조는 다음과 같도록 선택될 수 있다:
a. 다이아몬드는 부착된 캐리어 웨이퍼가 수속적인 소자 제작 동안 경험하게 될 모든 온도(전형적으로 실온 내지 250℃ 사이)에서 응력을 받지 않거나 압축된다.
b. 각각의 구성 층에서 응력은 이들 층의 강도를 초과하지 않는다.
c. 시스템은 특수한 결합 온도에 대해 최적화될 수 있으며 - 최적 물질 및 두께는 웨이퍼가 예를 들면, 200℃ 대 300℃에서 접합된 경우 변화될 수 있다.
상기의 측면에서, 특정의 구현예는 다이아몬드보다 더 낮은 열팽창계수(CTE)를 갖는 층(예컨대, 석영) 외에 다이아몬드보다 더 높은 열 팽창게수(CTE)를 갖는 층(예컨대, 규소)를 포함하는 캐리어 기판을 포함한다. 이러한 다층 캐리어 기판은 가열에 의해 경화되는 중합체 접착제를 사용하여 반도체-다이아몬드 웨이퍼에 접착될 수 있다. 구현예에서, 접착제는 캐리어 기판과 반도체-다이아몬드 웨이퍼의 다이아몬드 면 사이에 및 또한 캐리어 기판의 층들 사이에 제공될 수 있다. 또한, 구현예에서, 열 분리 접착제가 캐리어 기판과 반도체-다이아몬드 웨이퍼의 다이아몬드 면 사이에 제공되어 사용 후 캐리어 기판의 분리를 허용할 수 있다. 예를 들면, 결합 후 220℃ 초과의(또는 소자 제작 공정의 온도에 따라 250℃ 이상 초과의) 온도에 노출되는 경우 분리가능하여 캐리어 기판이 제거되도록 하여 반도체-다이아몬드 웨이퍼 상의 반도체 소자 제작 후 재-사용되도록 하는 열 분리 접착제가 제공될 수 있다.
도 5는 본 발명의 구현예에 따라 다층 캐리어 기판을 GaN-on-다이아몬드 웨이퍼에 접합시키기 위한 구조를 나타낸다. 도시된 바와 같이, 도 5에서 GaN-on-다이아몬드-캐리어 기판의 층 구조는 도 4에서의 것과 유사하며, 캐리어 기판(70)이 적어도 2개의 층: 다이아몬드보다 더 높은 열팽창계수(CTE)를 갖는 하나의 층(64)(예컨대, 규소) 및 다이아몬드보다 더 낮은 CTE를 갖는 다른 층(66)(예컨대, 석영)을 포함할 수 있다는 것이 상이하다. 도 5에서 GaN-on-다이아몬드-on 캐리어 기판 웨이퍼는 또한 2개의 층(64)와 층(66) 사이에 배치된 접착 층(68), 및 열 분리 접착제(62)를 포함할 수 있다. 구현예에서, 캐리어 기판(70)을 GaN-on-다이아몬드 웨이퍼(60)에 접합시키는 접착층(67)은 도 4에서 접착층(48)과 유사할 수 있다.
보호 코팅(74) 및 열 분리 테이프(72)가 선택사항이며 각각 이들의 대응부 (56) 및 (44)와 유사하다는 것이 주목된다. 유사하게, 고리형 스페이서 웨이퍼(54)와 유사한, 고리형 스페이서 웨이퍼(도 5에 나타내지 않음)는 플랫(예: 광학 플랫)(69)이 광학 플랫(61)에 대해 GaN-on-다이아몬드 웨이퍼(60) 및 캐리어 기판(70)을 가압하기 전에 GaN-on-다이아몬드 웨이퍼(60) 및 캐리어 기판(70) 주변에 배치될 수 있다.
또한, 캐리어 기판(70)을 GaN-on-다이아몬드 웨이퍼(60)에 부착하기 위한 단계는 도 6에서 흐름도(600)에서의 단계와 유사함에 주목한다. 예를 들면, 구현예에서, GaN-on-다이아몬드 웨이퍼(60)(대략 120μm의 두께)는 광학 플랫(61)에 대해 가압된다. 구현예에서, 열 분리 접착제(62)는 GaN-on-다이아몬드 웨이퍼(60)의 다이아몬드 면 위에 임의로 제공된다. 구현예에서, 캐리어 기판(70)은 규소의 웨이퍼(64)(대략 295μm의 두께) 및 고온 중합체 접착제(68)에 의해 규소의 웨이퍼(64)에 접합된 석영의 웨이퍼(66)(대략 152μm의 두께)를 포함할 수 있다. 캐리어 기판(70)은 고온 중합체 접착제(67)(결합 온도 350℃)을 사용하여 GaN-on-다이아몬드 웨이퍼(60)에 부착시킬 수 있으며, 여기서 접착제(67)는 접착제(68)와 동일한 물질로 형성될 수 있다. 구현예에서, 고온 중합체 접착 층(67) 및 (68)은 스핀 코팅하며, 결합 공정은 350℃에서 일어나고, 추가의 광학 플랫(69)은 결합 동안 대략 1000N의 압력을 적용시키는데 사용된다. 접합은 또한 접착 층(67) 및 (68) 속에서 에어 포켓 제거(air pocket removal)를 보조하기 위해 유리하게는 진공 하에서 일어난다.
응력 모델은 캐리어 기판을 설계하는데 도움이 되기 위해 개발되어 왔다. 현재 도 5에 요약된 설계는 다음으로 인해 유리한 것으로 여겨진다:
a. 열적으로 정합된 다이아몬드 캐리어 기판보다 더 저렴한 캐리어 기판용의 용이하게 이용가능한 웨이퍼 물질(예컨대, 석영 및 규소);
b. 웨이퍼는 필요한 두께로 분쇄될 수 있음이 입증되었는데, 즉, 웨이퍼는 너무 얇아서 취급할 수 없도록 할 필요가 없으며;
c. 이러한 설계를 위한 실온에서의 휨은 사양내에 있다.
제안된 구조를 위한 다이아몬드에 있어서의 응력은 다이아몬드 층이 층의 전체 두께를 통해 압축되도록 하는 정도(-ve 응력)이다. 규소 층(64)는 이의 인장 강도(>200MPa) 이하의 수준에서 전적으로 인장 상태이다.
상기 모델링은 휨이 캐리어 웨이퍼 층 두께에 매우 민감하므로 바람직한 두께로 웨이퍼를 제거하는 측면에서 고도의 정밀도가 어떠한 제공된 설계에도 요구됨을 제안한다. 예를 들면, 도 5에 나타내고 상기 기술된 구조에서, 석영 웨이퍼 두께에 있어서 12μm 감소는 필요한 사양 밖으로의 휨 증가를 초래한다. 층 두께 및 또한 열 응력에 대한 시스템의 민감성은 CTE가 다이아몬드의 CTE 보다 더 근접하게 정합된 물질을 사용함으로써 감소시킬 수 있다. 그러나, 이러한 요건을 충족하는 저렴하고 이용가능한 웨이퍼 물질에 대한 접근은 상업적인 적용을 위해 제한된다. 더욱이, 웨이퍼 두께의 특정 조합은 사용된 물질, GaN-on-다이아몬드 웨이퍼의 두께, 및 결합 온도의 조합에 의존할 것이라는 점에 주목하여야 한다. 본 발명에서, 이러한 다층 캐리어 기판 시도가 실행가능하며 이러한 시도에서 제공된 이들 기술 변화는 특정 구현예 및 적용을 위해 용이하게 설계될 수 있음이 입증되었다.
본원에 기술된 방법론은
반도체-다이아몬드 웨이퍼; 및
반도체-다이아몬드 웨이퍼의 다이아몬드 면에 결합된 캐리어 기판을 포함하는 반도체-다이아몬드-캐리어 기판을 제작할 수 있으며,
여기서 상기 캐리어 기판은 열팽창게수(CTE)가 다이아몬드보다 더 낮은 적어도 하나의 층을 포함하고,
여기서 상기 캐리어 기판은 접착제를 사용하여 반도체-다이아몬드 웨이퍼의 다이아몬드 면에 결합되며,
여기서 상기 접합된 반도체-다이아몬드-캐리어 기판 웨이퍼는 다음 특징을 갖는다:
40μm 이하, 및 보다 바람직하게는 30μm, 20μm, 또는 10μm 이하의 총 두께 변화;
100μm 이하, 및 보다 바람직하게는 80μm, 60μm, 40μm 또는 20μm 이하의 웨이퍼 휨;
40μm 이하, 및 보다 바람직하게는 20μm 이하의 웨이퍼 비틀림.
구현예에서, 캐리어 기판(50, 70)은 열팽창게수(CTE)가 다이아몬드보다 더 낮은 물질(예컨대, 석영)의 단일 층으로 형성될 수 있거나 대안적으로 열팽창계수(CTE)가 다이아몬드보다 더 낮은 층 외에 열팽창계수(CTE)가 다이아몬드보다 더 높은 하나 이상의 층(예컨대, 규소)을 포함할 수 있다. 더욱이, 반도체-다이아몬드-캐리어 기판 웨이퍼 구조물은 또한 캐리어 기판(70)과 반도체-다이아몬드 웨이퍼(60) 사이에 열 분리 접착제(62)를 포함함으로써 사용 후 캐리어 기판(70)의 분리를 허용할 수 있다.
현재 기술된 방법론은 적어도 50 mm, 75 mm, 100 mm, 또는 150 mm의 직경에 걸쳐 전체 두께 변화, 웨이퍼 휨, 및 웨이퍼 비틀림에 대한 요건을 달성할 수 있다. 이와 관련하여, 웨이퍼 직경을 증가시키면, 이는 플랫 기하학을 보유하기 어렵게 되지만 많은 적용은 큰 직경(및 큰 면적)의 웨이퍼를 필요로 함이 주목될 것이다. 따라서, 이는 플랫 기하학이 큰 면적의 웨이퍼에 대해서조차 달성되는 본 발명의 구현예의 중요한 특징이다. 반도체-다이아몬드-캐리어 기판 웨이퍼에 대한 대표적인 치수는 다음과 같다: 200μm 내지 1 mm 범위의 웨이퍼 두께; 40 mm 내지 200 mm 범위의 직경; 50μm 내지 300μm 범위의 반도체-다이아몬드 웨이퍼 두께.
본 발명은 특히 구현예를 참고하여 나타내고 기술되었지만, 형태 및 세부사항에 있어서의 다양한 변화가 첨부된 청구범위에 의해 정의된 바와 같은 본 발명의 범위로부터 벗어남이 없이 이루어질 수 있음이 당해 분야에서 통상의 지식을 가진 자에게 이해될 것이다. 상술한 실시예 및 구현예는 예시적인 것이며 본 발명의 범위를 제한하는 것이 아님은 당해 분야에서 통상의 지식을 가진 자에게 인식될 것이다. 명세서의 판독 및 도면의 연구로부터 당해 분야에서 통상의 지식을 가진 자에게 자명하게 받아들여지는 모든 치환, 향상, 등가물, 조합 및 개선은 본 발명의 실제 취지 및 범위 내에 포함되는 것으로 의도된다.

Claims (20)

  1. 다이아몬드 층 및 반도체 층을 포함하고 반도체 층이 광학 플랫(optical flat)에 접하도록 정렬된 반도체-다이아몬드 웨이퍼를 상기 광학 플랫에 배치시키는 단계;
    반도체-다이아몬드 웨이퍼의 다이아몬드 층 위에 접착 층을 배치시키는 단계;
    열팽창계수(CTE)가 다이아몬드보다 더 낮은 층을 포함하는 캐리어 기판을 접착 층 위에 배치시키는 단계;
    광학 플랫에 대해 상기 캐리어 기판을 가압하고 상기 캐리어 기판이 상기 광학 플랫에 대해 가압되는 동안 상기 캐리어 기판을 상기 반도체-다이아몬드 웨이퍼에 접합시켜 결합된 반도체-다이아몬드-캐리어 기판 웨이퍼를 형성시키는 단계; 및
    상기 광학 플랫으로부터 상기 반도체-다이아몬드-캐리어 기판 웨이퍼를 분리하는 단계;를 포함하여, 상기 캐리어 기판 위에 상기 반도체-다이아몬드 웨이퍼를 부착하되,
    상기 접착 층이 UV 빛에 노출되는 경우 경화되는 UV 접착제를 포함하고, 반도체-다이아몬드-캐리어 기판 웨이퍼를 형성시키는 단계에서 UV 광을 상기 접착 층에 노출시키며,
    상기 접착 층이 열 분리 접착성 물질을 포함하고, 상기 열 분리 접착성 물질을 가열함으로써 상기 반도체-다이아몬드 웨이퍼로부터 상기 캐리어 기판을 분리시키는 방법.
  2. 청구항 1에 있어서, 상기 광학 플랫으로부터 상기 반도체-다이아몬드-캐리어 기판 웨이퍼를 분리하는 단계 후에, 상기 반도체-다이아몬드-캐리어 기판 웨이퍼가 다음 특징을 갖는 방법:
    40㎛ 이하의 총 두께 변화;
    100㎛ 이하의 웨이퍼 휨; 및
    40㎛ 이하의 웨이퍼 비틀림.
  3. 청구항 1에 있어서, 상기 접착 층을 10℃ 내지 40℃의 온도에서 경화시키는 방법.
  4. 삭제
  5. 삭제
  6. 청구항 1에 있어서, 상기 캐리어 기판이 CTE가 다이아몬드보다 더 높은 추가의 층을 포함하는 방법.
  7. 청구항 6에 있어서, 열팽창계수(CTE)가 다이아몬드보다 더 큰 상기 추가의 층이 규소로 형성되는 방법.
  8. 청구항 6에 있어서, 접착 층이 CTE가 다이아몬드보다 더 낮은 층과 CTE가 다이아몬드보다 높은 큰 추가의 층 사이에 제공되는 방법.
  9. 청구항 8에 있어서, 상기 접착 층이 중합체 접착성 물질을 포함하고 가열에 의해 상기 접착제를 경화시키는 방법.
  10. 청구항 1에 있어서,
    열 분리 테이프를 상기 반도체-다이아몬드 웨이퍼의 반도체 층과 상기 광학 플랫 사이에 배치시키는 단계를 추가로 포함하는 방법.
  11. 청구항 1에 있어서, 상기 반도체-다이아몬드 웨이퍼의 반도체 층 위에 보호성 코팅 층을 배치시키는 단계를 추가로 포함하는 방법.
  12. 청구항 1에 있어서,
    열 분리 접착층을 상기 캐리어 기판과 상기 반도체-다이아몬드 웨이퍼 사이에 배치시키는 단계를 추가로 포함하는 방법.
  13. 청구항 1의 방법에 따라 형성된 반도체-다이아몬드-캐리어 기판 웨이퍼를 캐리어 기판과 반도체-다이아몬드 웨이퍼의 결합이 유지되는 소자 제작 온도에서 유지시키는 동안 상기 반도체-다이아몬드-캐리어 기판 웨이퍼의 반도체 층 위에 하나 이상의 반도체 소자 구조물을 제작하는 단계; 및
    상기 하나 이상의 반도체 소자 구조물의 제작 후 상기 캐리어 기판 및 상기 반도체-다이아몬드 웨이퍼의 결합이 파괴되도록 하는 소자 제작 온도 초과의 온도로 상기 반도체-다이아몬드-캐리어 기판 웨이퍼를 가열함으로써 상기 캐리어 기판을 상기 반도체-다이아몬드 웨이퍼로부터 분리시키는 단계;를 포함하여, 반도체 소자 구조물을 제작하는 방법.
  14. 청구항 1의 방법에 따라 형성된 반도체-다이아몬드-캐리어 기판 웨이퍼로서,
    다이아몬드 면 및 반도체 면을 갖는 반도체-다이아몬드 웨이퍼;
    상기 반도체-다이아몬드 웨이퍼의 다이아몬드 면 위에 배치되고 열팽창계수(CTE)가 다이아몬드보다 더 낮은 적어도 하나의 층을 포함하는 캐리어 기판; 및
    상기 반도체-다이아몬드 웨이퍼의 다이아몬드 면과 상기 캐리어 기판 사이에 배치되어 상기 캐리어 기판을 상기 반도체-다이아몬드 웨이퍼에 접합시키는 접착 층을 포함하고,
    총 두께 변화가 40μm 이하이고;
    웨이퍼 휨이 100 μm 이하이며;
    웨이퍼 비틀림이 40 μm 이하인 특징을 갖는, 반도체-다이아몬드-캐리어 기판 웨이퍼.
  15. 청구항 14에 있어서, 상기 캐리어 기판이 열팽창계수(CTE)가 다이아몬드보다 더 높은 층을 포함하는 반도체-다이아몬드-캐리어 기판 웨이퍼.
  16. 청구항 14에 있어서,
    상기 캐리어 기판과 상기 반도체-다이아몬드 웨이퍼 사이에 배치된 열 분리 접착 층을 추가로 포함하는, 반도체-다이아몬드-캐리어 기판 웨이퍼.
  17. 청구항 14에 있어서, 상기 접착 층이 UV 광에 의해 경화되는 UV 접착제를 포함하는, 반도체-다이아몬드-캐리어 기판 웨이퍼.
  18. 청구항 14에 있어서,
    상기 반도체-다이아몬드 웨이퍼의 반도체 면에 배치된 보호 코팅 층을 추가로 포함하는, 반도체-다이아몬드-캐리어 기판 웨이퍼.
  19. 청구항 14에 있어서, 상기 반도체-다이아몬드-캐리어 기판 웨이퍼가 적어도 50 mm, 75 mm, 100 mm, 또는 150 mm의 직경에 걸쳐 총 두께 변화, 웨이퍼 휨, 및 웨이퍼 비틀림에 대한 특징을 충족하는, 반도체-다이아몬드-캐리어 기판 웨이퍼.
  20. 청구항 14에 있어서, 상기 반도체-다이아몬드 웨이퍼가 질화갈륨을 포함하는, 반도체-다이아몬드-캐리어 기판 웨이퍼.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107204282B (zh) * 2017-06-26 2019-07-09 北京科技大学 一种基于非自支撑GaN对粘制备金刚石基GaN的方法
CN112599435A (zh) * 2020-12-08 2021-04-02 上海华力集成电路制造有限公司 监测非晶碳膜放电缺陷的方法和结构
EP4290553A4 (en) * 2021-02-04 2024-04-03 Mitsubishi Electric Corp METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
CN113078093B (zh) * 2021-03-24 2022-08-19 长江存储科技有限责任公司 制造半导体器件的方法、仿形晶圆

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080302481A1 (en) * 2007-06-07 2008-12-11 Tru-Si Technologies, Inc. Method and apparatus for debonding of structures which are bonded together, including (but not limited to) debonding of semiconductor wafers from carriers when the bonding is effected by double-sided adhesive tape
US20150200254A1 (en) * 2012-07-03 2015-07-16 Element Six Technologies Us Corporation Handle for semiconductor-on-diamond wafers and method of manufacture

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263586A (ja) * 1994-03-18 1995-10-13 Hitachi Ltd 樹脂封止型半導体装置および半導体実装装置
JP3317094B2 (ja) * 1994-06-09 2002-08-19 住友電気工業株式会社 ウエハ−及びその製造方法
EP0699776B1 (en) * 1994-06-09 1999-03-31 Sumitomo Electric Industries, Limited Wafer and method of producing a wafer
JPH11145437A (ja) * 1997-11-13 1999-05-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
US6659161B1 (en) * 2000-10-13 2003-12-09 Chien-Min Sung Molding process for making diamond tools
US7132309B2 (en) * 2003-04-22 2006-11-07 Chien-Min Sung Semiconductor-on-diamond devices and methods of forming
CN100537147C (zh) * 2000-12-01 2009-09-09 东洋橡膠工业株式会社 研磨垫及其制造方法和研磨垫用缓冲层
US20020115263A1 (en) 2001-02-16 2002-08-22 Worth Thomas Michael Method and related apparatus of processing a substrate
US7041579B2 (en) * 2003-10-22 2006-05-09 Northrop Grumman Corporation Hard substrate wafer sawing process
FR2863771B1 (fr) * 2003-12-10 2007-03-02 Soitec Silicon On Insulator Procede de traitement d'une tranche multicouche presentant un differentiel de caracteristiques thermiques
US7595507B2 (en) 2005-04-13 2009-09-29 Group4 Labs Llc Semiconductor devices having gallium nitride epilayers on diamond substrates
US7498191B2 (en) * 2006-05-22 2009-03-03 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
US7935780B2 (en) * 2007-06-25 2011-05-03 Brewer Science Inc. High-temperature spin-on temporary bonding compositions
JP2010251978A (ja) * 2009-04-14 2010-11-04 Shin-Etsu Chemical Co Ltd 複合化された圧電基板の製造方法および複合化された圧電基板
JP5455445B2 (ja) * 2009-05-29 2014-03-26 信越化学工業株式会社 貼り合わせウェーハの製造方法
CN102034772B (zh) * 2009-09-30 2013-02-27 宋健民 钻石底半导体装置及其相关方法
CN102130077A (zh) * 2010-01-14 2011-07-20 宋健民 具有单层钻石颗粒的均热板及其相关方法
US9159595B2 (en) * 2010-02-09 2015-10-13 Suss Microtec Lithography Gmbh Thin wafer carrier
JP2012038948A (ja) * 2010-08-09 2012-02-23 Denki Kagaku Kogyo Kk Ｌｅｄ発光素子用金属基複合材料基板、その製造方法及びｌｅｄ発光素子。
US9029269B2 (en) * 2011-02-28 2015-05-12 Dow Corning Corporation Wafer bonding system and method for bonding and debonding thereof
GB201121666D0 (en) * 2011-12-16 2012-01-25 Element Six Ltd Synthetic diamond coated compound semiconductor substrates
JP2012084913A (ja) * 2011-12-22 2012-04-26 Sharp Corp 半導体積層構造体及びその製造方法
CN104285001A (zh) * 2012-02-29 2015-01-14 六号元素技术美国公司 金刚石载氮化镓晶片以及制造设备和制造方法
JP2013236016A (ja) * 2012-05-10 2013-11-21 Fuji Electric Co Ltd 半導体装置の製造方法
TWI525865B (zh) * 2012-06-15 2016-03-11 Nat Univ Chung Hsing Semiconductor luminescent wafers
US8969177B2 (en) * 2012-06-29 2015-03-03 Applied Materials, Inc. Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film
US9685513B2 (en) * 2012-10-24 2017-06-20 The United States Of America, As Represented By The Secretary Of The Navy Semiconductor structure or device integrated with diamond
US10439107B2 (en) * 2013-02-05 2019-10-08 Cree, Inc. Chip with integrated phosphor
US9318674B2 (en) * 2013-02-05 2016-04-19 Cree, Inc. Submount-free light emitting diode (LED) components and methods of fabricating same
US10103048B2 (en) * 2013-08-28 2018-10-16 Brewer Science, Inc. Dual-layer bonding material process for temporary bonding of microelectronic substrates to carrier substrates
US10074816B2 (en) * 2014-12-22 2018-09-11 Industrial Technology Research Institute Substrate structure for electronic device and production method thereof
US9412706B1 (en) * 2015-01-29 2016-08-09 Micron Technology, Inc. Engineered carrier wafers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080302481A1 (en) * 2007-06-07 2008-12-11 Tru-Si Technologies, Inc. Method and apparatus for debonding of structures which are bonded together, including (but not limited to) debonding of semiconductor wafers from carriers when the bonding is effected by double-sided adhesive tape
US20150200254A1 (en) * 2012-07-03 2015-07-16 Element Six Technologies Us Corporation Handle for semiconductor-on-diamond wafers and method of manufacture

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