JP6895957B2 - デバイス処理のための半導体オンダイヤモンドウェハのマウンティング - Google Patents

デバイス処理のための半導体オンダイヤモンドウェハのマウンティング Download PDF

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Description

本発明は、半導体オンダイヤモンド（semiconductor-on-diamond）ウェハにおいて、後に続く半導体デバイスの製造のために、キャリア基板上に半導体オンダイヤモンドウェハをマウントする（mounting）方法に関する。本発明は、また、ここにおいて説明される方法を使用して製造されるキャリア基板上の半導体オンダイヤモンドに関し、そして、そうしたキャリア基板上の半導体オンダイヤモンドの半導体側において１つまたはそれ以上の半導体デバイスを製造する方法に関する。
GaN（窒化ガリウム）オンダイヤモンドウェハといった半導体オンダイヤモンドウェハは、従来技術において知られている。例えば、米国特許第7595507号、米国特許第8283189号、および米国特許第8283672号は、GaNオンダイヤモンドウェハおよび製造方法を開示している。
GaNオンダイヤモンドウェハの上に半導体デバイスを製造するためには、GaNオンダイヤモンドウェハが所定の機械的仕様を満たす必要がある。現在、独立している（free-standing）GaNオンダイヤモンドウェハは、これらの仕様の多くを満たしていない。これらの仕様を満たすために、GaNオンダイヤモンドウェハをキャリア基板上にマウントすることが提案されてきた。キャリアマウントプロセスは自明のものではない（non-trivial）。なぜなら、マウントされたGaNオンダイヤモンドウェハは、全ての機械的仕様を満たし、かつ、同時に酸、塩基、溶媒、および熱処理に曝された場合に変化しないで残存し、さらに、デバイス製造プロセスの終わりに簡単に取り外すことができることを要するからである。
国際公開第2014006562号は、マウントされた半導体オンダイヤモンドウェハ上における後に続く半導体デバイス製造のために、キャリア基板上に半導体オンダイヤモンドウェハをマウントする方法を説明している。半導体オンダイヤモンドウェハは、平坦なキャリアプレートに対して接合されており、有利にはダイヤモンドキャリアプレートであると記載されているものあり、半導体オンダイヤモンドウェハにおける反り（bow）を除去する。半導体デバイス構造体を、次いで、マウントウェハ上で製造することができる。キャリアプレートは、次いで、取り外され、そして、再使用され得る。このアプローチに伴う１つの問題は、ダイヤモンドキャリア基板が高価であり、そして、接合プロセスに時間がかかることである。
米国特許出願公開第20020115263号は、非シリケート（non-silicate）ガラス結合層を使用してキャリアに対して基板を結合する方法を開示している。接合は、キャリアを基板に対して接合するために、基板、接合層、およびキャリアを加熱することを含んでいる。接合層は、超高真空環境におけるガス放出（outgassing）に対して実質的に影響されず、そして、少なくとも約500℃までの温度での熱処理の最中に実質的に化学的および構造的な劣化に対して鈍感である。しかしながら、このアプローチに伴う１つの問題は、基板とキャリアとの間で熱膨張係数（CTE）における不一致が存在すると、加熱プロセスが、次いで、熱誘起性の応力およびウェハ反り（wafer bowing）を導き得ることである。
本発明の目的は、比較的に安くて速く、かつ、非常に均一な厚さを有する非常に平坦な半導体オンダイモンドオンキャリアウェハを結果として生じる、半導体オンダイヤモンドウェハをキャリア基板に対してマウントする方法を提供することである。
本明細書は、半導体オンダイヤモンドウェハにおいて後に続く半導体デバイス製造のために、キャリア基板上に半導体オンダイヤモンドウェハをマウントする方法を提供する。本方法は、以下を含む。
半導体オンダイヤモンドウェハのフロントジャスティフィケーション（front justification）を備えるように、オプティカルフラット（optical flat）に対して半導体オンダイヤモンドウェハの半導体側をプレスするステップ。
接合された半導体オンダイヤモンドオンキャリア基板ウェハを提供するために、オプティカルフラットに対して半導体オンダイヤモンドウェハがプレスされている間に、半導体オンダイヤモンドウェハのダイヤモンド側にキャリア基板を接合するステップ。
および、接合された半導体オンダイヤモンドオンキャリア基板ウェハの半導体側を露出するために、オプティカルフラットから接合された半導体オンダイヤモンドオンキャリア基板ウェハを取り外すステップ、である。
ここで、キャリア基板は、ダイヤモンドよりも低い熱膨張係数（ＣＴＥ）を有する少なくとも１つの層を含む。
ここで、半導体オンダイヤモンドウェハにキャリア基板を接合するために接着剤が使用され、そして、オプティカルフラットに対して半導体オンダイヤモンドウェハがプレスされている間に接着剤を硬化することによって接合が達成される。
オプティカルフラットから接合された半導体オンダイヤモンドオンキャリア基板ウェハを取り外した後で、接合された半導体オンダイヤモンドオンキャリア基板ウェハは、以下の特性を有する。
全体厚さの変動が40μｍ以下、そして、より好ましくは30μｍ以下、20μｍ以下、または10μｍ以下である。
ウェハの反りが100μｍ以下、そして、より好ましくは80μｍ、60μｍ、40μｍ、または20μｍ以下である。
ウェハの歪みが40μｍ以下、そして、より好ましくは20μｍ以下である。
本方法は、以下を含む半導体オンダイヤモンドオンキャリア基板ウェハを提供する。
半導体オンダイヤモンドウェハ。
半導体オンダイヤモンドウェハのダイヤモンド側に接合されたキャリア基板。
ここで、キャリア基板は、ダイヤモンドよりも低い熱膨張係数（ＣＴＥ）を有する少なくとも１つの層を含む。
ここで、キャリア基板は、接着剤を用いて、半導体オンダイヤモンドウェハのダイヤモンド側に接合されている。
ここで、接合された半導体オンダイヤモンドオンキャリア基板ウェハは、以下の特性を有する。
全体厚さの変動が40μｍ以下、そして、より好ましくは30μｍ以下、20μｍ以下、または10μｍ以下である。
ウェハの反りが100μｍ以下、そして、より好ましくは80μｍ、60μｍ、40μｍ、または20μｍ以下である。
ウェハの歪みが40μｍ以下、そして、より好ましくは20μｍ以下である。
所定の実施形態に従って、キャリア基板は、ダイヤモンドより低い熱膨張係数（CTE）を有する層（例えば、石英）に加えて、ダイヤモンドよりも高い熱膨張係数（CTE）を有する層（例えば、シリコン）を有するキャリア基板を含んでよい。内部残留応力が半導体オンダイヤモンドオンキャリア基板ウェハのゼロに近い反りを確保するように、層の熱膨張係数とキャリア基板の厚さが調整され得る。そうしたマウントされた半導体オンダイヤモンドは、従って、標準的な製造ラインにおけるデバイス製造のために適している。製造の後で、キャリア基板は、取り外され、そして、再使用され得る。そのように、半導体デバイス構造体を製造する方法も、また提供される。本方法は、以下を含んでいる。
ここにおいて説明される方法に従って形成された半導体オンダイヤモンドオンキャリア基板ウェハの半導体側において１つまたはそれ以上の半導体デバイス構造体を製造するステップであり、半導体オンダイヤモンドオンキャリア基板ウェハを、キャリア基板と半導体オンダイヤモンドウェハとの接合が維持されるデバイス製造温度に保持している、ステップ。
および、次いで、１つまたはそれ以上の半導体デバイス構造体の製造の後で、半導体オンダイヤモンドウェハからキャリア基板を取り外すステップであり、キャリア基板と半導体オンダイヤモンドウェハとの接合が壊されるように、デバイス製造温度を超えて半導体オンダイヤモンドオンキャリア基板ウェハを加熱する、ステップである。
本発明をよりよく理解するため、そして、どのように実施され得るかを示すために、本発明の実施形態が、添付の図面を参照して、ほんの一例として以下に説明される。
図１は、ウェハ反り（wafer bow）を示している独立の（free-standing）GaNオンダイヤモンドウェハを示す。 図２は、キャリアウェハに対して接合されたGaNオンダイヤモンドウェハを示すが、いまだにウェハ反りを示している。 図３（ａ）は、本発明の実施形態に従って、ウェハ反りを除去するためにキャリアウェハに対して接合されたGaNオンダイヤモンドウェハをマウントすることに含まれるステップを示しており、ウェハ反りを示している独立のGaNオンダイヤモンドウェハから開始する。 図３（ｂ）は、本発明の実施形態に従って、ウェハ反りを除去するためにキャリアウェハに対して接合されたGaNオンダイヤモンドウェハをマウントすることに含まれるステップを示しており、オプティカルフラット（optical flat）に対するGaNオンダイヤモンドウェハの正面ジャスティフィケーション（front-justification）である。 図３（ｃ）は、本発明の実施形態に従って、ウェハ反りを除去するためにキャリアウェハに対して接合されたGaNオンダイヤモンドウェハをマウントすることに含まれるステップを示しており、UV接着剤とダイヤモンドより低いCTEを有するキャリアウェハを使用して、GaNオンダイヤモンドウェハに対してキャリアウェハを接着する。 図３（ｄ）は、本発明の実施形態に従って、オプティカルフラットの上にサーモテープ（thermal tape）を配置する任意のステップを示す。 図４は、本発明の実施形態に従って、GaNオンダイヤモンドウェハに対してキャリア基板を接合するための適切なマウント構成を示す。 図５は、多層キャリア基板を使用して、GaNオンダイヤモンドウェハに対してキャリア基板を接合するための別の適切なマウント構成を示す。 図６は、本発明の実施形態に従って、キャリアウェハに対してGaNオンダイヤモンドウェハをマウントするための例示的なステップを説明するフローチャートを示す。
当業者であれば、（１）所定のステップが任意的に実行され得ること、（２）ステップは、ここにおいて明らかにされた特定の順序に限定されなくてよいこと、（３）特定のステップは、同時に行われることを含み、異なる順序において実行されてよいこと、を認識すべきである。
本明細書における、「一つの実施形態（"one embodiment"）」、「好ましい実施形態（"preferred embodiment"）」、「実施形態（"an embodiment"または"embodiments"）」は、実施形態に関連して説明される特定の特徴、構造、特性、または機能が、本発明の少なくとも１つの実施形態に含まれること、および、１つ以上の実施形態の中にあってよいことを意味するものである。本明細書の様々な場所における「一つの実施形態において」、「ある実施形態において」、または「実施形態において」というフレーズの出現は、必ずしも全てが同一の実施形態を参照しているわけではない。
後に続く半導体デバイス処理のための厳しい機械的および幾何学的な要求を満たすために、キャリア基板に対して半導体オンダイヤモンドウェハをマウントすることは、驚くべき困難な問題であることが判明してきた。（これ以降、用語GaNオンダイヤモンドウェハおよび半導体オンダイヤモンドウェハは、互換的に使用される。また、半導体オンダイヤモンドウェハは、ダイヤモンド層と半導体層とを含み、そして、GaNは、半導体材料の一種である。）数個のグループが、数年にわたり、満足のいく商業的に実行可能なソリューションを達成することなく、この問題に取り組んできた。本明細書は、そうした商業的に実行可能なソリューションをこの問題に対して提供するように最終的に最適化されてきたアプローチを説明する。そうした半導体オンダイヤモンドウェハのマウントソリューションは、特に、半導体オンダイヤモンドウェハが比較的薄い場合（例えば、２００μｍ未満の厚さ）に、そうしたウェハ上での商業的な半導体デバイス製造について必要とされる。そのように、この方法論は商業的に可能であり、そして、半導体デバイス製造者によって使用され得るものであり、製造ラインに対する著しい変更なく、半導体オンダイヤモンド基板ウェハの上でデバイスをうまく処理することができる。
発明の概要のセクションにおいて定義したように、半導体オンダイヤモンドウェハにおいて、後に続く半導体デバイスの製造のために、キャリア基板上に半導体オンダイヤモンドウェハ（例えば、GaNオンダイヤモンド）をマウントするための基本的な方法は、以下を含んでいる。
半導体オンダイヤモンドウェハの半導体側をオプティカルフラットに対してプレスし（pressing）、半導体オンダイヤモンドウェハのフロントジャスティフィケーションを提供すること（任意的に、さらなるオプティカルフラットを使用してプレスすること、そして、また、半導体オンダイヤモンドオンキャリア基板ウェハの厚さを制御するためにオプティカルフラットの間に置かれた１つまたはそれ以上のスペースを使用すること）。
接合された半導体オンダイヤモンドオンキャリア基板ウェハを提供するために、半導体オンダイヤモンドウェハがオプティカルフラットに対してプレスされている間に、半導体オンダイヤモンドウェハのダイヤモンド側に対してキャリア基板を接合すること。
そして、接合された半導体オンダイヤモンドオンキャリア基板ウェハの半導体側を露出させるために、オプティカルフラットから接合された半導体オンダイヤモンドオンキャリア基板ウェハを取り外すこと。
ここで、キャリア基板は、ダイヤモンドよりも低い熱膨張係数（CTE）を有する少なくとも１つの層を含む。
ここで、半導体ダイヤモンドウェハに対してキャリア基板を接合するために接着剤が使用され、そして、接合は、半導体オンダイヤモンドウェハがオプティカルフラットにプレスされている間に接着剤を硬化させることによって達成される。
ここで、接合された半導体オンダイヤモンドオンキャリア基板ウェハをオプティカルフラットから取り外した後で、接合された半導体オンダイヤモンドオンキャリア基板ウェハは、以下の特性を有する。
全体厚さの変動が40μｍ以下、そして、より好ましくは30μｍ以下、20μｍ以下、または10μｍ以下である。
ウェハの反り（bow）が100μｍ以下、そして、より好ましくは80μｍ、60μｍ、40μｍ、または20μｍ以下である。
ウェハの歪み（warp）が40μｍ以下、そして、より好ましくは20μｍ以下である。
実施形態において、１つのアプローチは、フロントジャスティフィケーション、ダイヤモンドに近いが、それより低いCTEを有するキャリア基板の使用、および低温接着剤の使用を含む多数の相互に関連する機能の組み合わせを使用する。接合の最中の温度は、UV光に曝されたときに室温で結合するUV接着剤といった、低温接着剤を使用して10℃と40℃との間に維持することができる。そして、結合プロセスは、半導体オンダイヤモンドウェハに対してキャリア基板を接合するためのUV光への曝露（exposure）を含む。キャリア基板は、石英の層（layer of quartz）で形成され得る。著しく加熱することなしにダイヤモンドに対して石英を結合することによって、石英とダイヤモンドとの間におけるCTEの不一致による熱的に誘導される反りを低減することができる。
マウントされたウェハは、また、そうしたウェハ上の半導体デバイス製造において利用される処理ステップに耐えることができるべきであり、そして、有利なことに、キャリアウェハは、その後で、容易に取り外し可能であり、かつ、リサイクル可能であるべきである。例えば、使用後にキャリア基板を外すことができるように、キャリア基板と半導体オンダイヤモンドウェハのダイヤモンド側との間に熱剥離接着剤（thermal release adhesive）を備えることができる。この点に関して、接着剤は、デバイス製造温度に曝されている最中に、キャリア基板と半導体オンダイヤモンドウェハとの接着を維持することができるべきであり、製造温度は、特定のデバイス製造プロセスに応じて、200℃、220℃、250℃、280℃、300℃または350℃に等しいか又はそれよりも大きくてよい。デバイス製造後に熱剥離接着剤を高温（例えば、220℃、250℃、280℃、300℃、350℃、または400℃を超えるもの）に曝すことができ、半導体オンダイヤモンドウェハ上での半導体デバイス製造の後でキャリア基板を取り外し、そして、再使用できるようにする。このように、実施形態において、デバイス製造の方法は、以下を含んでよい。ここにおいて説明されるように半導体オンダイヤモンドオンキャリア基板ウェハの半導体側において１つまたはそれ以上の半導体デバイス構造体を製造すること。一方で220℃（または、熱剥離接着剤の剥離温度に応じて220℃、250℃、280℃、300℃、350℃、または400℃）より低い温度に半導体オンダイヤモンドオンキャリア基板ウェハを維持すること。そして、220℃（または、熱剥離接着剤の剥離温度に応じて250℃、280℃、300℃、350℃、または400℃）を超える温度まで半導体オンダイヤモンドオンキャリア基板ウェハを加熱することによって、１つまたはそれ以上の半導体デバイス構造体の製造の後で半導体オンダイヤモンドウェハからキャリア基板を外すこと、である。
図１は、ダイヤモンド層4に対してマウントされたGaN層2を含む独立の（free-standing）GaNオンダイヤモンドウェハを示している。こうした独立のGaNオンダイヤモンドウェハ1は、図示されるやり方でGaNの露出された表面について凸状に（in convex form）反っている。
図２を参照すると、エポキシ樹脂、ガラス、またはセラミック接着剤といった接合材料8を使用して、こうした反ったGaNオンダイヤモンドウェハ1のダイヤモンド側に対してキャリア基板6が接合される場合に、接着剤8は、ウェハ1の露出されたGaN表面の凸状反りが残るように、GaNオンダイヤモンドウェハ1のダイヤモンド側の凹形状を充填する傾向がある。実験では、40μｍの歪みに向かって下ることができることを示していが、これよりめったに良くない。これは、主としてダイヤモンド層の中の内部応力（internal stress）によるものである。
上記に照らして、GaNオンダイヤモンドウェハのフロントジャスティフィケーションが必要とされることが判明してきた。このことは、図３（ａ）から３（ｃ）に示されている。図３（ａ）は、以前に図１において示されたように典型的な反った独立のGaNオンダイヤモンドウェハ1を示しており、ダイヤモンド層4に対してマウントされたGaN層2を含んでいる。実施形態において、ダイヤモンド層4は、適切なダイヤモンドデポジション技術によって、GaN層2の上にデポジット（deposit）されてよい。
図３（ｂ）に示されるように、GaNオンダイヤモンドウェハ1のGaN側は、オプティカルフラット5の上に平坦にプレスされている。オプティカルフラットに対してGaNオンダイヤモンドウェハ1がプレスされている間に、キャリア基板6が、次いで、接着剤8を介してGaNオンダイヤモンドウェハのダイヤモンド側に対して接合されてよい。より特定的には、図３（ｃ）に関連して説明されるように、キャリアウェハ6に対してダイヤモンド層4をしっかり固定するために接着剤8が硬化されている間に、GaN層2、ダイヤモンド層4、接着剤8、およびキャリア基板6を含む層のスタック（stack of layers）が、オプティカルフラット5の上面に対してプレスされている。
一旦、キャリア基板6が接着剤8によってGaNオンダイヤモンドウェハ1に対して接合されると、オプティカルフラット5からGaNオンダイヤモンドオンキャリア基板ウェハ7を取り外すことができ、GaN表面はオプティカルフラット5の平坦特性を保持している。すなわち、オプティカルフラット5は、キャリア基板6に対して接合しているウェハポスト（wafer post）の形状を決定する。
図３（ｄ）は、本発明の実施形態に従って、熱剥離テープ（または、簡単には、サーマルテープ（thermal tape））9を使用する任意的なステップを示している。図３（ａ）から３（ｃ）までが、オプティカルフラット5に対して直接的にプレスされているGaN層2の底面を示している一方で、接合されたウェハがオプティカルフラット5のプロファイルを保持することを確実にするためにキャリア基板の接合プロセスの最中にGaNオンダイヤモンドウェハ1が正しい場所に保持されるように、熱剥離テープ9の提供がオプティカルフラット5の上面に対して提供され得ることが判明されてきた。接合されたウェハは、次いで、熱剥離テープ9の剥離をトリガーするように加熱を適用することによって、接合が完了した後でオプティカルフラット5から取り外すことができる。
実施形態において、図３（ａ）から３（ｃ）までに示されるような上述のプロセスは、所望のレベルの平坦度と厚さ（flatness and thickness）の均一性を有するマウントされたGaNオンダイヤモンドウェハを生成することができる。実施形態においては、マウントされた半導体オンダイヤモンドウェハが半導体デバイス製造ラインのための厳しい機械的および幾何学的な要求を満たすことを確実にするために、さらなる機能が追加されてよい。
半導体デバイスのプロセス中にキャリア基板6の上にGaNオンダイヤモンドウェハ1を平坦に保持するために十分に堅牢な（robust）多くのタイプの接合は、加熱を必要とする。しかしながら、キャリア基板6について非ダイヤモンド材料が使用される場合には、キャリア基板6とダイヤモンド層4のダイヤモンドのCTEにおけるミスマッチが必然的に存在するだろう。ガラス接合といった、加熱を必要とする接合材料が使用される接合には、キャリア基板6とダイヤモンドとの間の熱的不一致が、冷却、および、後に続く反り又はクラッキングにおいて応力の蓄積（stress build up）を導き得ることが判明されてきた。このように、実施形態においては、低温（例えば、室温）接着剤が特定の構成において使用されてよい。適切な接着剤は、UV光に対する露出の下で固定されるUV接着剤を含む。しかしながら、実施形態においては、アウトガスなしで室温またはそれに近い温度で固定されるあらゆる接着剤が潜在的に利用され得るだろう。UV接着剤が好ましい。なぜなら、ダイヤモンド層4とキャリアウェハ6は、最初に、固定されていない形式の接着剤8を用いて所望の構成に対してマウントされ、そして、次いで、比較的に短い時間枠（time frame）において接着剤を固定させるためにUVに対して曝すことができるからである。
キャリア基板6のための典型的な低コスト材料は、ガラス、シリコン（silicon）、および石英を含み、その中で最も高価なのは石英である。石英は、ダイヤモンドよりも低いCTEを有している。高温でUV接着剤の取り外しが行われること、および、多くのプロセス工程が室温より高い温度で実行されることを仮定すると、上昇した温度においてダイヤモンドが安定であり、かつ、固体であることが必要である。シリコンまたはガラスの上にマウントすることは、ダイヤモンドを高温で引っ張り状態に置き、200℃以上で破損を生じさせる。石英の上にマウントすることは、上昇した温度においてダイヤモンドを圧縮の下に置く。圧縮の下で、ダイヤモンドは、石英の曲げを生じ、そして、最終的にはクラック生じることなくUV接着剤を取り外させる。クラックなしの取り外しが目的であるので、ダイヤモンドよりも低いCTEを有する基材が必要とされることが判明されてきた。
図４は、本発明の実施形態に従って、適切なマウント構成を示している。実施形態においては、GaNオンダイヤモンドウェハ40が、オプティカルフラット石英42に対してプレスされ、かつ、熱剥離テープ44を使用して、接合されている。任意的に、保護コーティング56（例えば、SiN）が、GaNオンダイヤモンドウェハ40のGaN層の上に備えられてよい。実施形態においては、接合のためにGaNオンダイヤモンドウェハ40がオプティカルフラット42の上に配置される前に、保護コーティング56がGaNオンダイヤモンドウェハ40のGaN側に対して適用されてよい。オプティカルフラット42は、マウントプロセスの後で、GaNオンダイヤモンドウェハ40から分離され（取り外され）てよい。
実施形態においては、GaNオンダイヤモンドウェハ40のダイヤモンド側において、コーティング層46が、また、任意的に備えられてよく、接合を助け、かつ／あるいは、ダイヤモンド表面を平坦化し、かつ／あるいは、GaNオンダイヤモンドウェハ40のGaN層におけるデバイス処理の後でGaNオンダイヤモンドウェハ40からUV接着剤（接着剤48）を除去することができる。実施形態において、コーティング46は、熱可塑性材料で形成されてよい。実施形態において、接着剤（UV接着剤といったもの）48が、GaNオンダイヤモンドウェハ40の上に備えられてよく、そして、石英キャリアウェハ5が接着層48の上に置かれる。フロントジャスティフィケーションされたGaNオンダイヤモンドウェハ40に対して石英キャリアウェハをプレスするために、さらなる石英フラット52が使用される。層構造（layered structure）の厚さを制御するためにリング状のシリコンスペーサウェハ54が使用される。
図６は、本発明の実施形態に従って、キャリアウェハに対してGaNオンダイヤモンドウェハをマウントするための例示的なステップを説明するフローチャート600を示している。プロセスは、ステップ602で開始する。
ステップ602においては、任意的な保護コーティング56（例えば、SiN）が、GaNオンダイヤモンドウェハ40のGaN層の上に（または、均等には、GaN側または半導体側に）配置されてよい。実施形態において、GaNオンダイヤモンドウェハ40は、ダイヤモンド層および半導体（または、均等には、GaN）層を含み、ここで、半導体層は図４における底面側に存在している。
ステップ604においては、任意的に、コーティング層（または、略してコーティング）46が、GaNオンダイヤモンドウェハ40のダイヤモンド側において配置されてよく、ここで、コーティング46は熱可塑性材料を含んでよい。以下で説明するように、任意的なコーティング46は、接合を助け、かつ／あるいは、ダイヤモンド表面を平坦化し、かつ／あるいは、GaNオンダイヤモンドウェハ40のGaN層におけるデバイス処理の後でGaNオンダイヤモンドウェハ40からUV接着剤（接着剤48）を除去することができる。
ステップ606においては、GaNオンダイヤモンドウェハ40が、オプティカルフラット（石英フラットといったもの）42の上に配置されてよく、ここで、GaN層はオプティカルフラットに面している。実施形態においては、熱剥離テープ（例えば、NittoTMの3195Nテープ、90℃剥離）44が、GaNオンダイヤモンドウェハ40とオプティカルフラット42との間に配置されてよい。あるいは、熱剥離テープ44の代わりに熱可塑性層が使用されてもよく、ここで、熱可塑性層、ブリューワボンド（brewer bond）305といったものが、GaNオンダイヤモンドウェハ40の上にスピンコートされ、そして、溶剤を除去するためにベーキングされてよい。
ステップ608においては、接着層48が、GaNオンダイヤモンドウェハ40の上に配置されてよく、そして、キャリア基板（石英基板といったもの）50が、接着層48の上に配置され、それにより、スタックウェハ構造体（stacked wafer structure）（または、略してスタック構造体）を形成することができる。スタック構造体53においては、接着層48が、キャリア基板50とGaNオンダイヤモンドウェハ40（より特定的には、GaNオンダイヤモンドウェハ40のダイヤモンド層）との間に置かれている。実施形態において、接着層48が、UV接着剤で形成されてよく、ここで、UV接着剤はキャリア基板50の上にスピンされてよい（例えば、NorlandTM
61 UV接着剤、1500RPM、30秒間）。
ステップ610においては、キャリア基板50とGaNオンダイヤモンドウェハが整列され、サーマルテープ44のエッジが洗浄され、そして、リング形状のシリコンスペーサウェハ（または、略してスペーサ）54が、スタックウェハ構造体53の周りに備えられてよい。
ステップ612においては、キャリア基板50とGaNオンダイヤモンドウェハ40とを含むスタック層構造体53が、別のフラット（石英フラットといったもの）52を使用して一緒にオプティカルフラット42に対してプレスされてよい。石英キャリア基板50を平坦化し、そして、スタック構造体53について正しい厚さに到達するためである。ステップ612の最中に、GaNオンダイヤモンドウェハ40は、GaNオンダイヤモンドウェハ40のGaN層の底面がオプティカルフラット42の上面によって平坦化されるように、オプティカルフラット42に対してフロントジャスティフィケーションされてよい。
実施形態において、ステップ614においては、GaNオンダイヤモンドウェハ40が、キャリア基板50に対して接合されてよい。実施形態においては、スタックウェハ構造体53が、プレスから取り外され、そして、GaNオンダイヤモンドウェハ40に対してキャリア基板50が接合されるように、接着層48が硬化される。実施形態において、接着剤48は、接着剤を９分間UV光に対して曝すことによって硬化され得るUV接着剤で形成されている。代替的には、スッタクウェハ構造体53がオプティカルフラット42対してプレスされている間に接着層48が硬化されるように、スタックウェハ構造体53は、プレスにおいて残ってよい。例えば、フラット52は、フラット52の上面におけるUV光の入射が、フラット52とキャリア基板50の両方を通過し、そして、V接着剤を硬化させ、それにより、GaNオンダイヤモンドウェハ40に対してキャリア基板50を接合するように、UV光に対して透明な材料で形成されてよい。実施形態において、UV接着剤を硬化させるための温度は、10℃と40℃との間であり得る。
ステップ616においては、オプティカルフラット42からGaNオンダイヤモンドオンキャリアウェハ55が分離されるように、熱剥離テープ44に対して、スタックウェハ構造体53が（120℃といった）温度でベークされる。ここで、GaNオンダイヤモンドオンキャリアウェハ55は、GaNオンダイヤモンドウェハ40、接着層48、およびキャリア基板50、そして、任意的には、１つまたはそれ以上の保護コーティング56とコーティング46のスタックを参照する。実施形態において、熱剥離テープ44は、接着層48の軟化を生じさせない温度で剥離され得る。
ステップ618においては、テープが剥がされて、最終的なGaNオンダイヤモンドオンキャリア基板ウェハ55（または、均等には、マウントされたウェハ）が得られる。
実施形態においては、概ね１時間の処理時間（processing time）において、制御された厚さであり、かつ、20μｍ未満の反りと歪みを有するマウントされたウェハが達成される。そうしたマウントされたウェハは、半導体デバイスの処理に適している。さらに、デバイス処理の後で、マウントされたウェハ構造体55を250℃で約10分間加熱することによって、キャリア基板50を取り外すことができる。マウントされたウェハを加熱、より特定的には接着剤48を加熱、することによってキャリア基板50を取り外すことは、有用であるが、必須のマウント条件ではない。200℃の温度に耐え得るが、250℃で分解する接着剤を作る能力は非常に有用である。200℃では多くの製造プロセスが可能であるが、なおも250℃は達成するのが難しい温度ではない。分離に係るこの適度な温度は、プロセスを簡単にし、かつ、達成を容易にする。高温におけるスライディング（sliding）といった他の技術も、また可能であるが、それらは室温において設定される必要がある。この理由のために、代替的な実施形態は、取り外しがきれいな石英ウェハを残すように、熱可塑性材料を用いてダイヤモンドと石英をプレコート（pre-coat）することであろう。ここで、熱可塑性層は、キャリア基板50とGaNオンダイヤモンドウェハ40のダイヤモンド側との間に配置されてよい。実施形態においては、サーマルテープ44が熱可塑性層で置き換えられてよく、ここでは、ブリューワボンド305といった、熱可塑性層がスピンコートされ、そして、溶媒を除去するために220℃までベークされる。このアプローチは、熱剥離テープ44の使用と比較して、より反復可能なアプローチを提供することが判明されてきた。熱可塑性樹脂を用いてダイヤモンドをコーティングすることにより、250℃を超えてスライドを取り外すことができる。
裏面処理（back side processing）のための標準的なマウント技術は、処理されるべきウェハの一定の厚さ、および、薄いウェハとキャリア（例えば、Si製の薄いウェハとSi製のキャリアウェハ）との間の正確なCTEマッチングに依存するが、一方で、実施形態においては、CTEがミスマッチなウェハが接合されている。実施形態においては、熱膨張係数がGaNオンダイヤモンドウェハのダイヤモンド（または、略してダイヤモンド）に対して厳密にマッチされたキャリア基板が選択され、そして、これをGaNオンダイヤモンドウェハのダイヤモンド側に対して室温でUV感受性接着剤によって付着させる。実施形態において、キャリア基板のCTEは、ダイヤモンドに近くマッチしてよいが、CTEにおいてダイヤモンドと同じかそれ以下であってよい。キャリア基板のCTEがダイヤモンドのCTEより大きい場合、加熱の最中に、ダイヤモンドは引っ張られ、そして、容易に破損する。逆に、キャリア基材のCTEがダイヤモンドのCTEよりも低い場合には、次いで加熱されると、ダイヤモンドは圧縮され、そして、より安定である。
実施形態においては、室温でUV接着剤を用いて接着することによって、マウントプロセスが簡単であり、そして、キャリア基板とダイヤモンドとの間のCTEの差異は、リソグラフィステップ（lithography steps）についてダイヤモンドの機械的な反りをもたらさない。実施形態においては、GaNオンダイヤモンドが平坦なままであるように、リソグラフィが行われる温度で（または、その数度以内で）接合が実行されてよい。UV暴露によって硬化するUV接着剤が、正しい温度でキャリア基板を接合するために使用されてよい。実施形態においては、室温で硬化するエポキシといった代替物も、また許容可能であり得る。実施形態においては、UV接着剤が好ましい。なぜなら、接着剤が硬化する前に固定量の時間を有するのとは対照的に、延長された量の時間についてリワークすることができ、次いで、準備ができたときに設定され得るからである。熱硬化接着剤（thermal setting adhesive）は、許容可能でないことがある。なぜなら、リソグラフィ温度よりも高い温度で硬化し、かつ、半導体オンダイヤモンドのCTEがキャリアに正確にマッチしなければ、リソグラフィ温度まで冷却されたときにウェハが反ってしまうからである。
実施形態においては、熱的なミスマッチの問題を管理し、かつ、ウェハの反りを最小化するために、石英キャリア基板とGaNオンダイヤモンドウェハをマウントするための低温UV接着剤との組み合わせが使用される。実施形態においては、超平坦なマウントされたGaNオンダイヤモンドウェハを達成するのを助けることができる別の変更は、内部残留応力がゼロに近い反りを確保するように選択される異なる熱膨張係数を有する層を含むキャリア基板を使用することである。例えば、キャリア基板は、ダイヤモンドよりも低い熱膨張係数（CTE）を有する層に加えて、ダイヤモンドよりも高い熱膨張係数（CTE）を有する層（例えば、シリコン）を含むことができる（例えば、以前に説明された石英キャリアウェハによって提供される）。
実施形態においては、異なる材料の１つより多い層を含むキャリア基板が備えられ、これらの層のCTEの差異により、結果として、厚さの均一性、反り、および歪みの観点において要求される機械的仕様を有するマウントされたGaNオンダイヤモンドウェハを生じる。さらに、そうした仕様は、層が適切に選択される場合には、高温接合プロセスの後でさえ室温において達成され得る。実施形態においては、ダイヤモンドよりも高いCTE（例えば、シリコン）および、より低いCTE（例えば、石英）の両方を有する材料を選択し、かつ、ウェハスタック内における各層の厚さとそれらの順序を注意深く選択することによって、室温まで冷却して、反りがほぼゼロであることを確保する。
実施形態において、キャリア基板は、このように、２つまたはそれ以上の層を含んでよく、なくとも２つの層は異なるCTEを有する必要がある。少なくとも１つの層は、ダイヤモンドよりも高いCTEを有してよい。実施形態において、材料、厚さ、および層構造は、以下のように選定されてよい。
ａ．ダイヤモンドは、マウントされたキャリアウェハが後に続くデバイス製造の最中に経験することになる全ての温度（典型的には室温と250℃との間）において応力を受けていないか、圧縮されているかいずれかであること。
ｂ．各構成層（constituent layer）の応力が、その層の強度を超えないこと。
ｃ．本システムが、特定の結合温度について最適化され得ること−ウェハが結合される場合に、例えば、200℃と300℃では、最適な材料と厚さが変わることがある。
上記に照らして、所定の実施形態は、ダイヤモンドより低い熱膨張係数（CTE）を有する層（例えば、石英）に加えて、ダイヤモンドよりも高い熱膨張係数（CTE）を有する層（例えば、シリコン）を有するキャリア基板を含む。そうした多層キャリア基板は、加熱によって硬化されるポリマー接着剤を使用して、半導体オンダイヤモンドウェハに対して接合することができる。実施形態において、接着剤は、キャリア基板と半導体オンダイヤモンドウェハのダイヤモンド側との間、および、キャリア基板の層の間にもまた備えることができる。さらに、実施形態においては、使用後にキャリア基板を取り外すことができるように、キャリア基板と半導体オンダイヤモンドウェハのダイヤモンド側との間に熱剥離接着剤を備えることができる。例えば、接合の後で、220℃を超える温度（または250℃を超える、もしくは、デバイス製造プロセスの温度に応じてそれ以上）に曝されたときに剥離可能である材料で形成された熱剥離接着剤を提供することができる。半導体オンダイヤモンドウェハの上での半導体デバイスの製造後に、キャリア基板を取り外し、そして、再使用できるようにするためである。
図５は、本発明の実施形態に従って、GaNオンダイヤモンドウェハに対して多層キャリア基板を接合するための構成を示している。図示されているように、図５におけるGaNオンダイヤモンドオンキャリア基板ウェハの層構造は、図４における構造と同様であり、差異は、キャリア基板70が、少なくとも２つの層を含むことである。２つの層は、ダイヤモンドよりも高い熱膨張係数（CTE）を有する１つの層64（例えば、シリコン）およびダイヤモンドよりも低い熱膨張係数（CTE）を有する別の層66（例えば、石英）である。図５におけるGaNオンダイヤモンドオンキャリア基板ウェハは、また、２つの層64と66との間に配置された接着層68、および、熱剥離接着剤62を含んでよい。実施形態において、接着層67、GaNオンダイヤモンドウェハ60に対してキャリア基板70を接合するものは、図４における接着層48と同様であってよい。
保護コーティング74および剥離テープ72は、任意的なものであり、それぞれに、対応物（counterparts）56および44と類似していることに留意する。同様に、フラット（オプティカルフラットといったもの）69が、オプティカルフラット61に対してGaNオンダイヤモンドウェハ60およびキャリア基板70をプレスする前に、リング形状のスペーサウェハ（図５に示されていないが）、リング形状のスペーサウェハ54と同様なものが、GaNオンダイヤモンドウェハ60およびキャリア基板70の周囲に配置されてよい。
GaNオンダイヤモンドウェハ60に対してキャリア基板70をマウントするためのステップは、図６のフローチャート600におけるステップと同様であることにも留意する。例えば、実施形態においては、オプティカルフラット61に対してGaNオンダイヤモンドウェハ60（概ね120μｍの厚さ）がプレスされる。実施形態においては、熱剥離接着剤62が、任意的に、GaNオンダイヤモンドウェハ60のダイヤモンド側において備えられる。実施形態において、キャリア基板70は、シリコンウェハ64（概ね295μｍの厚さ）、および、高温ポリマー接着剤68によってシリコンウェハ64に対して接合された石英ウェハ66（概ね152μｍ）を含んでよい。キャリア基板70は、高温ポリマー接着剤67（接着温度350℃）を使用してGaNオンダイヤモンドウェハ60に対して接合されてよく、ここで、接着剤67は、接着剤68と同じ材料で形成されてよい。実施形態においては、高温ポリマー接着層67、68がスピンオンされ（spun on）、接合プロセスが350℃において発生し、そして、接合の最中に概ね1000Ｎの圧力を印加するために、さらにオプティカルフラット69が使用される。結合は、また、接着層67および68における空気ポケットの除去を助けるために、真空下で有利に行われる。
キャリア基板のデザインを手助けするために応力モデル（stress model）が開発されてきた。現在、図５で概説されるデザインは、以下のおかげで、有利であると考えられる。
ａ．キャリア基板のための容易に入手可能なウェハ材料であり（例えば、石英およびシリコン）、熱的にマッチしたダイヤモンドキャリア基板よりも安価なこと。
ｂ．ウェハは要求される厚さまで研削され得る（can be ground）ことが実証されてきていること、すなわち、ウェハは取り扱うには余りに薄くあるべきことが必要とされないこと。そして、
ｃ．このデザインについて、室温における反りが仕様範囲内にあること。
提案される構造についてダイヤモンドにおける応力は、ダイヤモンド層が層の全体の厚さにわたり圧縮（-ve応力）である、といったものである。シリコン層64は、その引っ張り強さ（＞200ＭＰａ）よりも低いレベルにおいて全体として引張り状態である。
モデル化は、反りがキャリアウェハ層の厚さに対して非常に敏感であることを示唆しており、そおして、従って、あらゆる所与のデザインについて、所望の厚さまでウェハを研削する（grinding）ことに関して高精度が要求される。例えば、図５に示され、かつ、上述された構成（configuration）においては、石英ウェハの厚さにおける12μｍの減少は、要求される仕様の外側へ反りの増加を生じさせる。層の厚さ、および、また熱応力に対する本システムの感度は、ダイヤモンドのCTEに対してより密接にマッチしたCTEを有する材料を使用することによって低減することができる。しかしながら、この要求を満たしている安価かつ入手可能なウェハ材料に対するアクセスは、商業的アプリケーションのために制限されている。さらに、ウェハの厚さに係る特定の組み合わせは、使用される材料の組み合わせ、GaNオンダイヤモンドウェハの厚さ、および接合温度に依存することに留意する。ここでは、この多層キャリア基板のアプローチが実行可能であること、および、これらの教示が与えられて、アプローチにおける変形が特定の実施形態およびアプリケーションについて容易にデザインされ得ることが実証されてきている。
ここにおいて説明された方法は、半導体オンダイヤモンドオンキャリア基板ウェハを製造することが可能であり、
半導体オンダイヤモンドウェハと、
半導体オンダイヤモンドウェハのダイヤモンド側に対して結合されたキャリア基板と、を含む。
ここで、キャリア基板は、ダイヤモンドよりも低い熱膨張係数（CTE）を有する少なくとも１つの層を含み、
ここで、キャリア基板は、半導体オンダイヤモンドウェハのダイヤモンド側に対して接着剤を用いて接合されている。そして、
接合された半導体オンダイヤモンドオンキャリア基板ウェハは、以下の特性を有している。
合計厚さ変動が、40μｍ以下、および、より好ましくは30μｍ、20μｍ、または10μｍ以下であること。
ウェハの反りが、100μｍ以下、および、より好ましくは80μｍ、60μｍ、40μｍ、または20μｍ以下であること。
ウェハの歪みが、40μｍ以下、および、より好ましくは20μｍ以下であること。
実施形態において、キャリア基板（50、70）は、ダイヤモンドよりも低い熱膨張係数（CTE）を有する材料（例えば、石英）の単一層から成ってよく、または、代替的に、ダイヤモンドよりも低い熱膨張係数（CTE）を有する層に加えて、ダイヤモンドよりも高い熱膨張係数（CTE）を有する層（例えば、シリコン）を含む１つより多い層を含んでよい。さらに、半導体オンダイヤモンドオンキャリア基板ウェハ構造体は、また、キャリア基板70と半導体オンダイヤモンドウェハ60のダイヤモンド側との間に熱剥離接着剤62を含んでよく、使用後にキャリア基板70を取り外すことができる。
現在説明されている方法は、少なくとも50ｍｍ、75ｍｍ、100ｍｍ、または150ｍｍの直径にわたる全体的な厚さ変動、ウェハの反り、およびウェハの歪みに対する要求を達成することができる。この点に関して、ウェハ直径が増加すると、平坦な形状を保持するための困難さを増加させることになるが、多くのアプリケーションは、大口径（および大面積）のウェハを必要とすることに留意する。そのように、大面積のウェハについてさえも平坦な形状が達成されることが、本発明に係る実施形態の重要な特徴である。半導体オンダイヤモンドオンキャリア基板ウェハについて典型的な寸法は、以下の通りである。200μｍから1ｍｍまでの範囲のウェハ厚さ、40ｍｍから200ｍｍまでの範囲の直径、50μｍから300μｍまでの範囲の半導体オンダイヤモンドウェハの厚さ、である。
本発明が、実施形態を参照して特定的に示され、そして、説明されてきたが、当業者であれば、添付の請求項によって定義される本発明の範囲から逸脱することなく、形態および詳細における様々な変更がなされ得ることが理解されよう。当業者にとっては、上述の実施例および実施形態は例示的なものであり、そして、本発明の範囲を限定するものではないことが理解されよう。明細書の読解および図面の研究において当業者にとって明らかである全ての置換、強化、等価物、組み合わせ、および改良は、本発明の精神および範囲内に含まれるものであることが意図されている。

Claims (19)

  1. キャリア基板上に半導体オンダイヤモンドウェハをマウントする方法であって、
    オプティカルフラットの上に半導体オンダイヤモンドウェハを配置するステップであり、前記半導体オンダイヤモンドウェハは、ダイヤモンド層と半導体層とを含み、かつ、前記半導体層が前記オプティカルフラットに面するように構成されている、ステップと、
    前記半導体オンダイヤモンドウェハの前記ダイヤモンド層の上に接着層を配置するステップと、
    前記接着層の上にキャリア基板を配置するステップであり、前記キャリア基板は、ダイヤモンドよりも低い熱膨張係数（ＣＴＥ）を有する層を含んでいる、ステップと、
    前記オプティカルフラットに対して前記キャリア基板をプレスし、かつ、前記半導体オンダイヤモンドウェハに前記キャリア基板を接合するステップであり、前記オプティカルフラットに対して前記キャリア基板がプレスされている間に半導体オンダイヤモンドオンキャリア基板ウェハを形成する、ステップと、
    前記オプティカルフラットから前記半導体オンダイヤモンドオンキャリア基板ウェハを分離するステップと、
    を含み、
    前記キャリア基板は、ダイヤモンドよりも高いＣＴＥを有する追加の層を含む、
    方法。
  2. 前記オプティカルフラットから前記半導体オンダイヤモンドオンキャリア基板ウェハを分離するステップの後で、前記半導体オンダイヤモンドオンキャリア基板ウェハは、
    合計厚さ変動が４０μｍ以下、
    ウェハの反りが１００μｍ以下、
    ウェハの歪みが４０μｍ以下、
    である特性を有する、
    請求項１に記載の方法。
  3. 前記接合するステップは、１０℃と４０℃との間の温度において前記接着層を硬化させること、を含む、
    請求項１に記載の方法。
  4. 前記接着層は、ＵＶ光に曝されたときに硬化するＵＶ接着剤を含み、かつ、
    前記接合するステップは、前記接着層をＵＶ光に曝すこと、を含む、
    請求項１に記載の方法。
  5. 接着剤は、熱剥離接着材料を含み、
    前記方法は、さらに、
    前記半導体オンダイヤモンドウェハから前記キャリア基板を取り外すために、前記熱剥離接着材料を加熱するステップ、を含む、
    請求項１に記載の方法。
  6. 接着剤は、ポリマー接着材料を含み、かつ、
    前記接合するステップは、加熱によって前記接着剤を硬化させること、を含む、
    請求項１に記載の方法。
  7. ダイヤモンドよりも高いＣＴＥを有する前記追加の層は、シリコンで形成される、
    請求項６に記載の方法。
  8. ダイヤモンドよりも低いＣＴＥを有する前記層とダイヤモンドよりも高いＣＴＥを有する前記追加の層との間に、接着層が備えられる、
    請求項６に記載の方法。
  9. 前記方法は、さらに、
    前記半導体オンダイヤモンドウェハの前記半導体層と前記オプティカルフラットとの間に、熱剥離テープを配置するステップ、を含む、
    請求項１に記載の方法。
  10. 前記方法は、さらに、
    前記半導体オンダイヤモンドウェハの前記半導体層の上に保護コーティング層を配置するステップ、を含む、
    請求項１に記載の方法。
  11. 前記方法は、さらに、
    前記キャリア基板と前記半導体オンダイヤモンドウェハとの間に、熱剥離接着層を配置するステップ、を含む、
    請求項１に記載の方法。
  12. 半導体デバイス構造体を製造する方法であって、
    請求項１に記載の方法に従って形成された前記半導体オンダイヤモンドオンキャリア基板ウェハの前記半導体層の上に１つまたはそれ以上の半導体デバイス構造体を製造するステップであり、前記半導体オンダイヤモンドオンキャリア基板ウェハを、前記キャリア基板と前記半導体オンダイヤモンドウェハとの接合が維持されるデバイス製造温度に保持している、ステップと、
    前記１つまたはそれ以上の半導体デバイス構造体の製造の後で、前記半導体オンダイヤモンドウェハから前記キャリア基板を取り外すステップであり、前記キャリア基板と前記半導体オンダイヤモンドウェハとの接合が壊されるように、前記デバイス製造温度を超えて前記半導体オンダイヤモンドオンキャリア基板ウェハを加熱する、ステップと、
    含む、方法。
  13. ダイヤモンド側と半導体側を有する半導体オンダイヤモンドウェハと、
    前記半導体オンダイヤモンドウェハの前記ダイヤモンド側に配置され、かつ、ダイヤモンドよりも低い熱膨張係数（ＣＴＥ）を有する少なくとも１つの層を含んでいる、キャリア基板と、
    前記半導体オンダイヤモンドウェハに前記キャリア基板を接合するために前記半導体オンダイヤモンドウェハの前記ダイヤモンド側と前記キャリア基板との間に配置された接着層と、
    を含み、
    前記キャリア基板は、ダイヤモンドよりも高いＣＴＥを有する層を含む、
    半導体オンダイヤモンドオンキャリア基板ウェハ。
  14. 前記半導体オンダイヤモンドオンキャリア基板ウェハは、
    合計厚さ変動が４０μｍ以下、
    ウェハの反りが１００μｍ以下、
    ウェハの歪みが４０μｍ以下、
    である特性を有する、
    請求項１３に記載の半導体オンダイヤモンドオンキャリア基板ウェハ。
  15. 前記半導体オンダイヤモンドオンキャリア基板ウェハは、さらに、
    前記キャリア基板と前記半導体オンダイヤモンドウェハとの間に配置された熱剥離接着層を、含む、
    請求項１３に記載の半導体オンダイヤモンドオンキャリア基板ウェハ。
  16. 接着層は、ＵＶ光によって硬化するＵＶ接着剤を含む、
    請求項１３に記載の半導体オンダイヤモンドオンキャリア基板ウェハ。
  17. 前記半導体オンダイヤモンドオンキャリア基板ウェハは、さらに、
    前記半導体オンダイヤモンドウェハの前記半導体側に配置された保護コーティング層、を含む、
    請求項１３に記載の半導体オンダイヤモンドオンキャリア基板ウェハ。
  18. 少なくとも５０ｍｍ、７５ｍｍ、１００ｍｍ、または１５０ｍｍの直径にわたり、全体的な厚さ変動、ウェハの反り、およびウェハの歪みについて前記特性を満たす、
    請求項１４に記載の半導体オンダイヤモンドオンキャリア基板ウェハ。
  19. 前記半導体オンダイヤモンドウェハは、窒化ガリウムを含む、
    請求項１３に記載の半導体オンダイヤモンドオンキャリア基板ウェハ。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107204282B (zh) * 2017-06-26 2019-07-09 北京科技大学 一种基于非自支撑GaN对粘制备金刚石基GaN的方法
CN112599435A (zh) * 2020-12-08 2021-04-02 上海华力集成电路制造有限公司 监测非晶碳膜放电缺陷的方法和结构
KR20230116016A (ko) 2021-02-04 2023-08-03 미쓰비시덴키 가부시키가이샤 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법
CN113078093B (zh) * 2021-03-24 2022-08-19 长江存储科技有限责任公司 制造半导体器件的方法、仿形晶圆

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263586A (ja) * 1994-03-18 1995-10-13 Hitachi Ltd 樹脂封止型半導体装置および半導体実装装置
DE69508679T2 (de) * 1994-06-09 1999-08-12 Sumitomo Electric Industries Wafer und Verfahren zur Herstellung eines Wafers
JP3317094B2 (ja) * 1994-06-09 2002-08-19 住友電気工業株式会社 ウエハ−及びその製造方法
JPH11145437A (ja) * 1997-11-13 1999-05-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
US7132309B2 (en) * 2003-04-22 2006-11-07 Chien-Min Sung Semiconductor-on-diamond devices and methods of forming
US6659161B1 (en) * 2000-10-13 2003-12-09 Chien-Min Sung Molding process for making diamond tools
CN100537147C (zh) * 2000-12-01 2009-09-09 东洋橡膠工业株式会社 研磨垫及其制造方法和研磨垫用缓冲层
US20020115263A1 (en) 2001-02-16 2002-08-22 Worth Thomas Michael Method and related apparatus of processing a substrate
US7041579B2 (en) * 2003-10-22 2006-05-09 Northrop Grumman Corporation Hard substrate wafer sawing process
FR2863771B1 (fr) * 2003-12-10 2007-03-02 Soitec Silicon On Insulator Procede de traitement d'une tranche multicouche presentant un differentiel de caracteristiques thermiques
WO2006113539A2 (en) 2005-04-13 2006-10-26 Group4 Labs, Llc Semiconductor devices having gallium nitride epilayers on diamond substrates
US7498191B2 (en) * 2006-05-22 2009-03-03 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
US20080302481A1 (en) * 2007-06-07 2008-12-11 Tru-Si Technologies, Inc. Method and apparatus for debonding of structures which are bonded together, including (but not limited to) debonding of semiconductor wafers from carriers when the bonding is effected by double-sided adhesive tape
US7935780B2 (en) * 2007-06-25 2011-05-03 Brewer Science Inc. High-temperature spin-on temporary bonding compositions
JP2010251978A (ja) * 2009-04-14 2010-11-04 Shin-Etsu Chemical Co Ltd 複合化された圧電基板の製造方法および複合化された圧電基板
JP5455445B2 (ja) * 2009-05-29 2014-03-26 信越化学工業株式会社 貼り合わせウェーハの製造方法
CN102034772B (zh) * 2009-09-30 2013-02-27 宋健民 钻石底半导体装置及其相关方法
CN102130077A (zh) * 2010-01-14 2011-07-20 宋健民 具有单层钻石颗粒的均热板及其相关方法
US9159595B2 (en) * 2010-02-09 2015-10-13 Suss Microtec Lithography Gmbh Thin wafer carrier
JP2012038948A (ja) * 2010-08-09 2012-02-23 Denki Kagaku Kogyo Kk Ｌｅｄ発光素子用金属基複合材料基板、その製造方法及びｌｅｄ発光素子。
TWI557786B (zh) * 2011-02-28 2016-11-11 道康寧公司 晶圓膠合系統及其用來膠合和脫膠的方法
GB201121666D0 (en) * 2011-12-16 2012-01-25 Element Six Ltd Synthetic diamond coated compound semiconductor substrates
JP2012084913A (ja) * 2011-12-22 2012-04-26 Sharp Corp 半導体積層構造体及びその製造方法
CN104285001A (zh) * 2012-02-29 2015-01-14 六号元素技术美国公司 金刚石载氮化镓晶片以及制造设备和制造方法
JP2013236016A (ja) * 2012-05-10 2013-11-21 Fuji Electric Co Ltd 半導体装置の製造方法
TWI525865B (zh) * 2012-06-15 2016-03-11 Nat Univ Chung Hsing Semiconductor luminescent wafers
US8969177B2 (en) * 2012-06-29 2015-03-03 Applied Materials, Inc. Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film
JP6035468B2 (ja) * 2012-07-03 2016-11-30 アールエフエイチアイシー コーポレイション 半導体−オン−ダイヤモンドウェハのハンドルおよび製造方法
US9685513B2 (en) * 2012-10-24 2017-06-20 The United States Of America, As Represented By The Secretary Of The Navy Semiconductor structure or device integrated with diamond
US10439107B2 (en) * 2013-02-05 2019-10-08 Cree, Inc. Chip with integrated phosphor
US9318674B2 (en) * 2013-02-05 2016-04-19 Cree, Inc. Submount-free light emitting diode (LED) components and methods of fabricating same
US10103048B2 (en) * 2013-08-28 2018-10-16 Brewer Science, Inc. Dual-layer bonding material process for temporary bonding of microelectronic substrates to carrier substrates
US10074816B2 (en) * 2014-12-22 2018-09-11 Industrial Technology Research Institute Substrate structure for electronic device and production method thereof
US9412706B1 (en) * 2015-01-29 2016-08-09 Micron Technology, Inc. Engineered carrier wafers

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