KR102035258B1 - 구획된 다중-홉 네트워크를 갖는 다이-스택된 디바이스 - Google Patents

구획된 다중-홉 네트워크를 갖는 다이-스택된 디바이스 Download PDF

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Abstract

전자 조립체(100)는 인터포저(102)에 배치된 수평으로-스택된 다이(104, 105, 106, 107)를 포함하고, 수직으로-스택된 다이(107, 111, 112, 113)를 더 포함할 수 있다. 스택된 다이는 링크 구획과 라우터 구획으로 구획된 다중-홉 통신 네트워크(101)를 통해 상호 연결된다. 링크 구획은 수평으로-스택된 다이를 위한 인터포저의 금속층에 적어도 부분적으로 구현된다. 링크 구획은 또한 단일 다이 내의 다이내 상호 연결부(334, 335)에 의해 그리고 다이의 수직으로-스택된 세트를 연결하는 다이간 상호 연결부(222)에 의해 부분적으로 구현될 수 있다. 라우터 구획은 인터포저에 배치된 다이의 일부나 전부에 구현되고, 링크 구획의 상호 연결부를 통해 처리 시스템(100)의 부품 간에 패킷들을 라우팅하는 기능을 지원하는 로직(402, 404, 406, 408)을 포함한다. 라우터 구획은 고정된 라우팅을 구현할 수 있고, 또는 대안적으로 프로그래밍가능한 라우팅 테이블(406) 또는 구성가능한 논리 블록을 사용하여 구성가능할 수 있다.

Description

구획된 다중-홉 네트워크를 갖는 다이-스택된 디바이스{DIE-STACKED DEVICE WITH PARTITIONED MULTI-HOP NETWORK}
본 발명은 일반적으로 컴퓨팅 및 메모리 디바이스에 관한 것으로, 보다 상세하게는 인터포저(interposer)를 통해 연결된 다중-다이 디바이스(multiple-die device)에 관한 것이다.
통신과 메모리의 대역폭과 레이턴시(latency)는 많은 처리 시스템에서 상당한 병목이다. 이들 성능 팩터는 처리 시스템을 구현하는 다중 다이가 인터포저로 알려진 실리콘 기판에 배치된 다이 스택 기술(die stacking technique)을 사용하여 어느 정도 개선될 수 있다. 이 다이는 관통 실리콘 비아(through-silicon via: TSV)를 사용하여 수직으로 스택되거나, 또는 인터포저의 상호 연결부를 사용하여 수평으로 스택되거나, 또는 수직 스택과 수평 스택의 조합을 사용하여 스택될 수 있다. 수평 스택에서, 인터포저 내 금속층은 일반적으로 다이 쌍들 사이에 점-대-점 통신(point-to-point communication)을 가능하게 하는 링크를 구현하는데 사용된다. 수평으로 스택된 다이들 사이에 통신을 제공하는데 점-대-점 링크를 사용하는 것은 다이의 수에 따라 스케일링되지 않는다. 종래의 수평-스택된 시스템에서 다이의 수를 증가시키면, 인터포저 내 금속층의 수를 증가시켜, 비용과 복잡성을 상당히 증가시키거나, 또는 인터포저의 특정 트레이스의 길이를 증가시켜, 전력 소비, 신호 레이턴시 및 스큐 미스매치(skew mismatch)를 상당히 증가시킨다.
본 발명은 첨부 도면을 참조하는 것에 의해 기술 분야에 통상의 지식을 가진 자에게 더 잘 이해될 수 있을 수 있고 본 발명의 다수의 특징과 장점이 명백하게 될 것이다.
도 1은 일부 실시예에 따라 라우터 구획(router partition)과 링크 구획을 포함하는 구획된 다중-홉 네트워크(multi-hop network)를 사용하는 예시적인 다이-스택된 처리 시스템의 분해 사시도;
도 2는 일부 실시예에 따라 구획된 다중-홉 네트워크를 사용하는 다른 다이-스택된 처리 시스템의 평면도 및 단면도;
도 3은 일부 실시예에 따라 하이브리드 구획된 다중-홉 네트워크를 사용하는 또 다른 처리 시스템을 도시한 도면;
도 4는 일부 실시예에 따라 다이-스택된 처리 시스템의 구획된 다중-홉 네트워크에 사용되는 예시적인 라우팅 로직을 도시한 블록도;
도 5는 일부 실시예에 따라 다이-스택된 처리 시스템에서 다중-홉 패킷을 라우팅하는 예시적인 방법을 도시한 흐름도;
도 6은 일부 실시예에 따라 집적 회로(integrated circuit: IC) 디바이스를 설계하고 제조하는 방법을 도시한 흐름도.
여러 도면에서 동일한 참조 부호는 유사하거나 동일한 항목을 나타내는데 사용된다.
도 1 내지 도 6은 다중-홉 통신 네트워크를 사용하는 처리 시스템 또는 다른 전자 조립체에서 처리 효율을 개선시키고 비용을 저하시키는 예시적인 기술을 도시한다. 전자 조립체는 인터포저에 배치된 수평으로-스택된 다이를 포함한다. 전자 조립체는 수직으로-스택된 다이를 더 포함할 수 있다. 스택된 다이는 메모리 디바이스, 처리 디바이스 및 처리-지원 로직을 포함할 수 있다. 일부 실시예에서, 다중-홉 통신 네트워크는 링크 구획과 라우터 구획으로 구획된다. 링크 구획은 수평으로-스택된 다이를 위한 인터포저의 금속층에 적어도 부분적으로 구현된다. 링크 구획은 단일 다이에서 다이내(intra-die)를 상호 연결하는 것에 의해 및 다이의 수직으로-스택된 세트를 연결하는 다이간(inter-die)을 상호 연결하는 것에 의해 부분적으로 더 구현될 수 있다. 일부 실시예에서 다중-홉 네트워크는 링(ring), 메쉬(mesh), 토러스(torus), 팻-트리(fat-tree) 및 k-진(ary) n-큐브(cube)와 같은 여러 종래의 네트워크 토폴로지 중 어느 것으로 구현될 수 있다. 다른 실시예에서 다중-홉 네트워크는 임의의 라우터와 링크들이 처리 시스템의 요구에 지시된 바에 따라 상호 연결된 '불규칙적인' 토폴로지를 구현할 수 있다. 라우터 구획은 인터포저에 배치된 다이의 일부나 전부에 구현되고, 링크 구획의 상호 연결을 통해 처리 시스템의 부품들 간에 패킷들을 라우팅하는 기능을 지원하는 로직을 포함한다. 라우터 구획은 고정된 라우팅을 구현할 수 있고, 또는 대안적으로 프로그래밍가능한 라우팅 테이블 또는 구성가능한 논리 블록을 사용하여 구성가능할 수 있다. 설명된 네트워크 구획은 인터포저에 로직이 없음에도 불구하고 수평으로-스택된 처리 시스템에 다중-홉 네트워크를 구현할 수 있게 한다. 그리하여, 다중-홉 네트워크는, 다이를 상호 연결하는데 더 작은 개수의 인터포저 금속층과 더 짧은 인터포저 트레이스를 사용하여, 스택된 다이의 수가 증가할 때 네트워크 스케일가능성을 개선시킬 수 있게 한다.
도 1은 일부 실시예에 따라 라우터 구획과 링크 구획을 포함하는 다중-홉 네트워크를 사용하는 다이-스택된 처리 시스템(100)을 도시한다. 처리 시스템(100)은 노트북 또는 태블릿 컴퓨터, 데스크탑 컴퓨터, 서버, 네트워크 라우터, 스위치, 또는 허브, 컴퓨팅-인에이블 셀룰러폰, PDA(personal digital assistant) 등을 포함하는 여러 컴퓨팅 시스템 중 어느 것을 포함할 수 있다. 예시적인 처리 시스템(100)은 인터포저(102)의 표면에 배치된 복수의 수평으로-스택된 다이(104, 105, 106 및 107)를 포함한다. 다이(107)는 다이(111, 112 및 113)를 더 포함하는 수직 다이 스택(110)의 최저 층이다.
도시된 다이(104 내지 107 및 111 내지 113)는 중앙 처리 유닛(CPU) 그래픽 처리 유닛(GPU), 디지털 신호 프로세서(DSP) 등과 같은 여러 프로세서 코어와 이들의 조합을 포함할 수 있다. 도시된 다이는 또한 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 판독 전용 메모리(ROM), 플래쉬 메모리 강유전성(ferroelectric) RAM(F-RAM) 자기 저항(magneto-resistive) RAM(MRAM) 등과 같은 메모리 아키텍처를 포함하나 이들로 제한되지 않는 여러 저장 디바이스 중 어느 것을 구현할 수 있다. 도시된 다이(104 내지 107 및 126 내지 128)는 노쓰브리지(northbridge)와 싸우쓰브리지(southbridge) 기능, 입력/출력 제어기, 네트워크 인터페이스 등과 같은 임의의 주변 디바이스를 더 포함할 수 있다. 처리 시스템(100)은 또한 디스플레이 부품, 저장 디바이스, 입력 디바이스(예를 들어, 마우스 또는 키보드) 등에 대한 하나 이상의 외부 인터페이스와 같은 도 1에 도시되지 않은 여러 다른 부품을 포함할 수 있다.
일부 실시예에서, 수직 다이 스택(110)은 스택된 다이(111 내지 113)가 DRAM, SRAM, ROM 등과 같은 메모리 회로를 구현하고, 다이(107)가 스택된 다이(111 내지 113)의 메모리 회로에 액세스하는 하드와이어드된 로직과, 후술된 바와 같이 라우팅 로직을 구현하는 것인 스택된 메모리 디바이스를 포함한다. 수직 다이 스택(110)은 여러 3D 집적 회로 제조 공정 중 어느 것을 사용하여 제조될 수 있다. 일 접근법에서, 다이(107 및 111 내지 113) 각각은 활성 표면에 형성된 능동 디바이스와, 하나 이상의 금속 라우팅 층을 갖는 별개의 기판(예를 들어, 벌크 실리콘)으로 구현된다. 이 접근법은 다이 매트릭스를 포함하는 웨이퍼를 제조하고 박막화하고 나서, 벌크 실리콘을 통해 TSV를 에칭하는 웨이퍼-온-웨이퍼 공정(wafer-on-wafer process)을 포함할 수 있다. 다중 웨이퍼는 도시된 층 구성(예를 들어, 3개의 메모리 층을 위한 메모리 회로 다이를 포함하는 4개의 웨이퍼와, 로직 층을 위한 로직 다이를 포함하는 하나의 웨이퍼의 스택)을 달성하도록 스택되어, 정렬된 후 열압축을 통해 결합된다. 최종 스택된 웨이퍼 세트는 싱귤레이션되어 개별 3D IC 디바이스로 분리된다.
다이-온-다이 공정(die-on-die process)에서, 각 대응하는 층을 구현하는 웨이퍼가 제일 먼저 싱귤레이션되고 나서, 이 다이는 별개로 스택되고 나서 결합되어 3D IC 디바이스가 제조된다. 다이-온-웨이퍼 접근법에서, 하나 이상의 층을 위한 웨이퍼는 싱귤레이션되어 하나 이상의 층을 위한 다이가 생성되고, 이들 다이는 정렬된 후 다른 웨이퍼의 대응하는 다이 영역에 접합되고, 이 웨이퍼는 싱귤레이션되어 개별 3D IC 디바이스가 제조된다. 별개의 웨이퍼 상에 다이(107 및 126 내지 128)를 제조하는 하나의 이익은 메모리 다이(다이(111 내지 113))를 제조하는데 사용되는 제조 공정과 상이한 제조 공정을 사용하여 로직 층(다이(107))을 제조할 수 있다는데 있다. 따라서, 개선된 성능과 더 낮은 전력 소비를 제공하는 제조 공정을 사용하여 다이(107)를 제조할 (및 이에 따라 라우팅 로직(127)을 위한 더 빠르고 더 낮은-전력 인터페이스 로직과 회로를 제공할) 수 있는 반면, 개선된 셀 밀도와 개선된 누설 제어를 제공하는 제조 공정을 사용하여 메모리 층(다이(126 내지 128))을 제조할 (및 이에 따라 스택된 메모리를 위한 더 조밀하고 더 낮은 누설 비트셀을 제공할) 수 있다.
또 다른 접근법에서, 층(107 및 111 내지 113)은 단일 기판을 사용하고 각 다이 층을 이온-절단 공정과 같은 층 전달 공정을 사용하여 이전의 다이 층 상에 형성하는 모노리식 3D 제조 공정을 사용하여 제조된다. 스택된 메모리 디바이스는 또한 기술의 조합을 사용하여 제조될 수 있다. 예를 들어, 로직 층(다이(107))은 모노리식 3D 기술을 사용하여 제조될 수 있고, 메모리 층(다이(111 내지 113))은 다이-온-다이 또는 웨이퍼-온-웨이퍼 기술을 사용하여 제조될 수 있고, 또는 그 역으로 제조될 수 있고, 최종 로직 층 스택과 메모리 층 스택은 함께 접합되고 나서 인터포저 기판에 접합될 수 있다.
동작 동안, 수평으로-스택된 다이(104 내지 107)들 사이 다이간 통신은 인터포저(102)의 하나 이상의 금속층으로 형성된 트레이스, 비아 및 다른 상호 연결부를 사용하여 수행된다. 종래의 시스템에서, 2개의 다이 사이 인터포저(102) 내 상호 연결부로 형성된 점-대-점 링크는 2개의 다이가 서로 통신하는데 요구될 수 있다. 전술한 바와 같이, 이 접근법은 라우팅을 달성하는데 인터포저 내에 과도한 개수의 금속층 또는 과도하게 긴 상호 연결부 중 하나 또는 둘 모두를 초래한다. 이 문제를 감소시키거나 제거하기 위하여, 일부 실시예에서 처리 시스템(100)은 수평으로-스택된 다이(104 내지 107)와, 수평으로-스택된 다이(104 내지 107)를 연결하는 인터포저(102)의 디바이스간 상호 연결부와 수직으로-스택된 다이(107 및 111 내지 113)를 연결하는 다이간 상호 연결부에 의해 형성된 링크 구획 중 하나 이상에서 라우팅 로직에 의해 형성된 라우터 구획으로 구성된 다중-홉 네트워크(101)를 구현한다. 라우터 구획은 링크 구획을 형성하는 다이내 상호 연결부(intra-die interconnect)와 다이간 상호 연결부(inter-die interconnect)를 통해 하나 이상의 홉으로 패킷들을 라우팅하도록 라우팅 결정을 하는데 사용되는 다이의 로직 및 다른 회로를 포함한다. 링크 구획은 하나의 다이의 송신/수신 회로를 다른 다이("다이간 상호 연결부")의 송신/수신 회로에 연결하는 전도체를 포함한다. 이들 다이간 상호 연결부는 인터포저(102) 상의 패드, 핀, 핀 인터페이스, 금속층, 도금된 관통 홀, 및 비아 또는 수직으로-스택된 다이 사이 TSV와 같은 전기 전도체를 포함할 수 있다. 이러한 다이간 상호 연결은 또한 광 전도체 또는 전기 및 광 전도체의 조합을 포함할 수 있다. 링크 구획은 동일한 다이("다이내 상호 연결부") 상에 송신/수신 회로의 전도체 연결 세트를 더 포함할 수 있고, 이러한 전도체는 예를 들어, 트레이스, 비아, 관통홀, 패드, 솔더 범프 등을 포함한다.
예시를 위해, 예시적인 처리 시스템(100)에서 수평으로-스택된 다이(104 내지 107)는 다이(104)가 링크(116)를 통해 다이(105)에 연결되고, 다이(105)가 링크(117)를 통해 다이(106)에 연결되고, 다이(106)가 링크(118)를 통해 다이(107)에 연결되고, 그리고 다이(107)가 링크(119)를 통해 다이(104)에 연결된 것인 링 네트워크에서 인터포저(102) 상에 배열된다. 링크(116 내지 119)는 인터포저(102)의 하나 이상의 금속층에 구현된다. 나아가, 처리 시스템(100)의 도시된 링크 구획은 또한 수직으로-스택된 다이(107 및 111 내지 113)를 상호 연결하는 복수의 TSV(122) 또는 다른 전도체에 의해 형성된 링크(120)를 포함한다. 다른 실시예에서, 링크 구획은 또한 도 3을 참조하여 아래에서 보다 상세히 설명된 바와 같이 특정 다이 상에 위치된 디바이스들을 상호 연결하는 온-다이 링크(on-die link)를 포함할 수 있다.
일부 실시예에서, 링크(116 내지 119)는 메시지 데이터가 직렬 통신 공정을 사용하여 링크(116 내지 119)를 통해 송신되는 것인 단일-종단의 또는 차동 직렬 데이터 링크로 구현된다. 이 공정에서, 메시지 데이터는 링크(116 내지 119)를 포함하는 개별 금속 트레이스, 비아, 관통홀, 와이어 및 다른 전도체를 통해 한번에 하나의 비트씩 송신된다. 다른 실시예에서, 링크(116 내지 119)는 복수의 메시지 데이터 비트가 링크(116 내지 119)를 포함하는 복수의 금속 트레이스, 와이어, 비아 또는 다른 전도체를 통해 동시에 송신되는 병렬 통신 공정을 사용하여 메시지 데이터가 링크를 통해 송신되는 병렬 데이터 링크로 구현된다.
도시된 예에서, 각 수평으로 스택된 다이(104 내지 107)는 대응하는 라우팅 로직(라우팅 로직(124, 125, 126, 및 127)으로 각각 식별된 것)을 포함한다. 라우팅 로직(124 내지 127)은 다중-홉 네트워크(101)를 통해 흐르는 메시지 패킷들을 함께 관리하고 라우팅한다. 이를 위해, 각 다이에서 라우팅 로직은 라우팅 로직이 구현되는 다이에 연결된 네트워크 링크와 연관된 메시지 데이터를 라우팅하는 하나 이상의 종래의 또는 전용 다중-홉 라우팅을 구현하는 로직과 제어 기능을 포함한다. 예시를 위해, 라우팅 로직(124)은 링크(116 및 119)에 연결되고, 라우팅 로직(125)은 링크(116 및 117)에 연결되고, 라우팅 로직(126)은 링크(117 및 118)에 연결되고, 그리고 라우팅 로직(127)은 링크(118, 119 및 120)에 연결된다. 라우팅 로직의 일부나 전부는 또한 CPU, GPU, DSP, 메모리 제어기 등과 같은 대응하는 다이 상에 구현된 기능 디바이스에 국부적으로 연결될 수 있다. 따라서, 라우팅 로직(124 내지 127)은 동일한 다이 상의 디바이스에, 및 인터포저(102) 상에 수평으로 배치되거나 또는 수직으로 스택된 다른 다이 상의 라우터 또는 다른 로직에 연결된다.
라우팅 로직(124 내지 127) 각각은 이 라우팅 기능을 지원하는 로직 및 다른 회로를 포함하고, 이러한 로직은, 예를 들어, 데이터 입력과 출력 버퍼, 크로스바 스위치, 스케줄 로직, 관리와 제어 로직, 라우팅 테이블 저장매체 및 구성 로직을 포함한다. 라우팅 로직(124 내지 127)으로 구현된 라우팅 로직은 고정된 라우팅을 구현할 수 있고, 또는 대안적으로 프로그래밍가능한 라우팅 테이블 또는 구성가능한 논리 블록을 사용하여 구성가능할 수 있다. 라우팅 로직의 예시적인 구현은 도 4를 참조하여 아래에 보다 상세히 설명된다.
도 1은 라우팅 로직(127)이 수직 다이 스택(110)을 위한 인터포저(102)에 인접하여 배치된 다이(107) 상에 구현된 예시적인 구현을 도시하고 있으나, 다른 실시예에서 라우팅 로직(127)은 수직 다이 스택의 다른 다이 상에 (예를 들어, 다이(111) 상에) 구현될 수 있다. 즉, 수직 다이 스택(110)을 위한 라우팅 로직(127)을 구현하는 다이와 인터포저(102) 사이에 배치된 하나 이상의 다이가 있을 수 있다. 나아가, 도 1은 라우팅 로직(127)이 단일 다이 상에 구현된 예시적인 구현을 도시하고 있으나, 다른 구현에서 라우팅 로직(127)은 수직 다이 스택(110)에서 다수의 다이에 걸쳐 분배될 수 있다. 예를 들어, 크로스바 스위치 및 연관된 제어 로직과 같은 라우팅 로직(127)의 일 부분은 하나의 다이에 구현될 수 있는 반면, 하나 이상의 라우팅 테이블과 같은 라우팅 로직(127)의 다른 부분은 수직 다이 스택(110)의 다른 다이에 구현된다. 이 경우에, 수직 다이 스택(110)을 다중-홉 네트워크(101)에 연결하는 링크 구획은 수직 다이 스택(110)에서 다이를 연결하는 복수의 TSV(122)를 포함한다. 일부 실시예에서, 라우팅 로직(127)을 구현하는 수직 다이 스택(110)의 다이(또는 다이)는 라우팅 로직(127)에만 전용된다. 다른 실시예에서, 다이 또는 다이는 또한 CPU 또는 GPU, 캐시, 메모리 등과 같은 비-라우팅 하드코딩된 로직 또는 다른 디바이스를 구현할 수 있다.
이하 예시적인 메시지 트래픽은 처리 시스템(100)에서 구획된 다중-홉 네트워크(101)의 사용을 도시한다. 이 예를 위하여, 다이(104 내지 106)는 프로세서 코어를 구현하고, 수직 다이 스택(110)은 다이(111 내지 113)가 스택된 DRAM 메모리 디바이스이고 다이(107)가 DRAM 메모리 제어기를 구현하는 것인 스택된 메모리 디바이스이다. DRAM 메모리 제어기는 TSV(120)를 통해 스택된 메모리 디바이스에 연결된다. 메모리 제어기는 프로세서 코어들 중 하나 이상으로부터 메모리 액세스 요청에 응답하여 스택된 DRAM 메모리 디바이스의 저장 셀 회로에 저장된 데이터에 메모리 액세스를 수행하도록 동작한다. 이러한 요청의 예로는 종래의 메모리 판독과 기록 동작 및 메타데이터 관리 동작을 포함한다. 이러한 메타데이터 관리 동작의 예로는 어드레스 변환 동작, 데이터 보안 또는 데이터 무결성 동작(예를 들어, 체크섬 또는 에러 정정 코드 계산 또는 검증), 가비지 수집 동작, 메모리 이용 프로파일, 메모리 로그 등을 포함하나 이들로 제한되지 않는다.
메모리 기록 요청을 서비스하는 공정의 이하 상세한 설명은 처리 시스템(100)에서 구획된 다중-홉 통신 네트워크의 예시적인 동작을 도시한다. 동작 중에, 다이(105)에서 CPU는 연관된 메모리 어드레스, 스택된 메모리 디바이스에 기록될 데이터, 및 기록 길이와 바이트 마스크와 같은 다른 제어 정보를 포함하는 메모리 기록 요청을 생성한다. 이 정보는 다이(105) 상의 CPU로부터 다이(107) 상의 메모리 제어기로 송신될 패킷으로 포맷된다. 메모리 기록 요청을 생성할 때, CPU는 목적지 노드의 지시값과 함께 기록 요청 정보를 라우팅 로직(125)의 입력 버퍼에 제공한다(이것은 동일한 다이 상에 있고 따라서 CPU를 위한 국부 라우팅 로직이다). 이 예에서, 목적지 노드는 다이(107) 상의 메모리 제어기 디바이스이다. 라우팅 로직(125)은 패킷 헤더를 검사하고 목적지 노드를 추출한다. 라우팅 로직(125)은 그 다음에 테이블 룩업(table lookup)을 수행하여 메모리 제어기로 가는 루트(route)에서 그 다음 노드를 결정한다. 이 예에서, 메모리 제어기로 가는 루트에서 그 다음 노드는 다이(104) 상의 라우팅 로직(124)이다. 따라서, 다이(105) 상의 라우팅 로직(125)은 기록 요청 패킷이 다이(105)를 다이(104)에 연결하는 링크(116)에 대응하는 출력 버퍼에 놓이게 한다. 다이(105) 상의 인터페이스 로직은 링크(116)를 포함하는 전도체에 연결된 물리적 인터페이스(PHY)를 조작하여 메모리 기록 요청을 나타내는 시그널링(signaling)을 다이(104) 상의 중간 노드로 송신하는 것에 의해 패킷을 발행(issue)한다. 링크(116)를 포함하는 전도체는 인터포저(102)의 금속층과, 다이(104 및 105)를 인터포저(102)의 금속층에 연결하는 금속 접점으로 구현된다. 링크(116)에서 신호를 송신하는 것은 각 비트 레인에 대해 2개의 쌍을 이루는 전도체에서 송신되는 2개의 전기적으로 상보적인 신호를 사용하여 종래의 차동 기술을 사용하여 구현될 수 있다. 대안적으로, 송신은 각 비트 레인에 단일 전도체를 요구하고 공통 전압 또는 접지에 대해 이 전도체 상의 신호 레벨을 나타내는 단일-종단의 기술을 통해 구현될 수 있다.
다이(104) 상의 PHY는 시그널링을 수신하고 시그널링에 의해 나타나는 메모리 기록 요청 정보를 버퍼링한다. 다이(104) 상의 라우팅 로직(124)은 버퍼링된 패킷 헤더를 검사하고 목적지 노드를 추출한다. 최종 목적지는 다이(104) 상의 국부 디바이스가 아니므로, 라우팅 로직(124)은 그 다음에 테이블 룩업을 수행하여 메모리 제어기로 가는 루트에서 그 다음 노드를 결정한다. 이 예에서, 경로에서 그 다음 노드는 다이(107) 상의 라우터이다. 다이(104) 상의 라우팅 로직(124)은 기록 요청 패킷이 다이(104)를 다이(107)로 연결하는 링크(119)에 대응하는 출력 버퍼에 놓이게 한다. 다이(104) 상의 인터페이스 로직은 다이(107)에 연결된 링크(119)를 포함하는 전도체에 연결된 물리적 인터페이스(PHY)를 조작하여 메모리 기록 요청을 나타내는 시그널링을 송신하는 것에 의해 패킷을 발행한다.
다이(107) 상의 PHY는 시그널링을 수신하고 메모리 요청 패킷을 버퍼링한다. 다이(107) 상의 라우팅 로직(127)은 패킷 헤더를 검사하고 목적지 노드를 추출한다. 이 예에서 목적지 노드는 메모리 제어기의 노드 식별자와 일치한다. 라우팅 로직(127)은 그리하여 기록 요청을 다이(107) 상의 메모리 제어기 디바이스의 입력 버퍼에 놓는다. 메모리 제어기는 다이(111 내지 113) 상의 적절한 DRAM 셀에 액세스하여, 기록 데이터를 시그널링된 어드레스에 의해 지시된 메모리 위치에 저장하여, 다이(105) 상의 CPU에 의해 개시된 요청된 메모리 기록 동작을 완료한다.
따라서, 상기 예가 예시하는 바와 같이, 메시지 데이터는 다이(105)와 다이(107) 사이에 점-대-점 링크를 요구함이 없이 다이(105)와 다이(107) 사이에 통신될 수 있다. 나아가, 이 동일한 다중-홉 라우팅 접근법은 2개의 다이 사이에 점-대-점 링크 없이 다이(104)와 다이(106) 사이에 통신을 허용한다. 그리하여, 도 1의 예에서 인터포저(102)는 종래의 접근법에서 요구될 수 있었던 6개의 다이간 점-대-점 링크가 아니라 4개의 다이를 위한 4개의 다이간 링크만을 지원할 것을 요구한다. 지원하는데 2개 더 적은 다이간 링크를 통해, 인터포저(102)는 다이들 사이에 더 적은 금속층과 더 짧거나 덜 복잡한 트레이스 라우팅을 구현할 수 있다.
링 네트워크 배열이 도 1에 도시되어 있으나, 처리 시스템(100)의 다이는 메쉬, 토러스, 트리, n-큐브 등을 포함하는 여러 네트워크 토폴로지 또는 이들의 조합 중 어느 것으로 구현될 수 있다. 예시를 위해, 다이(104 내지 107)는 허브-스포크(hub-and-spoke) 배열로 구현될 수 있고, 이에 의해 다이(104)는 다이(104, 106, 및 107)들 사이에 모든 메시지 데이터를 라우팅하는 허브로 작용한다.
도 2는 일부 실시예에 따라 구획된 다중-홉 네트워크를 사용하는 다른 예시적인 처리 시스템(200)의 평면도(203)와 단면도(213)를 도시한다. 도시된 예에서, 처리 시스템(200)은 인터포저(202)에 배치된 수평으로-스택된 다이(204, 206, 206 및 207)를 포함한다. 처리 시스템(200)은 또한 다이(205) 상에 스택된 다이(210)와, 다이(210) 상에 스택된 다이(212)를 포함하는 수직 다이 스택(208)을 더 포함한다.
다이(204 내지 207)는 링크(216, 217 및 218)를 포함하는 구획된 다중-홉 네트워크(201)를 통해 상호 연결된다. 다중-홉 네트워크(201)는 수직 스택(208)의 다이(205, 210 및 212)를 상호 연결하는 TSV(222)로 형성된 디바이스간 링크를 더 포함한다. 단면도(213)로 도시된 바와 같이, 다이간 링크(216 내지 218) 각각은 인터포저(202)의 하나 이상의 금속층에 및 다이(204 내지 207)를 인터포저(202)에 연결하는 금속 접점에 구현될 수 있다.
도시된 예에서, 링크(216)는 다이(204)와 다이(205)를 연결하고, 링크(217)는 다이(205)와 다이(206)를 연결하고, 링크(218)는 다이(206)와 다이(207)를 연결하고, 그리고 링크(219)는 다이(205)와 다이(207)를 연결한다. 나아가 이 예에서, 링크(219)는 다이(205)에 있는 특정 디바이스와, 다이(207)에 있는 특정 디바이스 사이의 통신에 전용으로 사용되는 측대역 링크이다. 즉, 링크(216, 217 및 218)는 다중-홉 네트워크(201)의 링크 구획을 형성하고 링크(219)는 이 다중-홉 네트워크에 포함되지 않는다. 그리하여, 다이(204 및 207)는 다중-홉 네트워크(201)에서 리프 노드(leaf node)이어서 이 예에서 네트워크 토폴로지에서 라우팅 로직을 구현하는데 필요치 않다. 다이들 간에 메시지 데이터를 라우팅하기 위하여, 다이(205)는 라우팅 로직(214)을 구현하고, 다이(206)는 라우팅 로직(215)을 구현한다.
이하 예시적인 메시지 트래픽은 처리 시스템(200)에서 구획된 다중-홉 네트워크의 사용을 도시한다. 이 예를 위하여, 다이(204, 205 및 212)는 전체적인 에너지 소비를 감소시키는 기능을 하는 전력 관리 특징을 제어하는 기능을 구현하는 프로세서 코어를 포함한다. 이러한 전력 관리 기능의 예는 클록 쓰로틀(clock throttling), 동적 전압 제어, CPU 슬립(sleep) 상태 등을 포함한다. 이들 기능은 하나의 디바이스로부터 네트워크를 통해 다른 디바이스로 전달되는 메시지에 응답하여 구성되고 호출되고 제어될 수 있다. 이들 전력 관리 기능은 운영 시스템 소프트웨어(OS)에 의해 사용되어 시스템의 처리 부하와 전체적인 이용률에 응답하여 동적 방식으로 전력과 시스템 성능을 트레이드 오프(trade-off)할 수 있다.
전력 관리 요청을 서비스하는 이하 예는 처리 시스템(200)에서 구획된 통신 네트워크의 동작을 예시하는 역할을 한다. 동작 중에, 다이(212) 상의 CPU에서 실행되는 운영 시스템(OS) 소프트웨어는 다이(204) 상의 CPU가 "슬립" 상태에 놓여 시스템 전력 소비를 감소시켜야 할지를 결정한다. 다이(212) 상의 CPU는 그리하여 슬립 상태의 예상된 길이와 같이 요구되는 바에 따라 다른 제어 정보와 함께 연관된 전력 관리 커맨드("슬립")를 포함하는 슬립 요청을 생성한다. 이 슬립 요청은 다이(212) 상의 CPU 디바이스로부터 다이(204) 상의 CPU 디바이스로 송신될 정보 패킷으로 구현된다. 슬립 요청을 생성할 때, OS 소프트웨어는 목적지 노드의 지시값과 함께 슬립 정보 패킷이 다이(212)의 인터페이스 로직에 기록되게 한다. 다이(208) 상의 인터페이스 로직은 TSV(220)를 포함하는 전도체에 연결된 물리적 인터페이스(PHY)를 조작하여 슬립 요청을 나타내는 시그널링을 다이(205) 상의 라우팅 로직(214)으로 송신하는 것에 의해 패킷을 발행한다. 라우팅 로직(214)은 패킷 헤더를 검사하고 목적지 노드를 추출한다. 목적지 노드를 사용하여, 라우팅 로직(214)은 테이블 룩업을 수행하여 목적지로 가는 루트에서 그 다음 노드를 결정한다. 테이블 룩업 결과, 라우팅 로직(214)은 슬립 요청 패킷이 다이(205)를 다이(204) 상에 구현된 디바이스에 연결하는 링크(216)에 대응하는 출력 버퍼에 놓이게 한다. 다이(205) 상의 인터페이스 로직은 링크(216)를 포함하는 전도체에 연결된 물리적 인터페이스(PHY)를 조작하여 슬립 요청을 나타내는 시그널링을 다이(204)에 송신하는 것에 의해 슬립 패킷을 발행한다. 단면으로 도시된 바와 같이, 링크(216)를 포함하는 전도체는 인터포저(202)의 금속층으로 구현된다. 다이(204) 상의 PHY는 시그널링을 수신하고 시그널링으로 나타나는 슬립 요청 정보를 버퍼링한다. 다이(204) 상의 인터페이스 로직은 슬립 요청을 CPU에 이용가능한 입력 버퍼에 놓고, 일반적으로 메시지가 도달했다는 것을 CPU에 통지하는 인터럽트를 생성한다. 다이(204) 상의 CPU 디바이스는 메시지를 판독하고 시그널링된 커맨드에 의해 요청된 슬립 기능을 수행하여, 다이(212) 상에 위치된 CPU 디바이스에서 실행되는 OS에 의해 개시된 요청된 슬립 동작을 완료한다.
도 3은 일부 실시예에 따라 구획된 다중-홉 네트워크(301)를 구현하는 다른 예시적인 처리 시스템(300)의 평면도를 도시한다. 이 예에서, 구획된 다중-홉 네트워크(301)는 다이간 링크와 함께 다이내 링크의 조합을 포함하는 링크 구획을 구현한다. 도시된 바와 같이, 처리 시스템(300)은 인터포저(302)의 표면에 배치된 수평으로-스택된 다이(304, 305, 306, 및 307)를 포함한다. 각 다이는 다이(304)에 있는 디바이스(308, 309, 및 310), 다이(305)에 있는 디바이스(311, 312 및 313), 다이(306)에 있는 디바이스(314, 315 및 316), 및 다이(307)에 있는 디바이스(317, 318 및 319)와 같은 복수의 디바이스를 구현한다. 이들 디바이스는 CPU, GPU, DSP, 메모리 제어기, 입력/출력 제어기, 저장 디바이스 등을 포함할 수 있으나 이들로 제한되지 않는다.
구획된 다중-홉 네트워크(301)의 라우터 구획은 다이(304, 305, 306 및 307)에 각각 위치된 라우팅 로직(320, 321, 322 및 323)으로 구현된다. 구획된 다중-홉 네트워크(301)를 위한 링크 구획은 도시된 링 네트워크 토폴로지에서 라우팅 로직(320 내지 323)을 상호 연결하고 인터포저(302)의 여러 금속층으로 부분적으로 구현된 디바이스간 링크(330, 331, 332 및 333)와 같은 복수의 디바이스간 링크를 포함한다. 구획된 다중-홉 네트워크(301)의 링크 구획은 주어진 다이 상의 개별 디바이스를 이 다이 상의 국부 라우팅 로직에 연결하는 복수의 디바이스 내부 통신 링크를 더 포함한다. 예를 들어, 디바이스 내부 링크(634, 635 및 636)는 라우팅 로직(320)을 디바이스(308 내지 310)에 각각 연결한다. 이들 디바이스 내부 링크는 다이의 여러 금속층에 전도성 상호 연결 구조로 구현된다.
예시적인 처리 시스템(300)은 동일한 구획된 통신 네트워크에서 2개의 상이한 네트워크 토폴로지의 사용을 도시한다. 다이내 통신은 라우팅 로직이 다이 상의 디바이스들 간에 및 다이의 디바이스와 이와는 다른 다이 상의 디바이스 간에 모든 메시지를 라우팅하는 허브로 기능하는 허브-스포크 네트워크 토폴로지(또는 점-대-점 토폴로지)를 통해 달성된다. 이와 달리, 다이간 통신은 각 라우팅 로직(320 내지 323)이 링 방식으로 링크(330 내지 333)를 통해 인접 다이에 연결되는 링 토폴로지를 통해 달성된다.
이하 예시적인 메시지 트래픽은 처리 시스템(300)에서 하이브리드 다이간/다이내 구획된 다중-홉 네트워크의 사용을 도시한다. 이 예를 위하여, 다이(304) 상의 디바이스(308 내지 310)와, 다이(306) 상의 디바이스(314 내지 316)는 연관된 메모리 캐시를 갖는 프로세서 코어를 구현한다(및 이에 따라 본 명세서에서 프로세서 코어(308 내지 310 및 314 내지 316)라고도 지칭된다). 프로세서 코어는 다중 캐시를 갖는 다중 프로세서 시스템에서 캐시의 코히런시(coherency)와 일관성(consistency)을 유지하는 기능을 하는 캐시 관리 기능을 구현한다. 이러한 캐시 관리 특징의 예로는 다른 CPU의 캐시에 존재하는 특정 캐시 블록의 상태를 변경하는 네트워크 메시지를 포함한다.
동작 중에 공정은 다이(305) 상의 프로세서 코어(313)의 캐시 내 특정 라인이 메모리의 일관적인 보기(view)를 유지하기 위하여 무효화(invalidated)될 필요가 있는 것으로 결정하였다. 캐시 라인 무효화 요청은 무효화될 연관된 메모리 어드레스와 함께 연관된 캐시 관리 커맨드("무효화")를 포함한다. 이 정보는 프로세서 코어(309)로부터 프로세서 코어(313)로 송신될 정보 패킷을 포함한다.
무효화 요청을 생성할 때, 프로세서 코어(309)는 목적지 노드의 지시자와 함께 무효화 요청 패킷을 생성하고, 무효화 요청 패킷을 링크(335)에 대응하는 출력 버퍼에 놓는다. 링크(335)는 다이(304)의 여러 금속층에 및 온-다이 라우팅 로직(320)의 연결부에 구현된다. 국부 라우팅 로직(320)은 패킷 헤더를 검사하고 목적지 노드를 추출한다. 라우팅 로직(320)은 그 다음에 테이블 룩업을 수행하여 프로세서 코어(313)로 가는 루트에서 그 다음 노드를 결정한다. 이 예에서, 경로에서 그 다음 노드는 다이(305) 상의 라우팅 로직(321)이다. 다이(304) 상의 라우팅 로직(320)은 무효화 요청 패킷이 링크(331)에 대응하는 출력 버퍼에 놓이게 한다. 다이(304) 상의 인터페이스 로직은 링크(331)를 포함하는 전도체에 연결된 물리적 인터페이스(PHY)를 조작하여 캐시 라인 무효화 요청을 나타내는 시그널링을 다이(305)에 송신하는 것에 의해 패킷을 발행한다.
다이(305) 상의 PHY는 시그널링을 수신하고 이 시그널링에 나타난 무효 요청 정보를 버퍼링한다. 라우팅 로직(321)은 버퍼링된 패킷 헤더를 검사하고 목적지 노드를 추출하며 라우팅 테이블에서 룩업을 수행한다. 테이블 룩업의 결과, 라우팅 로직(321)은 목적지 노드를 결정하고, 프로세서 코어(313)는 국부 디바이스이다. 따라서, 라우터는 캐시 라인 무효화 패킷을 디바이스 내부 링크(336)를 통해 프로세서 코어(313)에 이용가능한 버퍼에 놓는다. 프로세서 코어(313) 상의 로직은 메시지를 판독하고 시그널링된 커맨드에 의해 요청된 캐시 라인 무효화 기능을 수행하여, 다이(304) 상에 위치된 프로세서 코어 디바이스(309)에 의해 개시된 요청된 동작을 완료한다.
도 4는 일부 실시예에 따라 도 1 내지 도 3의 예시적인 처리 시스템으로 구현된 라우팅 로직의 예시적인 구현을 도시한다. 도시된 예에서, 라우팅 로직(400)은 입력 버퍼(401), 크로스바 스위치(402), 출력 버퍼(403), 제어 로직(404), 하나 이상의 라우팅 테이블(406) 및 구성 블록(408)을 포함한다. 입력 버퍼(401)는 하나 이상의 입력 포트(410)에 연결된다. 각 입력 포트(410)는 대응하는 디바이스간 또는 디바이스 내부 링크에 연결되고, 입력 버퍼(401)는 대응하는 디바이스간 링크를 통해 수신된 메시지 데이터를 버퍼링하도록 구성된다. 마찬가지로, 출력 버퍼(403)는 하나 이상의 출력 포트(412)에 연결된다. 각 출력 포트(412)는 대응하는 디바이스간 또는 디바이스 내부 링크에 연결되고, 출력 버퍼(403)는 대응하는 링크에 대해 크로스바 스위치(402)로부터 수신된 메시지 데이터를 버퍼링하도록 구성된다. 크로스바 스위치(402)는 제어 로직(404)에 의해 제공된 제어 시그널링에 기초하여 입력 포트(410)로부터 출력 포트(412)로 흐르는 패킷들을 스위칭하는 다중화기를 포함한다. 제어 로직(404)은 구성 블록(408)에 의해 지정된 구성 파라미터와 하나 이상의 라우팅 테이블(406)에 나타난 라우팅 정보를 사용하여 크로스바 스위치(402)를 제어하여 입력 포트로부터 출력 포트로 입력 메시지 데이터의 특정 라우팅을 수행한다. 제어 로직(404)은 입력되는 메시지 헤더를 검사하고, 하나 이상의 라우팅 테이블(406)에서 룩업을 수행하여 그 다음 홉을 결정하고, 크로스바 스위치를 제어하여 데이터를 적절한 출력 포트(412)로 전송한다. 제어 로직(404)은 또한 가상 채널을 관리하고, 구성 블록(408)의 구성 정보마다 중재 및 필터링을 구현하고, 그리고 하나 이상의 라우팅 프로토콜의 성분을 구현한다.
일부 실시예에서, 라우팅 테이블(406)은 라우팅 로직(400)을 통과하는 패킷들에 대한 라우팅 정보를 제공한다. 예시를 위해, 라우팅 테이블(406)은 복수의 테이블 엔트리(420)로 구현될 수 있고, 각 테이블 엔트리(420)는 대응하는 목적지 노드 어드레스와 연관되고, 목적지 노드 어드레스를 나타내는 색인 필드(422)와, 소스 노드와 목적지 노드 사이에 설정된 라우팅 경로에 따라 그 다음 노드의 어드레스의 어드레스를 지정하는 그 다음 노드 필드(424)를 포함한다. 테이블 엔트리(420)는 대안적인 루트, 경로 길이, 링크 에러 상태 등과 같은 제어 로직에 의해 사용되는 다른 필드를 더 포함할 수 있다. 그 다음 노드 필드(424)는 다중-홉 루트에서 그 다음 노드의 어드레스일 수 있고, 또는 국부 노드가 최종 목적지인 경우 국부 노드에 연결된 포트일 수 있다. 일부 실시예에서, 테이블(420)의 테이블 엔트리(420)는 미리 설정될 수 있고 또는 고정된 라우팅 구조를 구현하도록 고정될 수 있다. 예시를 위해, 테이블(420)은 ROM 또는 하드코딩된 로직으로 구현될 수 있다.
다른 실시예에서, 테이블(420)은 기록가능하거나, 가변 루트를 구현하거나 또는 상이한 개수 또는 배열의 다이 또는 네트워크 토폴로지로 재구성하도록 프로그래밍될 수 있다. 예시를 위하여, 프로그래밍가능한 구현에서 테이블(420)은 레지스터 파일과 같은 여러 구성가능한 저장 요소 중 어느 것으로, RAM 또는 플래쉬 메모리 등으로 구현될 수 있다. 이들 구성가능한 요소와 기록 가능한 테이블 엔트리는 운영 시스템, 하이퍼바이저, 기본 입력/출력 시스템(BIOS), 펌웨어 또는 이들의 조합을 포함하는 다수의 요소에 의해 관리될 수 있다. 일례로서, 시스템 부트업(boot-up) 동안 운영 시스템은 알려진 고정된 토폴로지에 의해 요구되는 루트를 달성하도록 구성가능한 요소를 기록할 수 있다. 다른 시나리오에서 구획된 네트워크의 토폴로지는 물리적 시스템의 상이한 버전과 구현 간 연결이 변할 수 있고 라우터의 개수가 가변인 것으로 인해 미리 알려져 있지 않을 수 있다. 이 경우에, 시스템 펌웨어 또는 BIOS는 라우터와 상호 연결 토폴로지를 검사하여 구현된 네트워크 토폴로지를 발견할 수 있다. 이렇게 하면, 시스템 BIOS 또는 펌웨어는 구성가능한 요소와 테이블을 각 라우터에 기록하여 요구되는 네트워크 라우팅을 달성한다. 일부 시나리오에서, 시스템 부트업시에 한번 구성되는 것이 아니라, 라우팅 구성은 동적으로 변할 수 있다. 주어진 라우터에서 주어진 링크에 대한 에러 또는 하드웨어의 실패를 검출한 것에 응답하여, 운영 시스템, 하이퍼바이저 또는 시스템 BIOS는 라우터의 구성가능한 요소를 재-기록하여 이러한 실패를 둘러 라우팅할 수 있다. 운영 시스템 또는 하이퍼바이저는 또한 라우터를 재구성하여 네트워크와 메모리 대역폭 보장과 같은 서비스 정책 품질을 구현할 수 있다.
도 4는 하나 이상의 라우팅 테이블(406)이 다중-홉 네트워크의 라우터 구획에 의해 구현될 라우팅 경로를 지정하는데 사용되는 구현을 도시하고 있으나, 다른 구현에서 라우터 구획은 하드와이어드 로직을 사용하여 네트워크 토폴로지가 제조시에 알려져 있거나 고정되어 있는 라우팅 경로를 지정할 수 있다.
도 5는 일부 실시예에 따라 구획된 다중-홉 네트워크를 사용하는 처리 시스템에서 다중-홉 패킷을 라우팅하는 예시적인 방법(500)의 흐름도를 도시한다. 예시를 용이하게 하기 위해, 방법(500)은 도 4에 도시된 라우팅 로직(400)의 상황에서 설명된다.
블록(502)에서, 다이("소스 다이")에 있는 디바이스는 다른 다이( "목적지 다이") 상의 목적지 디바이스 또는 이 목적지 다이 중 하나 또는 둘 모두와 연관된 목적지 어드레스와 메시지 데이터를 포함하는 패킷을 생성하는 것에 의해 이 목적지 디바이스로 메시지 데이터의 송신을 개시한다. 소스 다이가 다중-홉 네트워크의 단일 링크만을 포함하는 경우, 패킷은 디폴트로 이 단일 링크로 송신하도록 공급된다. 그렇지 않고, 소스 다이가 다중-홉 네트워크의 2개 이상의 링크를 구비하는 경우, 블록(504)에서 소스 다이에서 라우팅 로직(400)에서 제어 로직(404)은 패킷 헤더를 검사하고 테이블(406)에서 룩업을 수행하여 라우팅 경로에서 그 다음 홉을 결정하여, 그 다음 홉을 야기하는 링크에 연결된 출력 포트(412)를 결정한다. 블록(506)에서, 제어 로직(404)은 크로스바 스위치(402)를 제어하여 패킷을 결정된 출력 포트(412)로 라우팅하여, 그 후에 패킷은 대응하는 링크를 통해 그 다음 홉으로 송신된다.
블록(508)에서, 그 다음 홉으로 식별된 다이는 패킷을 수신하고, 이 다이가 패킷의 목적지 어드레스를 검사하여 최종 목적지인지 여부를 결정한다. 최종 목적지에 도달하지 않았다면, 수신 다이에서 라우팅 로직(400)은 블록(504, 506 및 508)의 처리를 수행하여 라우팅 경로에서 그 다음 홉을 결정하고 이에 따라 패킷을 결정된 그 다음 홉으로 라우팅한다. 블록(504 내지 508)의 처리는 패킷이 최종 목적지에 도달할 때까지 반복된다. 최종 목적지에 도달한 경우, 블록(510)에서 제어 로직(404)은 크로스바 스위치(402)를 제어하여 패킷(즉, 국부 다이의 디바이스 쪽으로 의도된 패킷들)을 국부 패킷 트래픽에 사용되는 출력 포트(412)로 보내어, 그 후에 패킷은 출력 버퍼(403)로부터 언로딩(unload)되고 목적지 디바이스에서 처리된다.
일부 실시예에서, 전술한 장치와 기술은 도 1 내지 도 3의 IC 디바이스와 같은 하나 이상의 집적 회로(IC) 디바이스(또한 집적 회로 패키지 또는 마이크로칩으로도 지칭됨)를 포함하는 시스템에서 구현된다. 전자 설계 자동화(Electronic design automation: EDA)와 CAD(computer aided design) 소프트웨어 도구는 이들 IC 디바이스의 설계와 제조에 사용될 수 있다. 이들 설계 도구는 일반적으로 하나 이상의 소프트웨어 프로그램으로 표현된다. 하나 이상의 소프트웨어 프로그램은 컴퓨터 시스템에 의해 실행가능한 코드를 포함하고 이 컴퓨터 시스템을 조작하는 것에 의해 하나 이상의 IC 디바이스의 회로를 나타내는 코드를 동작시켜 회로를 제조하는 제조 시스템을 설계하거나 구성하는 공정의 적어도 일부를 수행하게 한다. 이 코드는 명령, 데이터, 또는 명령과 데이터의 조합을 포함할 수 있다. 설계 도구 또는 제조 도구를 나타내는 소프트웨어 명령은 일반적으로 컴퓨팅 시스템에 액세스가능한 컴퓨터 판독가능한 저장 매체에 저장된다. 마찬가지로, IC 디바이스의 설계 또는 제조의 하나 이상의 단계를 나타내는 코드는 동일한 컴퓨터 판독가능한 저장 매체 또는 상이한 컴퓨터 판독가능한 저장 매체에 저장되고 이로부터 액세스될 수 있다.
컴퓨터 판독가능한 저장 매체는 사용 동안 컴퓨터 시스템에 의해 액세스되어 명령 및/또는 데이터를 컴퓨터 시스템에 제공하는 임의의 저장 매체, 또는 저장 매체의 조합을 포함할 수 있다. 이러한 저장 매체는 광 매체(예를 들어, 콤팩트 디스크(CD), DVD(digital versatile disc), 블루레이 디스크), 자기 매체(예를 들어, 플로피 디스크, 자기 테이프 또는 자기 하드 드라이브), 휘발성 메모리(예를 들어, 랜덤 액세스 메모리(RAM) 또는 캐시), 비-휘발성 메모리(예를 들어, 판독 전용 메모리(ROM) 또는 플래쉬 메모리), 또는 마이크로전기기계 시스템(microelectromechanical system: MEMS)-기반 저장 매체를 포함할 수 있으나 이들로 제한되지 않는다. 컴퓨터 판독가능한 저장 매체는 컴퓨팅 시스템(예를 들어, 시스템 RAM 또는 ROM)에 매립되거나, 컴퓨팅 시스템(예를 들어, 자기 하드 드라이브)에 고정 부착되거나, 컴퓨팅 시스템(예를 들어, 광 디스크 또는 USB(Universal Serial Bus)-기반 플래쉬 메모리)에 제거가능하게 부착되거나, 또는 유선 또는 무선 네트워크(예를 들어, 네트워크 액세스가능한 저장(network accessible storage: NAS))를 통해 컴퓨터 시스템에 연결될 수 있다.
도 6은 하나 이상의 실시예를 구현하는 IC 디바이스의 설계와 제조를 위한 예시적인 방법(600)을 도시한 흐름도이다. 전술한 바와 같이, 이하 공정 각각을 위해 생성된 코드는 대응하는 설계 도구 또는 제조 도구에 의해 액세스되거나 사용하기 위해 컴퓨터 판독가능한 저장 매체에 저장되거나 이에 매립된다.
블록(602)에서 IC 디바이스를 위한 기능 사양(function specification)이 생성된다. (종종 마이크로 아키텍처 사양(micro architecture specification: MAS)이라고도 지칭되는) 기능 사양은 C, C++, 시스템C, 시뮤링크(Simulink) 또는 MATLAB을 포함하는 여러 프로그래밍 언어 또는 모델 언어 중 어느 것에 의해 표현될 수 있다.
블록(604)에서, 기능 사양은 IC 디바이스의 하드웨어를 나타내는 하드웨어 설명 코드(hardware description code)를 생성하는데 사용된다. 일부 실시예에서, 하드웨어 설명 코드는 IC 디바이스의 회로의 형식적 설명과 설계를 위한 여러 컴퓨터 언어, 사양 언어 또는 모델 언어 중 어느 것을 포함하는 적어도 하나의 하드웨어 설명 언어(Hardware Description Language: HDL)를 사용하여 표현된다. 생성된 HDL 코드는 일반적으로 IC 디바이스의 회로 동작, 회로의 설계와 조직, 및 시뮬레이션을 통해 IC 디바이스의 올바른 동작을 검증하는 테스트를 나타낸다. HDL의 예로는 아날로그 HDL(AHDL), 베릴로그(Verilog) HDL, 시스템 베릴로그 HDL 및 VHDL를 포함한다. 동기화된 디지털 회로를 구현하는 IC 디바이스에서, 하드웨어 디스크립터 코드(hardware descriptor code)는 동기 디지털 회로의 추상적 동작 표현을 제공하는 레지스터 전달 레벨(register transfer level: RTL) 코드를 포함할 수 있다. 다른 유형의 회로에서, 하드웨어 디스크립터 코드는 회로 동작의 추상적 표현을 제공하는 거동-레벨 코드(behavior-level code)를 포함할 수 있다. 하드웨어 설명 코드에 의해 표현된 HDL 모델은 일반적으로 설계 검증을 통과하기 위해 하나 이상의 시뮬레이션과 디버깅 라운드를 거친다.
하드웨어 설명 코드에 의해 표현된 설계를 검증한 후, 블록(606)에서 합성 도구는 IC 디바이스의 회로의 초기 물리적 구현을 표현하거나 한정하는 코드를 생성하는 하드웨어 설명 코드를 합성하는데 사용된다. 일부 실시예에서, 합성 도구는 회로 디바이스 인스턴스(instance)(예를 들어, 게이트, 트랜지스터, 저항기, 커패시터, 인덕터, 다이오드 등)와 네트(net) 또는 회로 디바이스 인스턴스들 사이의 연결을 포함하는 하나 이상의 네트리스트(netlist)를 생성한다. 대안적으로, 네트리스트의 전부나 일부는 합성 도구의 사용 없이 수동으로 생성될 수 있다. 하드웨어 설명 코드와 같이, 네트리스트는 하나 이상의 네트리스트의 최종 세트를 생성하기 전에 하나 이상의 테스트와 검증 공정을 거칠 수 있다.
대안적으로, 개략적인 편집 도구를 사용하여 IC 디바이스의 회로를 개략적으로 드래프트할 수 있고 이후 개략적인 캡처 도구를 사용하여 최종 회로도를 캡처하고 이 회로도의 연결과 성분을 나타내는 (컴퓨터 판독가능한 매체에 저장된) 하나 이상의 네트리스트를 생성할 수 있다. 캡처된 회로도는 테스트와 검증을 위한 하나 이상의 시뮬레이션 라운드를 거칠 수 있다.
블록(608)에서, 하나 이상의 EDA 도구는 블록(606)에서 생성된 네트리스트를 사용하여 IC 디바이스의 회로의 물리적 레이아웃을 나타내는 코드를 생성한다. 이 공정은, 예를 들어, 네트리스트를 사용하여 IC 디바이스의 회로의 각 요소의 위치를 결정하거나 정하는 배치 도구를 포함할 수 있다. 나아가, 라우팅 도구는 네트리스트(들)에 따라 회로 요소들을 연정하는데 요구되는 와이어들을 추가하고 라우팅하는 배치 공정 위에 형성된다. 최종 코드는 IC 디바이스의 3차원 모델을 나타낸다. 이 코드는 데이터베이스에서 파일 포맷, 예를 들어, 그래픽 데이터베이스 시스템 II(GDSII) 포맷으로 표현될 수 있다. 이 포맷의 데이터는 일반적으로 기하학적 형상, 텍스트 라벨 및 계층 형태로 회로 레이아웃에 관한 다른 정보를 나타낸다.
블록(610)에서, 물리적 레이아웃 코드(예를 들어, GDSII 코드)는 제조 시설에 제공되고 이 제조 시설은 물리적 레이아웃 코드를 사용하여 (예를 들어, 마스크 작업을 통해) 제조 시설의 제조 도구를 구성하거나 적응시켜 IC 디바이스를 제조한다. 즉, 물리적 레이아웃 코드는 제조 시설의 도구의 동작 또는 내부에서 수행되는 제조 동작을 전체적으로 또는 부분적으로 제어할 수 있는 하나 이상의 컴퓨터 시스템에서 프로그래밍될 수 있다.
일반적인 설명에서 앞서 설명된 동작 또는 요소 전부가 요구되는 것이 아니라는 것이 주목되고, 특정 동작 또는 디바이스의 일부는 요구되지 않을 수 있고, 하나 이상의 추가적인 동작이 수행될 수 있고, 또는 설명된 것에 더하여 요소들이 포함될 수 있다는 것이 주목된다. 더 나아가, 동작이 나열된 순서는 이들 동작이 수행되는 순서인 것은 아니다.
또한, 개념이 특정 실시예를 참조하여 설명되었으나, 이 기술 분야에 통상의 지식을 가진 자라면 이하 청구범위에 제시된 본 발명의 범위를 벗어남이 없이 여러 변형과 변경이 이루어질 수 있다는 것을 이해할 수 있을 것이다. 따라서, 본 명세서와 도면은 본 발명을 제한하는 것이 아니라 예시하는 것으로 고려되어야 하고, 모든 이러한 변형은 본 발명의 범위 내에 포함된 것으로 의도된다.
이익, 다른 장점, 및 문제에 대한 해법을 특정 실시예와 관련하여 전술하였다. 그러나, 임의의 이익, 장점 또는 해법이 발생하거나 보다 명확히 드러나게 하는 이익, 장점, 문제에 대한 해법 및 임의의 특징(들)은 임의의 또는 모든 청구범위에서 중요하거나 요구되거나 본질적인 특징인 것으로 해석되어서는 안 된다.

Claims (16)

  1. 전자 조립체로서,
    인터포저(interposer);
    상기 인터포저의 표면에 배치되고, 상기 인터포저의 하나 이상의 금속층을 통해 연결된 복수의 다이(die); 및
    상기 복수의 다이 간에 패킷들을 라우팅하는 다중-홉 네트워크(multi-hop network)를 포함하고,
    상기 다중-홉 네트워크는 라우터 구획(router partition)과 링크 구획(link partition)을 포함하고, 상기 라우터 구획은 상기 복수의 다이의 적어도 서브셋의 각 다이에 배치된 라우팅 로직(routing logic)을 포함하며, 상기 링크 구획은 상기 인터포저의 상기 하나 이상의 금속층을 포함하는 것인 전자 조립체.
  2. 제1항에 있어서, 상기 복수의 다이는 다이의 수직으로-스택된 세트를 포함하는 것인 전자 조립체.
  3. 제2항에 있어서,
    상기 다이의 수직으로-스택된 세트는 상기 서브셋의 제1 다이를 포함하고;
    상기 링크 구획은 상기 다이의 수직으로-스택된 세트를 위한 온-다이(on-die) 상호 연결부를 더 포함하며;
    상기 제1 다이의 상기 라우팅 로직은 상기 온-다이 상호 연결부를 사용하여 상기 다이의 수직으로-스택된 세트의 디바이스들 간에 패킷들을 라우팅하도록 더 구성된 것인 전자 조립체.
  4. 제3항에 있어서, 상기 온-다이 상호 연결부는 상기 수직으로-스택된 세트의 다수의 다이를 상호 연결하는 관통 실리콘 비아(through-silicon via: TSV)들을 포함하는 것인 전자 조립체.
  5. 제3항에 있어서,
    상기 수직으로-스택된 세트 중 적어도 하나의 다이는 상기 제1 다이와 상기 인터포저의 표면 사이에 배치되고;
    상기 링크 구획은 상기 제1 다이를 상기 인터포저에 연결하는 상기 수직으로-스택된 세트의 하나 이상의 관통 실리콘 비아(TSV)들을 포함하는 것인 전자 조립체.
  6. 제3항에 있어서,
    상기 제1 다이는, 비 라우팅 하드코딩된 로직, 메모리 및 프로세서 중 적어도 하나를 위한 회로를 더 포함하는 것인 전자 조립체.
  7. 제2항에 있어서, 상기 다이의 수직으로-스택된 세트는 상기 서브셋의 제1 다이와 상기 서브셋의 제2 다이를 포함하고, 상기 제1 다이는 상기 라우팅 로직의 제1 부분을 구현하며, 상기 제2 다이는 상기 라우팅 로직의 제2 부분을 구현하는 것인 전자 조립체.
  8. 제1항에 있어서, 상기 복수의 다이는 제1 다이와 제2 다이를 포함하고, 상기 제1 다이는 상기 서브셋에 포함되고 상기 라우팅 로직을 구현하며, 상기 제2 다이는 상기 라우팅 로직에 없고, 상기 제1 다이와 제2 다이는 상기 인터포저의 하나 이상의 금속층의 배선을 포함하는 점-대-점 링크를 통해 연결된 것인 전자 조립체.
  9. 제1항에 있어서, 상기 라우팅 로직은 하드코딩되는 것인 전자 조립체.
  10. 제1항에 있어서, 상기 라우팅 로직은 프로그램가능한 것인 전자 조립체.
  11. 제1항에 있어서, 상기 라우팅 로직은 라우팅 테이블을 포함하는 것인 전자 조립체.
  12. 제11항에 있어서, 상기 라우팅 테이블은 프로그램가능한 것인 전자 조립체.
  13. 방법으로서,
    복수의 다이 중의 제1 다이로부터 제1 패킷을 제1 링크를 통해 상기 복수의 다이 중의 제2 다이로 송신하는 단계 - 상기 복수의 다이는 인터포저의 금속층들을 통해 다중-홉 네트워크에 연결되고, 상기 제1 링크는 상기 인터포저의 하나 이상의 금속층을 구현하며 - 와;
    상기 제2 다이의 라우팅 로직을 사용하여, 상기 제1 패킷을 위한 라우팅 경로에서 그 다음 홉으로서 제3 다이를 결정하는 단계; 및
    상기 제2 다이로부터 제2 링크를 통해 상기 제3 다이로 상기 제1 패킷을 송신하는 단계를 포함하고,
    상기 제2 링크는 상기 인터포저의 하나 이상의 금속층을 구현하는 것인 방법.
  14. 제13항에 있어서,
    상기 제2 다이는 다이의 수직으로 스택된 세트의 복수의 다이 중 하나이고; 그리고
    상기 방법은,
    상기 제2 다이의 라우팅 로직에서, 상기 다이의 수직으로-스택된 세트의 다른 다이로부터 상기 다이의 수직으로-스택된 세트의 관통 실리콘 비아들을 포함하는 제3 링크를 통해 제2 패킷을 수신하는 단계;
    상기 제2 다이의 상기 라우팅 로직을 사용하여, 상기 제2 패킷을 위한 라우팅 경로에서 그 다음 홉으로서 제4 다이를 결정하는 단계; 및
    상기 제2 다이로부터 제4 링크를 통해 상기 제4 다이로 상기 제2 패킷을 송신하는 단계를 더 포함하고,
    상기 제4 링크는 상기 인터포저의 하나 이상의 금속층을 구현하는 것인 방법.
  15. 제13항에 있어서,
    상기 제1 패킷을 위한 라우팅 경로에서 그 다음 홉으로서 제3 다이를 결정하는 단계는, 상기 라우팅 로직과 연관된 라우팅 테이블을 사용하여 그 다음 홉으로서 제3 다이를 결정하는 단계를 포함하는 것인 방법.
  16. 제15항에 있어서,
    상기 라우팅 테이블을 프로그래밍하는 단계를 더 포함하는 것인 방법.
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