KR102017935B1 - 성막 방법, 성막 장치 및 기억 매체 - Google Patents

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Abstract

적어도 표면부가 단결정 실리콘으로 이루어지는 기판 상에, 크랙이 생길 우려가 없고, 양질의 결정을 갖는 질화알루미늄막을 에피택셜 성장시킬 수 있는 기술을 제공하는 것. 진공 분위기 중에서, 기판에 알루미늄 화합물을 포함하는 원료 가스를 공급하는 제1 단계와, 계속해서 암모니아 가스를 공급하여, 암모니아 가스와 실리콘 기판 상에 흡착되어 있는 알루미늄 화합물이 반응해서 질화알루미늄으로 이루어지는 시드층을 형성하는 제2 단계로 이루어지는 사이클을 1회 이상 행하는 공정과, 그 후, 알루미늄 화합물을 포함하는 원료 가스와 암모니아 가스를 동시에 공급해서 상기 시드층 상에 질화알루미늄막을 성막하는 공정을 실시한다. 시드층이 치밀한 AlN막으로서 형성됨으로써, 시드층 상에 형성되는 AlN막에는 크랙이 생기는 것이 방지된다.

Description

성막 방법, 성막 장치 및 기억 매체{FILM FORMING METHOD, FILM FORMING APPARATUS, AND STORAGE MEDIUM}
본 발명은 실리콘으로 이루어지는 기판에 에피택셜 성장에 의해 AlN(질화알루미늄)막을 성막하기 위한 기술에 관한 것이다.
AlN을 에피택셜 성장해서 얻어진 막의 용도의 하나로서, 단결정 Si(실리콘)로 이루어지는 기판 상에 GaN(질화갈륨)의 에피택셜 성장막(GaN막)을 형성할 때의 중간층으로서 사용하는 것이 검토되어 있다. GaN은, 절연 파괴 전압이 높은 점이나, 저도통 저항인 점에서, 파워 디바이스로서의 활용이 기대되고, 또한 청색 발광 소자로서도 주목받고 있다. GaN은, 사파이어 기판 상에서는 양질의 결정을 성장시킬 수 있는 기술이 개발되어 있지만, 사파이어 기판은 고가인 점에서, Si 기판 상에서도 양질의 결정을 성장시키는 기술이 요망되고 있다. Si 기판 상에 양질의 GaN막을 형성할 수 있으면, 파워 디바이스를 포함하는 집적 회로를 제조할 수 있으므로, 애플리케이션이 넓어진다.
상기의 Si 기판 상에 중간층인 AlN의 에피택셜 성장막(AlN막)을 형성하고, 그 위에 GaN의 에피택셜 성장막(GaN막)을 형성함으로써 양질의 GaN의 결정이 얻어진다. 그러나 Si 기판 상에 양질의 결정을 갖는 AlN막을 형성하는 것은 어렵고, 예를 들어 600℃ 정도의 프로세스 온도에서 CVD(Chemical Vapor Deposition)에 의해 얻어진 AlN막은, 결정성이 나쁘다. 또한, 프로세스 온도를 예를 들어 1000℃나 되는 고온으로 함으로써 결정성은 개선되지만, 막 스트레스가 커져서, 막 두께를 두껍게 하면, AlN막에 크랙이 생기는 경우가 있다. 또한, AlN막 상에 양질의 GaN막을 성막하기 위해서는, 결정성의 가일층의 양질화가 요청된다.
특허문헌 1에는, Si 기판 상에 Al 등의 3족 원소와 질소로 구성되는 막을 시드 물질층을 개재하여 1000℃ 이상의 고온에서 H2(수소), NH3(암모니아) 등의 환원 분위기로 성장시키는 것, 시드 물질층은 1 마이크로미터 이하의 질화물을 고온 CVD나 레이저 빔을 사용한 증착법에 의해 형성하는 것이 기재되어 있다. 그러나, 이 방법으로는, 양질이고 크랙이 생기지 않는 AlN막을 얻을 수는 없다.
일본 특허 공개 제2007-53373호 공보(청구항 1, 2, 단락 0018, 0019)
본 발명은, 적어도 표면부가 단결정 Si로 이루어지는 기판 상에, 크랙이 생길 우려가 없고, 양질의 결정을 갖는 AlN막을 에피택셜 성장시킬 수 있는 기술을 제공한다.
본 발명은, 진공 분위기 중에서, 적어도 표면부가 단결정 실리콘으로 이루어지는 기판 상에 에피택셜 성장에 의해 질화알루미늄막을 성막하는 성막 방법에 있어서,
기판에 알루미늄 화합물을 포함하는 원료 가스를 공급하는 제1 단계와, 암모니아 가스를 공급하여, 암모니아 가스와 실리콘 기판 상에 흡착되어 있는 알루미늄 화합물이 반응해서 질화알루미늄으로 이루어지는 시드층을 형성하는 제2 단계로 이루어지는 사이클을 1회 이상 행하는 공정과,
알루미늄 화합물을 포함하는 원료 가스와 암모니아 가스를 동시에 공급해서 상기 시드층 상에 질화알루미늄막을 성막하는 공정을 포함한다.
다른 발명은, 적어도 표면부가 단결정 실리콘으로 이루어지는 기판 상에 에피택셜 성장에 의해 질화알루미늄막을 성막하는 성막 장치에 있어서,
진공 분위기를 형성하기 위한 처리 용기와,
상기 처리 용기 내에 기판을 적재하기 위해서 설치된 적재대와,
상기 적재대에 적재된 기판을 가열하기 위한 가열부와,
상기 적재대에 적재된 기판에 알루미늄 화합물을 포함하는 원료 가스를 공급하는 제1 단계와, 암모니아 가스를 공급하여, 암모니아 가스와 실리콘 기판 상에 흡착되어 있는 알루미늄 화합물이 반응해서 질화알루미늄으로 이루어지는 시드층을 형성하는 제2 단계로 이루어지는 사이클을 1회 이상 행하는 스텝과,
알루미늄 화합물을 포함하는 원료 가스와 암모니아 가스를 동시에 공급해서 상기 시드층 상에 질화알루미늄막을 성막하는 스텝을 실행하도록 제어 신호를 출력하는 제어부를 포함한다.
또 다른 발명은, 그 내부에 기판이 배치되고, 진공 분위기를 형성하기 위한 처리 용기를 포함하는 성막 장치에 사용되는 컴퓨터 프로그램을 기억한 기억 매체이며,
상기 컴퓨터 프로그램은, 본 발명의 성막 방법을 컴퓨터와 결합하여 실행하도록 스텝이 짜여져 있다.
본 발명은, 적어도 표면부가 단결정 Si로 이루어지는 기판 상에 에피택셜 성장에 의해 AlN막을 성막시킴에 있어서, 기판에 알루미늄 화합물을 포함하는 원료 가스를 공급하고, 계속해서 NH3 가스를 공급하는 사이클을 1회 이상 행한 후, 원료 가스와 NH3 가스를 동시에 공급해서 AlN을 에피택셜 성장시키고 있다. 상기의 사이클을 1회 이상 행함으로써, 기판 상에 양질의 AlN막이 형성되고, 이 AlN막 상에 CVD에 의해 AlN막을 성막하고 있으므로, 후술하는 실험예로부터도 알 수 있는 바와 같이, 크랙이 생기지 않고, 양질의 결정을 갖는 AlN막이 얻어진다.
도 1은 본 발명에 따른 성막 장치의 종단 측면도이다.
도 2는 상기 성막 장치에 의해 각 가스를 웨이퍼에 공급하는 타이밍을 나타내는 타이밍 차트이다.
도 3은 웨이퍼의 종단 측면도이다.
도 4는 상기 성막 장치에 의해 각 가스를 웨이퍼에 공급하는 타이밍을 나타내는 타이밍 차트이다.
도 5는 평가 시험에서 얻어진 막 두께와 반값 폭과의 관계에 관한 결과를 나타내는 그래프도이다.
도 6은 평가 시험에서 얻어진 X선 회절 스펙트럼을 나타내는 그래프도이다.
도 7은 평가 시험에서 얻어진 강도 곡선을 나타내는 그래프도이다.
도 8은 평가 시험에서 얻어진 X선 회절 스펙트럼을 나타내는 그래프도이다.
도 9는 평가 시험에서 얻어진 화상을 도시하는 설명도이다.
도 10은 평가 시험에서 얻어진 화상을 도시하는 설명도이다.
도 11은 평가 시험에서 얻어진 화상을 도시하는 설명도이다.
본 발명의 실시 형태에 따른 성막 장치(1)에 대해서, 도 1의 개략적인 종단 측면도를 참조하면서 설명한다. 이 성막 장치(1)는, 진공 분위기 중에서 단결정 실리콘으로 이루어지는 기판인 반도체 웨이퍼(이하, 웨이퍼라고 기재함)(W)의 표면을 질화해서 SiN(질화 실리콘)막을 형성하고, 이 SiN막 상에 에피택셜 성장에 의해 AlN막을 성막한 후, 당해 AlN막 상에 에피택셜 성장에 의해 GaN막을 성막할 수 있도록 구성되어 있다. 이 웨이퍼(W)로서는, 예를 들어 그 표면이 밀러 지수에 의해 (111)로서 표현되는 Si의 결정면(이하, Si(111)면이라 표기함)인 것이 사용된다. 단, 후의 평가 시험에서 나타내는 바와 같이, 그 표면이 밀러 지수에 의해 (100)으로서 표현되는 Si의 결정면(이하, Si(100)면이라 표기함)인 것을 사용해도 된다.
이 성막 장치(1)에서는, 상기의 AlN막을 성막하기 위해서 AlCl3(3염화알루미늄)을 포함하는 가스가 사용된다. AlCl3은 고온 분위기에서 Si인 웨이퍼(W)를 에칭해버리기 때문에, 이 AlCl3에 대한 보호막으로서 상기의 SiN막을 형성하여, AlCl3과 웨이퍼(W) 표면의 Si와의 접촉을 방지한다. 후술하는 바와 같이, SiN막은, AlN막의 에피택셜 성장을 방해할 수 없는 막 두께가 되도록 형성된다.
성막 장치(1)는, 다수매의 웨이퍼(W)에 대하여, 상기의 각 막을 성막하는 종형의 뱃치식 처리 장치이다. 도면 중 11, 12는, 각각 외부관, 내부관이며, 석영에 의해 구성됨과 함께 천장이 있는 기립한 원통형으로 형성되어 있다. 외부관(11)의 내측에 처리 용기를 구성하는 내부관(12)이 설치되어 있고, 내부관(12)의 내측은, 웨이퍼(W)에 처리를 행하기 위한 처리 공간(13)으로서 구성되어 있다. 도면 중 14는, 개구부를 구비하는 베이스 부재이며, 외부관(11) 및 내부관(12)은 당해 개구부에 삽입되어 설치된다. 도면 중 15는 가열부이며, 베이스 부재(14) 상에서 외부관(11)을 둘러싸도록 설치되어, 처리 공간(13)에서의 웨이퍼(W)를 가열한다.
도면 중 16은 처리 공간(13)의 하방에 형성되는 개구부이며, 당해 개구부(16)를 통해서 기판 적재 지그인 보트(21)가 처리 공간(13) 내에 대하여 반출입된다. 보트(21)는 석영에 의해 구성되고, 도시하지 않은 홈을 구비한 복수개의 지주(22)를 갖고, 당해 홈에 의해 보트(21)는, 웨이퍼(W)를 세로 방향으로 다수매, 예를 들어, 50 내지 150매, 선반 형상으로 지지할 수 있다. 보트(21)는, 단열 부재(23)를 개재해서 적재대를 이루는 테이블(24) 상에 적재되어 있다. 테이블(24)은, 덮개부(25)를 관통하는 회전축(26) 상에 지지되어 있고, 회전축(26)의 하단은 아암(27)에 의해 지지되는 회전 기구(28)에 접속되어 있다. 성막 처리 중에 있어서는, 회전 기구(28)에 의해 회전축(26)이 회전함으로써 보트(21)가 회전한다. 또한, 아암(27)은 승강 가능하게 구성되어 있고, 당해 아암(27)의 승강에 의해, 보트(21) 및 덮개부(25)가 승강하여, 당해 보트(21)가 처리 공간(13)에 대하여 반출입됨과 함께, 덮개부(25)에 의한 개구부(16)의 개폐가 행하여진다.
도면 중 31은, 내부관(12)의 측벽의 일방측을 구성하는 가스 도입부이며, 내부관(12)의 높이 방향을 따라서 형성된 가스 확산 공간(32) 및 확산판(33)에 의해 구성되어 있다. 가스 확산 공간(32)에 공급된 처리 가스는, 확산판(33)의 높이 방향을 따라서 다수 형성된 가스 토출구(34)를 통해서 처리 공간(13)에 공급된다.
가스 도입부(31)에는 밸브(V1 내지 V11)와 N2(질소) 가스 공급원(41)을 포함하는 배관계(40)가 접속되어 있다. N2 가스 공급원(41)은, 밸브(V1), 유량 제어기(MFC)(42A)를 이 순서대로 통해서, 밸브(V2)의 일단 및 밸브(V3)의 일단에 각각 접속되어 있음과 함께, 밸브(V4), MFC(42B)를 이 순서대로 통해서, 밸브(V5)의 일단 및 밸브(V6)의 일단에 각각 접속되어 있다. 밸브(V2)의 타단은, 고체의 3염화갈륨(GaCl3)이 저류된 항온조(43)에 접속되어 있다. 밸브(V3)의 타단은 밸브(V7, V8)의 일단에 각각 접속되어 있고, 밸브(V7)의 타단은 항온조(43)에 접속되어 있다.
밸브(V5)의 타단은, 고체의 염화알루미늄(AlCl3)이 저류된 항온조(44)에 접속되어 있다. 밸브(V6)의 타단은 밸브(V9, V10)의 일단에 각각 접속되어 있고, 밸브(V9)의 타단은 항온조(44)에 접속되어 있다. 밸브(V8 및 V10)의 타단은 밸브(V11)의 일단에 접속되고, 밸브(V11)의 타단은 가스 공급관(44A, 44B, 44C)의 일단에 접속되어 있다. 가스 공급관(44A, 44B, 44C)의 타단은, 가스 확산 공간(32)의 서로 다른 높이에 개구되어 있다.
항온조(43, 44)에서는 조 내가 가열됨으로써 승화가 일어나고, 고체의 GaCl3으로부터 GaCl3 가스가, 고체의 AlCl3으로부터 AlCl3 가스가 각각 발생한다. GaCl3 가스, AlCl3 가스는, N2 가스 공급원(41)으로부터 캐리어 가스로서 항온조(43, 44)에 공급되는 N2 가스와 함께, 처리 공간(13)에 공급된다. 또한, N2 가스 공급원(41)의 N2 가스는, 이렇게 캐리어 가스로서 처리 공간(13)에 공급되는 것 외에, 처리 공간(13)에 잔류하는 가스를 퍼지하는 퍼지 가스로서도 처리 공간(13)에 공급된다. 구체적으로, GaCl3 가스를 처리 공간(13)에 도입할 때는, 배관계(40)에 있어서의 밸브(V1 내지 V11) 중 밸브(V1, V2, V7, V8, V11)가 열리고, 다른 밸브는 폐쇄된다. AlCl3 가스를 처리 공간(13)에 도입할 때는, 배관계(40)에 있어서의 밸브(V1 내지 V11) 중 밸브(V4, V5, V9, V10, V11)가 열리고, 다른 밸브는 폐쇄된다. 처리 공간(13)을 퍼지할 때는, 밸브(V1, V3, V8, V11) 및 밸브(V4, V6, V10, V11) 중 적어도 한쪽이 열리고, 밸브(V2, V5, V7, V9)는 폐쇄된다.
또한, 도면 중 35는, 내부관(12)의 측벽의 일방측 부근에, 내부관(12)의 하단부로부터 상단부를 향해서 연장되도록 설치된 가스 도입관이며, 보트(21)를 향해서 가스를 토출하는 가스 토출 구멍(도시는 생략하고 있음)이, 높이 방향을 따라서 다수 형성되어 있다. 가스 도입관(35)에는 배관계(50)가 접속되어 있고, 배관계(50)는, NH3(암모니아) 가스 공급원(51)과 H2(수소) 가스 공급원(52)을 포함하여, NH3 가스, H2 가스를 각각 가스 도입관(35)에 공급할 수 있다. NH3 가스 공급원(51)은, MFC(53A), 밸브(V21)를 이 순서대로 통해서 가스 도입관(35)에 접속되어 있고, H2 가스 공급원(52)은, MFC(53B), 밸브(V22)를 이 순서대로 통해서 가스 도입관(35)에 접속되어 있다.
도면 중 36은, 내부관(12)의 측벽의 타방측에 설치되는 배기구이며, 처리 공간(13)의 상단, 중단, 하단에 각각 개구됨과 함께, 외부관(11)과 내부관(12)에 의해 구획되는 배기 공간(37)에 연통되어 있다. 도면 중 38은, 그 일단부가 배기 공간(37)에 개구되는 배기관이다. 배기관(38)의 타단은, 진공 펌프 등에 의해 구성되는 배기 기구(39)에 접속되어 있고, 처리 공간(13)을 배기하여, 처리에 필요하게 되는 진공도로 할 수 있다. 또한, 이와 같이 배기구(36), 가스 도입관(35) 및 가스 도입부(31)가 구성됨으로써, 각 가스를 보트(21)에 적재된 각 웨이퍼(W)의 표면을 따라 공급할 수 있다.
성막 장치(1)에는 컴퓨터로 이루어지는 제어부(100)가 접속되어 있다. 상기 제어부(100)에는 프로그램이 저장되고, 당해 프로그램에 의해 성막 장치(1)의 각 부에 제어 신호가 출력된다. 이 제어 신호에 의해 각 밸브(V)의 개폐 및 MFC에 의한 가스의 공급량, 배기 기구(39)에 의한 배기량, 회전 기구(28)에 의한 보트(21)의 회전 동작, 아암(27)의 승강 및 가열 기구(15)에 의한 웨이퍼(W)의 온도 등이 제어된다. 그렇게 각 부의 동작이 제어됨으로써, 후술하는 바와 같이 각 스텝이 실시되어, 웨이퍼(W)에 성막 처리가 행하여진다. 상기의 프로그램은, 예를 들어 하드 디스크, 플렉시블 디스크, 콤팩트 디스크, 마그네트 옵티컬 디스크(MO), 메모리 카드 등의 기억 매체에 저장된 상태로 제어부(100)에 저장된다.
계속해서, 처리 공간(13)에의 각 가스의 급단의 타이밍을 나타내는 타이밍 차트인 도 2와, 웨이퍼(W)의 종단 측면도인 도 3을 참조하면서, 성막 장치(1)에 의한 처리 플로우에 대해서 설명한다. 차트에서는 각 가스에 대해서 라인을 나타내고, 이 라인의 레벨의 고저에 따라 처리 공간(13)에의 가스의 공급 상태를 나타내고 있으며, 레벨이 높을 때는 공급이 행하여지고, 레벨이 낮을 때는 공급이 정지하고 있는 것을 나타낸다. 또한, 차트 중의 N2란, 퍼지 가스로서 공급되는 N2를 나타내고 있고, 차트 중, AlCl3 가스 및 GaCl3 가스의 캐리어 가스로서 처리 공간(13)에 공급되는 N2의 표시는 행하고 있지 않다.
우선 내부관(12)의 외측에 있어서, 다수의 이미 설명한 웨이퍼(W)를 보트(21)에 탑재한 후, 덮개부(25)를 상승시켜서 보트(21)를 처리 공간(13)에 반입함과 함께, 당해 덮개부(25)에 의해 내부관(12)의 개구부(16)를 폐쇄하여, 처리 공간(13)을 기밀하게 한다. 그러한 후, 처리 공간(13)이 배기되어서 소정의 압력의 진공 분위기로 됨과 함께, 예를 들어 900℃ 내지 1050℃로 웨이퍼(W)가 가열된다. 이하의 각 스텝 1 내지 9에서는, 이러한 온도로 웨이퍼(W)가 가열된 상태에서 처리가 행하여진다.
(스텝 1: 자연 산화막의 제거)
처리 공간(13)에 H2 가스가 공급되고, 당해 H2 가스에 의해, 웨이퍼(W)의 표면부에 형성된 자연 산화막이 환원되어서 제거된다. 도 3의 (a)는, 이 자연 산화막 제거 후의 웨이퍼(W)를 나타내고 있고, 당해 웨이퍼(W)의 Si인 표면부를 60으로서 나타내고 있다.
(스텝 2: SiN막의 형성)
H2 가스의 공급 개시부터 예를 들어 30분 후의 시각 t1에서, H2 가스의 공급이 정지됨과 함께, 소정의 유량으로 NH3 가스의 공급이 개시되고, 처리 공간(13)이 1000Pa 이하의 압력으로 되도록 배기된다. 이렇게 처리 공간(13)의 압력이 조정된 상태에서, NH3 가스에 의해 웨이퍼(W)의 극 표면이 질화되어서 SiN막(61)이 형성된다(도 3의 (b)).
이 스텝 2에서 성막되는 SiN막(61)에 대해서 상세하게 설명한다. 스텝 2보다도 후단의 스텝에서는, 상기한 바와 같이 SiN막(61) 상에 에피택셜 성장에 의해 AlN막이 성막된다. 그러나, SiN막(61)의 막 두께가 비교적 크면, 당해 SiN막(61)이 아몰퍼스로 됨으로써, 후의 스텝에 있어서, Si 표면부(60)의 Si의 결정 축의 영향을 받지 않고 AlN막이 형성되어버린다. 즉, 에피택셜 성장에 의한 AlN막의 성막을 행할 수 없게 되어버린다.
또한, AlN막을 형성하기 위한 원료 가스를 공급하기 전에, 질화 분위기를 형성하는 가스를 웨이퍼(W)에 공급하면, 형성되는 AlN막의 최표면(최상면)은, Al 원자 및 N 원자 중 N 원자에 의해 구성됨으로써, 당해 N 원자의 특성을 갖게 된다고 생각되어 왔다. 그리고, 그렇게 N 원자의 특성을 가지면, AlN막 상에 에피택셜 성장시킴으로써 GaN막을 형성했을 때, 당해 GaN막의 최표면에 대해서도 N 원자에 의해 구성되어버린다고 생각되었다. 그렇게 GaN막의 최표면이 N 원자에 의해 구성되면, GaN막이, 배경기술의 항목에서 설명한 바와 같은 용도에 적용할 수 있는 성질을 갖지 않게 되어버린다.
그러나, 본 발명자는, SiN막(61)의 막 두께가 4nm 이하, 보다 바람직하게는 3nm 이하이면, 당해 SiN막(61) 상에서 AlN막을 에피택셜 성장에 의해 성막할 수 있는, 즉 Si 표면부(60)의 결정 축에 따라서 AlN의 결정을 성장시킬 수 있고, 또한 AlN막의 최표면이 Al 원자의 특성을 갖는 것을 확인하였다. 따라서, 이 스텝 2에서는, 상기의 4nm 이하인 막 두께를 갖는 SiN막(61)을 형성하기 위해서, 처리 공간(13)의 압력을 이미 설명한 바와 같이 비교적 낮은 압력으로 설정하여, Si 표면부(60)의 극 표면의 질화를 행하고 있다.
또한, 가령 Si 표면부(60)의 질화가 불충분하면, SiN막(61)의 각 부의 막 두께의 편차가 크다. 그렇게 SiN막(61)의 막 두께의 편차가 큰 상태에서 스텝 2의 후단의 스텝으로 진행되어, AlN막이 성막된다고 하면, SiN막(61)의 각 부로부터 개별로 AlN의 결정이 성장하여, 당해 AlN의 결정립의 사이즈가 작아져버린다. 그 결과로서, GaN막에서의 GaN의 결정립의 사이즈도 작아진다. 즉, GaN막의 결정성이 저하되어버린다. 따라서, 이 스텝 2에서는 비교적 오랜 시간 웨이퍼(W)에 NH3 가스를 공급한다.
그렇게 비교적 오랜 시간 질화를 행함에 있어서, Si 표면부(60)의 최상면으로부터 Si 표면부(60)의 하방측을 향해서 질화가 진행되어 SiN막(61)의 막 두께가 증가하는데, 처리 공간(13)의 압력은 앞서 서술한 비교적 낮은 범위에서 일정하게 유지되어 있으므로, 시간이 경과하면 당해 막 두께의 상승이 포화한다. 즉, 당해 막 두께의 증가율이 낮아진다. 시각 t1로부터 예를 들어 30분 경과한 시각 t2에서, 당해 스텝 2이 종료한다고 했을 경우, 이 시각 t2의 5분 전의 SiN막(61)의 막 두께를 d1, 시각 t2에서의 SiN막(61)의 막 두께를 d2로 했을 때, 막 두께의 증가율인 {(d2-d1)/d1}×100％의 값은, 예를 들어 3％ 이하이다. 이렇게 막 두께의 증가율이 저하되기 때문에, Si 표면부(60)의 극 표면의 각 부에서, 균일성 높은 막 두께의 SiN막(61)이 형성되고, 또한 이 스텝 2의 종료 시에 SiN막(61)의 막 두께를 상기한 4nm 이하로 억제할 수 있다.
(스텝 3: 압력 조정)
상기의 시각 t2에서, 처리 공간(13)의 압력이 하강하여, 예를 들어 30Pa 내지 133Pa이 된다. 이 스텝 3은, 후의 각 스텝에서 가스가 각 웨이퍼(W)의 면 내에 균일성 높게 공급되도록, 처리 공간(13)의 압력을 조정하기 위해서 행해진다. 그리고, 시각 t2로부터 예를 들어 1분 경과한 시각 t3에서, 처리 공간(13)에의 NH3 가스의 공급이 정지한다. 또한, 이 스텝 3이 행하여지는 시간은 비교적 짧기 때문에, 스텝 3 중의 SiN막(61)의 막 두께의 증가는 억제되어, 스텝 3 종료 시에 있어서도 SiN막(61)의 막 두께는, 스텝 2에서 설명한 범위가 된다.
(스텝 4: 원료 가스의 공급)
상기의 시각 t3에서 처리 공간(13)에 AlN막의 성막 원료가 되는 원료 가스인 AlCl3 가스의 공급이 개시되어, 당해 가스를 구성하는 AlCl3의 분자가, SiN막(61)의 표면에 흡착된다. 시각 t3으로부터 예를 들어 1분 경과 후의 시각 t4에서, 처리 공간(13)에의 AlCl3 가스의 공급이 정지된다.
(스텝 5: 퍼지)
상기의 시각 t4에서 처리 공간(13)에 퍼지 가스인 N2 가스가 공급되고, 처리 공간(13)에 잔류하는 AlCl3 가스 및 NH3 가스가 퍼지되어, 당해 처리 공간(13)으로부터 제거된다. 시각 t4로부터 예를 들어 10초 경과 후의 시각 t5에서, N2 가스의 공급이 정지된다.
(스텝 6: 시드층의 형성)
상기의 시각 t5에서 처리 공간(13)에 NH3 가스의 공급이 개시되어, 처리 공간(13)의 압력이 예를 들어 30Pa 내지 133Pa이 된다. 스텝 4에서 웨이퍼(W)에 흡착된 AlCl3의 분자가, 당해 NH3 가스에 의해 질화되어, SiN막(61)의 표면에 AlN으로 이루어지는 시드층(62)이 형성된다(도 3의 (c)). 이렇게 시드층(62)은, SiN막(61)에 흡착 완료된 AlCl3이 질화됨으로써 형성되기 때문에, SiN막(61) 상에 균일성 높게, 치밀한 결정으로 되도록 형성된다.
(스텝 7: CVD에 의한 AlN막의 형성)
시각 t5로부터 예를 들어 1분 경과 후의 시각 t6에서, NH3 가스의 공급이 계속된 상태에서 처리 공간(13)에 AlCl3 가스가 공급되어, 처리 공간(13)의 압력이 예를 들어 30Pa 내지 133Pa이 된다. 그리고, 시드층(62) 상에서, NH3 가스와 AlCl3 가스가 반응하여, AlN이 퇴적되고, CVD가 행하여진다. 그에 의해, 시드층(62) 상에서 AlN의 결정이 에피택셜 성장하여, 당해 시드층(62)과 퇴적된 AlN에 의해, AlN막(63)이 형성된다. SiN막(61)이 상기의 막 두께로 형성되어 있기 때문에, AlN막(63)은 Si 표면부(60)의 결정 축의 영향을 받아, AlN막(63)의 결정 축은 Si 표면부(60)의 결정 축에 정렬된다. 시드층(62)이 상기와 같이 치밀하고, 견고하기 때문에, AlN막(63) 자체의 막 스트레스에 의해 크랙이 생기지 않고 당해 AlN막(63)이 성장된다.
시각 t6으로부터 소정의 시간이 경과하여, 시각 t7이 되면, 처리 공간(13)에의 NH3 가스 및 AlCl3 가스의 공급이 정지되고, AlN막(63)의 성막이 종료된다. 도 3의 (d)는, 이 AlN막(63)의 성막 종료 시의 웨이퍼(W)를 나타내고 있고, 상기한 바와 같이, 형성된 AlN막(63)의 최상면(최표면)은 Al의 특성을 갖는다. 또한, 이 성막 종료 시의 AlN막(63)의 막 두께는, 후의 스텝에서 형성하는 GaN막의 막 스트레스에 의해 웨이퍼(W)의 휨이 충분히 억제되는 막 두께, 예를 들어 200nm 내지 300nm가 된다.
(스텝 8: 퍼지)
상기의 시각 t7에서, N2 가스가 공급되어, 처리 공간(13)에 잔류하는 각 가스가 당해 처리 공간(13)으로부터 퍼지되어서 제거된다. 그러한 후, 시각 t8에서, N2 가스의 공급이 정지된다.
(스텝 9: GaN막의 형성)
상기의 시각 t8에서, 처리 공간(13)에의 GaCl3 가스 및 NH3 가스의 공급이 개시된다. GaCl3 가스와 NH3 가스에 의한 CVD에 의해, AlN막(63) 상에 GaN이 퇴적되어, 에피택셜 성장하여, GaN막(64)이 형성된다.
예를 들어 3㎛ 내지 5㎛의 막 두께를 갖는 GaN막(64)이 형성되면(도 3의 (e)), GaCl3 가스 및 NH3 가스의 공급이 정지된다. 그러한 후, 덮개부(25)가 하강해서 처리 공간(13)이 개방됨과 함께, 보트(21)가 처리 공간(13)으로부터 반출된다.
이 성막 장치(1)에 의하면, 단결정 Si로 이루어지는 웨이퍼(W) 상에 에피택셜 성장에 의해 AlN막을 성막시킴에 있어서, 웨이퍼(W)에 원료 가스인 AlCl3 가스를 공급해서 AlCl3의 분자를 흡착시키고, 계속해서 NH3 가스를 공급하여, AlN의 시드층(62)을 형성한 후, 당해 시드층(62) 상에 AlCl3 가스와 NH3 가스를 동시에 공급한다. 즉, 시드층(62)을 ALD(atomic layer deposition)에 의해 형성한 후에는 CVD에 의해 비교적 높은 속도로 결정을 성장시킨다. 그에 의해, 균열이 생기지 않고, 양질의 결정에 의해 구성되는 AlN막(63)을 형성하고 있다. AlN막(63)에 크랙이 생기지 않음으로써, 당해 크랙 내에 GaN이 형성되고, 또한 당해 GaN이 웨이퍼(W)를 구성하는 Si와 반응해서 금속 화합물을 형성해버림으로써, 제품의 수율이 저하되는 것이 방지된다. 또한, AlN막(63)이 양질의 결정에 의해 구성됨으로써, AlN막(63) 상에 에피택셜 성장에 의해 성막되는 GaN막(64)에 대해서도 양질의 결정에 의해 구성되어, 제품의 품질을 높게 할 수 있다.
그런데, 상기의 스텝 1 내지 스텝 9의 처리 플로우에서는, 시드층(62)을 형성함에 있어서, AlCl3 가스, N2 가스(퍼지 가스), NH3 가스의 순서로 가스를 공급하는 사이클을 1회만 행하고 있지만, 이 사이클을 복수회 행함으로써 시드층(62)을 형성해도 된다. 도 4는, 당해 사이클을 2회 행함으로써 시드층(62)을 형성하는 경우의 AlCl3 가스, N2 가스, NH3 가스의 급단의 타이밍을 나타내는 차트이다. 또한, H2 가스 및 GaCl3 가스의 급단에 대해서는, 예를 들어 스텝 1 내지 스텝 9와 마찬가지의 타이밍에서 행하여지고, 도 4의 차트에서는 기재를 생략하고 있다.
구체적으로, 이 도 4의 차트에 나타내는 처리를 설명하면, 시각 t1 내지 t5에서는, 도 2에서 나타낸 차트와 마찬가지로 각 가스의 급단이 행하여지고, SiN막(61) 상에 시드층(62)이 형성된다. 계속해서, 시각 t5에서 공급을 개시한 NH3 가스의 공급이 정지됨과 함께 N2 가스가 공급되어(시각 t11), 처리 공간(13)의 NH3 가스가 퍼지된다. 그 후, N2 가스의 공급이 정지됨과 함께, AlCl3 가스의 공급이 개시되고(시각 t12), 시드층(62) 상에 AlCl3의 분자가 흡착된다. 그 후, AlCl3 가스의 공급이 정지됨과 함께 N2 가스의 공급이 개시되어(시각 t13), 처리 공간(13)의 AlCl3 가스가 퍼지된 후, NH3 가스가 공급되어(시각 t14), AlCl3 분자가 질화되어서 AlN이 되고, 시드층(62)의 두께가 증가한다. 이후는, 도 2의 차트의 시각 t6 이후와 마찬가지로 각 가스의 급단이 행하여져, AlN막(63) 및 GaN막(64)이 형성된다. 또한, 시드층(62)을 형성하기 위한 AlCl3 가스, N2 가스 및 NH3 가스의 급단의 사이클은 3회 이상 행해도 된다.
그런데 AlN막(63)을 형성함에 있어서, 알루미늄 화합물을 포함하는 원료 가스로서는 AlCl3 가스를 사용하는 것에는 한정되지 않고, 예를 들어 알루미늄 화합물로서 트리메틸알루미늄을 포함하는 가스를 사용해도 된다. 트리메틸알루미늄은 Si인 웨이퍼(W)의 에칭 작용을 갖지 않기 때문에, 당해 트리메틸알루미늄에 의해 AlN막(63)을 형성하는 경우, SiN막(61)을 형성하지 않고 Si 표면부(60) 상에 직접 시드층(62)을 형성해도 된다.
또한, 스텝 7에서는 상기와 같이 CVD를 행하는 것에는 한정되지 않는다. 예를 들어 처리 공간(13)에 제1 유량으로 NH3 가스를 공급하는 한편, AlCl3 가스의 공급을 행하지 않고, 그러한 후, NH3 가스의 유량을 제1 유량보다 낮은 제2 유량으로 변경하는 동시, 또는 변경 후에 AlCl3 가스를 공급하고, 당해 AlCl3 가스와 처리 공간(13)에 잔류하는 NH3 가스에 의해, CVD에 의한 성막을 행해도 된다. 제2 유량으로 하는 것은 유량을 0로 하는 것, 즉 NH3 가스의 공급을 정지하는 것도 포함한다. 이렇게 CVD를 행함으로써, 제1 유량으로 NH3 가스를 공급하는 기간보다도 처리 공간(13)에 있어서의 NH3 가스의 분압이 저하된 상태에서 AlCl3 가스가 처리 공간(13)에 공급되어, 웨이퍼(W)의 외측 및 웨이퍼(W)의 주연부에서 과잉으로 NH3 가스와 AlCl3 가스와의 반응이 일어나는 것이 방지되므로, 각 웨이퍼(W)의 면 내에 균일성 높게 AlCl3 가스를 공급해서 성막할 수 있다. AlCl3 가스 공급 후에는 N2 가스에 의해 처리 공간(13)을 퍼지한다. 이러한 NH3 가스의 공급, NH3 가스의 유량 변경, AlCl3 가스의 공급 및 각 가스의 퍼지로 이루어지는 사이클을 1회 행하거나 또는 복수회 반복함으로써 AlN막(63)을 형성해도 된다.
이하, 본 발명에 관련해서 행하여진 평가 시험에 대해서 설명한다.
(평가 시험 1)
평가 시험 1-1로서, 상기의 스텝 1 내지 7에 따라서 Si(111)면에 의해 구성된 표면을 갖는 웨이퍼(W)에, SiN막(61) 및 AlN막(63)을 형성하는 성막 처리를 행하였다. 이 성막 처리를 복수회 행하여, 처리마다 상이한 막 두께의 AlN막(63)이 성막되도록 하였다. 또한, 평가 시험 1-2로서 스텝 1 내지 5를 행한 후, 스텝 6에서 시드층(62)의 형성을 행하지 않고 스텝 7의 CVD에 의한 AlN막(63)을 성막하였다. 이 평가 시험 1-2에서는, 스텝 7에서의 NH3 가스의 유량을 1slm, 처리 공간(13)의 압력을 0.3Torr(40Pa)로 하였다. 또한, 평가 시험 1-2의 스텝 7에서는, 처리 공간(13)에 있어서의 각 가스의 분압을 조정하기 위해서, H2 가스에 대해서도 2slm으로 공급하였다. 이 평가 시험 1-2에 대해서도, 평가 시험 1-1과 마찬가지로 성막 처리를 복수회 행하여, 서로 다른 막 두께의 AlN막(63)을 성막하였다.
평가 시험 1-1 및 평가 시험 1-2에서 성막 처리된 각 웨이퍼(W)에 대해서, X선 로킹 커브법에 의해 측정을 행하여, AlN막(63)의 밀러 지수로 (002)로서 표현되는 결정면(이하, AlN(002)면이라 표기함)의 로킹 커브의 반값폭(full width at half maximum)을 측정하였다. 측정되는 반값폭의 값이 작을수록 결정성이 높은, 즉 결정이 양질인 것을 나타낸다. 또한, 평가 시험 1-1 및 평가 시험 1-2에서 성막 처리된 웨이퍼(W)에 대해서, SEM(주사형 전자 현미경)에 의해 AlN막(63)의 표면 화상을 취득하여 관찰하였다. 또한, 이하, AlN(002)면 이외의 다른 AlN의 결정면에 대해서도, 이 AlN(002)면과 마찬가지로 밀러 지수를 사용해서 표기한다.
도 5의 그래프는, 이 평가 시험 1의 결과를 나타내고 있으며, 그래프의 횡축, 종축은, AlN막(63)의 막 두께(단위: nm), 그래프의 반값 폭(단위: arcsec)을 각각 나타내고 있다. 도 5 그래프 중, 원의 플롯은 평가 시험 1-1의 결과를, 삼각의 플롯은 평가 시험 1-2의 결과를 나타내고 있다. 또한, 그래프 중의 점선은, 서로 다른 막 두께의 AlN막이 형성된 복수의 샘플에 대해서, X선 로킹 커브법으로 측정을 행함으로써 취득된 AlN막의 AlN(002)면의 반값 폭으로부터 얻어진 근사 곡선이다. 이 샘플의 AlN막의 결정성은 높기 때문에, 이 근사 곡선에 대해서는 AlN막의 막 두께가 커짐에 따라서 반값 폭이 작아지고 있다. 이렇게 근사 곡선이 얻어지고 있기 때문에, 평가 시험 1-1 및 평가 시험 1-2에서 형성된 AlN막에 대해서 결정성이 높은 것은, 플롯이 이 근사 곡선상에 위치하거나 또는 근사 곡선에 근접하게 된다.
그래프로부터 명백해진 바와 같이, 평가 시험 1-2의 플롯 군보다도 평가 시험 1-1의 플롯 군이 근사 곡선에 더 근접하는 경향을 나타내고 있다. 더욱 상세하게 보면, 평가 시험 1-2의 플롯 중 막 두께가 200nm 이상인 플롯에 관한 반값 폭은, 근사 곡선에서 나타내는 반값 폭보다도 크고, 또한 근사 곡선에서 나타내는 반값 폭과의 괴리가 크다. 그러나, 평가 시험 1-1의 플롯에 대해서는, 막 두께가 200nm 이상인 것이어도 근사 곡선상에 위치하거나 또는 근사 곡선에 근접하고 있다.
또한, 평가 시험 1-2의 플롯에 있어서 막 두께가 90nm이며, 근사 곡선상에 위치하는 플롯(P1로서 표시)의 AlN막(63)으로부터 취득된 화상으로부터는, 크랙이 관찰되지 않았다. 그러나, 평가 시험 1-2의 플롯에 있어서 막 두께가 180nm이며, 근사 곡선으로부터의 괴리가 큰 플롯(P2로서 표시)의 AlN막(63)으로부터 취득된 화상으로부터는, 크랙이 관찰되었다. 또한, 플롯 P1의 AlN막(63)의 Rms 입상도는 0.73nm, 플롯 P2의 AlN막(63)의 Rms 입상도는 2.45nm이었다. 그것에 대하여, 평가 시험 1-1의 막 두께가 200nm 이상인 각 플롯의 AlN막(63)에 대해서 취득된 SEM 화상으로부터는, 크랙이 관찰되지 않았다.
상기의 결과로부터, 크랙의 발생에 의해, AlN막(63)의 결정성이 저하되는 것을 알 수 있다. 그리고, 시드층(62)을 형성하고 나서 CVD에 의해 AlN막(63)을 형성함으로써, 시드층(62)을 형성하지 않고 CVD를 행해서 AlN막(63)을 형성하는 것에 비해, AlN막(63)의 결정성을 높게 하고, 또한 AlN막(63)의 막 두께가 비교적 커져도 크랙의 발생을 방지할 수 있음을 알 수 있다. 따라서, 이 평가 시험 1로부터, 본 발명의 효과가 확인되었다.
(평가 시험 2)
평가 시험 2-1로서, 표면이 Si(111)면인 웨이퍼(W)에 대해서, 평가 시험 1-1과 마찬가지로 성막 처리를 행하여, 막 두께가 250nm인 AlN막(63)을 형성하였다. 또한, 평가 시험 2-2로서, Si(111)면을 갖는 웨이퍼(W)에 대해서, 평가 시험 1의 실시예 1과 마찬가지로 성막 처리를 행하여, 막 두께가 250nm인 AlN막(63)을 형성하였다. 그리고, 평가 시험 2-1의 웨이퍼(W), 평가 시험 2-2의 웨이퍼(W)에 대해서 각각 X선 회절을 행하였다.
도 6은 상기의 X선 회절에 의해 얻어진 스펙트럼을 나타내는 그래프이며, 상단측, 하단측이 각각 평가 시험 2-1, 2-2의 웨이퍼(W)의 스펙트럼을 나타낸다. 그래프의 종축은 강도(임의 단위), 횡축은 회절 각도(단위: 도)이다. 평가 시험 2-1, 2-2의 각 스펙트럼 중에 Si(111)면, AlN(002)면 및 AlN(004)면을 나타내는 피크가 확인되었다. AlN막(63)의 결정 배향성으로서는, AlN(002)면, AlN(004)면을 갖는 것이 바람직하고, 따라서, 각 스펙트럼으로부터, 평가 시험 2-1, 2-2 모두, 바람직한 배향성을 가진 AlN의 결정이 형성되어 있는 것을 알 수 있다.
계속해서, 평가 시험 2-1, 2-2의 AlN막(63)의 AlN(002)면에 대해서, X선 로킹 커브법에 의해 측정을 행하여, 도 7의 그래프에 도시한 바와 같이 로킹 커브를 취득하였다. 도 7에서는, 실선, 점선으로 평가 시험 2-1, 2-2의 로킹 커브를 각각 나타내고 있다. 그래프의 종축은 강도(임의 단위), 횡축은 각도(단위: 도)를 나타낸다. 이들 로킹 커브에 대해서 반값 폭을 구해서 비교한 결과, 평가 시험 2-1가 더 작아, 1620arcsec이었다. 따라서, 이 평가 시험 2로부터도 평가 시험 1과 마찬가지로, 시드층(62)을 형성하고 나서 CVD에 의해 AlN막(63)을 형성함으로써, AlN막(63)의 결정성을 높게 할 수 있음이 나타났다. 또한, 이 평가 시험 2로부터, 본 발명은 Si(111)면을 갖는 웨이퍼(W)를 사용 가능한 것으로 확인되었다.
(평가 시험 3)
평가 시험 3-1, 3-2로서, Si(100)면을 표면으로 하는 웨이퍼(W)에 대하여, 평가 시험 2-1, 2-2와 마찬가지로 성막 처리를 행하여, 막 두께가 250nm인 AlN막(63)을 형성하고, X선 회절을 행하였다. 도 8의 그래프는 X선 회절에 의해 얻어진 스펙트럼이며, 상단측, 하단측이 각각 평가 시험 3-1, 3-2의 웨이퍼(W)의 스펙트럼을 나타내고 있다. 평가 시험 3-1의 스펙트럼 중에는, Si(100)면을 나타내는 피크 이외에, AlN(002)면, AlN(004)면을 나타내는 비교적 큰 피크가 나타나 있다. 그러나, 평가 시험 3-2의 스펙트럼에서는, AlN(004)면을 나타내는 비교적 큰 피크가 관찰되지 않는다. 또한 37도 내지 40도에 있어서, 평가 시험 3-1의 스펙트럼에서는 관찰되지 않는 피크가 출현하고 있으며, 이 피크가 출현하고 있는 것은, AlN(002)면과는 상이한 배향의 결정이 형성되어 있는 것을 나타낸다.
이 평가 시험 3-1에서 AlN막(63)이 성막된 웨이퍼(W)에 대해서, TEM(투과형 전자 현미경)에 의해 종단측면의 화상을 취득하였다. 도 9는 취득된 화상을 나타내고 있다. 도면 중, 화살표의 끝에 AlN막(63)의 일부의 종단측면의 세로, 가로가 각각 20㎛인 직사각형 영역에 대해서, 확대하여 나타내고 있다. 화상으로부터, 도 8의 스펙트럼으로 나타낸 바와 같이 AlN(002)면의 배향이 형성되어 있는 것이 확인되었다.
이러한 결과로부터, 시드층(62)을 형성하지 않고 CVD를 행함으로써 AlN막(63)을 형성한 경우, Si(100)면을 갖는 웨이퍼(W)에는, AlN막이 유효한 결정의 배향성을 갖도록 성막할 수 없지만, 시드층(62)을 형성하고 나서 CVD에 의해 AlN막(63)을 형성하는 본 발명의 방법을 사용함으로써, Si(100)면을 갖는 웨이퍼(W)에도, 유효한 결정의 배향성을 갖도록 AlN막(63)을 성막할 수 있음을 알 수 있다. 따라서 본 발명에 따르면, 사용하는 웨이퍼(W)의 자유도를 높게 할 수 있음이 확인되었다.
또한, 이 평가 시험 3-1, 3-2의 웨이퍼(W)에 대해서도 AlN(002)면에 대해서, X선 로킹 커브법에 의해 측정을 행하여, 로킹 커브를 취득하고, 당해 커브의 반값 폭을 취득하였다. 그 결과, 평가 시험 3-1의 로킹 커브의 반값 폭은, 평가 시험 3-2의 로킹 커브의 반값 폭보다도 작았다. 따라서, 이 평가 시험 3으로부터도 본 발명의 효과가 나타났다. 이 평가 시험 3으로부터도 평가 시험 1, 2와 마찬가지로, 시드층(62)을 형성하고 나서 CVD에 의해 AlN막(63)을 형성함으로써, AlN막(63)의 결정성을 높게 할 수 있음이 나타났다.
(평가 시험 4)
평가 시험 4-1, 4-2로서, 평가 시험 3-1, 3-2와 마찬가지로 Si(100)면을 갖는 웨이퍼(W)에 성막 처리를 행하여, 막 두께가 200nm인 AlN막(63)을 형성하였다. 그리고 SEM에 의해, 이 AlN막(63)의 표면의 화상을 취득하였다. 도 10의 (a), (b)는, 평가 시험 4-1의 AlN막(63)으로부터 취득된 화상이다. 도 10의 (a)가, 세로, 가로가 각각 4㎛인 직사각형 영역을 나타내는 화상이며, 도 10의 (b)가, 세로, 가로가 각각 2㎛인 직사각형 영역을 나타내는 화상이다. 또한, 이 도 10의 (b)의 화상에 있어서, AlN막(63)의 Rms 입상도는 15.6nm이었다. 도 10의 (c)가 평가 시험 4-2의 AlN막(63)으로부터 취득된 화상이며, 세로, 가로가 각각 4㎛인 직사각형 영역을 나타내는 화상이다. 각 화상으로부터, 시드층(62)을 형성한 평가 시험 4-1의 AlN막(63)이, 시드층(62)을 형성하지 않은 평가 시험 4-2의 AlN막(63)보다도 더 결정의 배향성이 높은 것으로 확인되었다. 따라서, 이 평가 시험 4로부터도 본 발명의 효과가 나타났다.
(평가 시험 5)
평가 시험 5-1로서, 이미 설명한 실시 형태의 스텝 1 내지 8을 따라, 표면이 Si(111)면에 의해 구성된 웨이퍼(W)에 AlN막(63)을 형성하였다. 이 평가 시험 5-1에서는, 스텝 2에서의 Si 표면부(60)를 질화하는 시간을 실시 형태와 동일하게 30분으로 하였다. 평가 시험 5-2로서, 평가 시험 5-1과 마찬가지로 AlN막(63)을 형성했지만, 이 평가 시험 5-2에서는, 스텝 2에서의 Si 표면부(60)를 질화하는 시간을 1분으로 하였다. 그리고, TEM에 의해, 성막 처리된 각 웨이퍼(W)의 종단측면의 화상을 취득하였다.
도 11의 (a), (b)는, 각각 평가 시험 5-1, 5-2의 웨이퍼(W)의 화상을 나타내고 있다. 도면 중, 취득된 화상 중에 AlN막(63)의 결정립계를 나타내는 선을 표시하고 있다. 각 화상으로부터, 평가 시험 5-1에서는, 평가 시험 5-2에 비해 SiN막(61)의 평탄성이 높은 것을 알 수 있다. 또한, 평가 시험 5-1에서는, 평가 시험 5-2에 비해 결정립계가 적다. 즉, 평가 시험 5-1이, AlN의 결정립의 사이즈가 보다 크고, 결정성이 높은 것으로 확인되었다. 이 평가 시험 5의 결과로부터, 실시 형태에서 설명한 바와 같이, 스텝 2에서 질화를 비교적 오랜 시간에 걸쳐 행하여 SiN막(61)의 막 두께의 편차를 억제하는 것이, AlN막(63)의 결정성을 높게 하기 위해서 유효한 것을 알 수 있다.
W : 웨이퍼 1 : 성막 장치
13 : 처리 공간 31 : 가스 도입부
35 : 가스 도입관 37 : 배기 공간
40, 50 : 배관계 60 : Si 표면부
61 : SiN막 62 : 시드층
63 : AlN막 64 : GaN막
100 : 제어부

Claims (8)

  1. 진공 분위기 중에서, 적어도 표면부가 단결정 실리콘으로 이루어지는 기판 상에 에피택셜 성장에 의해 질화알루미늄막을 성막하는 성막 방법에 있어서,
    기판에 알루미늄 화합물을 포함하는 원료 가스를 공급하는 제1 단계와, 암모니아 가스를 공급하여, 암모니아 가스와 실리콘 기판 상에 흡착되어 있는 알루미늄 화합물이 반응해서 질화알루미늄으로 이루어지는 시드층을 형성하는 제2 단계로 이루어지는 사이클을 1회 이상 행하는 공정과,
    알루미늄 화합물을 포함하는 원료 가스와 암모니아 가스를 동시에 공급해서 상기 시드층 상에 질화알루미늄막을 성막하는 공정을 포함하며,
    상기 원료 가스는, 할로겐화 알루미늄이며,
    상기 사이클을 개시하기 전에, 상기 기판에 암모니아 가스를 공급해서 기판의 표면에 막 두께가 4nm 이하인 실리콘 질화막으로 이루어지는 보호막을 형성하는 공정을 행하는, 성막 방법.
  2. 제1항에 있어서,
    상기 보호막을 형성하는 공정은, 프로세스 압력이 1000Pa 이하의 압력에서 행하여지는, 성막 방법.
  3. 제2항에 있어서,
    상기 보호막을 형성하는 공정은, 실리콘 질화막의 막 두께와 성막 시간과의 관계에서 보았을 때, 상기 보호막을 형성하는 공정을 정지하기 5분 전의 막 두께를 d1로 하고, 상기 보호막을 형성하는 공정의 정지 시의 막 두께를 d2로 했을 때, 막 두께의 증가율인 {(d2-d1)/d1}×100％의 값이 3％ 이하인, 성막 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 단계와 상기 제2 단계의 사이에, 기판이 처리되는 분위기를 퍼지 가스에 의해 퍼지하는 단계가 개재하는, 성막 방법.
  5. 내부에 기판이 배치되고, 진공 분위기를 형성하기 위한 처리 용기를 포함하는 성막 장치에 사용되는 컴퓨터 프로그램을 기억한 기억 매체이며,
    상기 컴퓨터 프로그램은, 컴퓨터와 결합되어 제1항의 성막 방법을 실행하도록 스텝이 짜여져 있는 기억 매체.
  6. 적어도 표면부가 단결정 실리콘으로 이루어지는 기판 상에 에피택셜 성장에 의해 질화알루미늄막을 성막하는 성막 장치에 있어서,
    진공 분위기를 형성하기 위한 처리 용기와,
    상기 처리 용기 내에 기판을 적재하기 위해서 설치된 적재대와,
    상기 적재대에 적재된 기판을 가열하기 위한 가열부와,
    상기 적재대에 적재된 기판에 알루미늄 화합물을 포함하는 원료 가스를 공급하는 제1 단계와, 암모니아 가스를 공급하여, 암모니아 가스와 실리콘 기판 상에 흡착되어 있는 알루미늄 화합물이 반응해서 질화알루미늄으로 이루어지는 시드층을 형성하는 제2 단계로 이루어지는 사이클을 1회 이상 행하는 스텝과,
    알루미늄 화합물을 포함하는 원료 가스와 암모니아 가스를 동시에 공급해서 상기 시드층 상에 질화알루미늄막을 성막하는 스텝을 실행하도록 제어 신호를 출력하는 제어부를 포함하며,
    상기 원료 가스는, 할로겐화 알루미늄이며,
    상기 제어부는, 상기 사이클을 개시하기 전에, 프로세스 압력을 1000Pa 이하로 설정해서 상기 기판에 암모니아 가스를 공급하여, 기판의 표면에 막 두께가 4nm 이하인 실리콘 질화막을 형성하도록 제어 신호를 출력하는, 성막 장치.
  7. 삭제
  8. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020132904A (ja) * 2019-02-13 2020-08-31 東京エレクトロン株式会社 基板処理方法及び基板処理装置
CN110578135B (zh) * 2019-08-27 2021-11-19 广东工业大学 一种立方氮化铝薄膜及其制备方法和应用
CN115799069A (zh) * 2023-01-17 2023-03-14 北京中博芯半导体科技有限公司 一种P-GaN增强型HEMT器件的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014239149A (ja) * 2013-06-07 2014-12-18 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
WO2015002782A1 (en) * 2013-07-02 2015-01-08 Ultratech, Inc Formation of heteroepitaxial layers with rapid thermal processing to remove lattice dislocations

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228732B1 (en) * 1999-12-22 2001-05-08 Sony Corporation Tunnel nitride for improved polysilicon emitter
JP4679810B2 (ja) * 2003-08-27 2011-05-11 日本碍子株式会社 エピタキシャル基板、半導体積層構造、エピタキシャル基板の製造方法、およびエピタキシャル基板表面におけるピット発生抑制方法
US7012016B2 (en) * 2003-11-18 2006-03-14 Shangjr Gwo Method for growing group-III nitride semiconductor heterostructure on silicon substrate
KR100609542B1 (ko) * 2004-06-08 2006-08-08 주식회사 하이닉스반도체 알루미늄 질화막을 게이트 절연막으로 하는 반도체 소자의게이트 전극 제조 방법
JP2006024903A (ja) * 2004-06-09 2006-01-26 Showa Denko Kk 窒化ガリウム系半導体積層構造体
US7339205B2 (en) * 2004-06-28 2008-03-04 Nitronex Corporation Gallium nitride materials and methods associated with the same
TWI237391B (en) * 2004-08-09 2005-08-01 Univ Nat Chiao Tung Process for manufacturing self-assembled nanoparticles
KR100599123B1 (ko) * 2004-12-09 2006-07-12 한국전자통신연구원 질화물 반도체의 제조방법
US7365374B2 (en) * 2005-05-03 2008-04-29 Nitronex Corporation Gallium nitride material structures including substrates and methods associated with the same
US7795050B2 (en) * 2005-08-12 2010-09-14 Samsung Electronics Co., Ltd. Single-crystal nitride-based semiconductor substrate and method of manufacturing high-quality nitride-based light emitting device by using the same
KR100753152B1 (ko) 2005-08-12 2007-08-30 삼성전자주식회사 질화물계 발광소자 및 그 제조방법
JP4809653B2 (ja) * 2005-09-16 2011-11-09 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4888857B2 (ja) * 2006-03-20 2012-02-29 国立大学法人徳島大学 Ｉｉｉ族窒化物半導体薄膜およびｉｉｉ族窒化物半導体発光素子
JP4538476B2 (ja) * 2007-08-27 2010-09-08 独立行政法人理化学研究所 半導体構造の形成方法
JP2008066736A (ja) * 2007-09-25 2008-03-21 Tokyo Electron Ltd 半導体装置の製造方法
US8778783B2 (en) * 2011-05-20 2014-07-15 Applied Materials, Inc. Methods for improved growth of group III nitride buffer layers
JP5995302B2 (ja) * 2011-07-05 2016-09-21 パナソニック株式会社 窒化物半導体発光素子の製造方法
JP6088178B2 (ja) * 2011-10-07 2017-03-01 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
TWI563539B (en) * 2012-01-18 2016-12-21 Sino American Silicon Prod Inc Composite substrate, manufacturing method thereof and light emitting device having the same
JP6015053B2 (ja) * 2012-03-26 2016-10-26 富士通株式会社 半導体装置の製造方法及び窒化物半導体結晶の製造方法
JP5934575B2 (ja) * 2012-05-16 2016-06-15 サンケン電気株式会社 窒化物半導体装置の製造方法
JP2015002341A (ja) * 2013-06-18 2015-01-05 富士通株式会社 化合物半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014239149A (ja) * 2013-06-07 2014-12-18 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
WO2015002782A1 (en) * 2013-07-02 2015-01-08 Ultratech, Inc Formation of heteroepitaxial layers with rapid thermal processing to remove lattice dislocations

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Publication number Publication date
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JP2016167501A (ja) 2016-09-15

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