KR101965046B1 - 반도체 장치, 표시 장치 및 이들의 제작 방법 - Google Patents

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Abstract

우수한 전기 특성을 나타내는 반도체 장치와, 그 반도체 장치의 제작 방법을 제공한다. 또는, 상기 반도체 장치를 갖는 표시 장치, 및 그 표시 장치의 제작 방법을 제공한다. 기판 위에 위치하고, 게이트 전극, 산화물 반도체막, 및 게이트 전극과 산화물 반도체막 사이의 게이트 절연막을 갖는 제1 트랜지스터와, 제1 트랜지스터 위에 위치하고, 제1 막, 및 제1 막 위의 제2 막을 갖는 절연막과, 절연막 내의 개구부를 통해서 산화물 반도체막과 전기적으로 접속되는 단자를 갖는 반도체 장치가 제공된다. 절연막은 단자에 접하는 제1 영역을 갖고, 제1 영역은, 절연막의 다른 영역보다도 산소의 조성이 크다.

Description

반도체 장치, 표시 장치 및 이들의 제작 방법{SEMICONDUCTOR DEVICE, DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명의 실시 형태의 하나는 반도체 장치, 반도체 장치를 갖는 표시 장치, 및 이들의 제작 방법에 관한 것이다.
반도체 특성을 나타내는 대표적인 예로서 규소(실리콘)나 게르마늄 등의 제14족 원소를 들 수 있다. 특히 실리콘은 입수의 용이함, 가공의 용이함, 우수한 반도체 특성, 특성 제어의 용이함 등에 기인하며, 거의 모든 반도체 디바이스에서 사용되고 있어, 일렉트로닉스 산업의 근간을 지지하는 재료로서 자리매김하고 있다.
최근, 산화물, 특히 인듐이나 갈륨 등의 13족 원소의 산화물에 반도체 특성이 발견되어, 이것을 계기로 정력적인 연구 개발이 진행되고 있다. 반도체 특성을 나타내는 산화물(이하, 산화물 반도체)의 대표예로서, 인듐-갈륨 산화물(IGO)이나 인듐-갈륨-아연 산화물(IGZO) 등이 알려져 있다. 최근의 정력적인 연구 개발의 결과, 이들 산화물 반도체를 포함하는 트랜지스터를 반도체 소자로서 갖는 표시 장치가 시판되기에 이르렀다. 또한, 예를 들어 일본 특허공개 제2015-225104호 공보, 국제공개 제2015-031037호 공보, 미국 특허출원공개 제2010/0182223호 공보에서 개시되어 있는 바와 같이, 실리콘을 함유하는 반도체(이하, 실리콘 반도체)를 갖는 트랜지스터와, 산화물 반도체를 갖는 트랜지스터의 양자가 내장된 반도체 디바이스도 개발되고 있다.
본 발명의 실시 형태의 하나는, 기판 위에 위치하고, 게이트 전극, 산화물 반도체막, 및 게이트 전극과 산화물 반도체막 사이의 게이트 절연막을 갖는 제1 트랜지스터와, 제1 트랜지스터 위에 위치하고, 제1 막, 및 제1 막 위의 제2 막을 갖는 절연막과, 절연막 내의 개구부를 통해서 산화물 반도체막과 전기적으로 접속되는 단자를 갖는 반도체 장치이다. 절연막은 단자에 접하는 제1 영역을 갖고, 제1 영역은, 절연막의 다른 영역보다도 산소의 조성이 크다.
본 발명의 실시 형태의 하나는, 기판 위에 위치하고, 게이트 전극, 산화물 반도체막, 및 게이트 전극과 산화물 반도체막 사이의 게이트 절연막을 갖는 제1 트랜지스터와, 제1 트랜지스터 위에 위치하고, 제1 막, 및 제1 막 위의 제2 막을 갖는 절연막과, 절연막 내의 개구부를 통해서 산화물 반도체막과 전기적으로 접속되는 단자와, 단자 위의 평탄화막과, 평탄화막 위의 표시 소자를 갖는 표시 장치이다. 절연막은 단자에 접하는 제1 영역을 갖고, 제1 영역은, 절연막의 다른 영역보다도 산소의 조성이 크다.
본 발명의 실시 형태의 하나는, 게이트 전극, 산화물 반도체막, 및 게이트 전극과 산화물 반도체막 사이의 게이트 절연막을 갖는 제1 트랜지스터를 기판 위에 형성하고, 제1 막, 및 제1 막 위의 제2 막을 갖는 절연막을 제1 트랜지스터 위에 형성하고, 절연막에 개구부를 형성하고, 개구부의 표면 부분에, 산소의 조성이 다른 영역보다도 큰 제1 영역을 절연막이 갖도록 절연막을 산화하고, 산화물 반도체막에 전기적으로 접속되도록, 개구부에 단자를 형성하는 것을 포함하는, 반도체 장치의 제작 방법이다.
도 1a, 도 1b는, 본 발명의 실시 형태의 하나인 반도체 장치의 단면 모식도와 산소 조성 프로파일.
도 2a 내지 도 2d는, 본 발명의 실시 형태의 하나인 반도체 장치의 제작 방법을 나타내는 단면 모식도.
도 3a 내지 도 3d는, 본 발명의 실시 형태의 하나인 반도체 장치의 제작 방법을 나타내는 단면 모식도.
도 4a 내지 도 4c는, 본 발명의 실시 형태의 하나인 반도체 장치의 제작 방법을 나타내는 단면 모식도.
도 5a 내지 도 5c는, 본 발명의 실시 형태의 하나인 반도체 장치의 단면 모식도와 산소 조성 프로파일.
도 6a 내지 도 6c는, 본 발명의 실시 형태의 하나인 반도체 장치의 제작 방법을 나타내는 단면 모식도.
도 7a, 도 7b는, 본 발명의 실시 형태의 하나인 반도체 장치의 제작 방법을 나타내는 단면 모식도.
도 8은, 본 발명의 실시 형태의 하나인 반도체 장치의 단면 모식도.
도 9a 내지 도 9c는, 본 발명의 실시 형태의 하나인 반도체 장치의 제작 방법을 나타내는 단면 모식도.
도 10a 내지 도 10c는, 본 발명의 실시 형태의 하나인 반도체 장치의 제작 방법을 나타내는 단면 모식도.
도 11a, 도 11b는, 본 발명의 실시 형태의 하나인 반도체 장치의 제작 방법을 나타내는 단면 모식도.
도 12a, 도 12b는, 본 발명의 실시 형태의 하나인 반도체 장치의 제작 방법을 나타내는 단면 모식도.
도 13은, 본 발명의 실시 형태의 하나인 표시 장치의 상면 모식도.
도 14는, 본 발명의 실시 형태의 하나인 표시 장치의 화소의 등가 회로.
도 15는, 본 발명의 실시 형태의 하나인 표시 장치의 단면 모식도.
도 16은, 본 발명의 실시 형태의 하나인 표시 장치의 단면 모식도.
도 17은, 본 발명의 실시 형태의 하나인 표시 장치의 단면 모식도.
도 18은, 본 발명의 실시 형태의 하나인 표시 장치의 단면 모식도.
이하, 본 발명의 각 실시 형태에 대하여, 도면 등을 참조하면서 설명한다. 단, 본 발명은, 그 요지를 일탈하지 않는 범위에서 다양한 형태로 실시할 수 있으며, 이하에 예시하는 실시 형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
도면은, 설명을 보다 명확하게 하기 위해서, 실제의 형태에 비하여, 각 부의 폭, 두께, 형상 등에 대하여 모식적으로 표현되는 경우가 있지만, 어디까지나 일례로서, 본 발명의 해석을 한정하는 것은 아니다. 본 명세서와 각 도면에 있어서, 기출의 도면에 관하여 설명한 것과 마찬가지의 기능을 구비한 요소에는, 동일한 부호를 부여하고, 중복되는 설명을 생략하는 경우가 있다.
본 발명에 있어서, 어떤 하나의 막을 가공하여 복수의 막을 형성한 경우, 이들 복수의 막은 서로 다른 기능, 역할을 갖는 경우가 있다. 그러나, 이들 복수의 막은 동일한 공정에서 동일층으로서 형성된 막에 유래하고, 동일한 층 구조, 동일한 재료를 갖는다. 따라서, 이들 복수의 막은 동일층에 존재하고 있는 것이라 정의한다.
본 명세서 및 청구범위에 있어서, 어떤 구조체의 위에 다른 구조체를 배치하는 형태를 표현하는 데 있어서, 단순히 「위에」라고 표기하는 경우, 특별히 언급이 없는 한은, 어떤 구조체에 접하도록, 바로 위에 다른 구조체를 배치하는 경우와, 어떤 구조체의 상방에, 또 다른 구조체를 개재해서 다른 구조체를 배치하는 경우의 양쪽을 포함하는 것으로 한다.
(제1 실시 형태)
본 실시 형태에서는, 본 발명의 실시 형태의 하나에 따른 반도체 장치에 관한 것으로, 도 1 내지 도 4를 이용하여 설명한다.
[1. 구조]
본 실시 형태에 따른 반도체 장치의 하나인 반도체 장치(100)의 단면 모식도를 도 1a에 나타낸다. 반도체 장치(100)는, 기판(104) 위에 언더코트(106)를 개재해서 제1 트랜지스터(102)를 갖고 있다. 제1 트랜지스터(102)는 게이트 전극(108), 산화물 반도체막(112), 게이트 전극(108)과 산화물 반도체막(112)의 사이에 끼워지는 게이트 절연막(110)을 포함한다. 제1 트랜지스터(102)는 또한 산화물 반도체막(112)의 위에 산화물 반도체막(112)과 전기적으로 접속되는 소스·드레인 전극(114, 116)을 갖고 있다. 본 명세서에 있어서 트랜지스터란, 게이트 전극, 산화물 반도체, 게이트 절연막, 한 쌍의 소스·드레인 전극을 포함하는 구조를 나타내고, 이들 요소에 다른 요소가 포함되어 있어도 된다.
반도체 장치(100)는 또한 제1 트랜지스터(102) 위에 산화물 반도체막(112), 소스·드레인 전극(114, 116)을 덮도록 층간막(120)을 갖고 있다. 층간막(120)은 절연막이며, 본 실시 형태에서는 3개의 막(제1 막(122), 제2 막(124), 제3 막(126))을 갖고 있다. 반도체 장치(100)에는 층간막(120)을 관통하는 제1 단자(128), 제2 단자(130)가 설치되어 있으며, 제1 단자(128), 제2 단자(130)는 각각 소스·드레인 전극(114, 116)과 전기적으로 접속된다. 반도체 장치(100)는 임의의 구성으로서 평탄화막(132)을 구비하고 있어도 되며, 평탄화막(132) 위에는 다양한 반도체 소자, 예를 들어 표시 소자 등을 형성할 수 있다.
도 1a의 확대도(도면 중, 원으로 둘러싼 부분)로 나타낸 바와 같이, 층간막(120)에는 제1 영역(140)이 설치되어 있다. 제1 영역(140)은 층간막(120)의 표면에 접하고, 층간막(120)의 표면으로부터 내부로 확장되어 있다. 보다 구체적으로는, 층간막(120)의 제2 막(124)에 제1 영역(140)이 포함되어 있으며, 제1 단자(128), 제2 단자(130)가 이 제1 영역(140)과 접하고 있다. 따라서, 제1 영역(140)은 제1 단자(128), 제2 단자(130)를 둘러싸도록 형성되어 있다. 이 제1 영역(140)에 있어서의 산소의 조성은, 제2 막(124)의 다른 영역보다도 크다.
제1 영역(140)은, 표면으로부터의 거리가 증대됨과 함께 산소의 조성이 감소하는 조성 프로파일을 가질 수 있다. 예를 들어 도 1b에서 모식적으로 나타낸 바와 같이, 제1 영역(140)과 제1 단자(128) 혹은 제2 단자(130)의 계면으로부터 기판(104)의 상면에 평행한 방향(도 1a의 확대도 중 화살표 X의 방향)에 있어서, 산소의 조성이 감소하도록 제1 영역(140)을 형성해도 된다. 산소의 조성은 실선의 직선(142)으로 나타낸 바와 같이 직선적으로 감소해도 되며, 곡선(143, 144)으로 나타낸 바와 같이 곡선적으로 감소해도 된다. 산소의 조성이 곡선적으로 감소하는 경우, 지수 함수적으로 감소해도 된다. 또한, 층간막(120)에 있어서의 제1 영역(140) 이외의 영역(다른 영역)이란, 표면으로부터의 거리가 증대해도 산소의 조성이 실질적으로 일정해지는 영역이며, 도 2b에서는 점선의 직선으로 표현되는 영역에 대응한다. 층간막(120)의 산소 조성은, 예를 들어 2차 이온 질량 분석(SIMS: Secondary Ion Mass Spectroscopy) 등에 의해 추산하면 된다.
도 1a에서는 소위 보텀 게이트·톱 콘택트형 제1 트랜지스터(102)를 하나의 예로서 나타내었지만, 본 실시 형태의 형태는 이것으로 한정되지 않고, 다양한 구조를 채용할 수 있다. 예를 들어 제1 트랜지스터(102)는 톱 게이트형의 트랜지스터이어도 되며, 소스·드레인 전극(114, 116)과 산화물 반도체막(112)의 상하 관계에 관해서는 톱 콘택트형, 보텀 콘택트형 중 어느 것이어도 된다. 톱 게이트형의 경우, 제1 트랜지스터(102)는 소위 셀프 얼라인형 구조를 가질 수도 있다. 보텀 게이트형의 경우, 제1 트랜지스터(102)는, 산화물 반도체막(112)의 채널 영역이 소스·드레인 전극(114, 116)으로 덮이는 영역보다도 두께가 작은, 소위 채널 에치형의 구조를 갖고 있어도 된다. 또는 제1 트랜지스터(102)는, 산화물 반도체막(112)과 소스·드레인 전극(114, 116)의 사이에 절연막을 갖는 채널 스톱형의 구조를 갖고 있어도 된다. 게이트 전극(108)도 단일일 필요는 없고, 2개 이상의 게이트 전극을 갖는 멀티 게이트 트랜지스터여도 된다.
[2. 제작 방법]
반도체 장치(100)의 제작 방법을 도 2 내지 4를 참조하여 설명한다.
2-1. 기판
우선 기판(104) 위에 언더코트(106)를 형성한다(도 2a). 기판(104)은 제1 트랜지스터(102)나 평탄화막(132) 위에 형성되는 다양한 반도체 소자를 지지하는 기능을 갖는다. 따라서 기판(104)에는, 이 위에 형성되는 각종 소자의 프로세스 온도에 대한 내열성과 프로세스에서 사용되는 약품에 대한 화학적 안정성을 갖는 재료를 사용하면 된다. 구체적으로는, 기판(104)은 유리나 석영, 플라스틱, 금속, 세라믹 등을 포함할 수 있다. 반도체 장치(100)에 가요성을 부여하는 경우에는, 고분자 재료를 사용할 수 있지만, 예를 들어 폴리이미드, 폴리아미드, 폴리에스테르, 폴리카보네이트로 예시되는 고분자 재료를 사용할 수 있다. 또한, 가요성의 반도체 장치(100)를 형성하는 경우, 기판(104)은 기재, 혹은 베이스 필름이라 불리는 경우가 있다.
2-2. 언더코트
언더코트(106)는 기판(104)으로부터 알칼리 금속 이온 등의 불순물이 제1 트랜지스터(102) 등으로 확산되는 것을 방지하는 기능을 갖는 막이며, 질화규소나 산화규소, 질화산화규소, 산화질화규소 등의 무기 절연체를 포함할 수 있다. 언더코트(106)는 화학기상성장법(CVD법)이나 스퍼터링법, 라미네이트법 등을 적용하여 단층, 혹은 적층 구조를 갖도록 형성할 수 있다. CVD법을 이용하는 경우에는, 테트라알콕시실란 등을 원료의 가스로서 사용하면 된다. 언더코트(106)의 두께는 50㎚ 내지 1000㎚의 범위에서 임의로 선택할 수 있지만, 반드시 기판(104) 위에서 일정할 필요는 없으며, 언더코트(106)는 장소에 따라 서로 다른 두께를 갖고 있어도 된다. 언더코트(106)를 복수의 층으로 구성하는 경우, 예를 들어 기판(104) 위에 질화규소를 함유하는 층, 그 위에 산화규소를 함유하는 층을 적층할 수 있다.
또한, 기판(104) 중의 불순물 농도가 작은 경우, 언더코트(106)는 설치하지 않거나, 혹은 기판(104)의 일부만을 덮도록 형성해도 된다. 예를 들어 기판(104)으로서 알칼리 금속 이온 농도가 작은 폴리이미드를 사용하는 경우, 언더코트(106)를 설치하지 않고 게이트 전극(108)을 기판(104)에 접하도록 설치할 수 있다.
2-3. 게이트 전극
다음으로 언더코트(106) 위에 게이트 전극(108)을 형성한다(도 2b). 게이트 전극(108)은 티타늄이나 알루미늄, 구리, 몰리브덴, 텅스텐, 탄탈륨 등의 금속이나 그 합금 등을 사용하여, 단층, 혹은 적층 구조를 갖도록 형성할 수 있다. 본 실시 형태의 반도체 장치(100)를 예를 들어 표시 장치 등 대면적을 갖는 반도체 장치에 응용하는 경우, 신호의 지연을 방지하기 위해서, 알루미늄이나 구리 등의 높은 도전성을 갖는 금속을 사용하는 것이 바람직하다. 예를 들어 티타늄이나 몰리브덴 등의 비교적 높은 융점을 갖는 금속으로 알루미늄이나 구리 등을 끼움 지지하는 구조를 채용할 수 있다.
2-4. 게이트 절연막
다음으로 게이트 전극(108) 위에 게이트 절연막(110)을 형성한다(도 2b). 게이트 절연막(110)은 단층 구조, 적층 구조 중 어느 쪽의 구조를 가져도 되며, 실리콘을 함유하는 무기 절연체, 예를 들어 산화규소, 질화규소, 산화질화규소, 질화산화규소를 포함할 수 있다. 산화물 반도체막(112) 내에서 캐리어의 발생을 억제하기 위해서, 특히 산화규소를 포함하는 절연막을 게이트 절연막(110)으로서 사용하는 것이 바람직하다. 게이트 절연막(110)은 스퍼터링법, 혹은 CVD법 등을 적용하여 형성할 수 있다. 성막 시의 분위기에 가능한 한 수소 가스나 수증기 등, 수소를 함유하는 가스가 포함되지 않는 것이 바람직하며, 이에 의해 수소의 조성이 작고, 화학양론에 가깝거나, 혹은 그 이상의 산소 조성을 갖는 게이트 절연막(110)을 형성할 수 있다.
2-5. 산화물 반도체막
다음으로 게이트 절연막(110) 위에 산화물 반도체막(112)을 형성한다(도 2c). 산화물 반도체막(112)은, 인듐이나 갈륨 등의 제13족 원소를 포함할 수 있다. 산화물 반도체막(112)은 서로 다른 복수의 제13족 원소를 함유해도 되며, 인듐과 갈륨의 혼합 산화물(IGO)이어도 된다. 산화물 반도체막(112)은 12족 원소를 더 포함해도 되며, 일례로서 인듐, 갈륨, 및 아연을 포함하는 혼합 산화물(IGZO)을 들 수 있다. 산화물 반도체막(112)은 기타 원소를 포함할 수도 있고, 14족 원소인 주석, 4족 원소인 티타늄이나 질코늄 등을 포함해도 된다. 산화물 반도체막(112)의 결정성에도 한정은 없으며, 산화물 반도체막(112)은 단결정, 다결정, 미결정, 혹은 아몰퍼스이어도 된다. 산화물 반도체막(112)은 산소 결함 등의 결정 결함이 적은 것이 바람직하다.
산화물 반도체막(112)은, 예를 들어 스퍼터링법 등을 이용하여 20㎚ 내지 80㎚, 혹은 30㎚ 내지 50㎚의 두께로 형성하고, 패터닝(에칭)에 의해 원하는 형상으로 가공된다. 스퍼터링법을 이용하는 경우, 성막은 산소 가스를 포함하는 분위기, 예를 들어 아르곤과 산소 가스의 혼합 분위기 중에서 행할 수 있다. 이때, 아르곤의 분압을 산소 가스의 분압보다 작게 하여도 된다.
타깃에 인가하는 전원은 직류 전원이어도 교류 전원이어도 되며, 타깃의 형상이나 조성 등에 의해 결정할 수 있다. 타깃으로서는 예를 들어 인듐(In), 갈륨(Ga), 아연(Zn)을 포함하는 혼합 산화물(InaGabZncOd)을 사용할 수 있다. 여기에서 a, b, c, d는 0 이상의 실수이며, 정수로 한정되지 않는다. 따라서, 각 원소가 가장 안정된 이온으로 존재하고 있다고 가정한 경우, 상기 조성은 반드시 전기적으로 중성의 조성이라고는 할 수 없다. 타깃의 조성 일례로서 InGaZnO4를 들 수 있지만, 조성은 이것으로 한정되지 않고, 산화물 반도체막(112) 혹은 이것을 포함하는 제1 트랜지스터(102)가 목적으로 하는 특성을 갖도록, 적절히 선택할 수 있다.
산화물 반도체막(112)에 대하여, 가열 처리(어닐)를 행해도 된다. 가열 처리는 산화물 반도체막(112)의 패터닝 전에 행해도 되고, 패터닝 후에 행해도 된다. 가열 처리에 의해 산화물 반도체막(112)의 체적이 작아지는(슈렁크) 경우가 있으므로, 패터닝 전에 가열 처리를 행하는 것이 바람직하다. 가열 처리는 질소, 건조 공기, 혹은 대기의 존재하, 상압, 혹은 감압에서 행하면 된다. 가열 온도는 250℃ 내지 500℃, 혹은 350℃ 내지 450℃의 범위에서, 가열 시간은 15분 내지 1시간의 범위에서 선택할 수 있지만, 이들 범위 밖에서 가열 처리를 행하여도 된다. 이 가열 처리에 의해 산화물 반도체막(112)의 산소 결함에 산소가 도입되거나, 혹은 산소가 전위되어, 보다 구조가 명확한, 결정 결함이 적은, 결정성이 높은 산화물 반도체막(112)이 얻어진다. 그 결과, 신뢰성이 높고, 높은 온 전류나 낮은 오프 전류, 낮은 특성(임계값 전압) 변동 등, 우수한 전기 특성을 갖는 제1 트랜지스터(102)가 얻어진다.
도시하지 않았지만, 예를 들어 제1 트랜지스터(102)가 톱 게이트 구조를 갖는 경우, 게이트 전극(108)과 겹치는 채널 영역과 함께 소스·드레인 영역을 산화물 반도체막(112)이 갖도록, 산화물 반도체막(112)에 불순물을 도프하여도 된다. 불순물이 도프된 영역에서는 결정 결함이 발생함으로써 도전성이 향상되어, 이 영역은 소스·드레인 영역으로서 기능할 수 있다.
2-6. 소스·드레인 전극
다음으로 산화물 반도체막(112)의 위에 소스·드레인 전극(114, 116)을 형성한다(도 2d). 소스·드레인 전극(114, 116)은 게이트 전극(108)에서 적용 가능한 재료, 구조, 형성 방법을 적용해서 형성할 수 있다. 채널 스톱형의 트랜지스터를 형성하는 경우, 산화물 반도체막(112) 위에 예를 들어 산화규소를 함유하는 절연막을 형성하고, 그 후에 소스·드레인 전극(114, 116)을 형성하면 된다. 또한, 트랜지스터의 소스, 드레인은 트랜지스터의 극성이나 전류의 방향에 의해 서로 교체되는 경우가 있다. 따라서, 소스·드레인 전극(114, 116)은 모두, 소스 전극으로서도 드레인 전극으로서도 기능한다.
이상의 공정에 의해, 제1 트랜지스터(102)가 형성된다.
2-7. 층간막
다음으로 소스·드레인 전극(114, 116) 위에 층간막(120)을 형성한다. 여기에서는 층간막(120)은 제1 막(122), 제2 막(124), 및 제3 막(126)을 갖고 있으며, 처음에 제1 막(122)을 형성한다(도 3a).
제1 막(122)은 언더코트(106)로 사용 가능한 재료를 포함할 수 있으며, 스퍼터링법이나 CVD법으로 형성할 수 있다. 제1 막(122)은 산화알루미늄이나 산화크롬, 질화붕소 등을 포함하여도 된다. 제1 막(122)은 바람직하게는 질소를 포함하지 않는 무기 절연막이며, 일례로서 산소와 규소를 포함하는 산화규소막을 들 수 있다. 게이트 절연막(110)의 형성과 마찬가지로, 제1 막(122)을 성막할 때의 분위기에 가능한 한 수소 가스나 수증기 등, 수소를 함유하는 가스가 포함되지 않는 것이 바람직하고, 이에 의해 수소의 조성이 작고, 화학양론에 가깝거나, 혹은 그 이상의 산소 조성을 갖는 제1 막(122)을 형성할 수 있으며, 그 결과, 안정적이면서 우수한 전기적 특성을 갖는 제1 트랜지스터(102)가 얻어진다.
제1 막(122) 위에 제2 막(124)이 형성된다(도 3b). 제2 막(124)도 제1 막(122)과 마찬가지의 재료를 포함하고, 마찬가지의 방법으로 형성할 수 있지만, 질소를 포함하는 무기 절연 재료, 예를 들어 질소와 규소를 포함하는 질화규소를 함유하는 것이 바람직하다. 질화규소를 사용함으로써, 이 위에 형성되는 각종 막(예를 들어 평탄화막(132) 등)으로부터 확산될 수 있는 수소나 물 등의 불순물을 블로킹하고, 제1 트랜지스터(102)의 전기 특성에 대한 영향을 작게 할 수 있다. 질화규소를 제2 막(124)으로 사용하는 경우, 암모니아나 산화질소를 질소원으로 하고, 테트라알콕시실란을 반응 가스로서 사용하는 CVD법을 이용할 수 있다. 이 경우, 제1 트랜지스터(102)의 전기 특성에 영향을 주지 않기 때문에, 수소를 포함하는 가스의 유량을 작게 하여, 제2 막(124)의 수소 조성이 작아지도록 성막을 행하는 것이 바람직하다. 또한, 비교적 낮은 온도(실온 이상 300℃ 이하 바람직하게는 실온 이상 200℃ 이하)로 성막하는 것이 바람직하다.
제2 막(124) 위에는 제3 막(126)이 형성된다(도 3c). 제3 막(126)도 제1 막(122)과 마찬가지의 재료를 포함하고, 마찬가지의 방법으로 형성할 수 있지만, 산소를 포함하는 무기 절연 재료, 예를 들어 산소와 규소를 포함하는 산화규소를 포함하는 것이 바람직하다. 제1 막(122), 제2 막(124), 제3 막(126)을 적층함으로써 층간막(120)이 형성된다.
다음으로 제1 단자(128), 제2 단자(130)를 형성하기 위해서, 소스·드레인 전극(114, 116)을 노출시키는 개구부(콘택트 홀)(118)를 층간막(120)에 형성한다(도 3d). 개구부(118)는 예를 들어 불소 함유 탄화수소를 포함하는 가스 중에서 플라즈마 에칭을 행함으로써 형성할 수 있다.
개구부(118)를 형성한 후, 층간막(120)의 일부를 산화하여 제1 영역(140)을 형성한다. 산화 처리는 예를 들어 도 4a에서 나타낸 바와 같이, 층간막(120)에 산소 플라즈마 처리를 실시함으로써 행할 수 있다. 구체적으로는 산소 함유 가스(산소, 오존 등)를 포함하는 분위기하에서, 기판(104)을 한 쌍의 전극 간에 설치하고, 전극 간에 고주파의 교류 전압을 인가하여 플라즈마를 형성한다. 주파수는 예를 들어 13.56㎒, 2.45㎓ 등으로부터 선택할 수 있다. 이에 의해 산소를 포함하는 이온이 층간막(120)의 표면에 투입되고, 층간막(120)이 산화된다.
산화는 산소를 포함하는 이온이 충돌하는 층간막(120)의 표면으로부터 진행된다. 여기서 층간막(120)이 예를 들어 산화규소를 포함하는 제1 막(122), 질화규소를 포함하는 제2 막(124), 산화규소를 포함하는 제3 막(126)을 갖는 경우, 제1 막(122)과 제3 막(126)은 원래 산소가 포함되어 있기 때문에, 산화 반응에 대해서는 활성이 비교적 작다. 이에 반하여 제2 막(124)은 원래 산소를 포함하지 않거나, 혹은 비교적 작은 조성으로만 포함되기 때문에, 산화 반응에 대하여 활성을 나타낸다. 그 결과, 제2 막(124)에 대하여 산화가 우선적으로 진행되고, 제1 영역(140)이 제2 막(124)에 형성된다.
산화에 의해, 제2 막(124)에서는 질소의 일부가 산소로 치환되거나, 혹은 결정의 결함부에 산소가 도입되어 규소와 결합을 형성한다. 이로 인해 산화에 의해 형성되는 제1 영역(140)에서는, 그 이외의 영역과 비교해서 산소의 조성이 크다. 이 제1 영역(140)은 개구부(118)를 둘러싸도록 형성된다(도 4a). 산화는 층간막(120)의 표면부터 진행되기 때문에, 제1 영역(140)은 개구부(118)의 측면과 접하고, 층간막(120)의 표면으로부터 내부로 확장된다. 환언하면, 제1 영역(140)은 개구부(118)의 측면의 일부를 형성한다. 따라서 제1 영역(140)의 산소의 조성은, 층간막(120)의 표면으로부터의 거리가 증대됨과 함께 감소한다. 제2 막(124)에서 우선적으로 산화가 진행되는 경우, 산화는 기판(104)의 상면과 평행한 방향(도 1a에 있어서의 X 방향)으로 진행되기 때문에, 이 방향에 있어서, 개구부(118)와의 계면으로부터의 거리가 증대됨과 함께 산소의 조성이 감소한다. 산소의 조성은 예를 들어 도 1b에 도시한 바와 같이 감소된다. 따라서, 제2 막(124)의 제1 영역(140)과 그 이외의 영역 간의 경계는 명확하게 관측된다고는 할 수 없다.
또한, 산화는 플라즈마 처리를 대신하여 웨트 처리에 의해 행하여도 된다. 웨트 처리는, 구체적으로는, 산소나 오존, 기타 산화제를 포함하는 용액, 혹은 산소를 포함하는 물의 증기를 층간막(120)과 접촉시킴으로써 행한다.
산화 처리가 종료된 후, 산 처리를 행하여도 된다. 이에 의해, 플라즈마 처리에 의해 소스·드레인 전극(114, 116) 위에 형성될 수 있는 산화막을 제거할 수 있다. 산 처리는 예를 들어 불산 등, 불화수소를 포함하는 용액을 사용하여 행할 수 있다.
2-8. 단자
산화 처리가 종료된 후, 소스·드레인 전극(114, 116)에 각각 접하도록 제1 단자(128), 제2 단자(130)를 형성한다(도 4b). 이에 의해, 제1 단자(128), 제2 단자(130)는 각각 소스·드레인 전극(114, 116)과 전기적으로 접속됨과 함께, 제1 영역(140)과 접한다. 제1 단자(128), 제2 단자(130)의 형성에서는, 게이트 전극(108)이나 소스·드레인 전극(114, 116)에서 적용 가능한 재료, 구조, 형성 방법을 적용할 수 있다.
2-9. 평탄화막
제1 단자(128), 제2 단자(130)의 형성 후, 평탄화막(132)을 임의의 구성으로 하여 형성해도 된다(도 4c). 평탄화막(132)은, 제1 트랜지스터(102)에 기인하는 요철이나 경사를 흡수하고, 평탄한 면을 부여하는 기능을 갖는다. 평탄화막(132)은 유기 절연체로 형성할 수 있다. 유기 절연체로서 에폭시 수지, 아크릴 수지, 폴리이미드, 폴리아미드, 폴리에스테르, 폴리카보네이트, 폴리실록산 등의 고분자 재료를 들 수 있으며, 평탄화막(132)은, 스핀 코트법, 잉크젯법, 인쇄법, 딥 코팅법 등의 습식 성막법에 의해 형성할 수 있다. 평탄화막(132)은 상기 유기 절연체를 포함하는 층과 무기 절연체를 포함하는 층의 적층 구조를 가져도 된다. 이 경우, 무기 절연체로서는 산화규소나 질화규소, 질화산화규소, 산화질화규소 등의 실리콘을 함유하는 무기 절연체를 들 수 있으며, 무기 절연체를 포함하는 층은 스퍼터링법이나 CVD법에 의해 형성할 수 있다. 이상의 공정을 거침으로써 반도체 장치(100)를 제작할 수 있다.
전술한 바와 같이, 층간막(120)의 기능의 하나는 제1 트랜지스터(102) 위에 형성되는 각종 막(예를 들어 평탄화막(132))으로부터 확산되는 불순물이 제1 트랜지스터(102)로 침입하는 것을 방지하는 것이다. 이로 인해, 층간막(120)은 물이나 산소의 투과성이 낮은 질화규소를 포함하는 것이 바람직하다. 한편 질화규소를 포함하는 막을 형성하는 경우, 제1 트랜지스터(102)의 전기 특성에 영향을 미치지 않도록, 수소를 함유하는 질소원의 가스의 유량을 내리고, 비교적 낮은 온도로 성막하는 것이 바람직하다. 그러나 이와 같은 조건하에서 질화규소를 포함하는 막을 형성한 경우, 화학적 안정성이 저하되고, 불산과 같은 산으로 처리하면 일부, 혹은 모두 소실되는 경우가 있어, 불순물을 블로킹하는 능력이 현저하게 저하된다. 예를 들어 개구부(108) 형성 후에 산 처리를 행하면, 제2 막(124)이 불산에 의해 에칭(사이드 에칭)되고, 일부 소실되는 경우가 있다.
그러나 전술한 바와 같이, 본 실시 형태에서 설명한 반도체 장치(100)를 제작할 때, 층간막(120)에 대하여 산화 처리를 행하고, 질화규소를 포함하는 막(예를 들어 제2 막(124))의 표면으로부터 산화 반응을 진행시켜서 제1 영역(140)을 형성한다. 이에 의해, 질화규소를 포함하는 막의 표면에 산소의 조성이 증대된 영역이 형성되어 화학적 안정성이 향상되고, 산 처리를 행해도 사이드 에칭을 방지할 수 있다. 그 결과, 층간막(120)의 소실이나 그 기능 열화를 방지할 수 있고, 전기 특성이 우수한 반도체 장치(100)를 제공하는 것이 가능하게 된다.
(제2 실시 형태)
본 실시 형태에서는, 본 발명의 실시 형태의 하나에 따른 반도체 장치와 그 제작 방법에 관한 것으로, 도 5 내지 도 7을 이용하여 설명한다. 제1 실시 형태와 중복되는 내용에 관해서는 설명을 생략하는 경우가 있다.
[1. 구조]
본 실시 형태의 반도체 장치(200)의 단면도를 도 5a에 나타낸다. 반도체 장치(100)와의 상이점은 층간막(120)의 구조이며, 반도체 장치(200)의 층간막(120)은 제1 막(122)과 제2 막(124)을 갖고 있으며, 제2 막(124)은 그 상면, 및 제1 단자(128), 제2 단자(130)와 접하는 영역에 제1 영역(150)과 그 이외의 영역(제2 영역)(152)을 갖고 있다. 이 상이점 이외의 구성에 관해서는, 제1 실시 형태를 원용할 수 있다.
보다 구체적으로는, 제1 막(122)은 제1 실시 형태의 제1 막(122)에 대응하고, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 규소를 함유하는 무기 절연막이다. 제1 막(122)은, 바람직하게는 질소를 포함하지 않는 산화규소를 포함하는 막이며, 수소의 조성이 작고, 화학양론에 가깝거나, 혹은 그 이상의 산소 조성을 가짐으로써 안정적이며 우수한 전기적 특성을 갖는 제1 트랜지스터(102)가 얻어진다.
제2 막(124)도 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 규소를 함유하는 무기 절연체를 포함하는 막이다. 제2 막(124)은, 바람직하게는 불순물의 블록성이 높은, 질화규소와 같은, 질소와 규소를 포함하는 무기 절연체를 함유하는 막이다. 제2 막(124)은 불순물이 제1 트랜지스터(102)로 침입하는 것을 방지하는 것을 기능의 하나로 하고 있다.
제2 막(124)의 제1 영역(150)은, 제2 막(124)의 상면, 및 제1 단자(128), 제2 단자(130)와 접하는 계면으로부터 내부로 확장되어 있으며, 제2 영역(152)과 비교해서 산소의 조성이 높다.
제1 실시 형태의 반도체 장치(100)의 제1 영역(140)과 마찬가지로, 제1 영역(150)은, 표면으로부터의 거리가 증대됨과 함께 산소의 조성이 감소하는 조성 프로파일을 가질 수 있다. 예를 들어 도 5b에서 모식적으로 나타낸 바와 같이, 제1 영역(150)과 제1 단자(128) 혹은 제2 단자(130)의 계면으로부터 기판(104)의 상면에 평행한 방향(도 5a 중 화살표 X의 방향)에 있어서, 표면으로부터의 거리가 증대됨과 함께 산소의 조성이 감소하도록 제1 영역(150)을 형성하여도 된다. 마찬가지로 도 5c에 나타낸 바와 같이, 제1 영역(150)의 상면으로부터 기판(104)의 상면에 수직인 방향(도 5a 중 화살표 Y의 방향)에 있어서, 표면으로부터의 거리가 증대됨과 함께 산소의 조성이 감소하도록 제1 영역(150)을 형성해도 된다. 산소의 조성은 실선의 직선(142, 146)으로 나타낸 바와 같이 직선적으로 감소해도 되며, 곡선(143, 144, 147, 148)으로 나타낸 바와 같이 곡선적으로 감소해도 된다. 산소의 조성이 곡선적으로 감소할 경우, 지수 함수적으로 감소하여도 된다. 제2 영역(152)은, 표면으로부터의 거리가 증대되어도 산소의 조성이 실질적으로 일정해지는 영역이며, 도 5b, 도 5c에 있어서의 점선으로 표현되는 영역에 대응한다.
[2. 제작 방법]
반도체 장치(200)의 제작 방법을 도 6, 7을 참조하여 설명한다. 제1 실시 형태와 마찬가지로, 기판(104) 위에 언더코트(106)를 개재해서 제1 트랜지스터(102)를 형성하고, 그 후 층간막(120)을 형성한다(도 6a). 층간막(120)은 제1 막(122)과 제2 막(124)을 갖고 있으며, 각각 제1 실시 형태의 제1 막(122)과 제2 막(124)에 상당한다. 제1 막은 규소와 산소를 함유하는 산화규소를, 제2 막은 규소와 질소를 함유하는 질화규소를 갖는 것이 바람직하다.
제2 막(124)의 형성 후, 제1 단자(128), 제2 단자(130)를 형성하기 위해서, 소스·드레인 전극(114, 116)을 노출시키는 개구부(118)를 층간막(120)에 형성한다(도 6b). 개구부(118)의 형성 방법은 제1 실시 형태에서 설명한 방법을 이용할 수 있다.
개구부(118)를 형성한 후, 층간막(120)의 일부를 산화하기 위해서 산화 처리를 행한다. 산화 처리는 제1 실시 형태에서 설명한 산화 처리와 마찬가지로 행할 수 있다.
산화는 산소를 포함하는 이온이 충돌하는 층간막(120)의 표면으로부터 진행되므로, 층간막(120)이 예를 들어 산화규소를 포함하는 제1 막(122), 및 질화규소를 포함하는 제2 막(124)을 갖는 경우, 제1 막(122)은 원래 산소가 포함되어 있기 때문에, 산화 반응에 대해서는 활성이 비교적 작다. 이에 반하여 제2 막(124)은 원래 산소를 포함하지 않거나, 혹은 비교적 작은 조성에서만 포함하기 때문에, 산화 반응에 대하여 활성을 나타낸다. 그 결과, 제2 막(124)에 대하여 산화가 우선적으로 진행된다.
산화에 의해, 제2 막(124)에서는 질소의 일부가 산소로 치환되거나, 혹은 결정의 결함부에 산소가 도입되어 규소와 결합을 형성한다. 이로 인해, 산화에 의해 형성되는 제1 영역(150)에서는, 제2 영역(152)과 비교해서 산소의 조성이 높다. 산화는 층간막(120)의 표면으로부터 진행되기 때문에, 제1 영역(150)은 제2 막(124)의 상면과 그 근방뿐만 아니라, 개구부(118)의 측면과 접하는 부분에도 형성된다. 따라서, 제1 영역(150)은 개구부(118)에 접하여 개구부(118)를 둘러싸고, 층간막(120)의 표면으로부터 내부로 확장되어, 개구부(118)의 측면의 일부를 형성한다(도 6c).
이 후, 제1 실시 형태와 마찬가지로 개구부(118)에 제1 단자(128), 제2 단자(130)를 형성한다(도 7a). 또한 임의의 구성으로서, 평탄화막(132)을 형성하여도 된다(도 7b). 여기까지의 프로세스에 의해 반도체 장치(200)가 얻어진다.
본 실시 형태에서 설명한 반도체 장치(200)의 제작 방법에서는, 불순물을 블로킹하는 능력이 높지만 화학적 안정이 낮은 막(제2 막(124))에 대하여 산화 처리를 행함으로써 일부가 산화되고, 그 결과, 불순물을 블로킹하는 능력이 높은 막(제2 영역(152))을 남긴 채 높은 화학적 안정성을 갖는 막(제1 영역(150))을 부여할 수 있다. 따라서, 불산 처리와 같은 산 처리에 노출되어도 안정적이고, 또한 불순물을 효과적으로 블로킹할 수 있는 층간막(120)을 제공할 수 있으며, 특성의 변동이 적고, 또한 우수한 전기 특성을 갖는 반도체 장치를 제공하는 것이 가능해진다.
(제3 실시 형태)
본 실시 형태에서는, 본 발명의 실시 형태의 하나에 따른 반도체 장치와 그 제작 방법에 관하여, 도 8 내지 도 12를 이용하여 설명한다. 제1 실시 형태와 중복되는 내용에 관해서는 설명을 생략하는 경우가 있다.
[1. 구조]
도 8에 본 실시 형태의 반도체 장치(300)의 단면 모식도를 나타낸다. 반도체 장치(300)는 제1 실시 형태에서 설명한 제1 트랜지스터(102)와 함께, 제2 트랜지스터(160)와 제3 트랜지스터(162)를 갖고 있다. 도시하지 않았지만, 제1 실시 형태에서 설명한 제1 트랜지스터(102) 대신에 제2 실시 형태에서 설명한 제1 트랜지스터(102)를 구비하는 것도 가능하다.
보다 구체적으로는, 반도체 장치(300)는 기판(104) 위에 언더코트(106)를 개재하여, 언더코트(106)에 접하도록 제2 트랜지스터(160)와 제3 트랜지스터(162)를 구비하고 있다.
제2 트랜지스터(160)와 제3 트랜지스터(162)는 각각 규소를 포함하는 반도체막(이하, 실리콘 반도체막)(164, 166)을 갖고, 그 위에 제2 게이트 절연막(168)을 개재해서 각각 제2 게이트 전극(170), 제3 게이트 전극(172)을 갖고 있다. 여기에서 나타내는 제2 트랜지스터(160)와 제3 트랜지스터(162)는 모두 톱 게이트형의 셀프 얼라인 구조를 갖고 있지만, 제1 실시 형태의 제1 트랜지스터(102)와 마찬가지로, 제2 트랜지스터(160)와 제3 트랜지스터(162)도 다양한 구조를 가질 수 있다.
실리콘 반도체막(164, 166)은 단결정 실리콘, 다결정 실리콘, 미결정 실리콘, 아몰퍼스 실리콘을 포함할 수 있다. 이하, 실리콘 반도체막(164, 166)이 다결정 실리콘을 포함하는 실시 형태를 예로서 기술한다. 도 8에 도시한 바와 같이, 실리콘 반도체막(164, 166)은 채널 영역이나 소스·드레인 영역을 갖는다. 도 8에 도시한 예에서는, 실리콘 반도체막(164)은 채널 영역(164a), 소스·드레인 영역(164b, 164c)을 갖고, 한편 실리콘 반도체막(166)은 채널 영역(166a), 소스·드레인 영역(166b, 166c)과, 저농도 불순물 영역(LDD)(166d, 166e)을 갖고 있다. 채널 영역(164a나 166a)과 비교해서 소스·드레인 영역(164b, 164c, 166b, 166c)은 불순물 농도가 높고, 이에 기인하여 도전성이 높다. 불순물로서는, 붕소나 알루미늄 등, p형의 도전성을 부여하는 원소나, 인이나 질소 등의 n형의 도전성을 부여하는 원소를 들 수 있다. 도 8에 도시한 예에서는, 실리콘 반도체막(164)에는 p형의 도전성을 부여하는 원소가 도프되고, 실리콘 반도체막(166)에는 n형의 도전성을 부여하는 원소가 도프되어 있다.
제1 트랜지스터(102)는 제1 실시 형태에서 설명한 제1 트랜지스터(102)와 마찬가지의 구성을 갖고 있으며, 그 게이트 전극(108)은 제2 게이트 절연막(168) 위에 위치하고 있다. 따라서, 제2 게이트 전극(170), 제3 게이트 전극(172)은, 게이트 전극(108)과 동일한 층에 존재한다.
제1 트랜지스터(102)의 게이트 절연막(110)은 제2 게이트 전극(170), 제3 게이트 전극(172)을 덮도록 신장되어 있다. 마찬가지로 층간막(120)도 제2 게이트 전극(170), 제3 게이트 전극(172)을 덮도록 신장되어 있다. 게이트 절연막(110), 층간막(120)은, 제2 트랜지스터(160), 제3 트랜지스터(162)를 보호하는 막으로서도 기능한다.
제2 트랜지스터(160)는 또한 소스·드레인 전극(180, 182)을, 제3 트랜지스터(162)는 또한 소스·드레인 전극(184, 186)을 갖고 있다. 후술하는 바와 같이, 이들은 제1 트랜지스터(102)의 제1 단자(128)나 제2 단자(130)와 동시에 형성할 수 있고, 따라서, 동일한 층에 존재할 수 있다. 도시하지 않았지만, 소스·드레인 전극(180, 182)의 한쪽과 소스·드레인 전극(184, 186)의 한쪽을 전기적으로 접속하고, 제2 트랜지스터(160)와 제3 트랜지스터(162)에서 상보형 금속 산화물 반도체(CMOS) 트랜지스터를 형성해도 된다.
제1 실시 형태와 마찬가지로, 층간막(120)은 제1 영역(140)을 갖는다. 이 제1 영역(140)은 제2 트랜지스터(160), 제3 트랜지스터(162)에도 포함되어 있으며, 도 8에 도시한 바와 같이, 소스·드레인 전극(180, 182, 184, 186)을 둘러싸도록 설치되어 있다. 제1 영역(140)은, 제2 막(124)의 다른 영역과 비교해서 산소의 조성이 크다.
제1 실시 형태와 마찬가지로, 반도체 장치(300)는 평탄화막(132)을 임의의 구성으로서 가질 수 있다.
[2. 제작 방법]
반도체 장치(300)의 제작 방법을 도 9 내지 12를 참조하여 설명한다. 제1 실시 형태와 마찬가지의 기술은 생략하는 경우가 있다.
2-1. 언더코트
기판(104) 위에 언더코트(106)를 형성한다(도 9a). 언더코트(106)는 제1 실시 형태에서 설명한 방법에 의해 형성할 수 있다. 도 8 및 도 9a에 도시한 바와 같이, 본 실시 형태에서는 언더코트(106)는 3개의 층이 적층된 구조를 갖고 있으며, 제1 실시 형태에서 설명한 재료를 적절히 포함할 수 있다. 예를 들어 언더코트(106)는, 산화규소를 포함하는 막, 질화규소를 포함하는 막, 산화규소를 포함하는 막을 기판(104)측으로부터 순서대로 적층된 구조를 가질 수 있다.
2-2. 실리콘 반도체막
다음으로 언더코트(106) 위에 실리콘 반도체막(164, 166)을 형성한다. 실리콘 반도체막(164, 166)의 결정성에 제한은 없지만, 다결정의 모폴로지를 채용하는 경우, 예를 들어 CVD법을 이용하여 아몰퍼스 실리콘(a-Si)을 50㎚ 내지 100㎚ 정도의 두께로 형성하고, 이것을 가열 처리, 혹은 레이저 등의 광을 조사함으로써 결정화를 행하면 된다. 결정화는 니켈 등의 촉매 존재하에서 행하여도 된다.
2-3. 제2 게이트 절연막
다음으로 실리콘 반도체막(164, 166)을 덮도록 제2 게이트 절연막(168)을 형성한다(도 9b). 제2 게이트 절연막(168)은, 게이트 절연막(110)과 마찬가지의 재료, 방법을 적용하여 형성할 수 있다. 예를 들어 제2 게이트 절연막(168)은, 테트라에톡시실란 등의 알콕시실란을 원료로서 사용하고, CVD법을 적용하여 형성할 수 있다.
2-4. 게이트 전극, 제2 게이트 전극, 제3 게이트 전극
다음으로 제2 게이트 절연막(168) 위에 게이트 전극(108)을 형성한다. 동시에, 실리콘 반도체막(164, 166)과 겹치도록 제2 게이트 전극(170), 제3 게이트 전극(172)을 형성한다(도 9b). 따라서, 이들 게이트 전극은 동일층에 존재한다. 이들 게이트 전극은, 제1 실시 형태에서 설명한 게이트 전극(108)의 형성에서 적용 가능한 재료, 형성 방법을 이용하여 형성할 수 있다.
그 후, 제2 게이트 전극(170), 제3 게이트 전극(172)을 마스크로서 사용하고, 기판(104) 위로부터 실리콘 반도체막(164, 166)에 대하여 이온 임플랜테이션 처리, 혹은 이온 도핑 처리를 행한다. 본 실시 형태의 반도체 장치(300)에서는, 실리콘 반도체막(164)에 대하여 p형의 도전성을 부여하는 이온을 도프하고, 실리콘 반도체막(164)의 제2 게이트 전극(170)과 겹치지 않는 영역에 소스·드레인 영역(164b, 164c)을 형성하고, 동시에 실질적으로 이온이 도프되지 않는 채널 영역(164a)을 형성한다(도 9c). 한편, 실리콘 반도체막(166)에 대해서는 n형의 도전성을 부여하는 이온을 도프하고, 실리콘 반도체막(166)의 제3 게이트 전극(172)과 겹치지 않는 영역에 소스·드레인 영역(166b, 166c)을 형성하고, 동시에 실질적으로 이온이 도프되지 않는 채널 영역(166a)을 형성한다.
도 9c에 도시한 바와 같이, 실리콘 반도체막(166)의 소스·드레인 영역(166b)과 채널 영역(166a)의 사이, 및 소스·드레인 영역(166c)과 채널 영역(166a)의 사이에 LDD(166d, 166e)를 설치하는 경우, 예를 들어 제3 게이트 전극(172)의 측면에 절연체막을 형성하고, 그것을 통해 이온을 도프함으로써 LDD(166d, 166e)를 형성할 수 있다. 이온을 도프한 후에 가열 처리를 행하고, 도프된 이온을 활성화해도 된다.
2-5. 게이트 절연막
다음으로 제1 트랜지스터(102)의 게이트 절연막(110)을 게이트 전극(108) 위에 형성한다(도 10a). 이 때 게이트 절연막(110)은, 게이트 전극(108)뿐만 아니라, 제2 게이트 전극(170), 제3 게이트 전극(172)도 덮도록 형성한다. 게이트 절연막(110)의 재료나 형성 방법은 제1 실시 형태에서 설명한 것을 원용할 수 있다. 예를 들어 산화규소의 단층막, 혹은 질화규소를 포함하는 막과 산화규소를 포함하는 막을 기판(104)측으로부터 적층한다.
2-6. 산화물 반도체막
다음으로 산화물 반도체막(112)을, 게이트 전극(108)과 겹치도록, 게이트 절연막(110) 위에 형성한다(도 10b). 형성 방법은 제1 실시 형태에서 설명한 것과 마찬가지이다.
2-7. 소스·드레인 전극
다음으로, 제1 실시 형태에서 설명한 재료, 구조, 방법을 적용하여, 산화물 반도체막(112) 위에 소스·드레인 전극(114, 116)을 형성한다(도 10c).
2-8. 층간막
다음으로, 제1 실시 형태에서 설명한 재료, 구조, 방법을 적용하여, 소스·드레인 전극(114, 116) 위에 층간막(120)을 형성한다(도 11a). 층간막(120)은 제1 트랜지스터(102), 제2 트랜지스터(160), 제3 트랜지스터(162)를 덮도록 형성한다. 제1 실시 형태와 마찬가지로, 층간막(120)은 제1 막(122), 제2 막(124), 제3 막(126)을 갖고 있으며, 바람직하게는 제1 막과 제3 막(122, 126)은 산화규소를 포함하고, 제2 막(124)은 질화규소를 포함한다. 이때의 산화규소는, 수소의 조성이 작고, 화학양론에 가깝거나, 혹은 그 이상의 산소 조성을 갖는 것이 바람직하다.
다음으로, 소스·드레인 전극(114, 116)을 노출시키는 개구부(118), 소스·드레인 영역(164b, 164c, 166b, 166c)을 노출시키는 개구부(제2 개구부)(190)를 층간막(120) 및 게이트 절연막(110)에 형성한다(도 11b). 개구부(118, 190)는 예를 들어 불소 함유 탄화수소를 포함하는 가스 중에서 플라즈마 에칭을 행함으로써 형성할 수 있다. 개구부(118, 190)는 별도로 형성하는 것도 가능하지만, 동시에 형성함으로써 공정수를 삭감하는 것이 가능해진다.
개구부(118, 190)를 형성한 후, 층간막(120)의 일부를 산화하기 위해서 산화 처리를 행한다(도 11b). 산화 처리는 제1 실시 형태에서 설명한 방법을 적용하여 행하면 된다. 이에 의해, 제2 막(124)에 제1 영역(140)이 형성된다(도 12a). 이 제1 영역(140)은 제2 막(124)의 다른 영역보다도 산소의 조성이 높다. 이때, 제1 영역(140)은 개구부(118)에 있어서 노출될 뿐만 아니라, 개구부(190)에 있어서도 노출된다. 다시 말하면, 산소 조성이 높은 제1 영역(140)은 개구부(118과 190)의 측면을 구성하고, 또한, 개구부(118과 190)를 둘러싸도록 형성된다.
산화 처리에 의해 소스·드레인 영역(164b, 164c, 166b, 166c)의 표면이 산화되고, 얇은 산화막이 형성된다. 또한, 사용하는 재료에 따라서는 소스·드레인 전극(114, 116) 위에도 산화막이 형성된다. 이것을 제거하지 않는 경우, 그 후 형성되는 제1 단자(128), 제2 단자(130), 소스·드레인 전극(180, 182, 184, 186)의 사이에서 큰 접촉 저항이 발생한다. 따라서 산화막을 제거하기 위해서, 불산 등을 사용하여 반도체막(164, 166)의 표면에 대하여 산 처리를 행한다.
제1 실시 형태에서 설명한 바와 같이, 바람직한 형태의 하나는, 질화규소를 포함하고, 그 수소의 조성이 작아지는 조건하에서, 비교적 낮은 온도에서 제2 막(124)을 형성하는 것이다. 이와 같은 막은 산에 대한 내성이 비교적 낮기 때문에, 산 처리에 의해 소실되거나, 손상된다.
그러나 전술한 바와 같이, 층간막(120)에 대하여 산화 처리를 행하고, 제2 막(124)의 표면으로부터 산화 반응을 진행시킴으로써, 막의 산소 조성이 증대되고, 화학적 안정성이 향상되어, 산에 대한 내성이 크게 향상된다. 그 결과, 층간막(120)의 소실이나 그 기능 열화를 방지할 수 있어, 전기 특성이 우수한 반도체 장치(300)를 제공하는 것이 가능하게 된다.
2-9. 단자, 소스·드레인 전극
다음으로 개구부(118, 190)를 매립하도록, 그리고 소스·드레인 전극(114, 116), 및 소스·드레인 영역(164b, 164c, 166b, 166c)과 전기적으로 접속되도록, 제1 단자(128), 제2 단자(130), 및 소스·드레인 전극(180, 182, 184, 186)을 형성한다(도 12b). 이들 단자, 전극은 제1 실시 형태에서 설명한 재료, 방법을 적용하여 동시에 형성할 수 있다. 따라서, 제1 단자(128), 제2 단자(130), 및 소스·드레인 전극(180, 182, 184, 186)은 동일한 층에 존재할 수 있다.
2-10. 평탄화막
제1 실시 형태와 마찬가지로, 임의의 구성으로서 평탄화막(132)을 형성한다(도 12b). 형성 방법은 제1 실시 형태에서 설명한 바와 같다.
이상의 프로세스를 거침으로써, 반도체 장치(300)를 형성할 수 있다.
본 실시 형태의 반도체 장치(300)는, 전기 특성을 지배하는 반도체막의 재료가 서로 다른 복수의 트랜지스터(제1 트랜지스터(102), 제2 트랜지스터(160), 제3 트랜지스터(162))를 기판(104) 위에 갖고 있다. 산화물 반도체막(112)을 포함하는 제1 트랜지스터(102)의 위에 형성되는 층간막(120)에는, 불순물의 침입을 방지하는 기능을 갖는 것의 화학적 안정성이 낮은 제2 막(124)이 포함되지만, 제2 막(124)에 대하여 산화 처리를 행함으로써, 불순물의 침입을 방지하는 기능을 남긴 채 화학적 안정성을 향상시킬 수 있다. 그 결과, 변동이 적어, 우수한 전기 특성을 갖는 제1 트랜지스터(102)를 얻을 수 있다.
산화물 반도체막(112)을 함유하는 제1 트랜지스터(102)는 낮은 오프 전류가 특징이다. 한편, 실리콘 반도체막(164, 166)을 갖는 제2 트랜지스터(160), 제3 트랜지스터(162)는 높은 전계 효과 이동도가 특징이다. 본 실시 형태를 적용함으로써, 이들 특성을 겸비하는 반도체 장치를 제공할 수 있다.
(제4 실시 형태)
본 실시 형태에서는, 제1 내지 제3 실시 형태에서 설명한 반도체 장치(100, 200, 혹은 300)를 포함하는 표시 장치, 및 그 제작 방법에 관한 것으로, 도 13 내지 도 15를 이용하여 설명한다. 제1 내지 제3 실시 형태와 중복되는 기재는 생략하는 경우가 있다.
[1. 전체 구조]
도 13에 본 실시 형태의 표시 장치(400)의 상면 모식도를 나타낸다. 표시 장치(400)는, 복수의 화소(204)를 구비한 표시 영역(206), 및 게이트측 구동 회로(이하, 구동 회로)(208)를 기판(104)의 한쪽 면(상면)에 갖고 있다. 복수의 화소(204)에는 서로 상이한 색을 부여하는 발광 소자 혹은 액정 소자 등의 표시 소자를 설치할 수 있고, 이에 의해, 풀 컬러 표시를 행할 수 있다. 예를 들어 적색, 녹색, 혹은 청색을 부여하는 표시 소자를 3개의 화소(204)에 각각 설치할 수 있다. 또는, 모든 화소(204)에서 백색을 부여하는 표시 소자를 사용하고, 컬러 필터를 사용하여 화소(204)마다 적색, 녹색, 혹은 청색을 추출하여 풀 컬러 표시를 행하여도 된다. 최종적으로 추출되는 색은 적색, 녹색, 청색의 조합으로 한정되지 않는다. 예를 들어 4개의 화소(204)로부터 각각 적색, 녹색, 청색, 백색의 4종류의 색을 추출할 수도 있다. 화소(204)의 배열에도 제한은 없으며, 스트라이프 배열, 델타 배열, 펜타일 배열 등을 채용할 수 있다.
표시 영역(206)으로부터 배선(210)이 기판(104)의 측면(도 13 중, 표시 장치(400)의 짧은 변)을 향해서 신장되어 있으며, 배선(210)은 기판(104)의 단부에서 노출되고, 노출부는 단자(212)를 형성한다. 단자(212)는, 플렉시블 프린트 회로(FPC) 등의 커넥터(도시생략)와 접속된다. 배선(210)을 통해 표시 영역(206)은 IC 칩(214)과도 전기적으로 접속된다. 이에 의해, 외부 회로(도시생략)로부터 공급된 영상 신호가 구동 회로(208), IC 칩(214)을 통해 화소(204)에 부여되어 화소(204)의 표시 소자가 제어되고, 영상이 표시 영역(206) 위에 재현된다. 또한 도시하지 않았지만, 표시 장치(400)는 IC 칩(214) 대신에 소스측 구동 회로를 표시 영역(206)의 주변에 갖고 있어도 된다. 본 실시 형태에서는 구동 회로(208)는 표시 영역(206)을 사이에 두고 끼워지도록 2개 설치되어 있지만, 구동 회로(208)는 하나이어도 된다. 또한, 구동 회로(208)를 기판(104) 위에 설치하지 않고, 서로 다른 기판 위에 설치된 구동 회로(208)를 커넥터 위에 형성하여도 된다.
[2. 화소 회로]
도 14에, 화소(204)의 등가 회로의 일례를 나타낸다. 도 14에서는, 표시 소자(236)로서 유기 일렉트로루미네센스 소자 등의 발광 소자(238)를 갖는 예가 도시되어 있다. 화소(204)는 게이트선(220), 신호선(222), 전류 공급선(224), 및 전원선(226)을 갖고 있다.
화소(204)는 스위칭 트랜지스터(230), 구동 트랜지스터(232), 유지 용량 (234), 표시 소자(236)를 갖고 있다. 스위칭 트랜지스터(230)의 게이트, 소스, 드레인은 각각 게이트선(220), 신호선(222), 구동 트랜지스터(232)의 게이트에 전기적으로 접속되어 있다. 구동 트랜지스터(232)의 소스는 전류 공급선(224)과 전기적으로 접속되어 있다. 유지 용량(234)의 한쪽의 전극은 스위칭 트랜지스터(230)의 드레인과 구동 트랜지스터(232)의 게이트와 전기적으로 접속되고, 다른 쪽의 전극은 구동 트랜지스터(232)의 드레인과 표시 소자(236)의 한쪽의 전극(제1 전극)과 전기적으로 접속되어 있다. 표시 소자(236)의 다른 쪽 전극(제2 전극)은 전원선(226)과 전기적으로 접속되어 있다. 또한, 각 트랜지스터의 소스, 드레인은 전류가 흐르는 방향이나 트랜지스터의 극성에 의해 교체되는 경우가 있다.
도 14에서는, 화소(204)가 2개의 트랜지스터(스위칭 트랜지스터(230), 구동 트랜지스터(232))와 하나의 유지 용량(유지 용량(234))을 갖는 구성이 도시되어 있지만, 본 실시 형태의 표시 장치는 이 구성으로 한정되지 않고, 트랜지스터의 수는 1개여도 되고, 3개 이상이어도 된다. 화소(204)는 유지 용량을 포함하지 않아도 되며, 혹은 복수의 유지 용량을 갖고 있어도 된다. 또한, 표시 소자(236)는 발광 소자로 한정되지 않고, 액정 소자나 전기 영동 소자여도 된다. 배선도 상기 게이트선(220), 신호선(222), 전류 공급선(224), 및 전원선(226)으로 한정되지 않고, 예를 들어 화소(204)는, 복수의 게이트선이나 다른 기능을 갖는 배선을 갖고 있어도 된다. 또는, 이들 배선 중 적어도 1개가 복수의 화소(204)에서 공유되어 있어도 된다.
[3. 단면 구조]
도 15에 표시 장치(400)의 단면 모식도를 나타낸다. 도 15는, 표시 영역(206)의 1개의 화소(204)의 구조를 모식적으로 나타내고 있다. 표시 장치(400)는 제3 실시 형태에서 설명한 반도체 장치(300)의 일부를 갖고 있다. 여기에서는, 반도체 장치(300)의 제1 트랜지스터(102), 제2 트랜지스터(160)가 화소(204) 내에 포함된다. 전자는 도 14에 있어서의 스위칭 트랜지스터(230)에 상당하고, 후자는 구동 트랜지스터(232)에 상당한다. 따라서 도시하지 않았지만, 제1 트랜지스터(102)의 소스·드레인 전극(114, 116) 중 한쪽은 제2 트랜지스터(160)의 제2 게이트 전극(170)과 접속된다.
표시 장치(400)는 평탄화막(132)을 갖고, 평탄화막(132)은 제2 트랜지스터(160)의 소스·드레인 전극(180)에 달하는 개구부를 갖고 있다. 표시 장치(400)는 또한, 개구부의 측면을 덮고, 소스·드레인 전극(180)과 전기적으로 접속되는 접속 전극(240)을 갖고 있다. 접속 전극(240)은 예를 들어 인듐-주석 산화물(ITO)이나 인듐-아연 산화물(IZO) 등의 투광성을 갖는 도전성 산화물을 사용하여, 스퍼터링법 등을 적용하여 형성할 수 있다. 접속 전극(240)은 반드시 설치할 필요는 없지만, 설치함으로써 제2 트랜지스터(160)의 소스·드레인 전극(180)을 보호할 수 있어, 콘택트 저항의 증대를 방지할 수 있다.
표시 장치(400)는 또한 접속 전극(240)의 측면 및 평탄화막(132)의 상면을 덮는 절연막(242)을 갖고 있다. 절연막(242)은 규소를 포함하는 무기 재료를 포함할 수 있으며, 스퍼터법이나 CVD법 등을 이용하여 형성할 수 있다. 평탄화막(132)의 개구부에서는, 접속 전극(240)은 절연막(242)으로부터 노출되어 있으며, 따라서 접속 전극(240)은 발광 소자(238)의 제1 전극(250)과 접속된다. 여기서 도 15에 도시한 바와 같이, 절연막(242)은 평탄화막(132) 위에서 개구부(244)를 갖고 있으며, 여기서 후에 형성되는 격벽(256)과 평탄화막(132)이 접하고 있다. 이 개구부(244)는, 평탄화막(132)으로부터 탈리하는 불순물(물이나 산소 등의 가스)을 격벽(256)측으로 이동시키기 위해서 기능한다.
표시 장치(400)는 평탄화막(132) 위에 발광 소자(238)를 갖고 있다. 발광 소자(238)의 제1 전극(250)은 평탄화막(132)에 형성된 개구부에 있어서 접속 전극(240)을 통해 소스·드레인 전극(180)과 전기적으로 접속되어 있다.
발광 소자(238)로부터의 발광을 기판(104)을 통해서 추출하는 경우에는, 투광성을 갖는 재료, 예를 들어 ITO나 IZO 등의 도전성 산화물을 제1 전극(250)에 사용할 수 있다. 한편, 발광 소자(238)로부터의 발광을 기판(104)과는 반대측으로부터 추출하는 경우에는, 알루미늄이나 은 등의 금속, 혹은 이들 합금을 사용할 수 있다. 또는 상기 금속이나 합금과 도전성 산화물과의 적층, 예를 들어 금속을 도전성 산화물로 끼움 지지한 적층 구조(예를 들어 ITO/은/ITO 등)를 채용할 수 있다.
격벽(256)은 제1 전극(250)의 단부와, 평탄화막(132)에 형성된 개구부를 덮도록 설치되고, 이들에 기인하는 단차를 흡수하고, 또한, 인접하는 화소(204)의 제1 전극(250)을 서로 전기적으로 절연하는 기능을 갖는다. 격벽(256)은 뱅크(리브)라고도 불린다. 격벽(256)은 에폭시 수지나 아크릴 수지 등, 평탄화막(132)으로 사용 가능한 재료를 사용해서 형성할 수 있다. 격벽(256)은, 제1 전극(250)의 일부를 노출시키도록 개구부를 갖고 있으며, 그 개구 단부는 완만한 테이퍼 형상으로 되는 것이 바람직하다. 개구부의 단부가 급격한 구배를 가지면, 후에 형성되는 EL층(252)이나 제2 전극(254) 등의 커버리지 불량을 초래하기 쉽다.
발광 소자(238)는 EL층(252)을 갖고 있으며, EL층(252)은 제1 전극(250) 및 격벽(256)을 덮도록 형성된다. 본 명세서와 청구항에서는, EL층이란 한 쌍의 전극의 사이에 끼워진 층 전체를 의미하고, 단일 층으로 형성되어 있어도 되며, 복수의 층으로부터 형성되어 있어도 된다. 예를 들어 캐리어 주입층, 캐리어 수송층, 발광층, 캐리어 저지층, 여기자 저지층 등을 적절히 조합해서 EL층(252)을 형성할 수 있다. 또한, 인접하는 화소(204) 사이에서 EL층(252)의 구조가 상이해도 된다. 예를 들어 인접하는 화소(204) 사이에서 발광층이 상이하며, 다른 층이 동일한 구조를 갖도록 EL층(252)을 형성해도 된다. 이에 의해, 인접하는 화소(204)끼리 서로 다른 발광색을 얻을 수 있고, 풀 컬러 표시가 가능해진다. 반대로 모든 화소(204)에 있어서 동일한 EL층(252)을 이용해도 된다. 이 경우, 예를 들어 백색 발광을 부여하는 EL층(252)을 모든 화소(204)에 공유되도록 형성하고, 컬러 필터 등을 사용해서 각 화소(204)로부터 추출하는 광의 파장을 선택하면 된다. EL층(252)은 증착법이나 전술한 습식 성막법을 적용하여 형성할 수 있다.
발광 소자(238)는 EL층(252)의 위에 제2 전극(254)을 갖고 있다. 제1 전극(250), EL층(252), 제2 전극(254)에 의해 발광 소자(238)가 형성된다. 제1 전극(250)과 제2 전극(254)으로부터 캐리어(전자, 홀)가 EL층(252)에 주입되고, 캐리어의 재결합에 의해 얻어지는 여기 상태가 기저 상태로 완화되는 프로세스를 거쳐서 발광이 얻어진다. 따라서 발광 소자(238) 중, EL층(252)과 제1 전극(250)이 서로 직접 접하고 있는 영역이 발광 영역이다.
발광 소자(238)로부터의 발광을 기판(104)을 통해서 추출하는 경우에는, 알루미늄이나 은 등의 금속 혹은 이들 합금을 제2 전극(254)에 사용할 수 있다. 한편, 발광 소자(238)로부터의 발광을 제2 전극(254)을 통해서 추출하는 경우에는, 상기 금속이나 합금을 사용하여, 가시광을 투과하는 정도의 막 두께를 갖도록 제2 전극(254)을 형성한다. 또는 제2 전극(254)에는, 투광성을 갖는 재료, 예를 들어 ITO나 IZO 등의 도전성 산화물을 사용할 수 있다. 또한, 상기 금속이나 합금과 도전성 산화물과의 적층 구조(예를 들어 Mg-Ag/ITO 등)를 제2 전극(254)에 채용할 수 있다. 제2 전극(254)은 증착법, 스퍼터링법 등을 이용하여 형성할 수 있다.
제2 전극(254)의 위에는 패시베이션막(밀봉막)(260)이 설치되어 있다. 패시베이션막(260)은 앞에서 형성한 발광 소자(238)에 외부로부터의 수분의 침입을 방지하는 것을 기능의 하나로 하고 있으며, 패시베이션막(260)으로서는 가스 배리어성이 높은 것이 바람직하다. 예를 들어 질화규소나 산화규소, 질화산화규소, 산화질화규소 등의 무기 재료를 사용해서 패시베이션막(260)을 형성하는 것이 바람직하다. 또는 아크릴 수지나 폴리실록산, 폴리이미드, 폴리에스테르 등을 포함하는 유기 수지를 사용해도 된다. 도 15에서 예시한 구조에서는, 패시베이션막(260)은 제1 층(262), 제2 층(264), 제3 층(266)을 포함하는 3층 구조를 갖고 있다.
구체적으로는 제1 층(262)은, 산화규소나 질화규소, 산화질화규소, 질화산화규소 등의 무기 절연체를 포함할 수 있으며, CVD법이나 스퍼터링법을 적용하여 형성하면 된다. 제2 층(264)으로서는, 예를 들어 고분자 재료가 사용 가능하며, 고분자 재료는 에폭시 수지, 아크릴 수지, 폴리이미드, 폴리에스테르, 폴리카보네이트, 폴리실록산 등으로부터 선택할 수 있다. 제2 층(264)은 전술한 습식 성막법에 의해 형성할 수도 있지만, 상기 고분자 재료의 원료로 되는 올리고머를 감압하에서 안개 상태 혹은 가스 상태로 하고, 이것을 제1 층(262)으로 분사하여, 그 후 올리고머를 중합함으로써 형성해도 된다. 이때, 올리고머 중에 중합 개시제가 혼합되어 있어도 된다. 또한, 기판(104)을 냉각하면서 올리고머를 제1 층(262)으로 분사해도 된다. 제3 층(266)은 제1 층(262)과 마찬가지의 재료, 형성 방법을 채용해서 형성할 수 있다.
도시하지 않았지만, 패시베이션막(260) 위에 대향 기판을 임의의 구성으로서 설치해도 된다. 대향 기판은 접착제를 사용해서 기판(104)과 고정된다. 이때, 대향 기판과 패시베이션막(260) 사이의 공간에 불활성 가스를 충전해도 되며, 혹은 수지 등의 충전재를 충전해도 되며, 혹은 접착제에 의해 직접 패시베이션막(260)과 대향 기판이 접착되어도 된다. 충전재를 사용하는 경우에는, 가시광에 대하여 높은 투명성을 갖는 것이 바람직하다. 대향 기판을 기판(104)에 고정할 때, 접착제나 충전제 중에 스페이서를 포함시켜서 갭을 조정해도 된다. 또는, 화소(204)의 사이에 스페이서로 되는 구조체를 형성하여도 된다.
또한 대향 기판에는, 발광 영역과 겹치는 영역에 개구를 갖는 차광막이나, 발광 영역과 겹치는 영역에 컬러 필터를 설치해도 된다. 차광막은, 크롬이나 몰리브덴 등 비교적 반사율이 낮은 금속, 혹은 수지 재료에 흑색 또는 그에 준하는 착색재를 함유시킨 것을 사용해서 형성되고, 발광 영역으로부터 직접 얻어지는 광 이외의 산란광이나 외광 반사 등을 차단하는 기능을 갖는다. 컬러 필터의 광학 특성은 인접하는 화소(204)마다 바꾸고, 예를 들어 적색, 녹색, 청색의 발광을 추출하도록 형성할 수 있다. 차광막과 컬러 필터는 하지막을 개재해서 대향 기판에 설치해도 되고, 또한, 차광막과 컬러 필터를 덮도록 오버코트층을 더 설치해도 된다.
본 실시 형태에서 나타낸 표시 장치(400)는, 구동 트랜지스터(232)에 실리콘 반도체막을 함유하는 제2 트랜지스터(160)를 갖고 있다. 실리콘 반도체막, 특히 다결정 실리콘 반도체막을 함유하는 트랜지스터는 높은 전계 효과 이동도를 갖고 있기 때문에, 큰 전류를 흘릴 수 있다. 따라서, 발광 소자(238)에 대하여 큰 전류를 공급하는 것이 가능하다.
한편, 산화물 반도체막을 포함하는 트랜지스터는 오프 전류가 작은 점에서, 제1 트랜지스터(102)를 스위칭 트랜지스터(230)에 사용함으로써, 신호선(222)으로부터 보내지는 영상 데이터를 구동 트랜지스터(232)인 제2 트랜지스터(160)의 제2 게이트 전극(170) 혹은 유지 용량(234)에 장시간 유지할 수 있다. 따라서, 유지 용량(234)을 설치할 필요가 없어지거나, 혹은 그 크기를 작게 할 수 있다. 그 결과, 표시 장치(400)의 소비 전력을 내리고, 개구율을 증대시키는 것이 가능하다. 또한, 산화물 반도체막을 포함하는 트랜지스터는 임계값 전압의 변동이 작기 때문에, 발광 소자(238)에 흐르는 전류의 변동을 저감시킬 수 있다. 그 결과, 고품질의 영상을 제공할 수 있는 표시 장치(400)를 부여할 수 있다.
(제5 실시 형태)
본 실시 형태에서는, 제1 내지 제3 실시 형태에서 설명한 반도체 장치(100, 200, 혹은 300)를 포함하는 표시 장치, 및 그 제작 방법에 관한 것으로, 도 13, 14, 16을 이용하여 설명한다. 제1 내지 제4 실시 형태와 중복되는 기재는 생략하는 경우가 있다.
도 16에 본 실시 형태의 표시 장치(500)의 단면 모식도를 나타낸다. 도 16은, 도 13에서 도시한 화소(204)의 단면 모식도에 상당한다. 표시 장치(500)는 제3 실시 형태에서 설명한 반도체 장치(300)의 일부를 화소(204)에 갖고 있으며, 제1 트랜지스터(102)의 소스·드레인 전극(116)이 발광 소자(238)와 전기적으로 접속되어 있다. 즉, 제1 트랜지스터(102)는 도 14에 도시한 화소(204)에 있어서 구동 트랜지스터(232)로서 기능한다. 또한, 제2 트랜지스터(160)는 스위칭 트랜지스터(230)에 상당한다. 도 16에서는 도시하지 않았지만, 제2 트랜지스터(160)의 소스·드레인 전극(180, 182)의 한쪽은 제1 트랜지스터(102)의 게이트 전극(108)과 전기적으로 접속된다.
본 실시 형태에서 나타낸 표시 장치(500)는, 스위칭 트랜지스터(230)로서 실리콘 반도체막을 함유하는 제2 트랜지스터(160)를 갖고 있다. 실리콘 반도체막, 특히 폴리실리콘 반도체막을 함유하는 트랜지스터는 높은 전계 효과 이동도를 갖고 있기 때문에, 화소(204)에서는 고속의 스위칭 특성을 얻을 수 있다.
한편 화소(204)는 산화물 반도체막(112)을 포함하는 제1 트랜지스터(102)를 구동 트랜지스터(232)로서 갖고 있다. 산화물 반도체막을 포함하는 트랜지스터는 임계값 전압의 변동이 작기 때문에, 발광 소자(238)에 흐르는 전류의 변동을 저감시킬 수 있다. 그 결과, 고품질의 영상을 제공할 수 있는 표시 장치(500)를 부여할 수 있다.
(제6 실시 형태)
본 실시 형태에서는, 제1 내지 제3 실시 형태에서 설명한 반도체 장치(100, 200, 혹은 300)를 포함하는 표시 장치, 및 그 제작 방법에 관한 것으로, 도 13, 도 14 및 도 17을 이용하여 설명한다. 제1 내지 제5 실시 형태와 중복되는 기재는 생략하는 경우가 있다.
도 17에 본 실시 형태의 표시 장치(600)의 단면 모식도를 나타낸다. 도 17은, 표시 영역(206) 중 구동 회로(208)에 가장 가까운 하나의 화소(204)와 구동 회로(208)의 일부, 및 그 주변의 구조를 모식적으로 나타내고 있다. 표시 장치(600)는 제3 실시 형태에서 설명한 반도체 장치(300)를 갖고 있다. 여기에서는, 반도체 장치(300)의 제1 트랜지스터(102)는 화소(204) 내에 포함되어 도 14에 도시한 스위칭 트랜지스터(230)로서 기능한다. 한편, 제2 트랜지스터(160), 제3 트랜지스터(162)는 구동 회로(208)에 포함되어 있다.
구동 회로(208)를 포함하는 영역에는, 평탄화막(132) 위에 전원선(226)이 설치되어 있다. 전원선(226)은 ITO나 IZO 등의 투광성을 갖는 도전성 산화물, 혹은 알루미늄 등의 금속이나 그 합금을 포함할 수 있고, 발광 소자(238)의 제1 전극(250), 혹은 제4 실시 형태에서 설명한 접속 전극(240)과 동시에 형성할 수 있다. 전원선(226)의 단부는 격벽(256)으로 덮여 있으며, 격벽(256)으로부터 노출된 부분은, 발광 소자(238)로부터 신장되는 제2 전극(254)과 접속되어 있다. 이에 의해, 제2 전극(254)에 대하여, 전원선(226)에 인가되는 일정 전압을 공급할 수 있다.
보조 전극(228)은 전원선(226)과 접하도록 설치된다. 보조 전극(228)은 격벽(256)으로 덮여 있다. 보조 전극(228)은 알루미늄이나 몰리브덴 등의 금속이나 그 합금을 포함할 수 있으며, 전원선(226)의 낮은 도전성을 보충하는 것을 하나의 기능으로 하고 있다. 제2 전극(254)의 저항이 비교적 큰 경우, 보조 전극(228)을 설치함으로써, 제2 전극(254)에 기인하는 전압 강하를 방지할 수 있다. 따라서, 전원선(226)에 충분한 도전성이 있는 경우에는 보조 전극(228)은 설치하지 않아도 된다.
본 실시 형태에서 나타낸 표시 장치(600)는, 구동 회로(208)에 실리콘 반도체막을 함유하는 제2 트랜지스터(160), 제3 트랜지스터(162)를 갖고 있다. 실리콘 반도체막, 특히 다결정 실리콘 반도체막을 함유하는 트랜지스터는 높은 전계 효과 이동도를 갖고 있기 때문에, 이것을 포함하는 구동 회로(208)는 고속 구동이 가능하다. 한편 화소(204)는 산화물 반도체막(112)을 포함하는 제1 트랜지스터(102)를 갖고 있다. 산화물 반도체막을 포함하는 트랜지스터는 오프 전류가 작은 점에서, 신호선(222)으로부터 보내지는 영상 데이터를 구동 트랜지스터(232)의 게이트 혹은 유지 용량(234)에 장시간 유지할 수 있다. 따라서, 유지 용량(234)을 설치할 필요가 없어지거나, 혹은 그 크기를 작게 할 수 있다. 그 결과, 표시 장치(600)의 소비 전력을 내리고, 개구율을 증대시키는 것이 가능하다. 또한, 산화물 반도체막을 포함하는 트랜지스터는 임계값 전압의 변동이 작기 때문에, 발광 소자(238)에 흐르는 전류의 변동을 저감시킬 수 있다. 그 결과, 고품질의 영상을 제공할 수 있는 표시 장치(600)를 부여할 수 있다.
(제7 실시 형태)
본 실시 형태에서는, 제1 내지 제3 실시 형태에서 설명한 반도체 장치(100, 200, 혹은 300)를 포함하는 표시 장치, 및 그 제작 방법에 관하여, 도 13, 18을 이용하여 설명한다. 제1 내지 제6 실시 형태와 중복되는 기재는 생략하는 경우가 있다.
도 18에 본 실시 형태의 표시 장치(700)의 단면 모식도를 나타낸다. 도 18에서는, 도 13에서 도시한 표시 영역(206) 내의 화소(204), 및 구동 회로(208)의 일부가 모식적으로 도시되어 있다. 표시 장치(700)는 제3 실시 형태에서 설명한 반도체 장치(300)를 갖고 있으며, 화소(204) 내에 산화물 반도체막(112)을 함유하는 제1 트랜지스터(102)가 설치되고, 구동 회로(208) 내에 실리콘 반도체막(164, 166)을 각각 갖는 제2 트랜지스터(160), 제3 트랜지스터(162)가 설치되어 있다.
표시 장치(700)는 표시 장치(400, 500, 600)와 달리, 표시 소자로서 액정 소자(302)를 화소(204) 내에 갖고 있다. 액정 소자(302)는, 평탄화막(132) 위의 제1 전극(304), 제1 전극(304) 위의 제1 배향막(306), 제1 배향막(306) 위의 액정층(308), 액정층(308) 위의 제2 배향막(310), 제2 배향막(310) 위의 제2 전극(312)을 갖고 있다. 액정 소자(302) 위에는 임의의 구성으로서 컬러 필터(314)가 설치된다. 또한, 구동 회로(208)와 겹치는 영역에서는, 차광막(316)이 설치된다.
액정 소자(302)의 위에는 대향 기판(318)이 설치되고, 시일재(320)에 의해 기판(104)에 고정되어 있다. 액정층(308)은 기판(104)과 대향 기판(318)에 끼움 지지되고, 스페이서(322)에 의해 액정층(308)의 두께, 즉 기판(104)과 대향 기판(318) 사이의 거리가 유지된다. 또한 도시하지 않았지만, 기판(104)의 아래나 대향 기판(318)의 위에는 편광판이나 위상차 필름 등이 설치되어도 된다.
본 실시 형태에서는, 표시 장치(700)는 소위 VA(Vertical Alig㎚ent) 방식, 혹은 TN(Twisted Nematic) 방식의 액정 소자(302)를 갖도록 기술하였지만, 액정 소자(302)는 이 형태로 한정되지 않고, 다른 모드, 예를 들어 IPS(In-Plane-Switching) 방식이어도 된다. 투과형의 액정 소자를 사용하는 경우에는, 액정 소자(302)와 제1 트랜지스터(102)가 겹치지 않도록 설치된다.
본 실시 형태에서 나타낸 표시 장치(700)는, 구동 회로(208)에 실리콘 반도체막을 함유하는 제2 트랜지스터(160), 제3 트랜지스터(162)를 갖고 있다. 실리콘 반도체막, 특히 다결정 실리콘 반도체막을 함유하는 트랜지스터는 높은 전계 효과 이동도를 갖고 있기 때문에, 이것을 포함하는 구동 회로(208)는 고속 구동이 가능하다. 한편 화소(204)는 산화물 반도체막(112)을 포함하는 제1 트랜지스터(102)를 갖고 있다. 산화물 반도체막을 포함하는 트랜지스터는 임계값 전압의 변동이 작기 때문에, 액정 소자(302)에 인가되는 전압의 변동을 저감시킬 수 있다. 그 결과, 액정 소자(302)의 투과율 변동이 감소하여, 고품질의 영상을 제공할 수 있는 표시 장치(700)를 부여할 수 있다.
본 발명의 실시 형태로서 전술한 각 실시 형태는, 서로 모순되지 않는 한, 적절히 조합하여 실시할 수 있다. 또한, 각 실시 형태의 표시 장치를 기초로 하여, 당업자가 적절히 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는, 공정의 추가, 생략 혹은 조건 변경을 행한 것도, 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 포함된다.
본 명세서에 있어서는, 개시예로서 주로 EL 표시 장치의 경우를 예시하였지만, 다른 적용예로서, 그 밖의 자발광형 표시 장치, 액정 표시 장치, 혹은 전기 영동 소자 등을 갖는 전자 페이퍼형 표시 장치 등, 각종 플랫 패널형의 표시 장치를 들 수 있다. 또한, 중소형에서 대형까지, 특별히 한정하지 않고 적용이 가능하다.
전술한 각 실시 형태의 형태에 의해 초래되는 작용 효과와는 상이한 다른 작용 효과이더라도, 본 명세서의 기재로부터 명확한 것, 또는, 당업자에 있어서 용이하게 예측할 수 있는 것에 대해서는, 당연히 본 발명에 의해 초래되는 것으로 이해된다.
100: 반도체 장치
102: 제1 트랜지스터
104: 기판
106: 언더코트
108: 게이트 전극
110: 게이트 절연막
112: 산화물 반도체막
114: 소스·드레인 전극
116: 소스·드레인 전극
118: 개구부
120: 층간막
122: 제1 막
124: 제2 막
126: 제3 막
128: 제1 단자
130: 제2 단자
132: 평탄화막
140: 제1 영역
142: 직선
143: 곡선
144: 곡선
147: 곡선
148: 곡선
150: 제1 영역
152: 제2 영역
160: 제2 트랜지스터
162: 제3 트랜지스터
164: 실리콘 반도체막
164a: 채널 영역
164b: 소스·드레인 영역
164c: 소스·드레인 영역
166: 실리콘 반도체막
166a: 채널 영역
166b: 소스·드레인 영역
166c: 소스·드레인 영역
168: 제2 게이트 절연막
170: 제2 게이트 전극
172: 제3 게이트 전극
180: 소스·드레인 전극
182: 소스·드레인 전극
184: 소스·드레인 전극
186: 소스·드레인 전극
190: 개구부
200: 반도체 장치
204: 화소
206: 표시 영역
208: 구동 회로
210: 배선
212: 단자
214: IC 칩
220: 게이트선
222: 신호선
224: 전류 공급선
226: 전원선
228: 보조 전극
230: 스위칭 트랜지스터
232: 구동 트랜지스터
234: 유지 용량
236: 표시 소자
238: 발광 소자
240: 접속 전극
242: 절연막
244: 개구부
250: 제1 전극
252: 층
254: 제2 전극
256: 격벽
260: 패시베이션막
262: 제1 층
264: 제2 층
266: 제3 층
300: 반도체 장치
302: 액정 소자
304: 제1 전극
306: 제1 배향막
308: 액정층
310: 제2 배향막
312: 제2 전극
314: 컬러 필터
316: 차광막
318: 대향 기판
320: 시일재
322: 스페이서
400: 표시 장치
500: 표시 장치
600: 표시 장치
700: 표시 장치

Claims (20)

  1. 기판 위에 위치하고, 게이트 전극, 산화물 반도체막, 및 상기 게이트 전극과 상기 산화물 반도체막 사이의 게이트 절연막을 갖는 제1 트랜지스터와,
    상기 제1 트랜지스터 위에 위치하고, 제1 막, 및 상기 제1 막 위의 질화규소를 포함하는 제2 막을 갖는 층간막과,
    상기 층간막 내의 개구부를 통해서 상기 산화물 반도체막과 전기적으로 접속되는 단자를 갖고,
    상기 제2 막은 상기 단자에 접하는 제1 영역을 갖고,
    상기 제1 영역은, 상기 층간막의 다른 영역보다도 산소의 조성이 큰, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 영역의 상기 산소의 조성은, 상기 단자와의 계면으로부터의 거리가 증대됨과 함께 감소하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 영역의 상기 산소의 조성은, 상기 기판의 표면에 평행한 방향에 있어서, 상기 단자와의 계면으로부터의 거리가 증대됨과 함께 감소하는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 막은 규소와 산소를 포함하는, 반도체 장치.
  5. 제4항에 있어서,
    상기 층간막은, 상기 제2 막 위에 제3 막을 더 갖고,
    상기 제3 막은 규소와 산소를 포함하는, 반도체 장치.
  6. 기판 위에 위치하고, 제1 게이트 전극, 산화물 반도체막, 및 상기 제1 게이트 전극과 상기 산화물 반도체막 사이의 게이트 절연막을 갖는 제1 트랜지스터와,
    상기 제1 트랜지스터 위에 위치하고, 제1 막, 및 상기 제1 막 위의 질화규소를 포함하는 제2 막을 갖는 층간막과,
    상기 층간막 내의 개구부를 통해서 상기 산화물 반도체막과 전기적으로 접속되는 단자와,
    상기 단자 위의 평탄화막과,
    상기 평탄화막 위의 표시 소자를 갖고,
    상기 제2 막은 상기 단자에 접하는 제1 영역을 갖고,
    상기 제1 영역은, 상기 층간막의 다른 영역보다도 산소의 조성이 큰, 표시 장치.
  7. 제6항에 있어서,
    상기 제1 영역의 상기 산소의 조성은, 상기 단자와의 계면으로부터의 거리가 증대됨과 함께 감소하는, 표시 장치.
  8. 제6항에 있어서,
    상기 표시 소자가 상기 단자와 전기적으로 접속되는, 표시 장치.
  9. 제6항에 있어서,
    규소를 포함하는 제1 반도체막, 제2 게이트 전극, 상기 제1 반도체막과 상기 제2 게이트 전극 사이의 게이트 절연막, 소스 전극, 및 드레인 전극을 갖는 제2 트랜지스터를 더 갖고,
    상기 제2 트랜지스터의 상기 제2 게이트 전극은 상기 단자에 전기적으로 접속되고,
    상기 표시 소자는 상기 소스 전극 또는 상기 드레인 전극에 전기적으로 접속되는, 표시 장치.
  10. 제6항에 있어서,
    표시 영역과 구동 회로 영역을 갖고,
    상기 제1 트랜지스터는 상기 표시 영역에 포함되고,
    상기 구동 회로 영역은, 규소를 포함하는 제1 반도체막, 제2 게이트 전극, 및 상기 제1 반도체막과 상기 제2 게이트 전극 사이의 게이트 절연막을 갖는 제2 트랜지스터를 갖는, 표시 장치.
  11. 제6항에 있어서,
    상기 제1 영역의 상기 산소의 조성은, 상기 기판의 표면에 평행한 방향에 있어서, 상기 단자와의 계면으로부터의 거리가 증대됨과 함께 감소하는, 표시 장치.
  12. 제6항에 있어서,
    상기 제1 막은 규소와 산소를 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 층간막은, 상기 제2 막 위에 제3 막을 더 갖고,
    상기 제3 막은 규소와 산소를 포함하는, 표시 장치.
  14. 제1 게이트 전극, 산화물 반도체막, 및 상기 제1 게이트 전극과 상기 산화물 반도체막 사이의 게이트 절연막을 갖는 제1 트랜지스터를 기판 위에 형성하고,
    제1 막, 및 상기 제1 막 위의 질화규소를 포함하는 제2 막을 갖는 층간막을 상기 제1 트랜지스터 위에 형성하고,
    상기 층간막에 개구부를 형성하고,
    상기 개구부의 표면 부분에, 산소의 조성이 다른 영역보다도 큰 제1 영역을 갖도록 상기 제2 막을 산화하고,
    상기 산화물 반도체막에 전기적으로 접속되도록, 상기 개구부에 단자를 형성하는 것을 포함하는, 반도체 장치의 제작 방법.
  15. 제14항에 있어서,
    상기 산화는, 상기 제1 영역의 상기 산소의 조성이 상기 단자와의 계면으로부터의 거리가 증대됨과 함께 감소하도록 행하는, 제작 방법.
  16. 제14항에 있어서,
    상기 산화는, 상기 제1 영역이 상기 개구부의 측면에 접하도록 행하는, 제작 방법.
  17. 제14항에 있어서,
    상기 제1 트랜지스터의 형성 전에, 규소를 포함하는 제1 반도체막을 갖는 제2 트랜지스터를 형성하는 것을 더 포함하고,
    상기 층간막은 상기 제2 트랜지스터를 덮도록 형성되고,
    상기 개구부의 형성과 동시에, 상기 제1 반도체막을 노출시키는 제2 개구부를 형성하고,
    상기 산화 후, 상기 단자의 형성 전에, 상기 제1 반도체막의 표면을 불화수소를 포함하는 용액으로 처리하는 것을 더 포함하는, 제작 방법.
  18. 제17항에 있어서,
    상기 제2 트랜지스터는 제2 게이트 전극을 갖고,
    상기 제2 게이트 전극은 상기 제1 게이트 전극과 동시에 형성하는, 제작 방법.
  19. 제14항에 있어서,
    상기 제1 막은 규소와 산소를 포함하는, 제작 방법.
  20. 제19항에 있어서,
    상기 층간막은, 상기 제2 막 위에 제3 막을 더 갖고,
    상기 제3 막은 규소와 산소를 포함하는, 제작 방법.
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