KR101938506B1

KR101938506B1 - 일렉트릿 소자, 전기기계 변환기 및 일렉트릿 소자의 제조방법

Info

Publication number: KR101938506B1
Application number: KR1020177018341A
Authority: KR
Inventors: 히로유키 후지타; 겐 하시구치; 히사유키 아시자와; 히로유키 미츠야; 가즈노리 이시바시
Original assignee: 고쿠리츠다이가쿠호우진 도쿄다이가쿠; 가부시키가이샤 사기노미야세이사쿠쇼
Priority date: 2015-02-13
Filing date: 2016-02-09
Publication date: 2019-01-14
Also published as: US10833607B2; EP3244527B1; WO2016129597A1; KR20170094278A; JP6569933B2; CN107251402A; JP2016149914A; CN107251402B; US20180041140A1; EP3244527A1; EP3244527A4

Abstract

일렉트릿 소자는 Si 층과, Si 층의 표면에 형성된 SiO₂층과, SiO₂ 층에서 Si 층과의 계면 근방에 형성된 일렉트릿을 구비한다.

Description

일렉트릿 소자, 전기기계 변환기 및 일렉트릿 소자의 제조방법{ELECTRET ELEMENT, ELECTROMECHANICAL CONVERTER AND METHOD FOR PRODUCING ELECTRET ELEMENT}

본 발명은 일렉트릿 소자, 전기기계 변환기 및 일렉트릿 소자의 제조방법에 관한 것이다.

SiO₂ 등의 절연막에 전하를 고정하는 종래의 방법으로서 「코로나 방전」이나 「전자빔」을 이용하여 절연막의 표면으로부터 전하를 박아 넣는 방법이 있다(예를 들어, 특허 문헌 1 참조). 그러나, 이 방법에서는 빗살 구조의 측면 등의 좁은 갭 부분을 대전시키는 것이 곤란하므로, 통상은 대전처리 후에 조립하는 수법이 채용되고 있다. 그 때문에, 갭을 작게 하기 어려워 발전 디바이스나 액츄에이터로서의 성능이 제한되어 있었다.

그래서, 그와 같은 좁은 갭부를 대전시키는 방법으로서, 연 X선으로 공기를 이온화하고, 바이어스 전압으로 이온을 박아 넣는 방법이 제안되어 있다(예를 들어, 특허 문헌 2 참조).

또한, SiO₂층에 함유시킨 칼륨 이온 등의 알칼리 금속의 이온을, 고온 중에서 바이어스 전압을 인가함으로써 이동·고정화하는 방법이 제안되어 있다(예를 들어, 특허 문헌 3 참조).

일본 공개특허 평9-283373호 공보 일본 특허 제 5551914 호 공보 일본 특허 제 5627130 호 공보

그런데, 특허 문헌 2에 기재된 방법에서는 대전처리시에, 대전시키고 싶은 곳에 전기장이 작용한 상태를 유지할 필요가 있다. 예를 들어, 빗살을 근원까지 대전시키기 위해서는, 빗살끼리가 깊게 삽입된 상태를 유지시켜 둘 필요가 있다. 그러나, 대전이 진행됨과 함께 정전력이 감소하여 빗살의 삽입량이 작아지므로, 삽입량을 유지하기 위해 빗살을 누르는 특별한 기구가 필요해진다. 또한, 처리에 공기가 필요하므로 밀폐된 부분으로의 대전는 곤란하다.

또한, 어떤 방법도 전하를 표면으로부터 박아 넣는 방법이므로, 전하의 고정 위치(표면으로부터의 깊이)를 제어하는 것이 곤란하고, 절연체의 심부에 균일하게 대전시킬 수 없다. 표면 근처에 고정된 전하는 공기 중의 수증기와 반응하여 중화되어 버리므로, 일렉트릿의 수명이 짧아지는 결점이 있다.

한편, 특허 문헌 3에 기재된 방법에서는 알칼리 금속의 이온이 사용되지만, 일반적으로 알칼리 금속은 반도체 소자의 전기적 특성을 열화시키므로, 제조 장치로부터 배제되어 있다. 그 때문에, 이 방법은 CMOS디바이스의 일부에 일렉트릿을 정밀하게 만들어 넣기 곤란하여, 응용 범위에 제한이 있었다. 또한, 이 방법에서는 알칼리 금속 이온을 SiO₂ 표면 부근에 고정하므로, 일렉트릿의 수명이 짧아지는 것을 방지하기 위해 발수막 등의 처리를 추가로 실시할 필요가 있었다.

본 발명의 제1 형태에 따르면 일렉트릿 소자는 Si층과, Si층의 표면에 형성된 SiO₂층과, SiO₂층에서 Si층과의 계면의 근방에 형성된 일렉트릿을 구비한다.

본 발명의 제2 형태에 따르면, 전기기계 변환기는 서로 대향 배치되고, 적어도 한쪽이 이동 가능한 제1 및 제2 전극을 구비하고, 제1 전극은 제1 형태의 일렉트릿 소자로 구성되며, 제1 및 제2 전극 중 적어도 한쪽이 이동함으로써, 전기적 에너지와 기계적 에너지간의 변환을 실시한다.

본 발명의 제3 형태에 따르면, 제2 형태의 전기기계 변환기에서 Si층은 Si 기판으로 구성되고, 전기기계 변환기를 구동하기 위한 회로 소자 중 적어도 일부가 Si기판에 형성되어 있는 것이 바람직하다.

본 발명의 제4 형태에 따르면, 제2 또는 제3 형태의 전기기계 변환기에서 외력의 작용에 의해 제1 및 제2 전극 중 적어도 한쪽의 전극이 이동하여 발전을 실시하는 것이 바람직하다.

본 발명의 제5 형태에 따르면, 제2 또는 제3 형태의 전기기계 변환기에 있어서, 제1 전극이 설치된 정지부와, 제2 전극이 설치된 가동부와, 제1 전극과 제2 전극 사이에 전압을 인가하는 전압원과, 전압원에 의한 인가 전압을 제어하여 가동 부를 구동하는 제어부를 구비하는 것이 바람직하다.

본 발명의 제6 형태에 따르면, 일렉트릿 소자의 제조 방법은 SiO₂층이 형성된 Si층을, SiO₂층이 반도체 상태가 되는 제1 온도로 유지하면서, Si층과 SiO₂층 사이에 전압을 인가하고, 전압을 인가한 상태에서 SiO₂층이 형성된 Si층을, 제1 온도로부터 SiO₂층이 절연성을 회복하는 제2 온도까지 변화시킨다.

본 발명에 의하면, 수명 성능이 우수한 일렉트릿을 구비하는 일렉트릿 소자를 제공할 수 있다.

도 1은 제1 실시형태의 일렉트릿 소자를 설명하는 도면이다.
도 2는 Si/SiO₂ 계면의 전기특성을 도시한 도면이다.
도 3은 본 실시형태의 일렉트릿 소자에서의 대전 원리를 설명하는 도면이다.
도 4는 본 실시형태의 일렉트릿 소자에서의 대전 원리를 설명하는 도면이고,인가 전압을 제로로 한 경우의 상태를 도시한다.
도 5는 대전 처리를 상세하게 설명하는 도면이다.
도 6은 대전 처리를 상세하게 설명하는 도면이다.
도 7은 대전 처리를 상세하게 설명하는 도면이다.
도 8은 진동발전디바이스의 개략 구성을 도시한 모식도이다.
도 9는 도 8의 B1-B1 단면 형상을 도시한 도면이다.
도 10는 산화막을 형성하고 대전 처리한 후의 B1-B1 단면 형상을 도시한 도면이다.
도 11은 바이어스 전압(V1)의 인가 형태를 설명하는 도면이다.
도 12는 빗살 전극에 형성된 전기 이중층을 상세하게 도시한 모식도이다.
도 13은 도 12의 파선 C로 둘러싸인 영역의 구조를 상세하게 도시한 모식도이다.
도 14는 인가 전압이 V1인 상태를 도시한 도면이다.
도 15은 인가 전압이 제로인 상태를 도시한 도면이다.
도 16는 진동발전디바이스의 발전 동작에 대해서 설명하는 도면이다.
도 17는 MEMS 셔터의 개략 구성을 도시한 도면이다.
도 18은 빗살형 액츄에이터의 구동 동작을 설명하는 도면이고, 인가전압(V)이 V=0인 경우를 도시한다.
도 19는 빗살형 액츄에이터의 구동동작을 설명하는 도면이고, 인가전압(V)을 0＜V＜V1으로 설정한 경우를 도시한다.
도 20은 빗살형 액츄에이터의 구동동작을 설명하는 도면이고, 인가전압(V)을 V=V1으로 한 경우를 도시한 도면이다.
도 21은 일렉트릿의 효과를 설명하는 도면이다.

이하, 도면을 참조하여 본 발명을 실시하기 위한 형태에 대해서 설명한다.

[제 1 실시형태]

제1 실시형태에 관한 일렉트릿 소자는 계면을 끼고 Si층과 SiO₂층을 형성하고, SiO₂층측의 계면 근방에 일렉트릿을 형성한 것이다. 본 발명자는 이하에 설명한 바와 같은 Si/SiO₂ 계면의 전기적 특성을 발견하고, 그 전기적 특성을 이용하여 SiO₂층에 일렉트릿을 형성했다.

도 1에서 시료(100)는 Si층(101)의 한쪽면에 SiO₂층(102)을 형성한 것이다. Si층(101) 및 SiO₂층(102)에는 Au층(103, 104)이 전극으로서 형성되어 있다. Si를 고온(500 ~ 700 ℃ 정도)으로 하면, 진성 캐리어 농도의 증대에 의해 전기저항률이 저하되어 거의 도체로 간주할 수 있다. 또한, SiO₂는 상온에서 우수한 절연체이지만, 고온(500 ~ 700 ℃ 정도)에서는 열 여기 전자의 영향에 의해 전기 저항률이 10⁴Ωm 오더(반도체와 동일한 정도)까지 저하되는 것이 알려져 있다.

그래서, 본 발명자는 도 1에 도시한 바와 같이 Si/SiO₂ 계면을 갖는 시료(100)를 제작하여 고온(약 610℃) 상태에서 Si/SiO₂ 계면의 전기적 특성을 조사해 보았다. 도 2는 인가 전압(V1)과 전류(i)의 관계를 나타낸 것이며, 고온 상태에서의 Si/SiO₂ 계면은 쇼트키 접합과 같은 정류 효과를 갖는 것이 판명되었다.

(대전 원리의 설명)

도 3은 본 실시형태의 일렉트릿 소자에서의 대전 원리를 설명하는 도면이다. SiO₂층(201)을 Si층(202, 203)으로 끼고 있는 구조의 기판[예를 들어, SOI(Silicon On Insulator) 기판](200)을 SiO₂가 반도체화하는 고온(500~700 ℃)으로 가열한 상태에서, 도 3에 도시한 바와 같이 전압(V1)을 인가하면, Si/SiO₂ 계면(204)을 끼고 전기 이중층이 형성된다. 또한, 통상 Si층에는 불순물이 도핑된 것이 사용되지만, 그 경우 p형 및 n형 중 어느 쪽도 사용할 수 있다. 또한, 불순물을 포함하지 않는 Si층이어도 좋다.

상술한 바와 같이, 고온 상태에서는 Si/SiO₂ 계면은 도 2에 도시한 바와 같은 정류효과를 갖는다. 그 때문에, 상측의 Si/SiO₂ 계면(204)을 끼고 Si층(202)측에 정전하가 축적되고, SiO₂층(201)측에 부전하가 축적된다. 한편, 하측의 Si/SiO₂ 계면에 관해서는 전류가 흐르는 방향으로 전압이 인가되므로, 전기 이중층은 형성되지 않는다.

다음에, 전압을 인가한 상태에서 기판(200)의 온도를 상온으로 되돌리면, 즉 SiO₂층(201)의 절연성이 복귀하는 온도까지 저하시키면, Si/SiO₂ 계면(204)을 끼고 있는 SiO₂층(201)측에 축적된 부전하는 그 영역에 트랩된 채로 이동할 수 없게 된다. 그 후, 도 4에 도시한 바와 같이, 전압(V1)의 인가를 멈추고 Si층(202)과 Si층(203)을 접속하면, Si층(202)으로부터 Si층(203)으로 정전하의 일부가 이동한다.

한편, SiO₂층(201)내의 부전하는 SiO₂층(201)이 절연성이므로, 인가전압(V1)이 해제된 후에도 Si/SiO₂ 계면(204)의 근방에 트랩된 상태가 된다. 그 결과, 도 4와 같이 전기장(E)이 SiO₂층(201) 내에 형성된다. 이 전기장(E)이 일렉트릿에 의한 전기장이고, Si/SiO₂ 계면(204)과 Si/SiO₂ 계면(205) 사이의 전위차는 V1이다. 즉 전압 V1의 일렉트릿이 형성된 것이 된다.

도 5 내지 도 7을 참조하여 대전량 등에 대해 상세히 설명한다. 도 5는 Si층으로 SiO₂층을 끼고 있는 모식도이다. 면전하(Q2, Q3)는 도 4에 도시한 전기 이중층을 구성하는 전하이다. 전기 이중층에서의 면전하(Q2, Q3) 간의 거리(d)는 매우 작지만, 도 5에서는 알기 쉽도록 거리(d)를 과장하여 크게 표시하고 있고, SiO₂층(201)내의 면전하(Q2)는 도시한 위치에 고정되어 있는 것으로 한다. 도 5에서는 Si층(203)에도 면전하(Q1)가 대전하고 있고, 구조 전체에서 중성으로 한다. 이 때문에, SiO₂층(201) 내의 전기장(E1, E2)만이 제로가 아닌 크기를 가지며, 이 전기장(E1, E2)에 의한 Si층(202, 203)간의 전위차는 V라고 한다.

우선, 면전하(Q1, Q3)의 분배에 대해 설명한다. 면전하(Q1)를 끼고 있는 영역, 면전하(Q2)를 끼고 있는 영역, 및 면전하(Q3)를 끼고 있는 영역의 각각에 가우스 법칙을 적용하면 수학식 1~수학식 3이 얻어진다. 또한, S는 SiO₂층(201), Si층(202, 203)의 단면적, ε1은 SiO₂층(201)의 유전율이다.

또한, 상하의 Si층간의 전위차가 V이므로 다음 화학식 4가 성립한다. d는 면전하(Q2, Q3)간의 거리이고, g는 면전하(Q1, Q2)간의 거리이다.

수학식 1 내지 수학식 4를 정리하면, 다음 수학식 5, 수학식 6과 같이 면전하(Q1, Q3)가 얻어진다.

다음에, 대전 처리시에 인가되는 전압(V)과 면전하(Q2)의 관계를 도 6을 이용하여 설명한다. 인가 전압(V)는 V=V1으로 설정되고, 도 2로부터 알 수 있는 바와 같이 Si/SiO₂ 계면(205)은 전류가 흐르므로, 도 6의 상태에서는 다음 수학식 7, 수학식 8이 성립하고 있다. 그리고, 수학식 7, 수학식 8을 수학식 5에 적용하면, 수학식 9가 얻어진다. 이 Q2가 SiO₂층(201)에 대전하고 있는 고정 면전하로, 일렉트릿을 형성하고 있다. 여기에서, 인가 전압(V1)이 V1＞0인 경우는 Q2＜0이 된다. 도 6에서는 기판(200)의 도시 우측에, 적층 방향의 전위의 변화를 도시했다. 도 6의 경우, Si/SiO₂ 계면(204)에 전기 이중층이 형성되고, 이 전기 이중층에 전압(V1)이 집중되어 있다.

다음에, 도 4에 도시한 대전 처리 후의 상온에서의 면전하에 대해 설명한다. 또한, SiO₂층(201)은 상온에서는 절연성이 복귀하여 전하가 트랩된 상태가 되므로, 면전하(Q2)는 수학식 9의 값이 유지된다. 면전하(Q1)에 대해서는 수학식 9를 수학식 5에 대입함으로써 수학식 10과 같이 된다.

도 6에 도시한 상태에서는 Si층(202)과 Si층(203) 사이에는 전위차 V1이 있지만, 도 7에 도시한 바와 같이 Si층(202)과 Si층(203)을 접속하면, 그 전위차에 의해 Si층(202)으로부터 Si층(203)으로 정전하가 이동하여 전위가 감소된다. 상술한 수학식 10은 전위차가 V1에서 V까지 변화했을 때의 정전하의 이동량을 나타내고있다. 최종적으로는 도 7에 도시한 바와 같이 전위차(V)는 V=0이 되므로, Si층(203)의 면전하(Q1)는 다음 수학식 11과 같이 된다.

또한, 수학식 10과 수학식 9를 비교하면, 다음 수학식 12의 관계가 성립된다. 단, │V│＜│V1│, 또한 d＜＜g 로 한다.

한편, 면전하(Q3)에 대해서는 수학식 6으로부터 알 수 있는 바와 같이, 면전하(Q2)에 유도된 전하 -Q2와, 미소한 전하 Q1의 유출에 의한 전하 -Q1과의 합이 되어 있다. 따라서, 기본적으로 높은 전하 밀도의 전기 이중층{Q2, -Q2}이 있고, 전위차에 따라 상하의 Si 층간에서 소량의 전하 Q1이 이동한다는 이미지로 되어 있다.

이와 같은 일렉트릿의 이점은 도 7에 도시한 바와 같이 전위차 V = 0에서 Q1 ≠ 0(즉 전기장 E1 ≠ 0)이 되는 것이다. 수학식 11에서 알 수 있는 바와 같이, 이 때 발생하는 전기장(E1)의 크기는 일렉트릿이 없을 때(Q2 = 0)에 외부 바이어스 전압 V1을 인가했을 때 발생하는 전기장과 동일한 크기이다. 이로부터 「일렉트릿의 대전 전압은 V1이다」라고 표현하고 있다.

또한, 도 7에 도시한 예에서는 전기장(E1)이 SiO₂층(201) 내부에 머물러 이용 가치가 작지만, 후술하는 바와 같은 소정의 구조로 대전 처리를 실시함으로써, 갭 공간에 전기장을 발생시킬 수 있다. 이 갭 공간에 발생시킨 전기장을 이용하여 전기·기계 변환(전기적 에너지와 기계적 에너지 사이의 변환)이 가능해지고 발전, 센서, 액츄에이터 등에 이용할 수 있다.

[제2 실시형태]

제2 실시형태는 제1 실시형태의 일렉트릿 소자를, 기계 전기 변환기의 일례인 빗살 구조의 진동발전디바이스에 적용한 것이다. 도 8은 진동발전디바이스(300)의 개략 구성을 도시한 모식도이다. 이 진동발전디바이스(300)도 제1 실시형태의 일렉트릿 소자의 경우와 동일하게, SOI 기판을 일반적인 MEMS의 경우와 동일한 반도체 집적회로 제작 기술(예를 들어, ICP-RIE에 의한 딥 드릴링 에칭 등)을 이용하여 가공함으로써 형성된다.

진동발전디바이스(300)는 직사각형 링 형상의 베이스(301)의 위에 고정 빗살 전극(302) 및 가동 빗살 전극(303)을 구비하고 있다. 가동 빗살 전극(303)은 탄성 부(305)에 의해 베이스(301)상에 탄성 지지되어 있다. 가동 빗살 전극(303)의 각 빗살은 고정 빗살 전극(302)의 각 빗살의 사이에 갭을 통하여 배치되어 있다. 가동 빗살 전극(303)에는 추(304)가 설치되어 있다. 진동발전디바이스(300)에 외부로부터 진동이 가해지면, 가동빗살전극(303)이 화살표 R 방향으로 진동한다. 부하(320)는 고정빗살전극(302)과 가동빗살전극(303) 사이에 접속된다. 후술하는 바와 같이 고정빗살전극(302)에는 일렉트릿이 형성되어 있고 진동발전디바이스(300)에 외력이 가해져 가동빗살전극(303)이 진동하면 발전이 실시된다.

본 실시형태에서는 SOI 기판을 도 9에 나타내는 형상으로 가공한 후에, 일렉트릿이 형성되는 SiO₂층으로서 Si 층의 표면에 산화막(SiO₂층)(두께 t=0.2 ~ 1㎛ 정도)이 열 산화법에 의해 형성된다(도 10 참조). 그 후, 제1 실시형태와 동일하게 하여 산화막에 전하를 고정시켜 일렉트릿을 형성한다. 또한, 본 실시형태에서는 Si 층의 표면에 형성되는 산화막(SiO₂층)을 열 산화법에 의해 형성했지만, 이에 한정되지 않고, 각종 산화막 형성 방법에 의해 산화막(SiO₂층)을 형성해도 좋다. 예를 들어, CVD에 의해 Si층상에 SiO₂를 퇴적함으로써 산화막(SiO₂층)을 형성해도 좋다.

도 9는 도 8의 B1-B1 단면 형상을 도시한 도면으로, 산화막을 형성하기 전 단계의 형상을 나타낸다. 베이스(301)는 SOI 기판의 핸들층(Si)에 의해 형성된다. 고정빗살전극(302)은 SOI기판의 디바이스층(Si)에 의해 형성된다. 부호 "307"로 나타내는 부분은 SOI 기판의 BOX 층이라고 불리는 매몰 산화막(SiO₂)이다. 도시는 생략하지만, 가동빗살전극(303), 탄성 지지부(305) 및 추(304)는 SOI 기판의 디바이스층에 의해 형성된다.

도 10은 산화막을 형성하고, 대전 처리한 후의 B1-B1 단면 형상을 나타내는 도면이다. Si 층에서 형성된 고정빗살전극(302) 및 베이스(301)의 표면에는 각각 산화막(310)이 형성되어 있다. 산화막(310)의 대전 처리를 실시할 때에는, 제1 실시형태의 경우와 동일하게, SiO₂층인 산화막(310)이 반도체화하는 온도까지 히터 등을 이용하여 가열한다. 그리고, 산화막(310)이 반도체화했다면, 바이어스 전압(V1)(10 ~ 200V)을 인가한 상태에서 반도체화한 산화막(310)이 절연성을 회복하는 온도까지 냉각한다. 도 10에 도시한 바와 같이, Si층의 가장자리부는 열 산화에 의해 R 형상이 되므로, 바이어스 전압 인가시의 전기장 집중이 완화되고 절연 파괴 강도가 커진다. 그 때문에, 고정빗살전극(302)과 가동빗살전극(303)의 갭 치수(2㎛ 정도)가 작음에도 불구하고 비교적 높은 바이어스 전압을 인가할 수 있다.

(대전 처리의 상세한 설명)

대전 처리를 실시하는 경우 도 11에 도시한 바와 같이 바이어스 전압(V1)을, 고정빗살전극(302)과 가동빗살전극(303) 및 베이스(301) 사이에 인가한다. 우선, 진동발전디바이스(300)을, SiO₂로 이루어진 산화막(310)이 반도체화하는 온도(500 ~ 700 ℃)까지 가열한다. 그리고, 고정빗살전극(302)의 Si/SiO₂ 계면(306)을 끼고 전기 이중층이 형성되도록(도 10 참조), 바이어스 전압(V1)을 인가한다.

도 12는 전기 이중층이 형성된 상태에서 고정빗살전극(302) 및 가동빗살전극(303)이 오버랩하고 있는 부분의 단면(도 11의 지면에 평행한 단면)을, 모식적으로 나타낸 것이다. 또한, 이하에서는 고정빗살전극(302)에 형성된 산화막은 부호 "310a"를 붙이고, 가동빗살전극(303)에 형성된 산화막에는 부호 "310b"를 붙인다. 또한, 고정빗살전극(302)의 Si층에는 부호 "311a"를 붙이고, 가동빗살전극(303)의 Si층에는 부호 "311b"를 붙인다. 바이어스 전압을 인가하면, Si/SiO₂ 계면(306)에서의 전기 이중층의 전위차는 서서히 상승하고, 이윽고 전압(V1)이 된다(몇 초 ~ 몇 분).

SiO₂층(산화막(310a) 및 BOX층(307))은 반도체화하여 전기 저항률이 저하되어 있으므로, SiO₂층내는 거의 동 전위가 된다. 그 때문에, Si/SiO₂ 계면(306) 전체에서 균일한 전하밀도가 되고, 빗살 선단까지 전기 이중층이 형성된다. 또한, Si/SiO₂ 계면(306) 전체에 전기이중층이 형성되면, 저항률이 저하된 SiO₂ 층에 의해 정전 차폐되므로, 전기 이중층의 외부측에 전기장이 나오지 않게 된다. 그에 의해, 빗살 전극간의 정전력은 제로가 되므로, 이를 관찰함으로써 대전 처리 완료의 기준으로 할 수 있다.

도 13은 도 12의 파선 C로 둘러싸인 영역의 구조를 상세하게 나타내는 모식도이며, 제1 실시형태의 도 5에 대응하는 것이다. Si/SiO₂ 계면(306)을 끼고 전기이중층을 구성하는 면전하(Q5, Q6)가 고정빗살전극(302)의 산화막(310a) 및 Si층(311a)에 형성된다. 면전하(Q4)는 가동빗살전극(303)의 Si층(311b)에 대전하는 전하를 나타낸다. E3는 가동빗살전극(303)의 산화막(310b)내에 형성되는 전기장이다. E5, E6는 고정빗살전극(302)의 산화막(310a)내에 형성되는 전기장이다. E4는 빗살 전극(302, 303) 사이의 갭 공간(G)에 형성되는 전기장이다.

도 13의, 면전하(Q4)를 포함하는 영역, 산화막(310b)과 갭 공간(G)의 계면을 포함하는 영역, 산화막(310a)과 갭 공간(G)의 계면을 포함하는 영역, 면전하(Q5)를 포함하는 영역, 및 면전하(Q6)를 포함하는 영역의 각각에 가우스의 법칙을 적용하면 다음 수학식 13 ~ 수학식 17이 얻어진다. 또한, S는 도 12의 영역 C를 잘라낸 경우의 단면적이다. ε0, ε1은 갭 공간(G)과 산화막(SiO₂)의 유전율이다.

또한, 상하의 Si층(311a, 311b)간의 전위차가 V이므로, 도 13에 도시하는 거리(d, g1, g2, g3)에 관하여 다음 수학식 18이 성립한다.

수학식 13~수학식 17로부터 면전하(Q4, Q5, Q6) 간의 관계를 나타내는 다음 수학식 19가 얻어진다.

또한, 수학식 13 ~ 수학식 18로부터 일렉트릿 전하인 면전하(Q5)를 나타내는 다음 수학식 20이 얻어진다.

도 14에 도시한 바와 같이 바이어스 전압(V1)을 인가한 경우, Si/SiO₂ 계면(308)은 전류가 흐르므로, 바이어스 전압 인가 상태에서는 V=V1, Q4=0이 된다. 수학식 20에서 V = V1, Q4 = 0으로 하면, 면전하(Q5)는 다음 수학식 21로 표시된다. 인가 전압(V1)이 V1＞0인 경우는 Q5＜0이 된다. 또한, 수학식 19에서 Q4 = 0으로 하면 Q6 = -Q5이 된다. 이와 같이, 도 14의 경우 Si/SiO₂ 계면(306)에 전기 이중층이 형성되고, 이 전기 이중층에 전압(V1)이 집중되고 있다.

도 14에 도시한 바와 같이 Si/SiO₂ 계면(306)에 전기 이중층이 형성된 상태에서, 즉 바이어스 전압(V1)을 인가한 상태에서 온도를 SiO₂가 절연성을 회복하는 온도(예를 들어, 상온)까지 낮추면, 산화막(310a)에 대전하고 있는 면전하(Q5)는 도 14에서 나타내는 위치에 고정화된다. 그 후, 도 15에 도시한 바와 같이 고정빗살전극(302)의 Si층(311a)과 가동빗살전극(303)의 Si층(311b)을 접속하면, 그 사이의 전위차(도 14 참조)에 의해 Si층(311a)으로부터 Si층(311b)으로 전하(Q4)가 이동하여 전위차가 감소한다. 전위차가 V1에서 V까지 변화된 경우, 그 때의 전하의 이동량은 다음 수학식 22로 표시된다. 최종적으로 도 15에 도시한 바와 같이 전위차가 제로가 되면, 면전하(Q4)는 다음 수학식 23과 같이 된다.

단,

수학식 13, 수학식 14으로부터 Q4=ε0·E4·S가 되므로, 이 수학식과 수학식 23으로부터, 도 15에서의 갭 공간(G)의 전기장(E4)은 다음 수학식 24로 표시된다. 이는 일렉트릿(면전하(Q5))이 없는 경우에 전압(V1)을 인가했을때 형성되는 전기장과 일치한다.

(발전 동작의 설명)

다음에, 진동발전디바이스(300)의 발전 동작에 대해 설명한다. 도 16은, 고정빗살전극(302)에 대하여 가동빗살전극(303)이 슬라이드 이동하고, 빗살끼리의 오버랩이 제로가 된 상태 (c)와, 빗살의 반이 오버랩된 상태 (b)와, 빗살 전체가 오버랩된 상태 (a)를 모식적으로 나타낸 것이다. 이는 저임피던스 극한의 부하(320)를 접속한 경우에 상당하고, 수학식 22에서 면적 S(오버랩 면적에 상당)가 변화됨으로써 면전하(Q4)의 전하량이 변화하는 것에 대응하고 있다. 또한, 여기에서는 설명을 간단하게 하기 위해, 면전하(Q5)에 나타내는 마이너스 부호 하나를 전하량 -q로 하고, 면전하(Q4, Q6)에 나타내는 플러스 부호 하나를 전하량 +q로 간주하여 전하량의 변화를 설명한다.

도 16의 상태 (a)는 도 15에 나타낸 상태와 동일하고, 고정빗살전극(302)의 Si층(311a)의 전위와 가동빗살전극(303)의 Si층(311b)의 전위와 동등하게 되어 있다. 즉, 전위차 V = 0이다. 그 때문에, 부하(320)에는 전류는 흐르지 않는다. 이 때, 면전하(Q6)의 전하량은 +6q, 면전하(Q5)의 전하량은 -8q, 면전하(Q4)의 전하량은 +2q가 되어 있다.

상태 (b)에서는 고정빗살전극(302)에 대하여 가동빗살전극(303)이 도시 좌측방향으로 이동하여 빗살의 오버랩 면적이 반으로 감소된 상태를 도시한다. 오버랩 면적의 감소에 따라 표면전하(Q4)의 전하량이 +2q에서 +q로 감소하고, 면전하(Q6)의 전하량이 +6q에서 +7q로 증가한다. 그 결과, 가동빗살전극(303)의 Si층(311b)으로부터 고정빗살전극(302)의 Si층(311a)으로 전류(I)가 흐른다.

상태 (b)로부터 더욱 오버랩 면적이 감소되면, 오버랩 면적의 감소와 함께 면전하(Q4)의 전하량이 감소된다. 그리고, 상태 (c)와 같이 오버랩 면적이 제로가 되면, 면전하(Q4)의 전하량은 제로가 되고, 면전하(Q6)의 전하량은 +8q가 된다.

이와 같이, 고정빗살전극(302)에 대하여 가동빗살전극(303)이 진동하면 도 16에 나타낸 상태 (a) ~ (c)가, (a) → (b) → (c) → (b ) → (a) → (b) → …와 같이 반복되고, 교류전류가 부하(320)에 흐른다. 또한, 부하(302)로서 고임피던스 극한의 부하를 접속한 경우에는, 면전하(Q4)의 전하량이 변화되지 않고 오버랩 면적이 변화되므로, 전위차(V)가 변화된다. 일반적으로, 부하 임피던스를 조정함으로써 취출하는 전력의 최대화가 도모된다.

[제3 실시형태]

제3 실시형태는 MEMS 셔터의 빗살형 액츄에이터에 제 1 실시형태의 일렉트릿 소자를 적용한 것이다. 도 17은 본 실시형태의 MEMS 셔터(400)의 개략 구성을 도시한 도면이다. 또한, 도 8에 도시한 진동발전디바이스(300)와 동일한 구성 요소에는 동일한 부호를 붙였다. 즉, MEMS 셔터(400)는 SOI 기판을 가공함으로써 형성되고, 직사각형 링 형상의 베이스(301)에 고정된 고정빗살전극(302), 탄성 지지부(305)에 의해 베이스(301)에 고정된 가동빗살전극(303)을 구비하고 있다. 고정빗살전극(302) 및 가동빗살전극(303)은 빗살형 액츄에이터를 구성하고 있다. 가동빗살전극(303)에는 개구(404a)가 형성된 셔터부(404)가 설치되어 있다.

고정빗살전극(302)과 가동빗살전극(303) 사이에는 전압원(401)에 의해 액츄에이터 구동용 전압이 인가된다. 제어부(402)는 전압원(401)의 인가전압(V)을 제어하여 셔터부(404)가 설치된 가동빗살전극(303)을 화살표 R의 방향으로 이동시킨다. 셔터부(404)는 광로 상에 배치되어 있고, 가동빗살전극(303)의 이동에 의해 셔터부(404)의 개구(404a)가 광로 중에 배치되면, 광선이 셔터부(404)를 통과한다. 한편, 셔터부(404)의 비개구 영역(차폐 영역)이 광로 중에 배치되는 것으로, 광선이 셔터부(404)에 의해 차단된다.

또한, 고정빗살전극(302) 및 가동빗살전극(303)의 구성 및 형성 방법, 또한 고정빗살전극(302)으로의 일렉트릿의 형성 방법도, 상술한 제2 실시형태와 동일하며, 여기에서는 설명을 생략한다.

(동작 설명)

도 18 ~ 도 20은 빗살형 액츄에이터의 구동 동작을 설명하는 도면이다. 도 18은 전압원(401)의 인가전압(V)이 V = 0 인 경우를 나타낸다. 도 18에서 (a)는 가동빗살전극(303)에 작용하는 힘(F1, F2)을 나타내고, (b)는 인가 전압(V)과 전기장(E4)의 관계를 나타내는 도면이다. 인가 전압(V)=0인 경우, Si층(311a)과 Si층(311b)은 동 전위가 되고 도 15, 도 16에 도시한 경우와 동일한 상태가 되어 있다. 고정빗살전극(302)과 가동빗살전극(303) 사이의 갭 공간(G)에는 상술한 수학식 24로 표시되는 전기장(E4)이 형성된다. 이 전기장(E4)에 의해 가동빗살전극(303)에는 고정빗살전극(302)의 빗살 간에 끌어넣어지도록 도시 우측방향의 힘(F1)이 작용한다.

전기장(E4)에 의한 힘(F1)에 의해 가동빗살전극(303)이 고정빗살전극(302)에 끌어넣어지도록 이동하면 도 18의 (a)에 도시한 바와 같이 탄성 지지부(305)가 변형된다. 그 결과, 탄성 지지부(305)의 탄성력에 의해, 도시 좌측으로 되돌리는 힘(F2)이 가동빗살전극(303)에 작용한다. 가동빗살전극(303)은 힘(F1)과 힘(F2)이 균형을 이루는 위치에서 정지한다.

도 19는 인가 전압(V)을 0＜V＜V1로 설정한 경우를 나타낸다. 이 경우, 갭 공간(G)의 전기장(E4)은 상술한 수학식 22에 수학식 13, 수학식 14를 적용하여 얻어지는 다음 수학식 25로 표시된다. 수학식 24, 수학식 25로부터 알 수 있는 바와 같이, 도 19에서의 전기장(E4)의 강도는 인가 전압(V)=0의 경우보다 약해진다. 그 결과, 가동빗살전극(303)의 고정빗살전극(302) 방향으로 흡인하는 정전력(F1)이 작아지고, 가동빗살전극(303)은 도 19의 (a)에 나타낸 바와 같이, 정전력(F1)이 탄성 지지부(305)의 탄성력(F2)과 균형을 이루는 위치까지 도시 좌측 방향으로 이동한다.

도 20은 인가 전압(V)을 V = V1으로 한 경우를 나타내는 도면이다. 이때, 면전하(Q5)와 면전하(Q6)의 전하량이 동등해지고, 이 전기 이중층에서의 전위차는 V1과 동등해진다. 그 결과, 갭 공간(G)의 전기장(E4)은 제로가 되고, 고정빗살전극(302)과 가동빗살전극(303) 사이의 정전력(F1)도 제로가 된다. 따라서, 도 20에 도시한 바와 같이 탄성 지지부(305)의 변형도 제로가 된다.

이상과 같이, 본 실시형태에서 전압원(401)에 의한 인가 전압(V)을 변화시켜 가동빗살전극(303)을 슬라이드 구동함으로써 셔터부(404)에 의한 셔터 개폐를 실시할 수 있다. 또한, 도 18 ~ 도 20에 나타낸 바와 같이, 빗살 전극에 일렉트릿을 편성함으로써 인가 전압(V)=0에서 갭 공간(G)의 전기장(E4)의 강도가 최대가 된다.

그런데, 빗살 액츄에이터에서의 빗살간에 작용하는 정전력은 전기장의 제곱에 비례한다. 그 때문에, 일렉트릿을 사용하지 않고 인가 전압(V)만으로 빗살 액츄에이터를 구동하는 구성의 경우에는, 인가 전압(V)과 정전력(F1)의 관계는 도 21의 라인(L1)으로 도시한 바와 같이 이차 곡선이 된다. 한편, 본 실시형태와 같이 일렉트릿을 형성한 빗살 액츄에이터의 경우, 인가 전압(V)과 정전력(F1)의 관계는 라인(L2)과 같이 된다. 라인(L2)은 라인(L1)을 일렉트릿의 대전 전압(V1)에 상당하는 만큼 횡축 정의 방향으로 이동한 라인이 되어 있다. 그 때문에, 동등한 인가 전압(ΔV)에 대해 일렉트릿 유(有)의 경우의 정전력 ΔFb는 일렉트릿 무(無)의 경우의 정전력 ΔFa의 경우보다 커진다. 즉, 일렉트릿을 형성한 경우에는 외부 바이어스 전압만의 구성에 비해 큰 정전력을 얻을 수 있다.

이상 설명한 바와 같이, 일렉트릿 소자는 도 4, 도 7에 도시한 바와 같이 Si 층(202)과, Si층(202)의 표면에 형성된 SiO₂층(201)과, SiO₂층(201)에서의 Si층(202)의 계면 근방에 형성된 일렉트릿(면전하(Q2))을 구비한다. 일렉트릿을 구성하는 면전하(Q2)는 Si/SiO₂ 계면 부근에 고정되므로, SiO₂층(201)이 보호막으로서 기능하여 일렉트릿의 수명을 향상시킬 수 있다.

일렉트릿은 SiO₂층(201)이 형성된 Si층(202)을, SiO₂층(201)이 반도체 상태가 되는 제1 온도(약 500~700 ℃)로 유지하면서 Si층(202)과 SiO₂층(201) 사이에 전압을 인가하고, 또한 전압을 인가한 상태에서 SiO₂층(201)이 형성된 Si층(202)을, 상기 제1 온도로부터 SiO₂층(201)이 절연성을 회복하는 제2 온도(예를 들어, 300 ℃ 이하 정도의 온도)까지 변화시킴으로써 형성된다.

이와 같이, SiO₂층 내에서 전하를 이동시켜 고정하는 방법에 의해 일렉트릿이 형성되므로, 도 8에 도시한 바와 같은 빗살 전극의 빗살 측면과 같이 좁은 갭 부위나, 밀폐 공간에 배치된 전극이어도, 용이하게 일렉트릿을 형성할 수 있다. 좁은 갭 부위로의 일렉트릿 형성이 용이해지는 점에서, 갭 치수를 보다 작게 설계하는 것이 가능해져, 발전 디바이스나 액츄에이터로서의 성능이 향상된다.

또한, 전하는 디바이스 표면의 전기장과는 직접 관계하지 않고 이동하므로, 대전 처리(일렉트릿 형성처리)시에 특별한 연구를 하지 않아도, 균일한 전하 밀도로 대전시킬 수 있다. 또한, 도 3에 도시한 바와 같이 전기 이중층을 형성하여 대전를 실시하게 하므로, 계면을 끼고 대전하는 전하 간의 갭이 매우 작고, 작은 전위에서도 큰 전하 밀도를 얻을 수 있다.

또한, 제2 실시형태와 같이, 서로 대향 배치된 고정빗살전극(302)과 가동빗살전극(303)을 구비하고, 고정빗살전극(302)은 일렉트릿 소자로 구성되어 있다. 그리고, 가동빗살전극(303)이 이동함으로써, 즉 가동빗살전극(303)이 고정빗살전극(302)에 대하여 변위함으로써 전기적 에너지와 기계적 에너지 사이의 변환을 실시하는 전기기계 변환기(예를 들어, 진동발전디바이스(300))로서 기능한다.

또한, 상술한 실시형태에서는 고정빗살전극(302)측에 일렉트릿을 형성했지만, 가동빗살전극(303)측에 일렉트릿을 형성하는 구성으로 해도 좋다. 또한, 한 쌍의 빗살 전극의 한쪽을 가동하는 구성에 한정하지 않고, 한 쌍의 빗살 전극의 양쪽이 이동하는 구성으로 해도 좋다.

전기기계 변환기로서는 발전 디바이스 외에, 도 17에 도시한 바와 같은 셔터부(404)를 구동하기 위한 액츄에이터나, 일렉트릿 콘덴서 마이크로폰 등이 있다. 상술한 실시형태의 일렉트릿 소자의 경우, 특허 문헌 3에 기재된 일렉트릿과 같은 알칼리 금속 이온을 포함하는 구성은 아니므로, CMOS 디바이스와의 공존이 가능하고, 예를 들어 도 17의 제어부(402)의 일부의 회로소자를 베이스(301)의 Si층(디바이스층)에 형성하는 것이 가능해진다. 이러한 회로 소자로서는 예를 들어, 구동 회로용 트랜지스터, 마이크나 센서의 증폭회로용의 FET나 저항, 발전소자용 정류 용 다이오드 등이 있다.

또한, 상술한 제2 실시형태에서는 전극(302, 303)을 빗살 구조의 전극으로 하고 있었지만, 갭 거리가 변화되는 평행 평판 구조로 해도 좋다. 이에 의해, 일렉트릿 소자를, 평행 평판형의 진동발전디바이스나 콘덴서 마이크에 이용할 수 있다.

또한, 상술한 실시형태에서는 고정빗살전극(302) 및 가동빗살전극(303)을 포함하는 디바이스 전체를 가열하여 대전 처리를 실시하고 있지만, 일렉트릿의 형성에 관계하는 영역(대전시키고 싶은 SiO₂층과 전류를 흘리고 싶은 Si층)만을 국소적으로 레이저 등으로 가열해도 좋다. 이에 의해, 증폭 회로를 내장한 일렉트릿 마이크와 같은 디바이스에도 응용이 가능해진다.

또한, 이상의 설명은 어디까지나 일례이며, 발명을 해석할 때, 상기 실시형태의 기재 사항과 특허청구범위의 기재 사항의 대응 관계에 어떠한 한정도 구속도되지 않는다.

다음의 우선권 기초 출원의 개시 내용은 인용문으로서 여기에 포함된다.

일본특허출원 2015년 제26839호 (2015년 2월 13일 출원)

101, 202, 203, 311a, 311b: Si 층 102, 201: SiO₂층
204, 205, 306, 308: Si/SiO₂ 계면
300: 진동발전디바이스 301: 베이스
302: 고정 빗살 전극 303: 가동 빗살 전극
304: 추 305: 탄성 지지부
310, 310a, 310b: 산화막 320: 로드
400: MEMS 셔터 401: 전압원
402: 제어부 404: 셔터부
G: 갭 공간

Claims

Si 층,
상기 Si 층의 표면에 형성된 SiO₂ 층, 및
상기 SiO₂에서의 상기 Si 층과의 계면의 근방에 형성된 일렉트릿을 구비하고,
상기 일렉트릿은 상기 SiO₂층에서 상기 계면의 근방에 트랩된 부전하이고, 전기 이중층을 형성하는 정전하가 상기 Si 층에 유도되는,
일렉트릿 소자.
서로 대향 배치되고, 적어도 한쪽이 이동 가능한 제1 및 제2 전극을 구비하고,
상기 제1 전극은 제 1 항에 기재된 일렉트릿 소자로 구성되며,
상기 제1 및 제2 전극 중 적어도 한쪽이 이동함으로써 전기적 에너지와 기계적 에너지 사이의 변환을 실시하는, 전기기계 변환기.
제 2 항에 있어서,
상기 Si 층은 Si 기판으로 구성되고,
상기 전기기계 변환기를 구동하기 위한 회로 소자 중 적어도 일부가 상기 Si 기판에 형성되어 있는, 전기기계 변환기.
제 2 항 또는 제 3 항에 있어서,
외력의 작용에 의해 상기 제1 및 제2 전극 중 적어도 한쪽의 전극이 이동하여 발전을 실시하는 전기기계 변환기.
제 2 항 또는 제 3 항에 있어서,
상기 제1 전극이 형성된 정지부,
상기 제2 전극이 형성된 가동부,
상기 제1 전극과 상기 제2 전극 사이에 전압을 인가하는 전압원, 및
상기 전압원에 의한 인가 전압을 제어하여 상기 가동부를 구동하는 제어부를 구비하는, 전기기계 변환기.
일렉트릿 소자를 제조하는 방법으로서,
SiO₂층이 형성된 Si층을, 상기 SiO₂층이 반도체 상태가 되는 제1 온도로 유지하면서 상기 Si층과 상기 SiO₂층 사이에 전압을 인가하고,
상기 전압을 인가한 상태에서, 상기 SiO₂층이 형성된 상기 Si층을, 상기 제 1 온도로부터 상기 SiO₂층이 절연성을 회복하는 제2 온도까지 변화시켜 일렉트릿을 형성하되,
상기 일렉트릿은 상기 SiO₂층에서 상기 계면의 근방에 트랩된 부전하이고, 전기 이중층을 형성하는 정전하가 상기 Si 층에 유도되는,
일렉트릿 소자의 제조 방법.