KR101937001B1 - 접속체, 접속체의 제조 방법, 전자 기기 - Google Patents

접속체, 접속체의 제조 방법, 전자 기기 Download PDF

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데쿠세리아루즈 가부시키가이샤
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    • H01L2224/29344—Gold [Au] as principal constituent
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    • H01L2224/29347—Copper [Cu] as principal constituent
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    • H01L2224/2936—Iron [Fe] as principal constituent
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/81132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
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    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81395—Bonding interfaces outside the semiconductor or solid-state body having an external coating, e.g. protective bond-through coating
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/819—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector with the bump connector not providing any mechanical bonding
    • H01L2224/81901—Pressing the bump connector against the bonding areas by means of another connector
    • H01L2224/81903—Pressing the bump connector against the bonding areas by means of another connector by means of a layer connector
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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Abstract

도전성 입자가 기판 전극과 전극 단자의 단부 사이로 맞물려 들어가도, 기판 전극 및 전극 단자의 각 주면부에 협지되어 있는 도전성 입자를 충분히 압입하여, 도통성을 확보한다. 회로 기판(12)에 이방성 도전 접착제(1)를 개재하여 전자 부품(18)이 접속되고, 회로 기판(12)의 기판 전극(17a) 및 전자 부품(18)의 전극 단자(19)에는, 각 측가장자리부에 서로 맞대어지는 단부(27, 28)가 형성되고, 기판 전극(17a) 및 전극 단자(19)는 각 주면부 사이 및 단부(27, 28) 사이에 도전성 입자(4)가 협지되고, 도전성 입자(4)와 단부(27, 28)가 (1) a＋b＋c≤0.8D 를 만족한다. [a : 전극 단자의 단부 높이, b : 기판 전극의 단부 높이, c : 단부 사이 갭, D : 도전성 입자의 직경]

Description

접속체, 접속체의 제조 방법, 전자 기기{CONNECTION BODY, METHOD OF MANUFACTURING CONNECTION BODY, AND ELECTRONIC DEVICE}
본 발명은, 전자 부품과 회로 기판이 접속된 접속체에 관한 것이고, 특히 도전성 입자를 함유하는 접착제를 개재하여 전자 부품이 회로 기판에 접속된 접속체에 관한 것이다. 본 출원은, 일본에 있어서 2014년 2월 3일에 출원된 일본 특허 출원 번호 일본 특허출원 2014-018532를 기초로 해서 우선권을 주장하는 것이고, 이 출원은 참조됨으로써 본 출원에 원용된다.
종래부터, 텔레비전이나 PC 모니터, 휴대전화나 스마트 폰, 휴대형 게임기, 타블렛 단말이나 웨어러블 단말, 혹은 차재용 모니터 등의 각종 표시 수단으로서 액정 표시 장치나 유기 EL 패널이 사용되고 있다. 최근, 이와 같은 표시 장치에 있어서는, 파인 피치화, 경량 박형화 등의 관점에서, 구동용 IC를 직접 표시 패널의 유리 기판 상에 실장하는 이른바 COG(chip on glass)가 채용되고 있다.
예를 들어 COG 실장 방식이 채용된 액정 표시 패널에 있어서는, 도 7(A)(B)에 나타내는 바와 같이, 유리 기판 등으로 이루어지는 투명 기판(101)에, ITO(산화인듐주석) 등으로 이루어지는 투명 전극(102)이 복수 형성되고, 이들 투명 전극(102) 상에 액정 구동용 IC(103) 등의 전자 부품이 접속된다. 액정 구동용 IC(103)는, 실장면에, 투명 전극(102)에 대응해 복수의 전극 단자(104)가 형성되고, 이방성 도전 필름(105)을 개재하여 투명 기판(101) 상에 열압착됨으로써, 전극 단자(104)와 투명 전극(102)이 접속된다.
이방성 도전 필름(105)은, 바인더 수지에 도전성 입자를 혼합해 필름상으로 한 것이고, 2개의 도체 사이에서 가열 압착됨으로써 도전성 입자에 의해 도체 간의 전기적 도통이 취해지고, 바인더 수지에 의해 도체 간의 기계적 접속이 유지된다. 이방성 도전 필름(105)을 구성하는 접착제로서는, 통상 신뢰성이 높은 열경화성 바인더 수지가 사용되지만, 광경화성 바인더 수지 또는 광열 병용형 바인더 수지여도 된다.
이와 같은 이방성 도전 필름(105)을 개재하여 액정 구동용 IC(103)를 투명 전극(102)에 접속시키는 경우에는, 먼저 투명 기판(101)의 투명 전극(102) 상에 이방성 도전 필름(105)을 도시하지 않은 가압착 수단에 의해 가부착한다. 계속해서, 이방성 도전 필름(105)을 개재하여 투명 기판(101) 상에 액정 구동용 IC(103)를 탑재해 가접속체를 형성한 후, 열압착 헤드(106) 등의 열압착 수단에 의해 액정 구동용 IC(103)를 이방성 도전 필름(105)과 함께 투명 전극(102)측으로 가열 압박한다. 이 열압착 헤드(106)에 의한 가열에 의해, 이방성 도전 필름(105)은 열 경화 반응을 일으키고, 이로써 액정 구동용 IC(103)가 투명 전극(102) 상에 접착된다.
일본 특허 제 4789738호 공보 일본 특허공개 2004-214374호 공보 일본 특허공개 2005-203758호 공보
최근의 액정 표시 장치, 그 밖의 전자 기기의 소형화, 고정세화에 수반해, 회로 기판의 배선 피치나 전자 부품의 전극 단자의 파인 피치화가 진행되고 있다. 이방성 도전 필름을 사용하여, 파인 피치화된 회로 기판 상에 IC칩 등의 전자 부품을 COG 접속하는 경우, 협소화된 전극 단자와 기판 전극 사이에 있어서 확실하게 도전성 입자를 포착함과 함께, 협소화된 전극 단자 사이에 있어서 도전성 입자가 연결되는 것에 의한 단자 간 쇼트를 방지하기 위해서, 소직경의 도전성 입자를 고밀도로 충전한 이방성 도전 필름이 사용되고 있다.
또, 회로 기판에는, 물리적인 손상이나 단락 등을 방지하기 위해서, 기판 표면에 보호막이 형성되어 있다. 그리고, 기판 표면에 형성되어 있는 기판 전극에는, 측가장자리부에 보호막이 생성되는 것에 의한 단부(段部)가 형성되어 있다. 또, IC칩 등의 전자 부품에 있어서도, 금속제 전극 단자의 측가장자리부에 단부가 형성되어 있다. 이것에 의해, 기판 전극 및 전극 단자는, 평탄한 주면부(主面部)의 주위에 단부가 융기하는 형상을 이룬다.
회로 기판 상에 전자 부품을 접속할 때, 기판 전극의 단부와, 전극 단자의 단부가 맞대어져 접속된다. 이때, 도전성 입자가 기판 전극의 단부와 전극 단자의 단부 사이에 존재하면, 양 단부 사이로 도전성 입자가 맞물려 들어감으로써, 기판 전극 및 전극 단자의 각 주면부 사이에 있어서 도전성 입자를 충분히 찌그러트릴 수 없고, 도통성을 저해할 우려가 있었다. 또, 기판 전극의 단부는 보호막에 의해 형성되어 있으므로 도전성이 낮아, 양 단부 사이로 맞물려 들어간 도전성 입자에 의해서는 도통성을 확보할 수 없다. 그리고, 도전성 입자가 소직경화되면, 기판 전극 및 전극 단자의 각 단부 사이로 도전성 입자가 맞물려 들어가는 것에 의한 도전성 입자의 압입 부족은 보다 현저하게 나타나게 된다.
또, 회로 기판의 배선 피치나 전자 부품의 전극 단자의 파인 피치화에 대응해, 도전성 입자를 규칙적으로 배열시킨 이방성 도전 필름도 제안되어 있지만, 도전성 입자를 규칙 배열시킴으로써, 기판 전극 및 전극 단자의 각 주면부에 있어서 확실하게 도전성 입자를 포착할 수 있는 반면, 각 단부 사이에 있어서도 도전성 입자가 맞물려 들어가는 것이 발생하기 쉬워지는 경우가 있다.
그래서 본 발명은, 도전성 입자가 기판 전극의 단부와 전극 단자의 단부 사이로 맞물려 들어간 경우에 있어서도, 기판 전극 및 전극 단자의 각 주면부에 협지되어 있는 도전성 입자를 충분히 압입하여, 도통성을 확보할 수 있는 회로 기판과 전자 부품의 접속체를 제공하는 것을 목적으로 한다.
상기 서술한 과제를 해결하기 위해서, 본 발명에 관련된 접속체는, 회로 기판과, 상기 회로 기판 상에 이방성 도전 접착제를 개재하여 접속되어 있는 전자 부품을 구비하고, 상기 회로 기판에 형성된 기판 전극 및 상기 전자 부품에 형성된 전극 단자에는, 각 측가장자리부에 단부가 형성되고, 상기 기판 전극 및 상기 전극 단자는, 각 주면부 사이에, 상기 이방성 도전 접착제에 함유된 도전성 입자가 협지되고, 상기 도전성 입자와 상기 기판 전극 및 상기 전극 단자의 각 상기 단부가, 이하의 식(1)을 만족하는 것이다.
a＋b＋c≤0.8D ···(1)
[a : 전극 단자의 단부 높이, b : 기판 전극의 단부 높이, c : 단부 사이 갭, D : 도전성 입자의 직경]
또, 본 발명에 관련된 접속체의 제조 방법은, 회로 기판 상에 이방성 도전 접착제를 개재하여 전자 부품을 접속하는 공정을 갖고, 상기 회로 기판에 형성된 기판 전극 및 상기 전자 부품에 형성된 전극 단자에는, 각 측가장자리부에 단부가 형성되고, 상기 기판 전극 및 상기 전극 단자는, 각 주면부 사이에, 상기 이방성 도전 접착제에 함유된 도전성 입자가 협지되고, 상기 도전성 입자와 상기 기판 전극 및 상기 전극 단자의 각 상기 단부가, 이하의 식(1)을 만족하는 것이다.
a＋b＋c≤0.8D ···(1)
[a : 전극 단자의 단부 높이, b : 기판 전극의 단부 높이, c : 단부 사이 갭, D : 도전성 입자의 직경]
또, 본 발명에 관련된 전자 기기는, 접속체를 구비한 전자 기기에 있어서, 상기 접속체는, 상기에 기재된 것이다.
본 발명에 의하면, 기판 전극 및 전극 단자의 양 주면부 사이에 협지되는 도전성 입자를 적어도 입경의 80％가 될 때까지 압축시킬 수 있어, 충분한 도통성을 확보할 수 있다.
도 1은, 접속체의 일례로서 나타내는 액정 표시 패널의 단면도이다.
도 2는, 액정 구동용 IC와 투명 기판의 접속 공정을 나타내는 단면도이다.
도 3은, 액정 구동용 IC의 전극 단자(범프) 및 단자 간 스페이스를 나타내는 평면도이다.
도 4는, 이방성 도전 필름을 나타내는 단면도이다.
도 5는, 도전성 입자가 격자상으로 규칙 배열된 이방성 도전 필름을 나타내는 평면도이다.
도 6은, 도전성 입자를 협지한 기판 전극 및 전극 단자를 나타내는 단면도이다.
도 7은, 액정 표시 패널의 투명 기판에 IC칩을 접속하는 공정을 나타내는 단면도이고, (A)는 접속 전의 공정, (B)는 접속 공정을 나타낸다.
이하, 본 발명이 적용된 접속체에 대해, 도면을 참조하면서 상세하게 설명한다. 또한 본 발명은, 이하의 실시형태에만 한정되는 것은 아니고, 본 발명의 요지를 일탈하지 않는 범위 내에 있어서 여러 가지 변경이 가능한 것은 물론이다. 또, 도면은 모식적인 것이고, 각 치수의 비율 등은 현실의 것과는 상이한 경우가 있다. 구체적인 치수 등은 이하의 설명을 참작해 판단해야 할 것이다. 또, 도면 상호 간에 있어서도 서로의 치수 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
[액정 표시 패널]
이하에서는, 본 발명이 적용된 접속체로서, 유리 기판에, 전자 부품으로서 액정 구동용 IC칩이 실장된 액정 표시 패널을 예로 설명한다. 이 액정 표시 패널(10)은, 도 1에 나타내는 바와 같이 유리 기판 등으로 이루어지는 2장의 투명 기판(11, 12)이 대향 배치되고, 이들 투명 기판(11, 12)이 프레임상의 시일(13)에 의해 서로 첩합(貼合)되어 있다. 그리고, 액정 표시 패널(10)은, 투명 기판(11, 12)에 의해 둘러싸인 공간 내에 액정(14)이 봉입됨으로써 패널 표시부(15)가 형성되어 있다.
투명 기판(11, 12)은, 서로 대향하는 양 내측 표면에, ITO(산화인듐주석) 등으로 이루어지는 줄무늬상의 1쌍의 투명 전극(16, 17)이, 서로 교차하도록 형성되어 있다. 그리고, 양 투명 전극(16, 17)은, 이들 양 투명 전극(16, 17)의 당해 교차 부위에 의해 액정 표시의 최소 단위로서의 화소가 구성되도록 되어 있다.
양 투명 기판(11, 12) 중, 일방의 투명 기판(12)은, 타방의 투명 기판(11)보다 평면 치수가 크게 형성되어 있고, 이 크게 형성된 투명 기판(12)의 가장자리부(12a)에는, 전자 부품으로서 액정 구동용 IC(18)가 실장되는 COG 실장부(20)가 형성되어 있다. 또한, COG 실장부(20)에는, 투명 전극(17)의 단자부(17a), 및 액정 구동용 IC(18)에 형성된 IC측 얼라인먼트 마크(22)와 중첩시키는 기판측 얼라인먼트 마크(21)가 형성되어 있다.
[단자부]
또, 도 2에 나타내는 바와 같이, 투명 기판(12)은, 물리적인 손상이나 단락 등을 방지하기 위해서, 기판 표면에 질화막이나 산화실리콘막 등의 무기막이나 유기막 등으로 이루어지는 절연성의 보호막(23)이 형성되어 있다. 보호막(23)은, 공지된 성막 수법에 의해, 단자부(17a)나 기판측 얼라인먼트 마크(21)를 제외한 영역에 형성되어 있다. 이것에 의해, 보호막(23)과 인접하는 단자부(17a)의 측가장자리부에는 보호막(23)에 의한 단부(28)가 형성된다. 따라서, 단자부(17a)는, 단면으로 볼 때에 있어서, 양 측가장자리부에 있어서 단부(28)가 융기하고, 주면부가 평탄화되어 있다.
액정 구동용 IC(18)는, 화소에 대해 액정 구동 전압을 선택적으로 인가함으로써, 액정의 배향을 부분적으로 변화시켜 소정의 액정 표시를 행할 수 있도록 되어 있다. 또, 도 2에 나타내는 바와 같이 액정 구동용 IC(18)는, 투명 기판(12)에의 실장면(18a)에, 투명 전극(17)의 단자부(17a)와 도통 접속되는 복수의 전극 단자(19)(범프)가 형성되어 있다. 전극 단자(19)는, 예를 들어 구리 범프나 금 범프, 혹은 구리 범프에 금 도금을 실시한 것 등이 바람직하게 사용된다.
[전극 단자]
액정 구동용 IC(18)는, 예를 들어 도 3에 나타내는 바와 같이, 실장면(18a)의 일방의 측가장자리를 따라 전극 단자(19)(입력 범프)가 일렬로 배열되고, 일방의 측가장자리와 대향하는 타방의 측가장자리를 따라 전극 단자(19)(출력 범프)가 복수열로 지그재그상으로 배열되어 있다. 전극 단자(19)와, 투명 기판(12)의 COG 실장부(20)에 형성되어 있는 단자부(17a)는, 각각 동수 또한 동일 피치로 형성되고, 투명 기판(12)과 액정 구동용 IC(18)가 위치 맞춤되어 접속됨으로써, 접속된다.
또한, 최근의 액정 표시 장치, 그 밖의 전자 기기의 소형화, 고기능화에 수반해, 액정 구동용 IC(18) 등의 전자 부품도 소형화, 저배화가 요구되어, 전극 단자(19)도 그 높이가 낮아지고 있다(예를 들어 6∼15㎛).
또, 도 2에 나타내는 바와 같이, 전극 단자(19)는, 양 측가장자리부에 단부(27)가 형성되어 있다. 단부(27)는, 금속제의 전극 단자(19)의 제조 시에 형성되는 것이고, 전극 단자(19)는, 단면으로 볼 때에 있어서, 양 측가장자리부가 융기하고, 주면부가 평탄화되어 있다.
액정 구동용 IC(18)는, COG 실장부(20)에 이방성 도전 접속됨으로써, 전극 단자(19)의 양 측가장자리부에 형성된 단부(28)는, 단자부(17a)의 양 측가장자리부에 형성된 단부(27)와 맞대어진다. 이때, 단자부(17a) 및 전극 단자(19)는, 양 단부(27, 28) 사이로, 도전성 입자(4)가 맞물려 들어가 소정의 갭을 두고 대향된다. 또한, 양 단부(27, 28) 사이로 맞물려 들어간 도전성 입자(4)는, 열압착 헤드(33)에 의해 액정 구동용 IC(18)가 압박됨으로써, 양 단부(27, 28) 사이에서 크게 찌그러지거나, 혹은 파괴된다.
이것에 의해, 단자부(17a)와 전극 단자(19)의 각 주면부는, 양 단부(27, 28)의 높이에, 양 단부(27, 28) 사이에 협지된 도전성 입자(4)의 압박 시(또는 파괴 시)의 직경을 더한 거리를 두고서 대향된다. 또한, 단부(27)의 높이는, 단자부(17a)의 주면부의 법선 방향에 걸친 주면부와 단부(27)의 꼭대기부 사이의 거리를 말하고, 단부(28)의 높이는, 전극 단자(19)의 주면부의 법선 방향에 걸친 주면부와 단부(28)의 꼭대기부 사이의 거리를 말한다.
또 액정 구동용 IC(18)는, 실장면(18a)에, 기판측 얼라인먼트 마크(21)와 중첩시킴으로써 투명 기판(12)에 대한 얼라인먼트를 행하는 IC측 얼라인먼트 마크(22)가 형성되어 있다. 또한, 투명 기판(12)의 투명 전극(17)의 배선 피치나 액정 구동용 IC(18)의 전극 단자(19)의 파인 피치화가 진행되고 있으므로, 액정 구동용 IC(18)와 투명 기판(12)은, 고정밀도의 얼라인먼트 조정이 요구되고 있다.
기판측 얼라인먼트 마크(21) 및 IC측 얼라인먼트 마크(22)는, 조합됨으로써 투명 기판(12)과 액정 구동용 IC(18)의 얼라인먼트가 잡히는 여러 가지 마크를 사용할 수 있다.
COG 실장부(20)에 형성되어 있는 투명 전극(17)의 단자부(17a) 상에는, 회로 접속용 접착제로서 이방성 도전 필름(1)을 사용하여 액정 구동용 IC(18)가 접속된다. 이방성 도전 필름(1)은, 도전성 입자(4)를 함유하고 있고, 액정 구동용 IC(18)의 전극 단자(19)와 투명 기판(12)의 가장자리부(12a)에 형성된 투명 전극(17)의 단자부(17a)를, 도전성 입자(4)를 개재하여 전기적으로 접속시키는 것이다. 이 이방성 도전 필름(1)은, 열압착 헤드(33)에 의해 열압착됨으로써 바인더 수지가 유동화해 도전성 입자(4)가 단자부(17a)와 액정 구동용 IC(18)의 전극 단자(19) 사이에서 눌려 찌그러지고, 이 상태에서 바인더 수지가 경화된다. 이것에 의해, 이방성 도전 필름(1)은, 투명 기판(12)과 액정 구동용 IC(18)를 전기적, 기계적으로 접속시킨다.
또, 양 투명 전극(16, 17) 상에는, 소정의 러빙 처리가 실시된 배향막(24)이 형성되어 있고, 이 배향막(24)에 의해 액정 분자의 초기 배향이 규제되도록 되어 있다. 또한, 양 투명 기판(11, 12)의 외측에는, 1쌍의 편광판(25, 26)이 배치 설치되어 있고, 이들 양 편광판(25, 26)에 의해 백라이트 등의 광원(도시 생략)으로부터의 투과광의 진동 방향이 규제되도록 되어 있다.
[이방성 도전 필름]
이어서, 이방성 도전 필름(1)에 대해 설명한다. 이방성 도전 필름(ACF : Anisotropic Conductive Film)(1)은, 도 4에 나타내는 바와 같이 통상 기재가 되는 박리 필름(2) 상에 도전성 입자(4)를 함유하는 바인더 수지층(접착제층)(3)이 형성된 것이다. 이방성 도전 필름(1)은, 열경화형 혹은 자외선 등의 광경화형 접착제이고, 액정 표시 패널(10)의 투명 기판(12)에 형성된 투명 전극(17) 상에 첩착(貼着)됨과 함께 액정 구동용 IC(18)가 탑재되고, 열압착 헤드(33)에 의해 열가압됨으로써 유동화해 도전성 입자(4)가 서로 대향하는 투명 전극(17)의 단자부(17a)와 액정 구동용 IC(18)의 전극 단자(19) 사이에서 눌려 찌그러지고, 가열 혹은 자외선 조사에 의해 도전성 입자가 눌려 찌그러진 상태에서 경화된다. 이것에 의해, 이방성 도전 필름(1)은, 투명 기판(12)과 액정 구동용 IC(18)를 접속시켜, 도통시킬 수 있다.
또, 이방성 도전 필름(1)은, 막 형성 수지, 열경화성 수지, 잠재성 경화제, 실란 커플링제 등을 함유하는 통상적인 바인더 수지층(3)과 도전성 입자(4)를 갖는다. 도 4에 나타내는 바와 같이, 이방성 도전 필름(1)은, 바인더 수지층(3)에 도전성 입자(4)가 소정의 패턴으로 규칙적으로 배열되어 있는 것이 바람직하다.
바인더 수지층(3)을 지지하는 박리 필름(2)은, 예를 들어 PET(Poly Ethylene Terephthalate), OPP(Oriented Polypropylene), PMP(Poly-4-methylpentene-1), PTFE(Polytetrafluoroethylene) 등에 실리콘 등의 박리제를 도포해 이루어지고, 이방성 도전 필름(1)의 건조를 방지함과 함께, 이방성 도전 필름(1)의 형상을 유지한다.
바인더 수지층(3)에 함유되는 막 형성 수지로서는, 평균 분자량이 10000∼80000 정도인 수지가 바람직하다. 막 형성 수지로서는, 에폭시 수지, 변형 에폭시 수지, 우레탄 수지, 페녹시 수지 등의 각종 수지를 들 수 있다. 그 중에서도, 막형성 상태, 접속 신뢰성 등의 관점에서 페녹시 수지가 특히 바람직하다.
열경화성 수지로서는, 특별히 한정되지 않고, 예를 들어 시판되는 에폭시 수지, 아크릴 수지 등을 들 수 있다.
에폭시 수지로서는, 특별히 한정되지 않지만, 예를 들어 나프탈렌형 에폭시 수지, 비페닐형 에폭시 수지, 페놀노볼락형 에폭시 수지, 비스페놀형 에폭시 수지, 스틸벤형 에폭시 수지, 트리페놀메탄형 에폭시 수지, 페놀아르알킬형 에폭시 수지, 나프톨형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 트리페닐메탄형 에폭시 수지 등을 들 수 있다. 이들은 단독이어도 되고, 2종 이상의 조합이어도 된다.
아크릴 수지로서는, 특별히 제한은 없고, 목적에 따라 아크릴 화합물, 액상 아크릴레이트 등을 적절히 선택할 수 있다. 예를 들어, 메틸아크릴레이트, 에틸아크릴레이트, 이소프로필아크릴레이트, 이소부틸아크릴레이트, 에폭시아크릴레이트, 에틸렌글리콜디아크릴레이트, 디에틸렌글리콜디아크릴레이트, 트리메틸올프로판트리아크릴레이트, 디메틸올트리시클로데칸디아크릴레이트, 테트라메틸렌글리콜테트라아크릴레이트, 2-하이드록시-1,3-디아크릴옥시프로판, 2,2-비스[4-(아크릴옥시메톡시)페닐]프로판, 2,2-비스[4-(아크릴옥시에톡시)페닐]프로판, 디시클로펜테닐아크릴레이트, 트리시클로데카닐아크릴레이트, 트리스(아크릴옥시에틸)이소시아누레이트, 우레탄아크릴레이트, 에폭시아크릴레이트 등을 들 수 있다. 또한, 아크릴레이트를 메타크릴레이트로 한 것을 사용할 수도 있다. 이들은, 1종 단독으로 사용 해도 되고, 2종 이상을 병용해도 된다.
잠재성 경화제로서는, 특별히 한정되지 않지만, 예를 들어 가열 경화형, UV 경화형 등의 각종 경화제를 들 수 있다. 잠재성 경화제는, 통상에서는 반응하지 않고, 열, 광, 가압 등의 용도에 따라 선택되는 각종 트리거에 의해 활성화해, 반응을 개시한다. 열 활성형 잠재성 경화제의 활성화 방법에는, 가열에 의한 해리 반응 등으로 활성종(카티온이나 아니온, 라디칼)을 생성하는 방법, 실온 부근에서는 에폭시 수지 중에 안정적으로 분산되어 있고 고온에서 에폭시 수지와 상용·용해해, 경화 반응을 개시하는 방법, 몰레큘러 시브 봉입 타입 경화제를 고온에서 용출시켜 경화 반응을 개시하는 방법, 마이크로 캡슐에 의한 용출·경화 방법 등이 존재한다. 열 활성형 잠재성 경화제로서는, 이미다졸계, 하이드라지드계, 삼불화붕소-아민 착체, 술포늄염, 아민이미드, 폴리아민염, 디시안디아미드 등이나, 이들의 변성물이 있고, 이들은 단독이어도 되고, 2종 이상의 혼합체여도 된다. 그 중에서도, 마이크로 캡슐형 이미다졸계 잠재성 경화제가 바람직하다.
실란 커플링제로서는, 특별히 한정되지 않지만, 예를 들어 에폭시계, 아미노계, 메르캅토·술파이드계, 우레이도계 등을 들 수 있다. 실란 커플링제를 첨가함으로써 유기 재료와 무기 재료의 계면에 있어서의 접착성이 향상된다.
[도전성 입자]
도전성 입자(4)로서는, 이방성 도전 필름(1)에 있어서 사용되고 있는 공지된 어느 도전성 입자를 들 수 있다. 도전성 입자(4)로서는, 예를 들어 니켈, 철, 구리, 알루미늄, 주석, 납, 크롬, 코발트, 은, 금 등의 각종 금속이나 금속 합금의 입자, 금속 산화물, 카본, 그라파이트, 유리, 세라믹, 플라스틱 등의 입자의 표면에 금속을 코팅한 것, 혹은 이들 입자의 표면에 추가로 절연 박막을 코팅한 것 등을 들 수 있다. 수지 입자의 표면에 금속을 코팅한 것인 경우, 수지 입자로서는 예를 들어 에폭시 수지, 페놀 수지, 아크릴 수지, 아크릴로니트릴·스티렌(AS) 수지, 벤조구아나민 수지, 디비닐벤젠계 수지, 스티렌계 수지 등의 입자를 들 수 있다.
[도전성 입자의 규칙 배열]
이방성 도전 필름(1)은, 도전성 입자(4)가 평면으로 볼 때에 있어서 소정의 배열 패턴으로 규칙적으로 배열되고, 예를 들어 도 5에 나타내는 바와 같이 격자상으로 또한 균등하게 배열되는 것이 바람직하다. 평면으로 볼 때에 있어서 규칙적으로 배열됨으로써, 이방성 도전 필름(1)은, 도전성 입자(4)가 랜덤으로 분산되어 있는 경우에 비해, 액정 구동용 IC(18)의 인접하는 전극 단자(19) 사이가 파인 피치화해 단자 간 면적이 협소화함과 함께, 도전성 입자(4)가 고밀도로 충전되어 있어도, 액정 구동용 IC(18)의 접속 공정에 있어서 도전성 입자(4)의 응집체에 의한 전극 단자(19) 간의 쇼트를 방지할 수 있다.
또 이방성 도전 필름(1)은, 도전성 입자(4)가 규칙적으로 배열됨으로써, 바인더 수지층(3)에 고밀도로 충전한 경우에도 도전성 입자(4)의 응집에 의한 소밀의 발생이 방지되어 있다. 따라서, 이방성 도전 필름(1)에 의하면, 파인 피치화된 단자부(17a)나 전극 단자(19)에 있어서도 도전성 입자(4)를 포착할 수 있다. 도전성 입자(4)의 균등 배열 패턴은, 평면으로 볼 때 격자 형상 등으로 임의로 설정할 수 있다. 액정 구동용 IC(18)의 접속 공정에 대해서는 후에 상세히 서술한다.
이와 같은 이방성 도전 필름(1)은, 예를 들어 연신 가능한 시트 상에 점착제를 도포하고, 그 위에 도전성 입자(4)를 단층 배열한 후, 당해 시트를 원하는 연신 배율로 연신시키는 방법, 도전성 입자(4)를 기판 상에 소정 배열 패턴으로 정렬시킨 후, 박리 필름(2)에 지지된 바인더 수지층(3)에 도전성 입자(4)를 전사하는 방법, 혹은 박리 필름(2)에 지지된 바인더 수지층(3) 상에, 배열 패턴에 따른 개구부가 형성된 배열판을 개재하여 도전성 입자(4)를 공급하는 방법 등에 의해 제조할 수 있다.
또한, 이방성 도전 필름(1)의 형상은, 특별히 한정되지 않지만, 예를 들어 도 4에 나타내는 바와 같이, 권취 릴(6)에 권회 가능한 장척 테이프 형상으로 함으로써, 소정 길이만큼 컷해서 사용할 수 있다.
또, 상기 서술한 실시형태에서는, 이방성 도전 필름(1)으로서 바인더 수지층(3)에 도전성 입자(4)를 규칙 배열한 열경화성 수지 조성물을 필름상으로 성형한 접착 필름을 예로 설명했지만, 본 발명에 관련된 접착제는 이것에 한정되지 않고, 예를 들어 바인더 수지(3)만으로 이루어지는 절연성 접착제층과 도전성 입자(4)를 규칙 배열한 바인더 수지(3)로 이루어지는 도전성 입자 함유층을 적층한 구성으로 할 수 있다. 또, 이방성 도전 필름(1)은, 도전성 입자(4)가 평면으로 볼 때 규칙 배열되어 있으면, 도 4에 나타내는 바와 같이 단층 배열되어 있는 것 외, 복수의 바인더 수지층(3)에 걸쳐 도전성 입자(4)가 배열됨과 함께 평면으로 볼 때에 있어서 규칙 배열되는 것이어도 된다. 또, 이방성 도전 필름(1)은, 다층 구성의 적어도 하나의 층 내에서, 소정 거리로 단일로 분산된 것이어도 된다.
[도전성 입자와 기판 전극 및 전극 단자의 각 단부의 높이와의 관계]
여기서, 도전성 입자(4)를 규칙 배열한 이방성 도전 필름(1)을 사용한 경우, 도 6에 나타내는 바와 같이 전극 단자(19) 및 단자부(17a)의 양 단부(27, 28) 사이에 도전성 입자(4)가 맞물려 들어가는 경우가 있다. 이때, 도전성 입자(4)와, 도전성 입자(4)를 협지하는 전극 단자(19) 및 단자부(17a)의 각 단부(27, 28)는, 이하의 식(1)을 만족한다.
a＋b＋c≤0.8D ···(1)
[a : 전극 단자(19)의 단부 높이, b : 단자부(17a)의 단부 높이, c : 단부 사이 갭, D : 도전성 입자(4)의 직경]
식(1)을 만족하는 것에 의해, 액정 표시 패널(10)은, 단자부(17a) 및 전극 단자(19)의 양 주면부 사이에 협지되는 도전성 입자(4)를 미압축 시에 있어서의 입경의 적어도 80％가 될 때까지 압축시킬 수 있어, 충분한 도통성을 확보할 수 있다.
즉, 액정 표시 패널(10)은, 이방성 도전 필름(1)을 개재하여 액정 구동용 IC(18)를 접속하면, 전극 단자(19)의 단부(27)와 단자부(17a)의 단부(28) 사이로 도전성 입자(4)가 맞물려 들어간다. 이때, 단자부(17a) 및 전극 단자(19)의 양 주면부 사이에 걸친 거리는, 전극 단자(19)의 단부 높이 a와, 단자부(17a)의 단부 높이 b와, 도전성 입자(4)가 맞물려 들어감으로써 이간되어 있는 양 단부(27, 28) 사이의 갭 c를 더한 거리가 된다(a＋b＋c). 따라서, 단자부(17a) 및 전극 단자(19)의 양 주면부 사이에 걸친 거리(a＋b＋c)가 도전성 입자(4)의 직경 D의 80％ 이하가 됨으로써, 도전성 입자(4)가 적어도 입경의 80％ 이하로 압축될 때까지 압입할 수 있다.
한편, 식(1)을 만족하지 않는 경우, 전극 단자(19)의 단부(27)와 단자부(17a)의 단부(28) 사이로 도전성 입자(4)가 맞물려 들어감으로써, 단자부(17a) 및 전극 단자(19)의 양 주면부 사이에 걸친 거리는, 최소로도 도전성 입자(4)의 입경의 80％보다 커져, 도전성 입자(4)의 압축률이 20％ 미만이 되어 압입이 불충분해진다. 그 때문에, 단자부(17a)와 전극 단자(19)의 도통성이 악화될 우려가 있다.
또한, 본 발명에서는 이하의 식(2)를 만족하도록 해도 된다.
c≤1㎛ ···(2)
식(2)로 나타내는 바와 같이, 단자부(17a)의 단부(27)와 전극 단자(19)의 단부(28) 사이로 맞물려 들어가는 도전성 입자(4)는, 주면부에서 협지되는 것보다 큰 압력이 가해져, 대체로 1㎛ 이하의 입경까지 압축된다. 또한, 도전성 입자(4)는, 압축에 의해 파괴되는 경우도 대체로 1㎛ 이하의 크기가 된다. 즉, 양 단부(27, 28) 사이의 갭 c는 1㎛ 이하가 된다.
한편, 식(2)를 만족하지 않는 경우, 양 단부(27, 28) 사이의 갭이 1㎛를 초과함으로써, 단자부(17a)와 전극 단자(19)의 각 주면부 사이의 거리가 벌어지고, 주면부 사이에 협지되어 있는 도전성 입자(4)의 압축이 20％ 미만이 되어 압입이 불충분해진다. 그 때문에, 단자부(17a)와 전극 단자(19)의 도통성이 악화될 우려가 있다.
[접속 공정]
이어서, 투명 기판(12)에 액정 구동용 IC(18)를 접속시키는 접속 공정에 대해 설명한다. 먼저, 투명 기판(12)의 단자부(17a)가 형성된 COG 실장부(20) 상에 이방성 도전 필름(1)을 가부착한다. 이어서, 이 투명 기판(12)을 접속 장치의 스테이지 상에 재치(載置)하고, 투명 기판(12)의 실장부 상에 이방성 도전 필름(1)을 개재하여 액정 구동용 IC(18)를 배치한다.
이어서, 바인더 수지층(3)을 경화시키는 소정 온도로 가열된 열압착 헤드(33)에 의해, 소정 압력, 시간으로 액정 구동용 IC(18) 상으로부터 열가압한다. 이것에 의해, 이방성 도전 필름(1)의 바인더 수지층(3)은 유동성을 나타내고, 액정 구동용 IC(18)의 실장면(18a)과 투명 기판(12)의 COG 실장부(20) 사이로부터 유출됨과 함께, 바인더 수지층(3) 중의 도전성 입자(4)는, 액정 구동용 IC(18)의 전극 단자(19)와 투명 기판(12)의 단자부(17a) 사이에서 협지되고 눌려 찌그러진다.
이때, 상기 서술한 바와 같이, 도전성 입자(4)와, 도전성 입자(4)를 협지하는 전극 단자(19) 및 단자부(17a)의 각 단부(27, 28)는, 이하의 식(1)을 만족한다.
a＋b＋c≤0.8D ···(1)
[a : 전극 단자(19)의 단부 높이, b : 단자부(17a)의 단부 높이, c : 단부 사이 갭, D : 도전성 입자(4)의 직경]
따라서, 액정 표시 패널(10)은, 단자부(17a) 및 전극 단자(19)의 양 주면부 사이에 협지되는 도전성 입자(4)를 적어도 입경의 80％가 될 때까지 압축시킬 수 있어, 충분한 도통성을 확보할 수 있다.
특히, 액정 표시 패널(10)은, 단자부(17a) 및 전극 단자(19)의 파인 피치화에 대응해, 도전성 입자를 규칙 배열시킴으로써 고밀도로 충전한 이방성 도전 필름(1)을 사용한 경우, 단자부(17a) 및 전극 단자(19)의 각 주면부뿐만 아니라 단부(27, 28) 사이에 도전성 입자(4)가 맞물려 들어가는 현상이 일어나기 쉽다. 이 경우에도, 상기 식(1)을 만족함으로써, 단자부(17a) 및 전극 단자(19)의 각 주면부 사이에 협지된 도전성 입자(4)를 20％ 이상 압축할 수 있어, 양호한 도통 신뢰성을 확보할 수 있다.
그 결과, 전극 단자(19)와 단자부(17a) 사이에서 도전성 입자(4)를 협지함으로써 전기적으로 접속되고, 이 상태에서 열압착 헤드(33)에 의해 가열된 바인더 수지가 경화된다. 이것에 의해, 액정 구동용 IC(18)의 전극 단자(19)와 투명 기판(12)에 형성된 단자부(17a) 간에 도통성이 확보된 액정 표시 패널(10)을 제조할 수 있다.
전극 단자(19)와 단자부(17a) 사이에 없는 도전성 입자(4)는, 인접하는 전극 단자(19) 사이의 단자 간 스페이스에 있어서 바인더 수지에 분산되어 있고, 전기적으로 절연된 상태를 유지하고 있다. 이것에 의해, 액정 구동용 IC(18)의 전극 단자(19)와 투명 기판(12)의 단자부(17a) 사이에서만 전기적 도통이 도모된다. 또한, 바인더 수지로서 라디칼 중합 반응계의 속경화 타입의 것을 사용함으로써, 짧은 가열 시간에 의해서도 바인더 수지를 속경화시킬 수 있다. 또, 이방성 도전 필름(1)으로서는, 열경화형에 한정하지 않고, 가압 접속을 행하는 것이라면 광경화형 혹은 광열 병용형 접착제를 사용해도 된다.
<실시예>
이어서, 본 발명의 실시예에 대해 설명한다. 본 실시예에서는, 도전성 입자가 규칙 배열된 이방성 도전 필름을 사용하여, 평가용 유리 기판에 평가용 IC를 접속한 접속체 샘플을 제작하고, 각각 평가용 유리 기판에 형성된 기판 전극과 평가용 IC에 형성된 IC 범프 사이에 포착된 도전성 입자의 압축률 및 신뢰성 시험 후에 있어서의 도통 저항(실시예 1∼6, 비교예 1, 2) 또는 인접하는 IC 범프 간의 쇼트 발생률(실시예 7, 비교예 3)을 측정했다.
[이방성 도전 필름]
평가용 IC의 접속에 사용하는 이방성 도전 필름의 바인더 수지층은, 페녹시 수지(상품명 : YP50, 신닛테츠카가쿠사 제조) 60질량부, 에폭시 수지(상품명 : jER828, 미츠비시카가쿠사 제조) 40질량부, 카티온계 경화제(상품명 : SI-60L, 산신카가쿠코교사 제조) 2질량부를 용제에 첨가한 바인더 수지 조성물을 조제하고, 이 바인더 수지 조성물을 박리 필름 상에 도포, 소성함으로써 형성했다.
그리고, 연신 가능한 시트 상에 점착제를 도포하고, 그 위에 도전성 입자를 격자상으로 또한 균등하게 단층 배열한 후, 당해 시트를 원하는 연신 배율로 연신시킨 상태에서, 바인더 수지층을 라미네이트함으로써 이방성 도전 필름을 얻었다.
또한, 본 발명에 있어서의 도전성 입자의 배열 형태는, 본 실시예에 기재된 것에는 한정되지 않는다.
[평가용 IC]
도통 저항을 측정하기 위한 평가 소자로서, 외형 ; 1.8㎜×20㎜, 두께 0.5㎜, 범프(Au-plated) ; 폭 30㎛×길이 85㎛, 높이 15㎛, 범프 간 스페이스폭 ; 50㎛의 평가용 IC를 사용하였다.
[평가용 유리 기판]
도통 저항을 측정하기 위한 평가용 IC가 접속되는 평가용 유리 기판으로서, 외형 ; 30㎜×50㎜, 두께 0.5㎜, 도통 저항을 측정하기 위한 평가용 IC의 범프와 동일 사이즈 동일 피치의 빗살상의 전극 패턴이 형성됨과 함께, 전극 패턴을 제외한 영역에 보호막이 형성된 ITO 패턴 글라스를 사용하였다.
[평가용 IC]
인접하는 IC 범프 간의 쇼트 발생률을 측정하기 위한 평가 소자로서, 외형 ; 1.5㎜×13㎜, 두께 0.5㎜, 범프(Au-plated) ; 폭 25㎛×길이 140㎛, 높이 15㎛, 범프 간 스페이스폭 ; 7.5㎛의 평가용 IC를 사용하였다.
[평가용 유리 기판]
인접하는 IC 범프 간의 쇼트 발생률을 측정하기 위한 평가용 IC가 접속되는 평가용 유리 기판으로서, 외형 ; 30㎜×50㎜, 두께 0.5㎜, 인접하는 IC 범프 간의 쇼트 발생률을 측정하기 위한 평가용 IC의 범프와 동일 사이즈 동일 피치의 빗살상 전극 패턴이 형성됨과 함께, 전극 패턴을 제외한 영역에 보호막이 형성된 ITO 패턴 글라스를 사용하였다.
이들 평가용 유리 기판에 이방성 도전 필름을 가부착한 후, IC 범프와 기판 전극의 얼라인먼트를 잡으면서 평가용 IC를 탑재하고, 열압착 헤드에 의해 압착했다. 실시예 1∼7, 비교예 1 및 비교예 3에서는, 180℃, 80㎫, 5sec의 조건으로 열압착함으로써 접속체 샘플을 제작했다. 비교예 2에서는, 180℃, 40㎫, 5sec의 조건으로 열압착함으로써 접속체 샘플을 제작했다. 각 접속체 샘플에 대해, IC 범프와 기판 전극 사이에 협지되어 있는 도전성 입자의 압축률 및 신뢰성 시험 후에 있어서의 도통 저항 또는 인접하는 IC 범프 간의 쇼트 발생률을 측정했다. 신뢰성 시험의 조건은, 85℃, 85％RH, 500hr이다.
[실시예 1]
실시예 1에서는, 이방성 도전 필름으로서 입자경 4㎛의 도전성 입자를 사용했다. 접속 전에 있어서의 입자 개수 밀도는 28000개/㎟이다. 또, IC 범프의 측가장자리부에 형성된 단부의 높이 a는 0.8㎛, 유리 기판에 형성된 기판 전극의 측가장자리부에 형성된 단부의 높이 b는 0.8㎛이다.
실시예 1에 관련된 접속체 샘플은, IC 범프와 기판 전극의 양 단부 사이로 도전성 입자가 맞물려 들어가는 것에 의한 단부 사이 갭 c가 0.8㎛, IC 범프와 기판 전극의 양 주면부 사이에 협지된 도전성 입자의 압축률은 40％, 신뢰성 시험 후의 도통 저항은 3Ω이었다.
[실시예 2]
실시예 2에서는, 입자경 3.5㎛의 도전성 입자를 사용한 이방성 도전 필름을 사용하였다. 접속 전에 있어서의 입자 개수 밀도는 28000개/㎟이다. IC 범프 및 기판 전극의 각 단부의 높이 a, b는 실시예 1과 동일한 조건으로 했다.
실시예 2에 관련된 접속체 샘플은, IC 범프와 기판 전극의 양 단부 사이로 도전성 입자가 맞물려 들어가는 것에 의한 단부 사이 갭 c가 1.0㎛, IC 범프와 기판 전극의 양 주면부 사이에 협지된 도전성 입자의 압축률은 26％, 신뢰성 시험 후의 도통 저항은 4Ω이었다.
[실시예 3]
실시예 3에서는, 입자경 3.0㎛의 도전성 입자를 사용한 이방성 도전 필름을 사용하였다. 접속 전에 있어서의 입자 개수 밀도는 28000개/㎟이다. IC 범프 및 기판 전극의 각 단부의 높이 a, b는 실시예 1과 동일한 조건으로 했다.
실시예 3에 관련된 접속체 샘플은, IC 범프와 기판 전극의 양 단부 사이로 도전성 입자가 맞물려 들어가는 것에 의한 단부 사이 갭 c가 0.8㎛, IC 범프와 기판 전극의 양 주면부 사이에 협지된 도전성 입자의 압축률은 20％, 신뢰성 시험 후의 도통 저항은 5Ω이었다.
[실시예 4]
실시예 4에서는, 입자경 3.5㎛의 도전성 입자를 사용한 이방성 도전 필름을 사용하였다. 접속 전에 있어서의 입자 개수 밀도는 28000개/㎟이다. 또, IC 범프의 측가장자리부에 형성된 단부의 높이 a는 0.8㎛, 유리 기판에 형성된 기판 전극의 측가장자리부에 형성된 단부의 높이 b는 1.2㎛이다.
실시예 4에 관련된 접속체 샘플은, IC 범프와 기판 전극의 양 단부 사이로 도전성 입자가 맞물려 들어가는 것에 의한 단부 사이 갭 c가 0.8㎛, IC 범프와 기판 전극의 양 주면부 사이에 협지된 도전성 입자의 압축률은 20％, 신뢰성 시험 후의 도통 저항은 5Ω이었다.
[실시예 5]
실시예 5에서는, 입자경 3.0㎛의 도전성 입자를 사용한 이방성 도전 필름을 사용하였다. 접속 전에 있어서의 입자 개수 밀도는 28000개/㎟이다. IC 범프 및 기판 전극의 각 단부의 높이 a, b는 실시예 1과 동일한 조건으로 했다.
실시예 5에 관련된 접속체 샘플은, IC 범프와 기판 전극의 양 단부 사이로 도전성 입자가 맞물려 들어가지 않아 단부 사이 갭 c가 0㎛, IC 범프와 기판 전극의 양 주면부 사이에 협지된 도전성 입자의 압축률은 47％, 신뢰성 시험 후의 도통 저항은 3Ω이었다.
[실시예 6]
실시예 6에서는, 입자경 3.0㎛의 도전성 입자를 사용한 이방성 도전 필름을 사용하였다. 접속 전에 있어서의 입자 개수 밀도는 28000개/㎟이다. IC 범프 및 기판 전극의 각 단부의 높이 a, b는 실시예 1과 동일한 조건으로 했다.
실시예 6에 관련된 접속체 샘플은, 대항하는 IC 범프의 측가장자리부와 기판 전극의 측가장자리부가 어긋남으로써, 단부 사이 갭 c가 -0.2㎛, IC 범프와 기판 전극의 양 주면부 사이에 협지된 도전성 입자의 압축률은 53％, 신뢰성 시험 후의 도통 저항은 3Ω이었다.
[실시예 7]
실시예 7에서는, 입자경 4.0㎛의 도전성 입자를 사용한 이방성 도전 필름을 사용하였다. 접속 전에 있어서의 입자 개수 밀도는 28000개/㎟이다. 또, IC 범프의 측가장자리부에 형성된 단부의 높이 a는 0.8㎛, 유리 기판에 형성된 기판 전극의 측가장자리부에 형성된 단부의 높이 b는 1.4㎛이다.
실시예 7에 관련된 접속체 샘플은, IC 범프와 기판 전극의 양 단부 사이로 도전성 입자가 맞물려 들어가는 것에 의한 단부 사이 갭 c가 1.0㎛, IC 범프와 기판 전극의 양 주면부 사이에 협지된 도전성 입자의 압축률은 20％, 인접하는 IC 범프 사이에 걸친 단자화 쇼트의 발생률은 20ppm이었다.
[비교예 1]
비교예 1에서는, 입자경 3.0㎛의 도전성 입자를 사용한 이방성 도전 필름을 사용하였다. 접속 전에 있어서의 입자 개수 밀도는 28000개/㎟이다. 또, IC 범프의 측가장자리부에 형성된 단부의 높이 a는 0.8㎛, 유리 기판에 형성된 기판 전극의 측가장자리부에 형성된 단부의 높이 b는 1.4㎛이다.
비교예 1에 관련된 접속체 샘플은, IC 범프와 기판 전극의 양 단부 사이로 도전성 입자가 맞물려 들어가는 것에 의한 단부 사이 갭 c가 0.35㎛, IC 범프와 기판 전극의 양 주면부 사이에 협지된 도전성 입자의 압축률은 15％, 신뢰성 시험 후의 도통 저항은 30Ω이었다.
[비교예 2]
비교예 2에서는, 입자경 4.0㎛의 도전성 입자를 사용한 이방성 도전 필름을 사용하였다. 접속 전에 있어서의 입자 개수 밀도는 28000개/㎟이다. 또, IC 범프의 측가장자리부에 형성된 단부의 높이 a는 0.8㎛, 유리 기판에 형성된 기판 전극의 측가장자리부에 형성된 단부의 높이 b는 0.8㎛이다.
비교예 2에 관련된 접속체 샘플은, 열압착 헤드의 압박력을 40㎫로 약하게 함으로써, IC 범프와 기판 전극의 양 단부 사이로 도전성 입자가 맞물려 들어가는 것에 의한 단부 사이 갭 c가 2.0㎛, IC 범프와 기판 전극의 양 주면부 사이에 협지된 도전성 입자의 압축률은 10％, 신뢰성 시험 후의 도통 저항은 40Ω이었다.
[비교예 3]
비교예 3에서는, 입자경 4.0㎛의 도전성 입자를 사용한 이방성 도전 필름을 사용하였다. 접속 전에 있어서의 입자 개수 밀도는 40000개/㎟이다. 또, IC 범프의 측가장자리부에 형성된 단부의 높이 a는 0.8㎛, 유리 기판에 형성된 기판 전극의 측가장자리부에 형성된 단부의 높이 b는 1.4㎛이다.
비교예 3에 관련된 접속체 샘플은, IC 범프와 기판 전극의 양 단부 사이에 도전성 입자가 맞물려 들어가는 것에 의한 단부 사이 갭 c가 1.1㎛, IC 범프와 기판 전극의 양 주면부 사이에 협지된 도전성 입자의 압축률은 17.5％, 인접하는 IC 범프 사이에 걸치는 단자화 쇼트의 발생률은 1000ppm이었다.
Figure 112017106203161-pct00010
Figure 112017106203161-pct00011
표 1에 나타내는 바와 같이, 실시예 1∼6에서는, IC 범프의 측가장자리부에 형성된 단부의 높이 a, 유리 기판에 형성된 기판 전극의 가장자리부에 형성된 단부의 높이 b, 및 IC 범프와 기판 전극의 양 단부 사이 갭 c를 더한 IC 범프와 기판 전극의 양 주면부 사이의 거리가, 도전성 입자의 직경의 80％ 이하로 되어 있다. 따라서, 실시예 1∼6에서는, IC 범프와 기판 전극의 양 주면부 사이에 협지된 도전성 입자가 20％ 이상 압축되어, 신뢰성 시험 후에 있어서도 양호한 도통성을 유지할 수 있다.
한편 비교예 1에서는, IC 범프와 기판 전극의 양 주면부 사이의 거리가, 도전성 입자의 직경의 85％로 넓어, 도전성 입자가 15％까지밖에 압축되지 않았다. 또, 비교예 2에서는, IC 범프와 기판 전극의 양 주면부 사이의 거리가, 도전성 입자의 직경의 90％로 넓어, 도전성 입자가 10％까지밖에 압축되지 않았다. 그 때문에, 비교예 1 및 비교예 2에서는, 도전성 입자의 압입이 부족해, 신뢰성 시험 후에 있어서 도통 저항이 30Ω 이상으로 도통성이 크게 악화되었다.
또, 표 2에 나타내는 바와 같이, 실시예 7의 입자 개수 밀도가 28000개/㎟인데 대해, 비교예 3의 입자 개수 밀도가 40000개/㎟로 고밀도로 충전되어 있다. 이 때문에, 실시예 7에 관련된 접속체 샘플은, IC 범프 사이의 스페이스에 있어서의 입자 간 거리가 평균 2㎛(입자경의 0.5배)인데 대해, 비교예 3에 관련된 접속체 샘플은, IC 범프 사이의 스페이스에 있어서의 입자 간 거리가 평균 1㎛(입자경의 0.25배)로 좁다. 또, IC 범프와 기판 전극의 양 단부 사이로 맞물려 들어가있는 도전성 입자와도 연결되어, 비교예 3에서는 IC 범프 간의 쇼트 발생률이 실시예 7에 비해 크게 상승했다.
1 : 이방성 도전 필름
2 : 박리 필름
3 : 바인더 수지층
4 : 도전성 입자
6 : 권취 릴
10 : 액정 표시 패널
11, 12 : 투명 기판
12a : 가장자리부
13 : 시일
14 : 액정
15 : 패널 표시부
16, 17 : 투명 전극
17a : 단자부
18 : 액정 구동용 IC
18a : 실장면
19 : 전극 단자
20 : COG 실장부
21 : 기판측 얼라인먼트 마크
22 : IC측 얼라인먼트 마크
23 : 보호막
27, 28 : 단부
33 : 열압착 헤드

Claims (10)

  1. 회로 기판과,
    상기 회로 기판 상에 이방성 도전 접착제를 개재하여 접속되어 있는 전자 부품을 구비하고,
    상기 회로 기판은 상기 회로 기판에 형성된 기판 전극을 구비하고, 상기 전자 부품은 상기 전자 부품에 형성된 전극 단자를 구비하고, 상기 기판 전극 및 상기 전극 단자에는, 각 측가장자리부에 단부가 형성되고,
    상기 기판 전극 및 상기 전극 단자의 각 주면부 사이에, 상기 이방성 도전 접착제에 함유된 도전성 입자가 협지되고,
    상기 도전성 입자와 상기 기판 전극 및 상기 전극 단자의 각 상기 단부가, 이하의 식(1)을 만족하는, 접속체.
    a＋b＋c≤0.8D ···(1)
    [a : 전극 단자의 단부 높이, b : 기판 전극의 단부 높이, c : 단부 사이 갭, D : 도전성 입자의 직경]
  2. 제 1 항에 있어서,
    상기 도전성 입자와 상기 기판 전극 및 상기 전극 단자의 각 상기 단부가, 이하의 식(2)를 만족하는, 접속체.
    c≤1㎛ ···(2)
  3. 제 1 항에 있어서,
    상기 이방성 도전 접착제는 필름상으로 형성되고,
    상기 도전성 입자는 규칙적으로 배열되어 있거나 또는 개개로 이간되어 있는, 접속체.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 기판 전극 및 상기 전극 단자의 상기 각 측가장자리부에 형성된 단부 사이에, 상기 도전성 입자가 협지되어 있는, 접속체.
  8. 회로 기판 상에 이방성 도전 접착제를 개재하여 전자 부품을 접속하는 공정을 구비하고,
    상기 회로 기판은 상기 회로 기판에 형성된 기판 전극을 구비하고, 상기 전자 부품은 상기 전자 부품에 형성된 전극 단자를 구비하고, 상기 기판 전극과 상기 전자 부품에는, 각 측가장자리부에 단부가 형성되고,
    상기 기판 전극 및 상기 전극 단자의 각 주면부 사이에, 상기 이방성 도전 접착제에 함유된 도전성 입자가 협지되고,
    상기 도전성 입자와 상기 기판 전극 및 상기 전극 단자의 각 상기 단부가, 이하의 식(1)을 만족하는, 접속체의 제조 방법.
    a＋b＋c≤0.8D ···(1)
    [a : 전극 단자의 단부 높이, b : 기판 전극의 단부 높이, c : 단부 사이 갭, D : 도전성 입자의 직경]
  9. 접속체를 구비한 전자 디바이스에 있어서,
    상기 접속체는, 제 1 항, 제 2 항, 제 3 항 또는 제 7 항 중 어느 한 항에 기재된 접속체인, 전자 디바이스.
  10. 제 9 항에 있어서,
    상기 전자 디바이스는 표시 디바이스인, 전자 디바이스.
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