KR101931416B1 - 반도체 디바이스 및 방법 - Google Patents

반도체 디바이스 및 방법 Download PDF

Info

Publication number
KR101931416B1
KR101931416B1 KR1020160140264A KR20160140264A KR101931416B1 KR 101931416 B1 KR101931416 B1 KR 101931416B1 KR 1020160140264 A KR1020160140264 A KR 1020160140264A KR 20160140264 A KR20160140264 A KR 20160140264A KR 101931416 B1 KR101931416 B1 KR 101931416B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
redistribution layer
layer
die
external connector
Prior art date
Application number
KR1020160140264A
Other languages
English (en)
Other versions
KR20170070800A (ko
Inventor
치유안 창
첸후아 유
추에이탕 왕
젱시엔 셰이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170070800A publication Critical patent/KR20170070800A/ko
Application granted granted Critical
Publication of KR101931416B1 publication Critical patent/KR101931416B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11444—Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
    • H01L2224/1145—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1183—Reworking, e.g. shaping
    • H01L2224/11845—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/32105—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/32106—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting one bonding area to at least two respective bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81022—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/81895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/81948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/07—Polyamine or polyimide
    • H01L2924/07025—Polyimide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1205—Capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1206—Inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1207—Resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1427—Voltage regulator [VR]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

제1 반도체 디바이스 및 비아를 밀봉재(encapsulant)로 밀봉하는 방법 및 디바이스가 제공된다. 재분배 층은 제1 반도체 디바이스를 제2 반도체 디바이스에 연결한다. 특정 실시형태에 있어서, 제1 반도체 디바이스는 집적 전압 조정기이고 제2 반도체 디바이스는 중앙 처리 장치와 같은 로직 디바이스이다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 발명은 반도체 디바이스 및 방법에 관한 것이다.
본 출원은 2015년 12월 14일자로 출원된 미국 가출원 제62/266,945호의 이익을 주장하며, 이러한 출원은 본원에 참고로 통합된다.
반도체 디바이스는, 예컨대 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은 여러 가지 전자식 애플리케이션에 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 순차적으로 여러 가지 절연 또는 유전체 층, 도전성 층, 및 반도전성 재료 층을 퇴적시키고, 리소그래피를 이용하여 여러 가지 재료 층을 패터닝하여 그에 대하여 회로 구성요소 및 요소를 형성함으로써 제조된다. 수십 또는 수백개의 집적 회로는 일반적으로 단일 반도체 웨이퍼 상에 제조된다. 개별 다이는 스크라이브 라인을 따라 집적 회로를 쏘잉(sawing)함으로써 단편화된다.
일단 단편화되면, 개별 다이는 그 후에 서로 상호 보완적으로 동작하는 다른 디바이스와 함께 패키징될 수도 있다. 이러한 패키징은, 단일 다이 위에 모든 원하는 기능을 배치하는 것이 바람직하지 않을 수도 있을 때 유용하게 된다. 예컨대, 하나의 기능이 다른 기능과 간섭되면, 이질적인 다이를 상호접속하는 것이 바람직하며, 여기서 각 다이는 다른 다이로부터의 과도한 간섭 없이 원하는 기능을 수행한다. 그러나, 개별 다이 상의 상이한 기능의 이러한 상호접속은 취급되어야 하는 다른 문제점을 초래한다.
실시형태에 따르면, 반도체 디바이스는 제1 반도체 디바이스를 포함하며, 여기서 제1 전압 조정기를 포함하는 제1 반도체 디바이스가 제공된다. 밀봉재는 제1 반도체 디바이스를 밀봉하고, 관통 비아는 밀봉재의 제1 측부로부터 밀봉재의 제2 측부까지 연장되고, 제1 반도체 디바이스로부터 분리된다. 제1 재분배 층은 밀봉재의 제1 측부 상에 관통 비아에 전기적으로 접속되며, 제2 반도체 디바이스는 제1 재분배 층을 통하여 제1 반도체 디바이스에 전기적으로 접속되며, 제2 반도체 디바이스는 제1 로직 디바이스를 포함한다.
다른 실시형태에 따르면, 제1 측부와 상기 제1 측부에 대향하는 제2 측부를 가진 밀봉재를 구비하는 반도체 디바이스가 제공된다. 관통 비아는 제1 측부로부터 제2 측부까지 연장되며, 제1 전압 조정기 다이는 제1 측부로부터 제2 측부까지 연장된다. 제1 재분배 층은 관통 비아 및 제1 전압 조정기 다이에 전기적으로 접속되며, 제1 로직 다이는 제1 재분배 층을 통하여 제1 전압 조정기 다이에 전기적으로 접속된다.
또 다른 실시형태에 따르면, 반도체 디바이스의 제조 방법은, 비아, 및 제1 밀봉재를 가진 제1 전압 조정기 다이를 밀봉하는 단계를 포함하며, 여기서 비아와 물리적 접촉되는 제1 밀봉재가 제공된다. 제1 재분배 층은 제1 밀봉재의 제1 측부 상에 형성되며, 상기 제1 재분배 층은 비아와 전기적 접속되며, 제1 로직 다이는 제1 재분배 층에 본딩되며, 제1 로직 다이는 제1 전압 조정기 다이와 전기적 접속되다.
또 다른 실시형태에 따르면, 반도체 디바이스의 제조 방법이 제공되며, 이 방법은 제1 반도체 다이 위에 제1 재분배 층을 형성하는 단계를 포함하며, 여기서 제1 반도체 다이는 로직 다이이다. 비아는 제1 반도체 다이보다 제1 재분배 층의 대향 측부 상에 형성되며, 제1 집적 전압 조정기는 비아에 인접하게 배치된다. 제1 집적 전압 조정기 및 비아가 밀봉된다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준 관행에 따라, 다양한 특징부들이 축척비율대로 그려지는 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명료성을 위해 임의로 증가되거나 축소될 수도 있다.
도 1 내지 도 4는 일부 실시형태에 따른 복수의 재분배 층을 가진 집적 반도체 디바이스를 예시한다.
도 5는 일부 실시형태에 따른 단일 재분배 층을 가진 집적 반도체 디바이스를 예시한다.
도 6은 일부 실시형태에 따른 단일 재분배 층 및 언더필 재료를 가진 집적 반도체 디바이스를 예시한다.
도 7은 일부 실시형태에 따른 복수의 재분배 층 및 언더필을 가진 집적 회로 디바이스를 예시한다.
도 8은 일부 실시형태에 따른 복수의 재분배 층을 통하여 연장되는 복수의 재분배 층 및 실리콘 관통 비아를 가진 집적 반도체 디바이스를 예시한다.
도 9는 일부 실시형태에 따라서 복수의 재분배 층 및 상기 복수의 재분배 층을 통하여 언더필 재료에 따라 연장되는 실리콘 관통 비아를 가진 집적 반도체 디바이스를 예시한다.
도 10은 일부 실시형태에 따라서 복수의 재분배 층을 통하여 연장되는 실리콘 관통 비아와 함께 단일 재분배 층을 가진 집적 반도체 디바이스를 예시한다.
도 11은 일부 실시형태에 따라서 복수의 재분배 층 및 언더필 재료를 통하여 연장되는 실리콘 관통 비아와 함께 단일 재분배 층을 가진 집적 반도체 디바이스를 예시한다.
도 12는 일부 실시형태에 따라서 다이의 스택을 가진 집적 반도체 디바이스를 예시한다.
도 13a 및 도 13b는 제1 반도체 디바이스, 제2 반도체 디바이스, 및 제3 반도체 디바이스가 최종적으로 부착되는 실시형태를 예시한다.
도 14는 일부 실시형태에 따른 언더필 재료의 배치를 예시한다.
도 15는 일부 실시형태에 따른 제1 반도체 디바이스, 제2 반도체 디바이스, 및 제3 반도체 디바이스의 밀봉 처리를 예시한다.
도 16은 일부 실시형태에 따른 열 확산기의 배치를 예시한다.
본 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것은, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수도 있는 실시형태들도 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태 및/또는 구성 사이의 관계에 영향을 주지는 않는다.
또한, “아래(beneath)”, “아래쪽(below)”, “하부(lower)”, “위(above)”, “상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 나타낸 하나의 요소 또는 특징부에 대한 또 다른 요소(들) 또는 특징부(들)의 관계를 논의하기 위해 설명의 편의상 여기에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향), 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
이제도 1을 참조하면, 접착층(103)을 가진 제1 캐리어 기판(101)이 도시된다. 제1 캐리어 기판(101)은, 예컨대 유리 또는 실리콘 산화물과 같은 실리콘계 재료, 또는 알루미늄 산화물과 같은 다른 재료, 이러한 재료의 임의의 조합 등을 포함한다. 제1 캐리어 기판(101)은, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)와 같은 반도체 디바이스의 부착을 수용하기 위하여 평면으로 구성된다.
접착층(103)은 위에 놓이는 구조체의 부착을 돕기 위하여 제1 캐리어 기판(101) 상에 배치된다. 실시형태에 있어서, 접착층(103)은, 자외선 접착제(glue)를 포함할 수도 있고, 이러한 자외선 접착제는, 자외선 광에 노출될 때 그 접착 특성을 잃는다. 그러나, 압력 감지 접착제, 방사선 경화성 접착제, 에폭시, 이들의 조합 등과 같은 다른 유형의 접착제가 또한 사용될 수도 있다. 접착층(103)은 압력에 따라서 쉽게 변형될 수 있는 반액체 또는 젤 형태로 제1 캐리어 기판(101) 위에 배치될 수도 있다.
일단 접착층(103)이 형성되어 있으면, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)는 접착제층(103) 상에 배치될 수도 있다. 실시형태에서, 제1 반도체 디바이스(401)는 예컨대 제4 반도체 디바이스(107)[도 1에는 예시되지 않지만 도 2a 및 도 2b에 대하여 아래에 추가로 설명됨], 제5 반도체 디바이스(109)[도 1에는 예시되지 않지만 도 2a 및 도 2b에 대하여 아래에 예시되고 설명됨], 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)와 함께 동작하도록 설계된 중앙 처리 장치(CPU)와 같은 로직 다이일 수도 있다. 그러나, 제1 반도체 디바이스(401)는 그래픽 프로세싱 유닛, 메모리, 고속 I/O 등과 같은 임의의 적절한 반도체 디바이스일 수도 있다.
실시형태에서, 제1 반도체 디바이스(401)는 제1 기판(개별적으로 예시되지는 않음), 제1 능동 디바이스(개별적으로 예시되지는 않음), 제1 금속화 층, 제1 재분배 층, 제1 패시베이션 층(407), 및 제1 비아(409)를 포함할 수도 있다. 제1 기판은, 실리콘-온-인슐레이터(SOI) 기판의 벌크 실리콘 층, 도핑되거나 또는 도핑되지 않은 층, 또는 능동 층을 포함할 수도 있다. 일반적으로, SOI 기판은, 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(silicon germanium on insulator; SGOI), 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 사용될 수도 있는 다른 기판은 다층 기판, 경사 기판, 또는 하이브리드 배향 기판을 포함한다.
제1 능동 디바이스는, 제1 반도체 디바이스(401)(예컨대, GPU)에 대한 설계의 원하는 구조적 및 기능적 필요조건을 생성하는데 사용될 수도 있는 커패시터, 레지스터, 인덕터 등과 같은 매우 다양한 능동 디바이스 및 수동 디바이스를 포함한다. 제1 능동 디바이스는, 제1 기판 내에 또는 그렇지 않으면 제1 기판 상에 임의의 적절한 방법을 이용하여 형성될 수도 있다.
제1 금속화 층은, 제1 기판 및 제1 능동 디바이스 위에 형성되며, 기능 회로를 형성하기 위하여 여러 가지 능동 디바이스를 연결하도록 설계된다. 실시형태에서, 제1 금속화 층은 유전체 및 도전성 재료의 층을 교번하는 것에 의해 형성되며, (증착, 대머신, 듀얼 대머신 등과 같은) 임의의 적절한 프로세스를 통하여 형성될 수도 있다. 실시형태에 있어서, 적어도 하나의 층간 유전체 층(interlayer dielectric layer; ILD)에 의해 제1 기판으로부터 분리된 4개의 금속화 층이 존재할 수도 있지만, 제1 금속화 층의 정확한 개수는 제1 반도체 디바이스(401)의 설계에 의존한다.
제1 재분배 층은 제1 금속화 층 위에 형성되며, 상기 제1 금속화 층과 전기 접촉할 수도 있다. 제1 재분배 층은 알루미늄을 포함하지만, 구리와 같은 다른 재료는 대안적으로 사용될 수도 있다. 제1 재분배 층은 재료의 층(도시되지 않음)을 형성하기 위하여, 스퍼터링과 같은 증착 프로세스를 이용하여 형성될 수도 있고, 재료의 층의 일부는 그 후에 제1 재분배 층을 형성하기 위하여 적절한 프로세스(포토리소그래픽 마스킹 및 에칭 등)를 통하여 제거될 수도 있다. 그러나, 임의의 다른 적절한 프로세스는 제1 재분배 층을 형성하는데 이용될 수도 있다.
제1 패시베이션 층(407)은 제1 기판 상에서 제1 금속화 층 및 제1 재분배 층 위에 형성될 수도 있다. 제1 패시베이션 층(407)은, 폴리이미드, 실리콘 산화물, 실리콘 질화물과 같은 하나 이상의 적절한 유전체 재료, 탄소 도핑된 산화물과 같은 로우-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저-k 유전체, 이들의 조합 등으로 제조될 수도 있다. 제1 패시베이션 층은, 임의의 적절한 프로세스가 이용될 수도 있지만, 화학적 기상 증착(CVD)과 같은 프로세스를 통하여 형성될 수도 있고, 약 9.25 KÅ와 같은, 약 0.5 μm와 약 5 μm 사이의 두께를 가질 수도 있다.
일단 제1 패시베이션 층(407)이 형성되면, 제1 비아(409)는, 제1 패시베이션 층(407)을 통하여 제1 재분배 층과 접촉되도록 형성될 수도 있다. 실시형태에서, 제1 비아(409)는, 예컨대 포토리소그래픽 마스킹 및 에칭 프로세스를 이용하여 제1 패시베이션 층(407)을 통하여 개구를 초기에 패터닝함으로써 형성될 수도 있다. 일단 개구가 형성되면, 개구는, 전기도금, 스퍼터링 등과 같은 프로세스를 이용하여 구리, 알루미늄 또는 텅스텐과 같은 재료로 충전되거나 또는 과충전될 수도 있다. 일단 퇴적되면, 개구의 외부에 남아있는 임의의 도전성 재료는, 예컨대 화학적 기계적 연마와 같은 평탄화 프로세스를 이용하여 제거될 수도 있다.
제2 반도체 디바이스(403)는 예를 들어 제4 반도체 디바이스(107), 제5 반도체 디바이스(109), 제1 반도체 디바이스(401)(예컨대, CPU), 및 제3 반도체 디바이스(405)와 함께 작동하도록 설계된 다른 중앙 처리 장치일 수도 있다. 그러나, 제2 반도체 디바이스(403)는 GPU, 메모리, 고속 I/O 등과 같은 임의의 적절한 반도체 디바이스일 수도 있다.
실시형태에서, 제2 반도체 디바이스(403)는 제2 기판, 제2 능동 디바이스(개별적으로 예시되지는 않음), 제2 금속화 층(개별적으로 예시되지는 않음), 제2 재분배 층(개별적으로 예시되지는 않음), 제2 패시베이션 층(411), 및 제2 비아(413)를 포함할 수도 있다. 실시형태에서, 제2 기판, 제2 능동 디바이스, 제2 금속화 층, 제2 재분배 층, 제2 패시베이션 층(411), 및 제2 비아(413)는, 제1 기판, 제1 능동 디바이스, 제1 금속화 층, 제1 재분배 층, 제1 패시베이션 층(407), 제1 비아(409)와 유사할 수도 있지만, 이들은 또한 상이할 수도 있다.
제3 반도체 디바이스(405)는 예컨대 제4 반도체 디바이스(107), 제5 반도체 디바이스(109), 제1 반도체 디바이스(401) (예컨대, CPU), 및 제2 반도체 디바이스(403) (예컨대, CPU)와 함께 동작하도록 설계된 입/출력 디바이스일 수도 있다. 그러나, 제3 반도체 디바이스(405)는 CPU, GPU, 메모리 등과 같은 임의의 적절한 반도체 디바이스일 수도 있다.
실시형태에서, 제3 반도체 디바이스(405)는 제3 기판, 제3 능동 디바이스(개별적으로 예시되지 않음), 제3 금속화 층(개별적으로 예시되지 않음), 제3 재분배 층(개별적으로 예시되지 않음), 제3 패시베이션 층(415), 및 제3 비아(417)를 포함할 수도 있다. 실시형태에서, 제3 기판, 제3 능동 디바이스, 제3 금속화 층, 제3 재분배 층, 제3 패시베이션 층(415), 및 제3 비아(417)는, 제1 기판, 제1 능동 디바이스, 제1 금속화 층, 제1 재분배 층, 제1 패시베이션 층(407), 제1 비아(409)와 유사할 수도 있지만, 이들은 또한 상이할 수도 있다.
실시형태에서, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)는 예컨대, 픽 앤 플레이스(pick and place) 프로세스를 이용하여 접착층(103) 위에 배치될 수도 있다. 그러나, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)를 배치하는 임의의 다른 방법이 또한 이용될 수도 있다.
일단 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)가 배치되면, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)는 제1 밀봉재(201)로 밀봉될 수도 있다. 밀봉은 상부 몰딩 부분과 그 상부 몰딩 부분으로부터 분리될 수 있는 하부 몰딩 부분을 포함할 수도 있는 몰딩 디바이스(도 1에 개별적으로 예시되지 않음) 내에서 수행될 수도 있다. 상부 몰딩 부분이 하부 몰딩 부분에 인접하게 되도록 낮아진 경우에, 몰딩 캐비티는 제1 캐리어 기판(101), 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)에 대하여 형성될 수도 있다.
밀봉 프로세스 동안에, 상부 몰딩 부분은 하부 몰딩 부분에 인접하게 배치될 수 있어, 이에 의해 몰딩 캐비티 내에 제1 캐리어 기판(101), 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)를 밀봉한다. 일단 밀봉되면, 상부 몰딩 부분 및 하부 몰딩 부분은, 몰딩 캐비티로부터 가스의 유입 및 유출을 제어하기 위하여 기밀 밀봉(airtight seal)을 수행할 수도 있다. 일단 밀봉되면, 제1 밀봉재(201)는 몰딩 캐비티 내에 배치될 수도 있다. 제1 밀봉재(201)는, 폴리이미드. PPS, PEEK, PES, 열 저항 결정 수지, 이들의 조합 등과 같은 몰딩 화합물 수지일 수도 있다. 제1 밀봉재(201)는 상부 몰딩 부분과 하부 몰딩 부분의 정렬 이전에 몰딩 캐비티 내에 배치될 수도 있고, 또는 그렇지 않으면 주입 포트를 통하여 몰딩 캐비티에 주입될 수도 있다.
제1 밀봉재(201)가 제1 캐리어 기판(101), 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)를 밀봉하도록, 일단 제1 밀봉재(201)가 몰딩 캐비티 내에 배치되어 있으면, 제1 밀봉재(201)는 최적의 보호를 위하여 제1 밀봉재(201)를 단단하게 하기 위하여 경화될 수도 있다. 정확한 경화 프로세스는 적어도 부분적으로 제1 밀봉재(201)에 대하여 선택된 특정 재료에 의존하는 반면에, 몰딩 화합물이 제1 밀봉재(201)로서 선택되는 실시형태에서, 경화는 약 600 sec와 같은 약 60 sec 내지 300 sec 동안에 약 125 ℃와 같은 약 100 ℃ 내지 약 130 ℃로 제1 밀봉재를 가열하는 것과 같은 프로세스를 통하여 발생할 수 있다. 부가적으로, 개시제및/또는 촉매는 경화 프로세스를 더 잘 제어하기 위하여 제1 밀봉재 내에 포함될 수도 있다.
그러나, 당업자는, 전술한 경화 프로세스가 단지 예시적인 프로세스이고 현재의 실시형태를 제한하도록 의도하는 것은 아님을 인식할 것이다. 조사, 또는 심지어 제1 밀봉재(201)를 주변 온도에서 단단하게 만들도록 허용하는 것과 같은 다른 경화 프로세스가 대안적으로 사용될 수도 있다. 임의의 적절한 경화 프로세스가 사용될 수도 있고, 모든 이러한 프로세스는 완전히 여기에 논의된 실시형태의 범위 내에 포함되도록 의도된다.
도 1은 또한 추가적인 프로세싱을 위하여 (제1 반도체 디바이스(401) 상의) 제1 비아(409), (제2 반도체 디바이스(403) 상의) 제2 비아(413), 및 (제3 반도체 디바이스(405) 상의) 제3 비아(417)를 노출시키기 위하여 제1 밀봉재(201)의 박화를 예시한다. 박화는 예컨대 제1 비아(409), 제2 비아(413), 및 제3 비아(417)가 노출될 때까지 화학적 에천트 및 연마제가 제1 밀봉재(201)와 반응하여 이러한 밀봉재(201)를 갈아 없애도록 이용되는 기계적 연마 또는 화학적 기계적 연마(CMP) 프로세스를 이용하여, 수행될 수도 있다. 이와 같이, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)는 또한 제1 밀봉재(201)에 대하여 평면이 되는 평탄한 표면을 가질 수도 있다.
그러나, 전술한 CMP 프로세스는 하나의 예시적인 실시형태로서 제공되는 반면에, 실시형태를 제한하도록 의도되지 않는다. 임의의 다른 적절한 제거 프로세스는, 제1 밀봉재(201)를 박화시키고, 제1 비아(409), 제2 비아(413), 및 제3 비아(417)를 노출시키는데 대안적으로 사용될 수도 있다. 예컨대, 일련의 화학적 에칭이 이용될 수도 있다. 이러한 프로세스 및 임의의 다른 적절한 프로세스는, 제1 밀봉재(201)를 박화하는데 대안적으로 이용될 수도 있고, 모든 이러한 프로세스는 완전히 실시형태의 범위 내에 포함되도록 의도된다.
도 1은 제1 비아(409), 제2 비아(413), 및 제3 비아(417)와 전기 접속되는 제1 재분배 층(309)의 형성을 부가적으로 예시한다. 실시형태에서, 제1 재분배 층(309)은 RDL 패시베이션 층(도 1에 별도로 라벨링되지 않음)을 초기에 형성함으로써 형성될 수도 있다. 실시형태에서, 폴리이미드 또는 폴리이미드 유전체와 같은 임의의 적절한 재료가 대안적으로 이용될 수도 있지만, RDL 패시베이션 층은 폴리벤족사졸(polybenzoxazole; PBO)일 수도 있다. 임의의 적절한 방법 및 두께가 사용될 수도 있지만, RDL 패시베이션 층은, 약 7 ㎛와 같은, 약 5 ㎛ 내지 약 25 ㎛의 두께까지 예컨대 스핀-코팅 프로세스를 이용하여 배치될 수도 있다.
일단 RDL 패시베이션 층이 배치되어 있으면, RDL 패시베이션 층은, 예컨대 제1 비아(409), 제2 비아(413), 및 제3 비아(417)와 후속으로 형성된 도전성 재료 사이의 전기 접속을 허용하기 위하여 패터닝될 수도 있다. 실시형태에서, RDL 패시베이션 층은 포토리소그래픽 마스킹 및 에칭 프로세스를 이용하여 패터닝될 수도 있고, 이에 의해 포토레지스트가 배치되어, 에너지 소스에 노출되고, 현상되고, 그리고 그 후에 에칭 프로세스 동안에 마스크로서 이용될 수도 있다. 그러나, 임의의 적절한 방법은 RDL 패시베이션 층을 형성 및 패터닝하는데 이용될 수도 있다.
일단 RDL 패시베이션 층이 패터닝되어 있으면, 티타늄 구리 합금의 제1 시드 층(도시되지 않음)은 CVD 또는 스퍼터링과 같은 적절한 형성 프로세스를 통하여 형성된다. 포토레지스트(또한 도시되지 않음)는 그 후에 제1 시드 층을 덮기 위하여 형성될 수도 있고, 포토레지스트는 그 후에 제1 재분배 층(309)이 위치되도록 희망하는 위치에 위치되는 제1 시트 층의 일부를 노출시키도록 패터닝될 수도 있다.
일단 포토레지스트가 형성되어 패터닝되면, 구리와 같은 도전성 재료는, 도금과 같은 증착 프로세스를 통하여 제1 시드 층 상에 형성될 수도 있다. 도전성 재료는 약 5 μm와 같은, 약 1 μm 내지 약 10 μm의 두께를 가지도록 형성될 수도 있다. 그러나, 논의된 재료 및 방법은 도전성 재료를 형성하는데 적합한 반면에, 이러한 재료는 단지 예시적이다. AlCu 또는 Au와 같은 임의의 다른 적절한 재료 및 CVD 또는 PVD와 같은 임의의 다른 적절한 형성 프로세스가 제1 재분배 층(309)을 형성하는데 대안적으로 사용될 수도 있다.
일단 도전성 재료가 형성되어 있으면, 포토레지스트는 애싱과 같은 적절한 제거 프로세스를 통하여 제거될 수도 있다. 부가적으로, 포토레지스트의 제거 이후에, 포토레지스트에 의해 덮혀지게 되는 제1 시드 층의 일부가 예컨대 도전성 재료를 마스크로서 이용하는 적절한 에칭 프로세스를 통하여 제거될 수도 있다.
도전성 재료가 형성된 이후에, RDL 패시베이션 층 및 도전성 재료의 형성은, 도전성 재료의 제2 층을 형성하기 위하여 반복될 수도 있다. 이러한 프로세스의 반복은 유전체 및 도전성 재료의 제2 레벨을 형성하기 위하여 반복될 수도 있다. 부가적으로, 3개의 층만이 도 1에 예시되는 반면에, 프로세스는 원하는 상호연결성을 제공하기 위하여 임의의 횟수로 반복될 수도 있다.
도 2a 및 도 2b는 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)의 배치와 함께 비아(111)의 형성을 예시한다. 실시형태에서, 비아(111)는 제1 재분배 층(309) 위에 제2 시드 층(도 1a에는 별도로 예시되지 않음)을 초기에 형성함으로써 형성될 수도 있다. 실시형태에서, 비아(111)에 대한 제2 시드 층은, 후속 프로세싱 단계 동안에 더 두꺼운 층의 형성에 도움을 주는 얇은 도전성 재료의 층이다. 제2 시드 층은 약 5,000 Å 두께의 구리 층이 후속하는 약 1,000 Å 두께의 티타늄 층을 포함할 수도 있다. 제2 시드 층은, 원하는 재료에 따라서 스퍼터링, 증발, 또는 PECVD 프로세스와 같은 프로세스를 이용하여 생성될 수도 있다. 제2 시드층은 약 0.5 μm와 같은, 약 0.3 μm 내지 약 1 μm의 두께를 가지도록 형성될 수도 있다.
일단 제2 시드 층이 형성되어 있으면, 포토레지스트(도 2a에 예시되지 않음)는 제2 시드 층 위에 배치되어 패터닝된다. 실시형태에서, 포토레지스트는, 약 120 ㎛와 같은, 약 50 ㎛ 내지 250 ㎛의 높이까지 예컨대 스핀 코팅 기술을 이용하여 제2 시드 층 상에 배치될 수도 있다. 일단 동작할 준비가 되어 있으면, 포토레지스트는 그 후에 화학적 반응을 유도하기 위하여 패터닝된 에너지 소스(예컨대, 패터닝된 광원)에 포토레지스트를 노출시킴으로써 패터닝될 수도 있으므로, 이에 의해 패터닝된 광원에 노출된 포토레지스트의 일부에서의 물리적 변화를 유도한다. 현상기는 그 후에 물리적 변화를 이용하기 위하여 노출된 포토레지스트에 적용되고, 원하는 패턴에 따라서, 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분 중 어느 하나를 선택적으로 제거한다.
실시형태에서, 포토레지스트 내에 형성된 패턴은 비아(111)에 대한 패턴(이는 또한 관통 InFO 비아, 또는 TIV로서 알려져 있음)이다. 비아(111)는 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)와 같은 후속적으로 부착된 디바이스의 상이한 측부 상에 위치되도록 이러한 배치로 형성된다. 그러나, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)가 비아(111)의 대향 측부 상에 배치되도록 위치되는 것과 같은, 비아(111)의 패턴에 대한 임의의 적절한 배열이 이용될 수도 있다.
실시형태에서, 비아(111)는 포토레지스트 내에 형성된다. 실시형태에서, 비아(111)는, 구리, 텅스텐, 다른 도전성 금속 등과 같은 하나 이상의 도전성 재료를 포함하며, 예컨대 전기도금, 무전해 도금 등에 의해 형성될 수도 있다. 실시형태에서, 전기도금이 사용되며, 여기서 제2 시드 층 및 포토레지스트는 전기도금 용액 내에 잠기거나 또는 침지된다. 제2 시드 층 표면은, 제2 시드 층이 전기도금 프로세스에서 음극으로서 기능하도록 외부 DC 전원의 음의 측에 전기적으로 연결된다. 구리 양극과 같은 고체 도전성 양극은 또한 용액 내에 침지될 수도 있고, 전원의 양의 측에 부착된다. 양극으로부터의 원자는, 예컨대 제2 시드 층과 같은 음극이 용해된 원자를 획득하여, 제2 시드 층의 노출된 도전성 영역을 포토레지스트의 개구 내에서 도금함으로써 용액 내로 용해된다.
일단 비아(111)가 포토레지스트 및 제2 시드 층을 이용하여 형성되었으면, 포토레지스트는 적절한 제거 프로세스를 이용하여 제거될 수도 있다. 실시형태에서, 플라즈마 애싱 프로세스가 포토레지스트를 제거하는데 사용될 수도 있고, 이에 의해 포토레지스트의 온도는 포토레지스트가 열 분해를 경험할 때까지 증가되고, 그 포토레지스트는 제거될 수도 있다. 그러나, 습식 스트립과 같은 임의의 다른 적절한 프로세스가 대안적으로 이용될 수도 있다. 포토레지스트의 제거는 제2 시드 층의 하부 부분을 노출시킬 수도 있다.
일단 노출되면, 제2 시드 층의 노출된 부분이 제거될 수도 있다. 실시형태에서, 제2 시드 층의 노출된 부분(예컨대, 비아(111)에 의해 덮히지 않는 부분)은 예컨대 습식 또는 건식 에칭 프로세스에 제거될 수도 있다. 예컨대, 건식 에칭 프로세스에서, 반응 물질은 마스크로서 비아(111)를 이용하여 제2 시드 층을 향해 지향될 수 있다. 다른 실시형태에서, 에천트는 제2 시드 층의 노출된 부분을 제거하기 위하여 제2 시드 층에 분사될 수 있거나 또는 그렇지 않으면 제2 시드 층과 접촉될 수도 있다.
도 2b는 비아 내에 부착될 예정인 제4 반도체 디바이스(107)의 클로즈 업 도면을 예시한다. 실시형태에서, 제4 반도체 디바이스(107)는 예컨대, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)에 공급되고 있는 전압을 공급 및/또는 제어하는 전압 조정기일 수도 있다. 제4 반도체 디바이스(107)가 전압 조정기인 실시형태에서, 제4 반도체 디바이스(107)는 약 1.2 V와 같은, 약 0.6 V 내지 약 2.5 V 사이의 전압을 공급할 수도 있다. 그러나, 임의의 적절한 전압은 제4 반도체 디바이스(107)에 의해 공급될 수도 있다.
실시형태에서, 제4 반도체 디바이스(107)는, 제4 기판(개별적으로 예시되지 않음), 제4 능동 디바이스(개별적으로 예시되지 않음), 제4 금속화 층(개별적으로 예시되지 않음), 제1 컨택트 패드, 제4 패시베이션 층, 및 제1 외부 커넥터(110)를 포함한다. 특정 실시형태에서, 임의의 적절한 재료 또는 프로세스가 이용될 수도 있지만, 제4 기판, 제4 능동 디바이스, 및 제4 금속화 층은, 유사한 재료로부터 그리고 제1 기판, 제1 능동 디바이스 및 제1 금속화 층에 대하여 전술한 바와 같이 유사한 프로세스를 이용하여 형성될 수도 있다.
제1 컨택트 패드는 제4 금속화 층 위에 형성될 수도 있고, 상기 제4 금속화 층과 전기 접촉될 수도 있다. 제1 컨택트 패드는, 알루미늄을 포함할 수도 있지만, 구리와 같은 다른 재료가 대안적으로 사용될 수도 있다. 제1 컨택트 패드는, 재료의 층(도시되지 않음)을 형성하기 위하여, 스퍼터링과 같은 증착 프로세스를 이용하여 형성될 수도 있고, 재료의 층의 일부는 그 후에 제1 컨택트 패드를 형성하기 위하여 적절한 프로세스(포토리소그래픽 마스킹 및 에칭 등)를 통하여 제거될 수도 있다. 그러나, 임의의 다른 적절한 프로세스는 컨택트 패드를 형성하기 위하여 이용될 수도 있다. 제1 컨택트 패드는 약 1.45 μm와 같은 약 0.5 μm 내지 약 4 μm의 두께를 가지도록 형성될 수도 있다.
제4 패시베이션 층은 제4 기판 상에서 제4 금속화 층 및 제1 컨택트 패드 위에 형성될 수도 있다. 제4 패시베이션 층은, 실리콘 산화물, 실리콘 질화물과 같은 하나 이상의 적절한 유전체 재료, 탄소 도핑된 산화물과 같은 로우-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저-k 유전체, 이들의 조합 등으로 제조될 수도 있다. 제4 패시베이션 층은, 임의의 적절한 프로세스가 이용될 수도 있지만, 화학적 기상 증착(CVD)과 같은 프로세스를 통하여 형성될 수도 있고, 약 9.25 KÅ와 같은, 약 0.5 μm 내지 약 5 μm의 두께를 가질 수도 있다.
제1 외부 커넥터(110)는 제1 컨택트 패드와 예컨대 제1 재분배 층(309) 사이의 접촉을 위한 도전성 영역을 제공하기 위하여 형성될 수도 있다. 실시형태에서, 임의의 적절한 재료가 대안적으로 사용될 수도 있지만, 제1 외부 커넥터(110)는 땜납과 같은 공융(eutectic) 재료를 포함하는 미세범프일 수도 있다. 제1 외부 커넥터(110)가 미세범프인 실시형태에서, 제1 외부 커넥터(110)는, 직접 볼 드롭 프로세스와 같은, 볼 드롭 방법을 이용하여 형성될 수도 있다. 다른 실시형태에서, 미세범프는, 증발, 전기도금, 프린팅, 땜납 이송과 같은 임의의 적절한 방법을 통하여 주석 층을 초기에 형성하고, 그 후에 재료를 원하는 범프 형상으로 형상화하기 위하여 리플로우를 수행함으로써 형성될 수도 있다. 일단 제1 외부 커넥터(110)가 형성되어 있으면, 테스트는 구조물이 추가적인 프로세싱에 대하여 적합하다는 것을 보장하기 위하여, 수행될 수도 있다. 제1 외부 커넥터(110)가 미세범프인 실시형태에서, 제1 외부 커넥터(110)는 약 20 μm 내지 약 50 μm의 직경을 가질 수도 있다.
다른 실시형태에서, 제1 외부 커넥터(110)는 도전성 필러일 수도 있고, 약 10 ㎛와 같은, 약 5 ㎛ 내지 약 20 ㎛의 두께로 제4 패시베이션 층 위에 포토레지스트(도시되지 않음)를 초기에 형성함으로써 형성될 수도 있다. 포토레지스트는 도전성 필러가 연장되는 제4 패시베이션 층의 일부를 노출시키기 위하여 패터닝될 수도 있다. 일단 패터닝되면, 포토레지스트는 그 후에 제4 패시베이션 층의 원하는 부분을 제거하기 위하여 마스크로서 사용될 수도 있고, 이에 의해 제1 외부 커넥터(110)가 접촉되는 하부의 제1 컨택트 패드의 일부를 노출시킨다.
제1 외부 커넥터(110)는 제4 패시베이션 층 및 포토레지스트 양자의 개구 내에 형성될 수도 있다. 제1 외부 커넥터(110)는, 니켈, 금, 또는 금속 합금, 이들의 조합 등과 같은 다른 도전성 재료가 또한 사용될 수도 있지만, 구리와 같은 도전성 재료로부터 형성될 수도 있다. 부가적으로, 제1 외부 커넥터(110)는 전기 도금과 같은 프로세스를 이용하여 형성될 수도 있고, 이에 의해 전기 전류는 제1 외부 커넥터(110)가 형성되도록 희망하는 제1 컨택트 패드의 도전성 부분을 통하여 동작되며, 제1 컨택트 패드는 용액 내에 침지된다. 용액 및 전류는 포토레지스트 및 제4 패시베이션 층의 개구를 충전 및/또는 과충전하기 위하여 개구 내에, 예컨대 구리를 증착시켜, 제1 외부 커넥터(110)를 형성한다. 과도한 도전성 재료 및 제1 패시베이션 층의 개구 외부의 포토레지스트는 그 후에 예컨대 애싱 프로세스, 화학적 기계적 연마(CMP) 프로세스, 이들의 조합 등을 이용하여 제거될 수도 있다.
그러나, 당업자는, 제1 외부 커넥터(110)를 형성하기 위한 전술한 프로세스가 단지 설명이고, 실시형태를 이러한 정확한 프로세스로 제한하도록 의도되지 않음을 인식한다. 오히려, 원하는 프로세스는, 제1 외부 커넥터(110)를 형성하기 위한 임의의 적절한 프로세스가 이용될 수도 있기 때문에, 예시적이 되도록 의도된다. 모든 적절한 프로세스는 완전히 본 실시형태의 범위 내에 포함되도록 의도된다.
이제도 2a로 되돌아가서, 도 2a는 제5 반도체 디바이스(109)의 배치와 함께 제1 재분배 층(309) 위의 제4 반도체 디바이스(107)의 배치를 예시한다. 실시형태에서, 제5 반도체 디바이스(109)는 다른 전압 조정기일 수도 있고, 제5 기판, 제5 능동 디바이스, 제5 금속화 층, 제2 컨택트 패드, 제5 패시베이션 층(도 1a에 별도로 예시되지 않음), 및 제2 외부 커넥터(113)를 포함할 수도 있다. 실시형태에서, 제5 기판, 제5 능동 디바이스, 제5 금속화 층, 제2 컨택트 패드, 제5 패시베이션 층, 및 제2 외부 커넥터(113)는, 제4 기판, 제4 능동 디바이스, 제4 금속화 층, 제1 컨택트 패드, 제4 패시베이션 층, 및 제1 외부 커넥터(110)와 유사할 수도 있지만, 이들은 또한 상이할 수도 있다. 실시형태에 있어서, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)는, 예컨대 픽 앤 플레이스 프로세스를 이용하여 배치될 수도 있다. 그러나, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)를 배치하는 임의의 다른 방법이 또한 이용될 수도 있다.
일단 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)가 제1 재분배 층(309)과 전기 접촉하여 배치되어 있으면, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)는 제1 재분배 층(309)에 본딩된다. 제1 외부 커넥터(110) 및 제2 외부 커넥터(113)가 미세범프인 실시형태에서, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)는 리플로우 프로세스에 의해 본딩될 수도 있고, 이에 의해 미세범프의 온도는 미세범프가 부분적으로 액화되고 유동 개시될 때까지 증가된다. 일단 온도가 후속하여 감소되면, 미세범프가 재응고되어, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)를 제1 재분배 층(309)에 물리적으로 그리고 전기적으로 본딩한다.
구리 필러와 같이, 제1 외부 커넥터(110) 및 제2 외부 커넥터(113)가 적절한 다른 실시형태에서, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)는 퓨전 본딩 프로세스를 이용하여 제1 재분배 층(309)에 본딩될 수도 있다. 예컨대, 제1 재분배 층(309) 내의 유전체 재료의 노출된 부분과 (제4 반도체 디바이스(107)의) 제4 패시베이션 층과 (제5 반도체 디바이스(109)의) 제5 패시베이션 층은, 예컨대 친수성 표면을 형성하기 위하여 SC-1 또는 SC-2 세정 절차와 같은 습식 세정 절차를 이용하여 초기에 세정될 수도 있다. 일단 세정되면, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)는 이들 각각의 원하는 위치에 정렬되고, 친수성 표면은 본딩 절차를 개시하기 위하여 제1 재분배 층(309)과 물리적 접촉하여 배치된다. 일단 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)가 접촉되어 있으면, 열 어닐은 본딩을 강화시키기 위하여 이용될 수도 있다.
그러나, 전술한 바와 같은 퓨전 본딩의 설명은, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)를 제1 재분배 층(309)에 본딩하기 위하여 이용될 수도 있는 다른 유형의 프로세스의 단지 일례이며, 실시형태를 제한하도록 의도되지 않는다. 오히려, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)의 유전체 부분 및 도전성 부분 양자를 제1 재분배 층(309)에 본딩하는 하이브리드 본딩 프로세스와 같은 임의의 적절한 본딩 프로세스는, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)를 제1 재분배 층(309)에 본딩하는데 대안적으로 이용될 수도 있고, 모든 이러한 프로세스는 완전히 실시형태 내에 포함하도록 의도된다.
도 3은 비아(111), 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)의 밀봉을 예시한다. 실시형태에 있어서, 비아(111), 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)는 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)의 밀봉에 대하여 전술한 바와 같이 밀봉된다. 예컨대, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)는 몰딩 챔버(별도로 예시되지 않음) 내에 배치될 수도 있고 제2 밀봉재(419)는 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109) 전반에 걸쳐서 배치될 수도 있다. 일단 동작할 준비가 되어 있으면, 원하는 경우, 제2 밀봉재(419), 비아(111), 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)는, 비아(111), 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)가 노출될 때까지, 예컨대 CMP 프로세스를 이용하여 평탄화될 수도 있다. 그러나, 임의의 적절한 프로세스가 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)를 밀봉하는데 사용될 수도 있다.
도 3은 제2 재분배 층(301) 및 다른 하부 구조를 위한 보호 및 격리를 제공하기 위해, 제2 재분배 층(301) 위에 제1 재분배 층 접촉 패드(305) 및 제1 재분배 층 패시베이션 층(303)을 형성하는 것을 또한 예시한다. 일 실시형태에서, 제1 재분배 층 접촉 패드(305)는 제2 재분배 층(301) 위에 형성되어 이 층과 전기적 접촉을 할 수 있고 알루미늄을 포함할 수 있는데, 하지만 구리와 같은 다른 재료도 대안적으로 사용될 수 있다. 제1 재분배 층 접촉 패드(305)는 스퍼터링과 같은 증착 프로세스를 사용하여 형성되어 재료층(나타나 있지 않음)을 형성할 수 있고, 그리고 이 재료층의 일 부분을 적절한 프로세스(예컨대, 포토리소그래픽 마스킹 및 에칭)를 통해 제거하여 제1 재분배 층 접촉 패드(305)를 형성할 수 있다. 그러나, 제1 재분배 층 접촉 패드(305)를 형성하기 위해 어떤 다른 적절한 프로세스라도 사용할 수 있다. 제1 재분배 층 접촉 패드(305)는 약 0.5 ㎛ 내지 약 4 ㎛의 두께(예컨대, 약 1.45 ㎛)를 갖도록 형성될 수 있다.
제1 재분배 층 패시베이션 층(303)은, 제1 재분배 층 접촉 패드(305) 및 다른 하부 구조를 보호하는데에 도움이 되기 위해 제1 재분배 층 접촉 패드(305) 위에 형성된다. 일 실시형태에서, 제1 재분배 층 패시베이션 층(303)은 폴리벤즈옥사졸(PBO)일 수 있는데, 하지만 폴리이미드 또는 폴리이미드 유도체와 같은 어떤 적절한 재료라도 대안적으로 사용될 수 있다. 제1 재분배 층 패시베이션 층(303)은, 예컨대 스핀-코팅 프로세스를 사용하여 약 5 ㎛ 내지 약 25 ㎛의 두께(예컨대, 약 7 ㎛)로 배치될 수 있는데, 하지만 어떤 적절한 방법 및 두께라도 대안적으로 사용될 수 있다.
일단 제1 재분배 층 접촉 패드(305)가 형성되면, 제3 외부 커넥터(307)가 제1 재분배 층 접촉 패드(305)와 전기적 접속을 이루어 형성될 수 있다. 일 실시형태에서, 제3 외부 커넥터(307)는 땜납과 같은 공정(eutectic) 재료를 포함하는 제어형 붕괴 칩 연결(C4) 범프(bump)일 수 있는데, 하지만 어떤 적절한 재료라도 대안적으로 사용될 수 있다. 선택적으로, 제3 외부 커넥터(307)와 제1 재분배 층 접촉 패드(305) 사이에 언더범프 금속화가 사용될 수 있다. 제3 외부 커넥터(307)가 C4 범프인 실시형태에서, 제3 외부 커넥터(307)는 직접 볼 드롭 프로세스와 같은 볼 드롭 방법을 사용하여 형성될 수 있다. 대안적으로, C4 범프는, 처음에 증발, 전기도금, 인쇄, 땜납 전달과 같은 적절한 방법을 통해 주석(tin) 층을 형성하고 그런 다음에 재료를 원하는 범프 형상으로 성형하기 위해 리플로우(reflow)를 수행하여 형성될 수 있다. 일단 제3 외부 커넥터(307)가 형성되면, 구조가 추가 처리에 적합한 것을 보장하기 위해 시험을 수행할 수 있다. 제3 외부 커넥터(307)는 약 40 ㎛ 내지 약 120 ㎛의 직경(예컨대, 약 80 ㎛)으로 형성될 수 있다.
도 3은 또한 제1 캐리어 기판(101)의 분리를 예시한다. 일 실시형태에서, 제3 외부 커넥터(307), 및 제4 반도체 디바이스(107)와 제5 반도체 디바이스(109)를 포함하는 구조가 고리 구조(별도로 예시되어 있지는 않음)에 부착될 수 있다. 고리 구조는, 분리 프로세스 중 및 후에 상기 구조에 대한 지지 및 안정성을 제공하도록 되어 있는 금속 고리일 수 있다. 일 실시형태에서, 제3 외부 커넥터(307), 제4 반도체 디바이스(107), 및 제5 반도체 디바이스(109)는 예컨대 자외선 테이프를 사용하여 상기 고리 구조에 부착되는데, 하지만 어떤 다른 적절한 접착제또는 부착물이라도 대안적으로 사용될 수 있다.
일단 상기 제3 외부 커넥터(307), 및 제4 반도체 디바이스(107)와 제5 반도체 디바이스(109)를 포함하는 상기 구조가 상기 고리 구조에 부착되면, 접착제층(103)의 접착성을 변화시키는 예컨대 열적 프로세스를 사용하여, 제4 반도체 디바이스(107)와 제5 반도체 디바이스(109)를 포함하는 상기 구조로부터 제1 캐리어 기판(101)이 분리될 수 있다. 일 특정 실시형태에서, 접착제층(103)이 그의 접착성의 적어도 일부를 상실할 때 까지, 자외선(UV) 레이저, 이산화탄소(CO2) 레이저, 또는 적외선(IR) 레이저와 같은 에너지 소스를 사용하여 상기 접착제층(103)을 조사(irradiating)하여 가열하게 된다. 일단 수행되면, 제3 외부 커넥터(307), 제4 반도체 디바이스(107)와 제5 반도체 디바이스(109)를 포함하는 상기 구조로부터 제1 캐리어 기판(101) 및 접착제층(103)이 물리적으로 분리되어 제거될 수 있다.
도 4는 제3 외부 커넥터(307)를 기판(421)에 연결하는 것을 예시한다. 일 실시형태에서, 기판(421)은 제4 반도체 디바이스(107), 제5 반도체 디바이스(109), 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)를 다른 외부 장치(별도로 예시되어 있지는 않음)에 연결하는 내부 상호 연결부(예컨대, 관통 실리콘 비아(via) 및 금속화 층)를 포함하는 패키징 기판일 수 있다. 다른 실시형태에서, 기판(421)은 제4 반도체 디바이스(107), 제5 반도체 디바이스(109), 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)를 외부 장치에 연결하는 중간 기판으로서 사용되는 인터포저(interposer)일 수 있다. 이 실시형태에서, 기판(421)은 예컨대 도핑된 또는 도핑되지 않은 실리콘 기판, 또는 실리콘 온 인슐레이터(silicon-on-insulator)(SOI) 기판의 활성층일 수 있다. 그러나, 기판(421)은, 대안적으로, 적절한 보호 및/또는 상호 연결 기능을 제공할 수 있는 유리 기판, 세라믹 기판, 중합체 기판, 또는 다른 기판일 수 있다. 이들 재료 및 어떤 다른 적절한 재료라도 기판(421)을 위해 사용될 수 있다.
제4 외부 연결부(423)가 기판(421)과 접촉하여 배치될 수 있고, 기판(421)및 다른 외부 장치 사이의 연결을 제공하기 위해 사용된다. 일 실시형태에서, 제4 외부 연결부(423)는 예컨대 볼 그리드 어레이(BGA)일 수 있는데, 하지만 어떤 적절한 연결부라도 사용될 수 있다. 제4 외부 연결부(423)가 볼 그리드 어레이인 실시형태에서, 그 제4 외부 연결부(423)는, 주석과 같은 재료, 또는 은, 무납(lead free) 주석 또는 구리와 같은 다른 적절한 재료를 포함할 수 있다. 제4 외부 연결부(423)가 주석 땜납 범프인 실시형태에서, 제4 외부 연결부(423)는, 처음에 증발, 전기도금, 인쇄, 땜납 전달, 볼 배치 등과 같은 통상적으로 사용되는 방법을 통해 주석 층을 예컨대 약 100 ㎛의 두께로 형성하여 형성될 수 있다. 일단 주석 층이 기판 상에 형성되면, 재료를 예컨대 약 150 ㎛ 내지 약 350 ㎛의 직경(예컨대, 약 250 ㎛)을 갖는 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다.
비아(111)와 함께 제2 밀봉재(encapsulant)(419) 내부에 제4 반도체 디바이스(107)(예컨대, 통합형 전압 조정기) 및 제5 반도체 디바이스(109)(예컨대, 통합형 전압 조정기)를 형성하고 이들 반도체 디바이스를 제1 반도체 디바이스(401)(예컨대, CPU), 제2 반도체 디바이스(403)(예컨대, CPU), 및 제3 반도체 디바이스(405)(예컨대, I/O 장치)에 연결함으로써, 제4 반도체 디바이스(107)와 제5 반도체 디바이스(109)는, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405) 내에 위치되는 스위칭 부하(load)에 다른 방안 보다 가깝게 배치될 수 있다. 전압 조정기와 스위칭 부하 사이의 물리적 거리를 줄임으로써, 다른 구조에서 일어나는 IR 드롭 문제가 해결될 수 있고, 그리하여, 컴팩트한 형상 인자와 감소된 보드 면적을 갖는 고효율 CPU 파워 관리를 위한 시스템 패키지 방안을 제공할 수 있다. 추가로, 제4 반도체 디바이스(107) 및 제5 반도체에 장치(109)가 전압 조정기이고 제1 반도체 디바이스(401) 및 제2 반도에 장치(403)는 CPU 코어인 실시형태에서, 이러한 멀티 코어 CPU에서 각 코어에 대한 전압 제어로 에너지가 절감될 수 있다.
도 5는, 비아(111)를 제3 외부 커넥터(307)에 연결하기 위한 제2 재분배 층(301)을 형성하지 않고, 제1 재분배 층 접촉 패드(305)와 제1 재분배 층 패시베이션 층(303)의 형성 후에 제3 외부 커넥터(307)가 비아(111) 위에 직접 결합되는 다른 실시형태를 예시한다. 일 특정 실시형태에서, 비아(111)가 제2 밀봉재(419)를 통해 노출된 후에(예컨대, CMP 프로세스를 사용하여), 제1 재분배 층 접촉 패드(305)가 노출된 비아(111) 바로 위에 형성되어 그 비아와 물리적으로 연결된다. 일단 제1 재분배 층 접촉 패드(305)가 형성되면, 제1 재분배 층 패시베이션 층(303)이 형성되어 제1 재분배 층 접촉 패드(305)를 보호하고, 제3 외부 커넥터(307)가 제1 재분배 층 패시베이션 층(303)을 통해 제1 재분배 층 접촉 패드(305) 상에 배치될 수 있다. 그리고 기판(421)이 제3 외부 커넥터(307)에 결합되어, 제2 재분배 층(301)의 사용을 피할 수 있다.
제3 외부 커넥터(307)를 비아(111)에 직접 결합함으로써, 제2 재분배 층(301)이 필요 없는 경우에, 그 제2 재분배 층(301)의 형성과 관련된 추가적인 프로세스 단계 및 복잡성이 회피될 수 있다.
도 6은 도 5와 관련하여 전술한 실시형태와 유사한 실시형태를 예시하는데, 이 실시형태에서 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)를 보호하기 위해 제1 언더필(underfill) 재료(601)가 배치되어 있다. 일 실시형태에서, 제1 언더필 재료(601)는, 작동 중의 열 발생으로 인해 생기는 스트레스와 같은 작동적 및 환경적 악화로부터 상기 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)를 완충하고 지지하기 위해 사용되는 보호 재료이다. 제1 언더필 재료(601)는 예컨대 액체 에폭시 또는 다른 보호 재료를 포함할 수 있고, 굳어서 경화될 수 있다. 일 실시형태에서, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)가 배치된 후에 그리고 예컨대 주입 프로세스를 사용하여 제1 언더필 재료(601)를 분배하여 제1 언더필 재료(601)를 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음) 주위로 흐르도록 액체 형태로 주입하여 밀봉 전에, 제1 언더필 재료(601)가 배치될 수 있다. 일단 제1 언더필 재료(601)가 배치되면, 프로세스 단계의 나머지가 전술한 바와 같이 계속될 수 있다.
제1 언더필 재료(601)를 가함으로써, 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)가 다음 처리 단계로부터 더 잘 보호될 수 있다. 예컨대, 제1 언더필 재료(601)는 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)에 대한 추가적인 구조적 지지 및 추가적인 격리를 제공할 수 있다. 이러한 추가적인 지지 및 보호에 의해, 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)의 구조적 실패가 감소되거나 없어질 것이다.
도 7은 도 1a ∼ 4와 관련하여 전술한 실시형태와 유사한 실시형태를 예시하는데, 이 실시형태에서 제2 재분배 층(301)은 비아(111)들을 서로 연결하는데에 도움이 되도록 형성되어 있다. 그러나, 이 실시형태에서, 제1 언더필 재료(601)는, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)의 밀봉 전에 분배된다. 이 실시형태에서 제1 언더필 재료(601)는, 도 6과 관련하여 전술한 바와 같이, 주입 프로세스를 사용하여 액체 형태로 분배되는 액체 에폭시 또는 다른 보호 재료일 수 있다. 그러나, 어떤 적절한 재료 또는 분배 방법이라도 사용될 수 있다. 일단 제1 언더필 재료(601)가 배치되면, 프로세스 단계의 나머지가 전술한 바와 같이 계속될 수 있다.
제1 언더필 재료(601)를 가함으로써, 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)가 다음 처리 단계로부터 더 잘 보호될 수 있다. 예컨대, 제1 언더필 재료(601)는 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)에 대한 추가적인 구조적 지지 및 추가적인 격리를 제공할 수 있다. 이러한 추가적인 지지 및 보호에 의해, 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)의 구조적 실패가 감소되거나 없어질 것이다.
도 8은 도 4와 관련하여 전술한 실시형태와 유사한 다른 실시형태를 예시한다. 그러나, 이 실시형태에서, 관통 실리콘 비아(TSV)(801)가 제4 반도체 디바이스(107)의 제4 기판 및 제5 반도체 디바이스(109)의 제5 기판을 관통해 형성된다. 먼저 제4 반도체 디바이스(107)를 보면, 일 실시형태에서 TSV(801)는, 처음에 제4 반도체 디바이스(107)의 제4 기판에 관통 실리콘 비아(TSV) 개구를 형성하여 형성될 수 있다. TSV 개구는, 적절한 포토레지스트(나타나 있지 않음)를 도포하여 현상하고 제4 반도체 디바이스(107)의 제4 기판의 노출된 부분을 원하는 깊이까지 제거하여 형성될 수 잇다. TSV 개구는 제4 반도체 디바이스(107)의 제4 기판에 내에 그리고/또는 그 제4 기판 상에 형성되어 있는 제4 활성 장치 보다 적어도 더 제4 반도체 디바이스(107)의 제4 기판 안으로 연장되어 있도록 형성될 수 있고, 또한 제4 반도체 디바이스(107)의 제4 기판의 궁극적인 원하는 높이 보다 큰 깊이까지 연장되어 있을 수 있다. 따라서, 상기 깊이는 전체적인 설계에 달려 있지만, 그 깊이는 제4 반도체 디바이스(107)의 제4 기판 상에 있는 제4 활성 장치로부터 약 20 ㎛ 내지 약 200 ㎛에 있을 수 있는데, 예컨대 제4 반도체 디바이스(107)의 제4 기판 상에 있는 제4 활성 장치로부터 약 50 ㎛ 의 깊이일 수 있다.
일단 TSV 개구가 제4 반도체 디바이스(107)의 제4 기판 내에 형성되면, TSV 개구는 라이너로 라이닝될 수 있다. 이 라이너는 예컨대 테트라에틸오르토실리케이트(TEOS) 또는 질화규소로 형성되는 산화물일 수 있는데, 하지만 어떤 적절한 유전성 재료도 대안적으로 사용될 수 있다. 라이너는 플라즈마 화학 기상 증착(plasma enhanced chemical vapor depostion; PECVD) 프로세스를 사용하여 형성될 수 있는데, 하지만 물리적 기상 증착 또는 열적 프로세스와 같은 다른 적절한 프로세스도 대안적으로 사용될 수 있다. 부가적으로, 라이너는 약 0.1 ㎛ 내지 약 5 ㎛의 두께(예컨대, 약 1 ㎛)로 형성될 수 있다.
일단 라이너가 TSV 개구의 측벽 및 바닥을 따라 형성되면, 배리어 층(역시 독립적으로 예시되어 있지는 않음)이 형성될 수 있고 TSV 개구의 나머지는 제1 도전성 재료로 충전될 수 있다. 제1 도전성 재료는 구리를 포함할 수 있는데, 하지만 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합물 등과 같은 다른 적절한 재료도 대안적으로 사용될 수 있다. 제1 도전성 재료는, 제3 시드(seed) 층(나타나 있지 않음) 상에 구리를 전기 도금하고 TSV 개구를 충전 및 과충전하여 형성될 수 있다. 일단 TSV 개구가 충전되면, TSV 개구 밖에 있는 잉여의 라이너, 배리어 층, 제3 시드 층 및 제1 도전성 재료가 화학기계적 연마(CMP)와 같은 평탄화 프로세스를 통해 제거될 수 있는데, 하지만 어떤 적절한 제거 프로세스라도 사용될 수 있다.
일단 TSV 개구가 충전되면, 제4 반도체 디바이스(107)의 제4 기판의 후면을 박화(thinning)하여, TSV 개구를 노출시키고 TSV(801)를 형성할 수 있다. 일 실시형태에서,일단 TSV(801)가 노출되면, 제4 반도체 디바이스(107)의 제4 기판을 예컨대 CMP 및 연삭 프로세스를 사용해 박화하여 제4 반도체 디바이스(107)의 제4 기판의 재료를 제거하고 또한 제4 반도체 디바이스(107)의 제4 기판 및 TSV(801)를 평탄화할 수 있다. 다른 실시형태에서, 하나 이상의 에칭 프로세스 또는 다른 제거 프로세스를 또한 사용하여 제4 기판의 재료를 제거하고 TSV(801)를 노출시킬 수 있다.
제5 반도체 디바이스(109)의 제5 기판을 관통하는 TSV(801)에 대해서는, 유사한 프로세스를 사용하여, 제5 반도체 디바이스(109)를 관통하는 TSV(801)를 형성할 수 있다. 예컨대, 제5 기판 내에 개구를 형성할 수 있고 이 개구는 도전성 재료로 라이닝되고 충전될 수 있으며, 도전성 재료를 노출시키기 위해 제5 기판을 박화할 수 있다. 그러나, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)를 관통하는 TSV(801)를 형성하기 위한 어떤 적절한 프로세스(들)라도 사용될 수 있다.
일단 TSV(801)가 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)에 형성되었으면(그리고 활성 장치 또는 금속화 층과 같은 다른 원하는 처리가 수행되었으면), 도 2a ∼ 3과 관련하여 전술한 바와 같이, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)가 배치되어 비아(111)로 밀봉된다. 부가적으로, 제4 반도체 디바이스(107), 제5 반도체 디바이스(109) 및 제2 밀봉재(419) 위에 제2 재분배 층(301)이 형성될 수 있다. 그러나, 이 실시형태에서, 비아(111)를 리-라우팅(re-routing)하지 않고, 제2 재분배 층(301)은 제4 반도체 디바이스(107) 및 제5 재분배 장치(109)를 통해 TSV(801)과 전기적으로 접속될 수 있다. 따라서, 제2 재분배 층(301)을 또한 사용하여, 제4 반도체 디바이스(107), 제5 반도체 디바이스(109) 및 비아(111)를 서로 연결할 수 있다.
제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)를 관통하는 TSV(801)를 형성함으로써, 추가적인 라우팅 옵션이 제공될 수 있다. 부가적으로, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)는 제2 재분배 층(301)에 연결될 수 있다. 이러한 옵션으로, 더 효율적인 레이아웃 및 연결 패턴이 설계되고 달성될 수 있으며, 전체적으로 더 효율적인 장치가 얻어질 수 있다.
도 9는, TSV(801)가 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)를 관통하여 형성되어 있고 제2 재분배 층(301)이 TSV(801)에 전기적으로 접속되어 있는 다른 실시형태를 예시한다. 이 실시형태에서는, TSV(801)에 부가적으로, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)를 보호하고 지지하는데에 도움이 되도록 제1 언더필 재료(601)가 배치된다. 이 실시형태에서 제1 언더필 재료(601)는, 도 6과 관련하여 전술한 바와 같이, 주입 프로세스를 사용하여 액체 형태로 분배되는 액체 에폭시 또는 다른 보호 재료일 수 있다. 그러나, 어떤 적절한 재료 또는 분배 방법이라도 사용될 수 있다.
제1 언더필 재료(601)를 가함으로써, 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)가 다음 처리 단계로부터 더 잘 보호될 수 있다. 예컨대, 제1 언더필 재료(601)는 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)에 대한 추가적인 구조적 지지 및 추가적인 격리를 제공할 수 있다. 이러한 추가적인 지지 및 보호에 의해, 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)의 구조적 실패가 감소되거나 없어질 것이다.
도 10은 TSV(801)가 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)를 관통하여 형성되어 있는 다른 실시형태를 예시한다. 이 실시형태에서는, (도 8과 관련하여 전술한 바와 같은) TSV(801)의 형성에 부가적으로, 제2 재분배 층(301)은 형성되지 않고, 제3 외부 커넥터(307)는 비아(111)와 직접 결합되고(예컨대, 제1 재분배 층 접촉 패드(305)를 통해) 또한 TSV(801)와도 직접 결합된다. 예컨대, 제1 재분배 층 접촉 패드(305)는 TSV(801)와 전기적 및/또는 물리적으로 연결되어 형성될 수 있고, 제3 외부 커넥터(307)는 제1 재분배 층 접촉 패드(305) 바로 위에 배치되어 그 접촉 패드와 전기적으로 접속된다.
제3 외부 커넥터(307)를 비아(111) 및 TSV(801)에 직접 결합시킴으로써, 제2 재분배 층(301)이 필요 없는 경우에, 그 제2 재분배 층(301)의 형성과 관련된 추가적인 프로세스 단계 및 복잡성이 회피될 수 있다. 프로세스 단계를 줄이고 또한 장치의 제조를 단순화시킴으로써, 장치를 더 적은 결함 발생 가능성으로 더 효율적으로 제조할 수 있다.
도 11은 도 10의 실시형태와 유사한 다른 실시형태를 예시하는데, 이 실시형태에서 TSV(801)가 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)를 관통하여 형성되어 있고 제3 외부 커넥터(307)가 비아(111) 및 TSV(801)에 직접 결합되어 있다. 그러나, 이 실시형태에서는, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)의 밀봉 전에 제1 언더필 재료(601)가 또한 분배된다. 이 실시형태에서 제1 언더필 재료(601)는, 도 6과 관련하여 전술한 바와 같이, 주입 프로세스를 사용하여 액체 형태로 분배되는 액체 에폭시 또는 다른 보호 재료일 수 있다. 그러나, 어떤 적절한 재료 또는 분배 방법이라도 사용될 수 있다. 일단 제1 언더필 재료(601)가 배치되면, 프로세스 단계의 나머지가 전술한 바와 같이 계속될 수 있다.
제1 언더필 재료(601)를 가함으로써, 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)가 다음 처리 단계로부터 더 잘 보호될 수 있다. 예컨대, 제1 언더필 재료(601)는 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)에 대한 추가적인 구조적 지지 및 추가적인 격리를 선택된 방향으로 제공할 수 있다. 이러한 추가적인 지지 및 보호에 의해, 제1 외부 커넥터(110)(제4 반도체 디바이스(107) 상에 있음) 및 제2 외부 커넥터(113)(제5 반도체 디바이스(109) 상에 있음)의 구조적 실패가 감소되거나 없어질 것이다.
도 12는 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 또는 제3 반도체 디바이스(405) 또는 이들 세 반도체 디바이스 모두는 복수의 개별적인 다이를 포함하는 다이 적층체인 또 다른 실시형태를 예시한다. 일 실시형태에서, 제1 반도체 디바이스(401)는, 제3 TSV(1209)의 사용을 통해 서로 연결되는 제1 다이(1203), 제2 다이(1205) 및 제3 다이(1207)를 포함할 수 있는 제1 다이 적층체(1201)로 대체될 수 있다. 일 특정 실시형태에서, 제1 다이(1203), 제2 다이(1205) 및 제3 다이(1207) 각각은 예컨대 DRAM 다이 또는 고 대역폭 메모리 다이와 같은 메모리 다이일 수 있는데, 하지만 제1 다이(1203), 제2 다이(1205) 및 제3 다이(1207)는 어떤 원하는 기능이라도 제공할 수 있다. 제1 다이(1203), 제2 다이(1205) 및 제3 다이(1207) 각각은 제1 반도체 디바이스(401)와 관련하여 전술한 바와 유사한 구조 및 방법을 사용하여 형성될 수 있고, 제1 다이(1203), 제2 다이(1205) 및 제3 다이(1207)는 일단 형성되면, 배치되어 밀봉되기 전에 서로에 결합될 수 있다.
유사하게, 제2 반도체 디바이스(403)는 제2 다이 적층체(1211)로 대체될 수 있고, 제3 반도체 디바이스(405)는 제3 다이 적층체(1213)로 대체될 수 있다. 다이 적층체의 어떤 적절한 조합 및 다른 반도체 디바이스라도 사용될 수 있고, 그러한 모든 조합도 충분히 본 발명의 범위에 포함되는 것이다.
도 13a 및 13b는, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)의 배치 및 밀봉 전에 제1 재분배 층(309)이 형성되고 또한 제4 반도체 디바이스(107)가 제5 반도체 디바이스(109)와 함께 배치되는 다른 실시형태를 예시한다. 일 실시형태에서, 중합체 층(105)이 접착제층(103) 상에 형성되고 폴리벤즈옥사졸(PBO)일 수 있는데, 하지만 폴리이미드 또는 폴리이미드 유도체와 같은 어떤 적절한 재료라도 대안적으로 사용될 수 있다. 중합체 층(105)은 예컨대 스핀-코팅 프로세스를 사용하여 약 0.5 ㎛ 내지 약 10 ㎛의 두께(예컨대, 약 5 ㎛)로 배치될 수 있는데, 하지만 어떤 적절한 방법 및 두께라도 대안적으로 사용될 수 있다.
일단 중합체 층(105)이 형성되면, 제1 재분배 층(309)이 그 중합체 층(105) 상에 형성될 수 있다. 일 실시형태에서, 제1 재분배 층(309)은 도 1과 관련하여 전술한 바와 같이 형성될 수 있다. 예컨대, 증착과 포토리소그래픽 마스킹 및 에칭 프로세스를 사용하여 복수의 도전성 및 유전성 층을 형성할 수 있다. 그러나, 제1 재분배 층(309)을 형성하기 위한 어떤 적절한 프로세스라도 사용될 수 있다.
일단 제1 재분배 층(309)이 제1 캐리어 기판(101) 위에 형성되면, 비아(111)가 형성되고, 비아(111)가 도 2a와 관련하여 전술한 바와 같이 형성된 후에는 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)가 비아(111) 내부에 배치된다. 부가적으로, 이 실시형태에서, 제4 반도체 디바이스(107) 및 제5 반도체 디바이스(109)와 함께 제6 반도체 디바이스(1301)가 또한 제1 재분배 층(309) 상에 배치될 수 있다. 일 실시형태에서, 제6 반도체 디바이스(1301)는 다른 전압 조정기일 수 있고, 제6 기판, 제6 활성 장치, 제6 금속화 층, 제3 접촉 패드, 제6 패시베이션 층(도 13a에는 별도로 예시되어 있지는 않음), 및 제3 외부 커넥터(1303)를 포함할 수 있다. 일 실시형태에서, 제6 기판, 제6 활성 장치, 제6 금속화 층, 제3 접촉 패드, 제6 패시베이션 층 및 제3 외부 커넥터(1303)는, 제4 기판, 제4 활성 장치, 제4 금속화 층, 제1 접촉 패드, 제4 패시베이션 층 및 제1 외부 커넥터(110)와 유사할 수 있는데, 하지만 다를 수도 있다.
도 13a는 제2 재분배 층(301), 제1 재분배 층 접촉 패드(305), 제1 재분배 층 패시베이션 층(303), 및 제3 외부 커넥터(307)의 형성과 함께. 제4 반도체 디바이스(107), 제5 반도체 디바이스(109), 및 제6 반도체 디바이스(1301)의 밀봉을 추가로 예시한다. 일 실시형태에서, 비아(111)와 함께 제4 반도체 디바이스(107), 제5 반도체 디바이스(109) 및 제6 반도체 디바이스(1301)는 밀봉될 수 있고, 제2 재분배 층(301), 제1 재분배 층 접촉 패드(305), 및 제3 외부 커넥터(307)가 도 3과 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 어떤 적절한 프로세스(들)라도 사용될 수 있다.
도 13b는, 일단 제3 외부 커넥터(307)가 형성되면 제1 캐리어 기판(101)이 제거될 수 있음을 예시한다. 일 실시형태에서, 제1 캐리어 기판(101)은 도 3과 관련하여 전술한 바와 같이 제거될 수 있다. 예컨대, 접착제층은 그의 접착성이 낮아지도록 처리될 수 있고 그런 다음에 제1 캐리어 기판(101) 및 접착제층(103)이 제거될 수 있다. 부가적으로, 이 단계에서, 필요한 경우, 예컨대 습식 에칭 프로세스를 사용하여 중합체 층(105)을 또한 제거할 수 있다.
일단 제1 캐리어 기판(101)이 제거되면, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403), 및 제3 반도체 디바이스(405)가 배치되어 제1 재분배 층(309)에 연결될 수 있다. 일 실시형태에서, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)에의 연결 전에, 제4 외부 커넥터(1305)가 제1 반도체 디바이스(401) 상에 배치될 수 있고, 제5 외부 커넥터(1307)가 제2 반도체 디바이스(403) 상에 배치될 수 있으며, 또한 제6 외부 커넥터(1309)가 제3 반도체 디바이스(405) 상에 배치될 수 있다. 일 실시형태에서, 제4 외부 커넥터(1305), 제5 외부 커넥터(1307), 및 제6 외부 커넥터(1309)는 땜납과 같은 프로세스 재료를 포함하는 마이크로 범프일 수 있는데, 하지만 어떤 적절한 재료라도 대안적으로 사용될 수 있다. 제4 외부 커넥터(1305), 제5 외부 커넥터(1307), 및 제6 외부 커넥터(1309)가 마이크로 범프인 실시형태에서, 제4 외부 커넥터(1305), 제5 외부 커넥터(1307), 및 제6 외부 커넥터(1309)는 직접 볼 드롭 프로세스와 같은 볼 드롭 방법을 사용하여 형성될 수 있다. 다른 실시형태에서, 마이크로 범프는, 처음에 증발, 전기도금, 인쇄, 땜납 전달과 같은 적절한 방법을 통해 주석 층을 형성하고 그런 다음에 재료를 원하는 범프 형상으로 성형하기 위해 리플로우를 수행하여 형성될 수 있다. 제4 외부 커넥터(1305), 제5 외부 커넥터(1307), 및 제6 외부 커넥터(1309)가 마이크로 범프인 실시형태에서, 제1 외부 커넥터(110)는 약 20 ㎛ 내지 약 50 ㎛의 직경을 가질 수 있다.
일단 상기 제4 외부 커넥터(1305), 제5 외부 커넥터(1307), 및 제6 외부 커넥터(1309)가 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405) 상에 배치되거나 형성되면, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)는 정렬되어 제1 재분배 층(309)에 결합된다. 제4 외부 커넥터(1305), 제5 외부 커넥터(1307), 및 제6 외부 커넥터(1309)가 마이크로 범프인 실시형태에서, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)는, 제1 재분배 층(309)의 원하는 노출된 부분 상에서 제4 외부 커넥터(1305), 제5 외부 커넥터(1307), 및 제6 외부 커넥터(1309)를 정렬시키고 그런 다음에 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)가 제1 재분배 층(309)에 결합되도록 리플로우를 수행하여 결합될 수 있다.
대안적으로, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)는, 융접 결합 프로세스 또는 하이브리드 결합 프로세스를 사용하여 제1 재분배 층(309)에 결합될 수 있다. 이들 프로세스에서, 제4 외부 커넥터(1305), 제5 외부 커넥터(1307), 및 제6 외부 커넥터(1309)는 사용되지 않고, 제1 패시베이션 층(407), 제2 패시베이션 층(411), 및 제3 패시베이션 층(415)은 제1 재분배 층(309)의 유전성 부분에 직접 결합되고(융접 결합 프로세스에서) 또는 제1 비아(409), 제2 비아(413), 및 제3 비아(417)가 (제1 패시베이션 층(407), 제2 패시베이션 층(411), 및 제3 패시베이션 층(415)에 추가로) 하이브리드 융접 결합 프로세스에서 제1 재분배 층(309)에 직접 결합된다. 그러나, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)를 제1 재분배 층(309)에 결합하기위해 어떤 적절한 프로세스라도 사용할 수 있다.
일단 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)가 제1 재분배 층(309)에 결합되면, 제3 외부 커넥터(307)가 기판(421)에 결합될 수 있다. 일 실시형태에서, 제3 외부 커넥터(307)는 도 4와 관련하여 전술한 바와 같이 기판(421)에 결합된다. 그러나, 어떤 적절한 방법이라도 사용될 수 있다.
도 14는 제1 재분배 층(309)과 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405) 각각의 사이에 제2 언더필 제료(1401)가 배치되어 있는 것을 예시한다. 일 실시형태에서, 제2 언더필 재료(1401)는 제1 언더필 재료(601)(도 6과 관련하여 전술한)와 유사한 재료일 수 있고 또한 유사한 프로세스를 사용하여 분배될 수 있다. 예컨대, 제2 언더필 재료(1401)는 주입 프로세스를 통해 분배되는 에폭시 재료일 수 있다. 그러나, 어떤 적절한 재료 또는 분배 방법이라도 사용될 수 있다.
부가적으로, 도 14에 예시된 실시형태에서, 제2 언더필 재료(1401)가 분배된 후에, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)의 밀봉은 없다. 오히려, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)는 밀봉되지 않은 상태로 유지되며, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)의 측벽에는 밀봉 재료가 없다.
도 15는 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)가 제1 밀봉재(201)로 밀봉되어 있는 다른 실시형태를 예시한다. 일 실시형태에서, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)는, 도 1에서의 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)의 밀봉과 관련하여 전술한 바와 같이 밀봉된다. 예컨대, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)는 (제4 반도체 디바이스(107), 제5 반도체 디바이스(109) 및 제6 반도체 디바이스(1301)와 함께) 몰딩 챔버(별도로 예시되어 있지는 않음) 안에 배치될 수 있고, 제1 밀봉재(201)가 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405) 위에 배치될 수 있다. 일단 배치되면, 필요한 경우, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)가 노출될 때까지, 제1 밀봉재(201), 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)는 예컨대 CMP 프로세스를 사용하여 평탄화될 수 있다. 그러나, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)를 밀봉하기 위해 어떤 적절한 프로세스라도 사용할 수 있다.
도 16은, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)를 밀봉하기 위한 제1 밀봉재(201)가 사용되지 않는 다른 실시형태를 예시한다. 이 실시형태에서는, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)를 보호하고 또한 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)의 작동 중에 발생된 열을 제거하는데에 도움이 되기 위해 열 발산기(spreader)(1601)가 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405) 위에 배치될 수 있다. 일 실시형태에서, 열 발산기(1601)는 예컨대 제1 열 인터페이스 재료(1603)를 사용하여 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)에 부착될 수 있다. 어떤 실시형태에서, 제1 열 인터페이스 재료(1603)는 예컨대 에폭시, 실리콘, 가볍게 가교결합된 실리콘 중합체와 같은 무기 재료, 하나 이상의 매트릭스 중합체, 하나 이상의 열전도성 필러(filler)를 갖는 중합체, 다른 재료, 또는 이들의 복수의 층 또는 조합물을 포함한다. 제1 열 인터페이스 재료(1603)가 매트릭스 중합체를 포함하는 실시형태에서, 매트릭스 중합체는 에틸렌-프로필렌, 에틸렌-프로필렌-디엔 단량체, 수소화 폴리이소프렌 또는 이들의 조합물을 포함할 수 있다. 제1 열 인터페이스 재료(1603)가 열전도성 필러를 포함하는 실시형태에서, 그 열전도성 필러는 산화알루미늄, 질화붕소, 질화알루미늄, 알루미늄, 구리, 은, 인듐 또는 이들의 조합물을 포함할 수 있다. 어떤 실시형태에서, 열전도성 필러는 예컨대 제1 열 인터페이스 재료(1603) 내에 분산되고, 제1 열 인터페이스 재료(1603) 내에서 약 10 중량% 내지 약 90 중량%의 %중량을 갖는다. 대안적으로, 제1 열 인터페이스 재료(1603)는 다른 재료, 필러 및 특성을 포함할 수 있다. 제1 열 인터페이스 재료(1603)는, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)의 표면과 열 발산기(1601) 사이의 영역과 같은, 미소하게 고르지 않은 표면들 사이에 형성되는 미세한 공기 포켓을 충전하여 전기 전도 및/또는 열전도를 개선하기 위해 사용된다.
어떤 실시형태에서, 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)는 열 발산기(1601) 및 열싱크(도 16에 별도로 예시되어 있지는 않음)에 전기적으로 또한 열적으로 연결될 수 있다. 이러한 예의 경우에, 실리콘 그리스(grease)에 현탁되는 은, 니켈 또는 알루미늄 입자를 함유하는 금속계 열 페이스트가 사용될 수 있다. 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)가 열 싱크에의 열전도만 필요로 할 수 있는 대안적인 실시형태에서, 산화베릴륨, 질화알루미늄, 산화알루미늄 또는 산화아연과 같은 세라믹 분말로 충전되는 비전기 전도성 세라믹계 페이스트가 도포될 수 있다. 더욱이, 어떤 실시형태는 제1 열 페이스트를 사용하지 않을 수 있다.
어떤 실시형태에서, 특히 고 파워용의 경우에 넓은 영역에 걸쳐 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)에서 발생된 열을 발산시키기 위해, 상기 열 발산기(1601)를 배치하여 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)에 대한 전기적 및/또는 열적 경로를 공급할 수 있다. 일 실시형태에서, 열 발산기(1601)는 구리, 알루미늄, 다른 금속, 합금, 이들의 조합물, 또는 높은 전기 전도성과 열전도성을 갖는 다른 재료를 포함할 수 있다. 부가적으로, 열 발산기는 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)로부터 기판(421)의 상부 표면에 부착되어 그 기판(421)에이 전기적 접속을 이룰 수 있다.
열 싱크가 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405) 위에 장착되어 이들 반도체 장치에 열적으로 연결될 수 있다. 열 싱크는 알루미늄, 구리, 다이아몬드, 다른 금속, 합금, 이들의 조합물 등과 같은 높은 열전도성을 나타내는 재료를 사용하여 형성될 수 있다. 열 싱크는 공기와 같은 주변 냉각제에 노출되는 주어진 표면적을 증가시켜 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)의 냉각에 도움을 준다. 열전달 메카니즘은 주변 공기의 대류, 공기를 통한 전도, 및 복사(radiation)를 통해 일어난다. 예컨대, 기하학적으로 성형된 핀(pin)들의 매트릭스 또는 곧은 또는 벌어진 핀(fin)들의 어레이 형태로 된 다수의 핀(fin)을 사용하면, 열 싱크는 제1 반도체 디바이스(401), 제2 반도체 디바이스(403) 및 제3 반도체 디바이스(405)의 표면적과 비교하여 훨씬 더 큰 대류 표면적을 가질 수 있다. 대류가 낮은 경우와 같은 다른 예에서, 가시 스펙트럼에서 윤기가 없는 검은 표면 색은 윤이 나는 금속 색 보다 훨씬 더 효율적으로 방사할 수 있다. 히트 싱크에 대한 어떤 적절한 형태라도 대안적으로 사용될 수 있다.
전술한 내용은 해당 기술 분야의 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 몇몇 실시형태의 특징을 요약한 것이다. 당업자라면, 본 명세서에 도입된 실시형태의 동일 목적을 수행하고/하거나 그 실시형태의 동일 이점을 달성하기 위한 다른 프로세스 및 구조물을 설계하거나 변형하기 위한 기초로서 본 발명의 개시내용을 용이하게 이용할 수 있다는 점을 이해하여야 한다. 또한, 당업자라면, 그러한 균등적인 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않는다는 점과 본 개시 내용의 사상 및 범위로부터 벗어나지 않고 다양한 변화, 대체, 및 변경을 행할 수도 있다는 점을 인식하여야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 반도체 디바이스로서, 상기 제1 반도체 디바이스는 제1 전압 조정기를 구비하는 것인, 상기 제1 반도체 디바이스와,
    상기 제1 반도체 디바이스를 밀봉하는 밀봉재(encapsulant)와,
    상기 제1 반도체 디바이스로부터 분리되고 상기 밀봉재의 제1 측부로부터 상기 밀봉재의 제2 측부까지 연장되는 관통 비아와,
    상기 밀봉재의 제1 측부 상의 상기 관통 비아에 전기적으로 연결되는 제1 재분배 층과,
    상기 제1 재분배 층을 통하여 상기 제1 반도체 디바이스에 전기적으로 연결되는 제2 반도체 디바이스로서, 상기 제2 반도체 디바이스는 제1 로직 디바이스를 포함하는 것인, 상기 제2 반도체 디바이스와,
    제3 반도체 디바이스로서, 상기 밀봉재는 상기 제3 반도체 디바이스를 밀봉하고, 상기 제3 반도체 디바이스는 제2 전압 조정기를 포함하는 것인, 상기 제3 반도체 디바이스와,
    상기 제3 반도체 디바이스와는 반대편에 있는 상기 제1 재분배 층의 측부 상에 위치되며, 상기 제1 재분배 층에 전기적으로 연결되는 제4 반도체 디바이스를 더 포함하고, 상기 제4 반도체 디바이스는 제2 로직 디바이스를 포함하는 것인, 상기 제4 반도체 디바이스와,
    상기 제3 반도체 디바이스와는 반대편에 있는 상기 제1 재분배 층의 측부 상에 위치되며, 상기 제1 재분배 층에 전기적으로 연결되는 제5 반도체 디바이스로서, 상기 제5 반도체 디바이스는 I/O 디바이스를 포함하는 것인, 상기 제5 반도체 디바이스와,
    상기 제2 반도체 디바이스, 상기 제4 반도체 디바이스, 및 상기 제5 반도체 디바이스를 밀봉하는 제2 밀봉재를 포함하는 반도체 디바이스.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 제1 반도체 디바이스는 관통 실리콘 비아를 포함하는 것인 반도체 디바이스.
  6. 반도체 디바이스에 있어서,
    제1 반도체 디바이스로서, 상기 제1 반도체 디바이스는 제1 전압 조정기를 구비하는 것인, 상기 제1 반도체 디바이스와,
    상기 제1 반도체 디바이스를 밀봉하는 밀봉재(encapsulant)와,
    상기 제1 반도체 디바이스로부터 분리되고 상기 밀봉재의 제1 측부로부터 상기 밀봉재의 제2 측부까지 연장되는 관통 비아와,
    상기 밀봉재의 제1 측부 상에 상기 관통 비아에 전기적으로 연결되는 제1 재분배 층과,
    상기 제1 재분배 층을 통하여 상기 제1 반도체 디바이스에 전기적으로 연결되는 제2 반도체 디바이스로서, 상기 제2 반도체 디바이스는 제1 로직 디바이스를 포함하는 것인, 상기 제2 반도체 디바이스를 포함하고,
    상기 제2 반도체 디바이스의 측벽은 밀봉재가 없는 것인 반도체 디바이스.
  7. 제1항에 있어서, 상기 제1 반도체 디바이스와 물리적 접촉하는 언더필 재료(underfill material)를 더 포함하는 것인 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    제1 측부와 상기 제1 측부에 대향하는 제2 측부를 가진 밀봉재와,
    상기 제1 측부로부터 상기 제2 측부까지 연장되는 관통 비아와,
    상기 제1 측부로부터 상기 제2 측부까지 연장되는 제1 전압 조정기 다이(die)와,
    상기 관통 비아 및 상기 제1 전압 조정기 다이에 전기적으로 연결되는 제1 재분배 층과,
    상기 제1 재분배 층을 통하여 상기 제1 전압 조정기 다이에 전기적으로 연결되는 제1 로직 다이와,
    상기 제1 측부로부터 상기 제2 측부까지 연장되는 제2 전압 조정기 다이로서, 상기 밀봉재는 상기 제2 전압 조정기 다이를 밀봉하는 것인, 상기 제2 전압 조정기 다이와,
    상기 제1 재분배 층에 전기적으로 연결되며, 상기 제2 전압 조정기 다이와는 반대편에 있는 상기 제1 재분배 층의 측부 상에 위치되는 제2 로직 다이와,
    상기 제1 재분배 층에 전기적으로 연결되고, 상기 제2 전압 조정기 다이와는 반대편에 있는 상기 제1 재분배 층의 측부 상에 위치된 I/O 다이와,
    상기 제1 로직 다이, 상기 제2 로직 다이 및 상기 I/O 다이를 밀봉하는 제2 밀봉재를 포함하는 반도체 디바이스.
  9. 반도체 디바이스의 제조 방법에 있어서,
    비아와 제1 전압 조정기 다이를 제1 밀봉재로 밀봉하는 단계로서, 상기 제1 밀봉재는 상기 비아와 물리적 접촉하는 것인, 상기 밀봉하는 단계와,
    상기 제1 밀봉재의 제1 측부 상에 제1 재분배 층을 형성하는 단계로서, 상기 제1 재분배 층은 상기 비아와 전기 접속되는 것인, 상기 제1 재분배 층을 형성하는 단계와,
    상기 제1 재분배 층에 제1 로직 다이를 본딩(bonding)하는 단계로서, 상기 제1 로직 다이는 상기 제1 전압 조정기 다이와 전기 접속되는 것인, 상기 제1 로직 다이를 본딩하는 단계를 포함하는 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스의 제조 방법에 있어서,
    제1 반도체 다이 위에 제1 재분배 층을 형성하는 단계로서, 상기 제1 반도체 다이는 로직 다이인 것인, 상기 제1 재분배 층을 형성하는 단계와,
    상기 제1 반도체 다이와는 반대편에 있는 상기 제1 재분배 층의 측부 상에 비아를 형성하는 단계와,
    상기 비아에 인접하게 제1 집적 전압 조정기를 배치하는 단계와,
    상기 제1 집적 전압 조정기 및 상기 비아를 밀봉하는 단계를 포함하는 반도체 디바이스의 제조 방법.
KR1020160140264A 2015-12-14 2016-10-26 반도체 디바이스 및 방법 KR101931416B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562266945P 2015-12-14 2015-12-14
US62/266,945 2015-12-14
US15/147,617 2016-05-05
US15/147,617 US9893042B2 (en) 2015-12-14 2016-05-05 Semiconductor device and method

Publications (2)

Publication Number Publication Date
KR20170070800A KR20170070800A (ko) 2017-06-22
KR101931416B1 true KR101931416B1 (ko) 2018-12-20

Family

ID=58773650

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160140264A KR101931416B1 (ko) 2015-12-14 2016-10-26 반도체 디바이스 및 방법

Country Status (5)

Country Link
US (1) US9893042B2 (ko)
KR (1) KR101931416B1 (ko)
CN (1) CN106997869B (ko)
DE (1) DE102016116088A1 (ko)
TW (1) TWI626727B (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735082B2 (en) * 2013-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packaging with hot spot thermal management features
US11276667B2 (en) * 2016-12-31 2022-03-15 Intel Corporation Heat removal between top and bottom die interface
US10535597B2 (en) * 2017-01-13 2020-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10854568B2 (en) 2017-04-07 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
US10522449B2 (en) 2017-04-10 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Si-substrate-free interposer and method forming same
DE102017123449B4 (de) 2017-04-10 2023-12-28 Taiwan Semiconductor Manufacturing Co. Ltd. Gehäuse mit Si-substratfreiem Zwischenstück und Ausbildungsverfahren
US9899305B1 (en) * 2017-04-28 2018-02-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
US10510603B2 (en) 2017-08-31 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same
US10290571B2 (en) * 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
CN110998836A (zh) 2017-09-25 2020-04-10 英特尔公司 使用具有双侧互连层的管芯的单片芯片堆叠
TWI654727B (zh) * 2017-11-09 2019-03-21 上海兆芯集成電路有限公司 晶片封裝方法
TWI652788B (zh) 2017-11-09 2019-03-01 大陸商上海兆芯集成電路有限公司 晶片封裝結構及晶片封裝結構陣列
EP4220694A3 (en) * 2018-01-12 2024-01-17 INTEL Corporation First layer interconnect first on carrier approach for emib patch
TWI739027B (zh) * 2018-08-30 2021-09-11 恆勁科技股份有限公司 覆晶封裝基板之核心結構及其製法
TWI746415B (zh) * 2018-08-30 2021-11-11 恆勁科技股份有限公司 覆晶封裝基板之核心結構及其製法
KR102481648B1 (ko) * 2018-10-01 2022-12-29 삼성전자주식회사 반도체 장치
US11594463B2 (en) * 2018-10-11 2023-02-28 Intel Corporation Substrate thermal layer for heat spreader connection
US10763234B2 (en) 2018-10-16 2020-09-01 Advanced Semicomductor Engineering, Inc. Semiconductor device structure having semiconductor die bonded to redistribution layer via electrical pad with barrier layer
TWI707408B (zh) * 2019-04-10 2020-10-11 力成科技股份有限公司 天線整合式封裝結構及其製造方法
US11417619B2 (en) * 2019-08-22 2022-08-16 Taiwan Semiconductor Manufacturing Company Ltd. Package and manufacturing method thereof
US11177221B2 (en) * 2019-10-18 2021-11-16 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11264362B2 (en) * 2020-05-28 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same
US11393763B2 (en) * 2020-05-28 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out (info) package structure and method
KR20220013737A (ko) 2020-07-27 2022-02-04 삼성전자주식회사 반도체 패키지
KR20220029232A (ko) * 2020-09-01 2022-03-08 삼성전자주식회사 반도체 패키지 및 이를 포함하는 반도체 장치
US11537154B2 (en) 2020-12-09 2022-12-27 Samsung Electronics Co., Ltd. Mobile devices and methods controlling power in mobile devices
US11735544B2 (en) * 2021-01-13 2023-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages with stacked dies and methods of forming the same
US20220328467A1 (en) * 2021-04-08 2022-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Molded dies in semicondcutor packages and methods of forming same
TWI818460B (zh) * 2022-03-08 2023-10-11 邱志威 三維系統單晶片的製造方法
US20230369261A1 (en) * 2022-05-11 2023-11-16 Qualcomm Incorporated Package comprising an interconnection die located between substrates
US20230369230A1 (en) * 2022-05-11 2023-11-16 Qualcomm Incorporated Package comprising an interconnection die located between metallization portions

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598617B2 (en) 2006-03-17 2009-10-06 Hynix Semiconductor Inc. Stack package utilizing through vias and re-distribution lines
US8252629B2 (en) 2009-12-31 2012-08-28 Advanced Semiconductor Engineering, Inc. Method for making a stackable package

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US7808258B2 (en) 2008-06-26 2010-10-05 Freescale Semiconductor, Inc. Test interposer having active circuit component and method therefor
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
KR101342829B1 (ko) * 2011-12-29 2014-01-13 주식회사 네패스 반도체 패키지 및 그 제조 방법
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US9209156B2 (en) * 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US8970023B2 (en) * 2013-02-04 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and methods of forming same
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US20150206866A1 (en) 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Package and Methods of Forming Same
WO2015147881A1 (en) 2014-03-28 2015-10-01 Intel Corporation Tsv-connected backside decoupling
US9679801B2 (en) * 2015-06-03 2017-06-13 Apple Inc. Dual molded stack TSV package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598617B2 (en) 2006-03-17 2009-10-06 Hynix Semiconductor Inc. Stack package utilizing through vias and re-distribution lines
US8252629B2 (en) 2009-12-31 2012-08-28 Advanced Semiconductor Engineering, Inc. Method for making a stackable package

Also Published As

Publication number Publication date
CN106997869B (zh) 2020-06-16
TWI626727B (zh) 2018-06-11
US9893042B2 (en) 2018-02-13
US20170170155A1 (en) 2017-06-15
TW201721828A (zh) 2017-06-16
KR20170070800A (ko) 2017-06-22
DE102016116088A1 (de) 2017-06-14
CN106997869A (zh) 2017-08-01

Similar Documents

Publication Publication Date Title
KR101931416B1 (ko) 반도체 디바이스 및 방법
CN110137151B (zh) 半导体器件和制造方法
US11056471B2 (en) Semiconductor device and method of manufacture
KR101822236B1 (ko) 반도체 디바이스 및 제조 방법
KR101746269B1 (ko) 반도체 디바이스 및 그 제조방법
CN110660675A (zh) 半导体装置及形成方法
TW201724460A (zh) 半導體元件以及製造方法
KR102480685B1 (ko) 반도체 디바이스 및 제조 방법
TWI688074B (zh) 半導體元件及其製造方法
CN113658944A (zh) 半导体封装件及其形成方法
US20220384355A1 (en) Semiconductor Devices and Methods of Manufacture
US20220367466A1 (en) Semiconductor Devices with System on Chip Devices
KR102450735B1 (ko) 반도체 디바이스 및 제조 방법
TWI735353B (zh) 積體電路封裝及其製作方法
TW202245281A (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right