KR101929867B1 - 광전소자 - Google Patents

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Abstract

본 발명은 광전소자에 관한 것이며, 기판; 전기적으로 서로 연결되며 기판 상에 위치하고, 각각 상기 반도체 유닛은 제1 반도체층, 제2 반도체층 및 그 사이에 있는 활성 구역을 포함하는 복수 개의 반도체 유닛; 각각 상기 제1 반도체층 상에 위치하는 복수개의 제1 전극; 상기 복수 개의 반도체층 유닛 상에 형성되고 이들 반도체층 유닛을 전기적으로 직렬 연결하는 연결부; 및 상기 제2 반도체층 상에 위치하는 복수 개의 제2 전극을 포함하고, 그 중, 상기 복수 개의 제1 전극 중 적어도 하나는 제1 연신부를 포함하며, 상기 복수 개의 제2 전극 중 적어도 하나는 제2 연신부를 포함한다.

Description

광전소자{AN OPTOELECTRONIC DEVICE}
본 발명은 발광소자 배열에 관한 것이다.
고체 조명소자 중의 발광다이오드는 전력 소모량이 적고, 발열량이 낮으며, 작동수명이 길고, 내충격성(impact resistance)과 부피가 작다. 또한 반응속도가 빠르며, 안정된 파장을 가진 색광을 방출할 수 있는 등의 우수한 광전 특성을 가지고 있기 때문에, 이미 가전, 측정기기의 지시 및 광전 제품 등에서 광범위하게 이용되고 있다. 광전 기술 발전에 따라 고체 조명소자는 발광효율, 사용수명 및 휘도를 중요시하므로, 장차 머지않아 조명 응용의 주류를 이룰 것으로 예상된다.
현재 LED는 배열형 발광소자의 형식으로 사용되며, 높은 구동전압에 많이 적용되며, LED의 부피 및 중량을 줄일 수 있다. LED 제작자는 배열형 발광소자에 대해 전극 분포를 다르게 함으로써 높은 구동전압의 LED에 대한 고객의 수요를 만족시키며, 원가를 낮추고 나아가 생산효율을 높인다.
본 발명은 광전소자를 안출하였으며, 상기 광전소자는, 기판; 전기적으로 서로 연결되며 상기 기판 상에 위치하고, 각각 제1 반도체층, 제2 반도체층 및 그 사이에 개재된 활성 구역을 포함하는 복수 개의 반도체 유닛; 각각 제1 반도체층 상에 위치하는 복수 개의 제1 전극; 상기 복수 개의 반도체 유닛 상에 형성되고 복수 개의 반도체 유닛을 전기적으로 직렬 연결하는 연결부; 및 제2 반도체층 상에 각각 위치하는 복수 개의 제2 전극을 포함하며, 그 중, 하나의 제1 전극은 제1 연신부를 포함하며, 하나의 제2 전극은 제2 연신부를 포함한다.
본 발명은 광전소자를 안출하였으며, 상기 광전소자는 기판; 전기적으로 서로 연결되며 상기 기판 상에 위치하고, 각각 제1 반도체층, 제2 반도체층 및 그 사이에 개재된 활성 구역을 포함하는 복수 개의 반도체 유닛; 제1 반도체층 상에 각각 위치하는 복수 개의 제1 전극; 및 상기 복수 개의 반도체 유닛 상에 형성되고 상기 복수 개의 반도체 유닛을 전기적으로 직렬 연결하는 연결부; 및 제2 반도체층 상에 각각 위치하는 복수 개의 제2 전극을 포함하고, 그 중, 하나의 제1 전극은 제1 연신부를 포함하며, 하나의 제2 전극은 제2 연신부를 포함하며, 상기 복수 개의 반도체 유닛의 구동전압은 실질적으로 동일하다.
본 발명은 광전소자를 안출하였으며, 상기 광전소자는 기판; 전기적으로 서로 연결되며 상기 기판 상에 위치하며, 각각 제1 반도체층, 제2 반도체층 및 그 사이에 개재된 활성 구역을 포함하는 복수 개의 반도체 유닛; 제1 반도체층 상에 각각 위치하는 복수 개의 제1 전극; 및 제2 반도체층 상에 각각 위치하는 복수 개의 제2 전극을 포함하고, 그 중 상기 복수 개의 반도체 유닛은 제1 반도체 유닛, 제2 반도체 유닛 및 제3 반도체 유닛을 포함하며, 제1 전극 중의 적어도 하나는 상기 기판 최외곽의 제1 반도체 유닛 상에 위치하는 제1 전극패드를 포함하며, 제2 전극 중의 적어도 하나는 기판 최외곽의 제2 반도체 유닛 상에 위치하는 제2 전극을 포함하며, 그 중 제1 전극 및 제2 전극은 전극패드가 설치되지 않은 제3 반도체 유닛 상에 위치하는 제1 연신부 및 제2 연신부를 포함한다.
본 발명은 광전소자를 안출하였고, 상기 광전소자는 기판; 전기적으로 서로 연결되며 기판 상에 위치하고, 각각 제1 반도체층, 제2 반도체층 및 그 사이에 개재된 활성 구역을 포함하는 복수 개의 반도체 유닛; 및 복수 개의 반도체 유닛 상에 각각 위치하는 복수 개의 제1 전극 및 복수 개의 제2 전극을 포함하고, 그 중 각 반도체 유닛은 제1 반도체 유닛, 제2 반도체 유닛 및 제3 반도체 유닛을 포함하며, 제1 전극 중의 적어도 하나는 제1 반도체 유닛의 제2 반도체층 상에 위치하는 제1 전극패드를 포함하며, 제2 전극 중의 적어도 하나는 제2 반도체 유닛의 제2 반도체층 상에 위치하는 제2 전극패드를 포함하며, 그 중 제1 전극 및 제2 전극은 전극패드가 설치되지 않은 제3 반도체 유닛 상에 위치하는 제1 연신부 및 제2 연신부를 포함한다.
본 발명에 의하면, 배열형 발광소자에 대해 전극 분포를 다르게 함으로써 높은 구동전압의 LED에 대한 고객의 수요를 만족시키며, 원가를 낮추고 나아가 생산효율을 높인다.
도 1은 본 발명의 실시예에 따라 나타낸 광전소자의 평면도이다.
도 2는 도 1에 나타낸 광전소자의 단면도이다.
도 3은 도 1에 나타낸 광전소자의 3D 입체도이다.
도 4는 도 1에 나타낸 광전소자의 등가 회로도이다.
도 5는 본 발명의 실시예에 따라 나타낸 광전소자의 평면도이다.
도 6은 도 5에 나타낸 광전소자의 3D 입체도이다.
도 7은 도 5에 나타낸 광전소자의 등가 회로도이다.
도 8은 본 발명의 실시예에 따라 나타낸 광전소자의 평면도이다.
도 9는 도 8에 나타낸 광전소자의 3D 입체도이다.
도 10은 도 8에 나타난 광전소자의 등가 회로도이다.
도 11은 본 발명의 실시예에 따라 나타낸 광전소자의 평면도이다.
도 12는 도 11에 나타낸 광전소자의 3D 입체도이다.
도 13은 도 11에 나타낸 광전소자의 등가 회로도이다.
도 14는 본 발명의 실시예에 따라 나타낸 광전소자의 평면도이다.
도 15는 도 14에 나타낸 광전소자의 3D 입체도이다.
도 16은 도 14에 나타낸 광전소자의 등가 회로도이다.
도 17은 본 발명의 실시예에 따라 나타낸 광전소자의 평면도이다.
도 18은 도 17에 나타낸 광전소자의 3D 입체도이다.
도 19는 도 17에 나타낸 광전소자의 등가 회로도이다.
도 20은 본 발명의 실시예에 따라 나타낸 광전소자의 평면도이다.
도 21은 도 20에 나타낸 광전소자의 3D 입체도이다.
도 22는 도 20에 나타낸 광전소자의 등가 회로도이다.
도 23은 본 발명의 실시예에 따라 나타낸 광전소자의 평면도이다.
도 24는 도 23에 나타낸 광전소자의 3D 입체도이다.
도 25는 본 발명의 실시예에 따라 나타낸 광전소자의 평면도이다.
도 1은 본 발명의 실시예에 부합하는 광전소자(10)의 평면도를 나타내고 있다. 광전소자(10)는 예를 들면 발광다이오드(LED), 레이저다이오드(LD) 또는 태양열전지이며, 기판(11)에 형성되는 복수 개의 반도체 유닛, 이들 반도체 유닛 상에 형성된 제1 전극(141), 제2 전극(142) 및 연결부(143)를 포함한다. 본 실시예에서 광전소자(10)는 발광다이오드이다. 도 2는 도 1에 따른 광전소자(10)를 A-A' 선을 따라 자른 단면도를 나타내고 있다. 각 반도체 유닛은 제1 반도체층(121), 제2 반도체층(123) 및 제1, 제2 반도체층 사이에 있는 활성 구역(122)을 포함한다. 제1 반도체층(121)의 구성재료는 p형 또는 n형 불순물을 도핑한 III-V 반도체 재료이며, 제2 반도체층(123)의 구성재료는 p형 또는 n형 불순물을 도핑한 III-V 반도체 재료이며, 제1 반도체층(121) 및 제2 반도체층(123)의 전기적 특성은 서로 다르다. 활성 구역(122)의 구조는 싱글헤테로구조(single heterostructure; SH), 더블헤테로구조(double heterostructure; DH) 또는 다중 양자우물구조(multi-quantum well; MQW)이다. 그루브(170)는 반도체 유닛을 식각하여 반도체 유닛 중에 형성되고, 제1 반도체층(121)의 일부를 노출한다. 복수 개의 분할채널(111)은 반도체 유닛 사이에 형성되어 기판(11)의 일부분을 노출한다. 광전소자(10) 상에 복수 개의 제1 전극(141) 및 제2 전극(142)이 있고, 그 중 제1 전극(141)은 노출된 제1 반도체층(121) 상에 위치하고, 제2 전극(142)은 제2 반도체층(123) 위에 형성된다. 제1 전극(141)은 제1 연신부(1411)를 포함하고, 제2 전극(142)은 제2 연신부(1421)를 포함한다. 그밖에, 복수 개의 반도체 유닛 중의 1개 반도체 유닛 상의 제1 전극(141)은 제1 전극패드(1412)를 포함하고, 다른 하나의 반도체 유닛 상의 제2 전극(142)은 제2 전극패드(1422)를 포함한다.
광전소자의 특정 면적, 전류 및 구동전압에 대한 고객의 수요를 만족시키기 위해서, 반도체 유닛 및 전극의 분포 또한 특별히 설계해야 한다. 반도체 유닛의 수량은 원칙상 공식 n=(
Figure 112017028521897-pat00001
-1), n=(
Figure 112017028521897-pat00002
), 또는 n=(
Figure 112017028521897-pat00003
+1)에 따라 설계하되, 그 중, n은 반도체 유닛의 수량을 대표하며, V는 광전소자의 구동전압을 대표하며, Vf는 반도체 유닛의 구동전압을 대표한다. 본 실시예에서 광전소자(10)의 크기는 85×85mil2이며, 그 구동전압은 72V이다. 각 반도체 유닛의 구동전압은 실질적으로 3V이나, 반도체 유닛의 구동전압은 제작공정의 제어 및 에폭시층의 품질로 인하여 변화가 발생할 수 있다. 일반적으로 광전소자의 전기적 효율 면에서, 반도체 유닛의 구동전압은 낮을수록 좋다. 각 반도체 유닛의 면적은 대체로 서로 동일하다. 상기의 공식에 따라 광전소자(10)는 24개의 반도체 유닛을 포함하고, 각각 행(105, 106, 107, 108 및 109)에 배치되어 있다. 제1행(105)은 5개의 반도체 유닛(152, 152, 153, 154 및 155)을 포함하며, 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 제2행(106)은 5개의 반도체 유닛(161, 162, 163, 164 및 165)을 포함하며 이들 반도체 유닛은 제2 방향으로 직렬 연결된다. 제3행(107)은 4개의 반도체 유닛(171, 172, 173 및 174)을 포함하며, 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 제4행(108)은 5개의 반도체 유닛(181, 182, 183, 184 및 185)을 포함하고, 이들 반도체 유닛은 제2 방향으로 직렬 연결된다. 제5행(109)은 5개의 반도체 유닛(191, 192, 193, 194 및 195)을 포함하고, 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 제1 방향 및 제2 방향은 서로 반대되며, 서로 다른 행에 서로 다른 수량의 반도체 유닛을 포함하는 구성은 배치상 더욱 쉽게 고객의 요구를 만족시킬 수 있다.
제3행(107)에서 반도체 유닛의 외형은 직사각형이고 다른 행 중의 반도체 유닛의 형상과 다르다. 이러한 설계를 통해, 전극 분포를 더욱 쉽게 할 수 있다. 도 1 및 도 3을 참고하면, 제1행(105) 및 제5행(109)에서 기판(11)의 모퉁이 영역의 반도체 유닛(151, 155, 191 및 195)을 제외하고, 기타 반도체 유닛 상의 전극 분포는 서로 유사하다. 제2행(106) 및 제4행(108)에서, 기판(11)의 가장자리에 근접한 반도체 유닛(161, 165, 181 및 185)을 제외하고, 반도체 유닛 상에 위치하는 다른 전극 분포는 서로 동일하다. 제3행(107)의 반도체 유닛의 전극 분포와 다른 행 중의 반도체 유닛을 비교하면 차이가 비교적 크나, 그 중의 반도체 유닛(172 및 173) 상의 전극 분포가 동일할 경우, 기판(11) 가장자리에 있는 반도체 유닛(171 및 174)과는 동일하지 않다.
제1 연신부(1411)는 제1 곡선 연신부(1411a)를 포함한다. 제2 연신부(1421)는 제2 곡선 연신부(1421a)를 포함하고, 행(105, 106, 108 및 109) 상의 반도체 유닛의 제2 연신부(1421)는 직선 연신부(1421b)를 더 포함한다. 제1 곡선 연신부(1411a) 및/또는 제2 곡선 연신부(1421a)는 반도체 유닛의 그 어느 한 변과도 서로 평행하지 않는다. 제1행(105), 제3행(107), 제5행(109)의 반도체 유닛 상의 제1 연신부는 그루브(170)에 위치하며, 반도체 유닛의 제1변으로부터 상대측의 제2변을 향해 연신되고, 제2 연신부(1421)는 반도체 유닛의 제2변으로부터 제1변을 향해 연신되어 있다. 제2행(106)과 제4행(108)의 반도체 유닛 상의 제1 연신부(1411)는 반도체 유닛의 제2변으로부터 제1변을 향해 연신되고, 제2 연신부(421)는 반도체 유닛의 제1변으로부터 제2변을 향해 연신되어 있다. 본 실시예에서, 제2 연신부(1421)는 대체로 반도체 유닛의 모서리에 가깝게 설치되고, 제1 연신부(1411)는 반도체 유닛 그루브(170) 중에 설치되고, 제1 반도체층(121)과 전기적으로 연결된다. 연신부의 수량은 반도체 유닛의 면적에 따라 조절되며, 반도체 유닛의 면적이 클수록 비교적 많은 연신부가 필요하다. 연신부는 또한 제1 곡선 연신부(1411a)로부터 연신된 2단 연신부(1411c) 및/또는 제2 곡선 연신부(1421a)로부터 연신된 2단 연신부(1421c)를 형성하여 전류 분산을 증가할 수 있다.
제1 전극패드(1412) 및 제2 전극패드(1422)는 각각 기판(11)의 서로 대향하는 모퉁이의 반도체 유닛(155, 191) 상에 위치하며, 제1 전극패드(1412)는 반도체 유닛(155) 상의 제1 연신부(1411)와 서로 접촉하고, 제2 전극패드(1422)는 반도체 유닛(191) 상의 제2 연신부(1421)와 서로 접촉한다. 전극패드는 와이어본딩(wire bonding) 또는 플립칩 타입 본딩(flip chip type bonding)용이다. 본딩의 어려움을 감소하기 위하여, 전극패드는 기판(11)의 최외곽 상의 서로 다른 반도체 유닛 상에 각각 배치되는 것이 바람직하다.
각 반도체 유닛을 전기적으로 연결하기 위하여, 연결부(143)는 각 반도체 유닛사이에 형성되고, 예를 들어 연결부(143)는 제1 반도체 유닛 상의 제1 연신부(1411) 및 서로 인접하는 제2 반도체 유닛 상의 제2 연신부(1421)와 서로 연결된다. 본 실시예에서 연결부(143)는 제1행(105), 제3행(107), 제5행(109)의 사이에 제1 방향의 직렬 연결을 형성하고, 제2행(106) 및 제4행(108)의 사이에 제2 방향의 반대 방향으로 직렬 연결을 형성한다. 각 행 사이는 연결부(143)에 의해 반도체 유닛(151 및 161, 165 및 174, 171 및 181, 185 및 195)을 직렬 연결한다. 제1행(105), 제2행(106), 제4행(108) 및 제5행(109) 중 두 개의 반도체 유닛 사이마다 두 개의 연결부(143)가 존재하며, 제3행(107) 중 두 개의 반도체 유닛 사이마다 두 개의 연결부(143)가 존재한다. 도 4는 도 1에 나타난 광전소자의 등가 회로도이다.
광전소자(10)의 제2 반도체층(123) 및 제2 전극(142)의 사이에는 투명 도전층을 더 포함할 수 있으며, 투명 도전층의 재료는 금속산화물이며, 예를 들면, ITO(indium-tin-Oxide), 산화카드뮴주석(CTO), 산화안티몬주석, 산화인듐아연, 산화아연알루미늄 또는 산화아연주석이다. 그밖에, 금속층이 빛을 투과시킬 수 있는 두께를 가지고 있을 때, 투명 도전층으로 이용될 수도 있다.
기판(11) 및 제1 반도체층(121) 사이에 접합층을 더 포함할 수 있으며, 상기 접합층은 반도체 유닛을 기판(11)에 접합한다. 접합층은 절연성 투명 접합층 또는 도전성 투명 접합층이다. 만약 절연성 투명 접합층이라면 그 재료는 폴리이마이드(polyimide), 벤조시클로부텐(BCB) 또는 폴리플루오로시클로부탄(PFCB)일 수 있다. 만약 도전성 접합층이라면 그 재료는 금속산화물 또는 금속일 수 있으며, 금속산화물 재료는 ITO(indium-tin-Oxide), 산화카드뮴주석(CTO), 산화안티몬주석, 산화인듐아연, 산화아연알루미늄 또는 산화아연주석을 포함한다. 금속재료는 니켈, 금, 티타늄, 크롬, 알루미늄 또는 백금을 포함한다. 분할채널(111)은 각 반도체 유닛의 사이에 형성되고, 기판(11) 및/또는 절연성 투명 접합층의 일부분을 노출한다. 접합층이 도전성 접합층일 때, 분할채널(111)은 도전성 접합층을 관통하여 기판(11)을 노출함으로써 각 반도체 유닛 사이를 전기적으로 절연시킨다. 이때 기판(11)은 질화알루미늄, 사파이어, 또는 유리이다.
도 5는 본 발명의 제2 실시예에 부합하는 광전소자(20)의 평면도를 나타낸다. 도 5 및 도 6을 참고하면, 광전소자(20)는 기판(21) 상에 형성된 복수 개의 반도체 유닛을 포함하며, 이들 반도체 유닛은 복수 개의 분할채널(211)을 통해 분리되고, 제1 전극(241), 제2 전극(242) 및 연결부(243)는 반도체 유닛 상에 형성된다. 반도체 유닛의 구조는 광전소자(10)와 서로 동일하며, 제1 반도체층(121), 제2 반도체층(123) 및 그 사이에 있는 활성 구역을 포함한다. 복수 개의 분할채널(211)은 각 반도체 유닛의 사이에 형성되어 있다. 광전소자(20) 상에 복수 개의 제1 전극(241) 및 제2 전극(242)이 있고, 그 중 제1 전극(241)은 노출된 제1 반도체층(121) 상에 형성되고, 제2 전극(241)은 노출된 제2 반도체층(123) 상에 형성된다. 제1 전극(241)은 제1 연신부(2411)를 포함하고, 제2 전극(242)은 제2 연신부(2421)를 포함한다. 그 밖에, 복수 개의 반도체 유닛 중의 하나의 반도체 유닛 상의 제1 전극(241)은 제1 전극패드(2412)를 포함하고, 다른 하나의 반도체 유닛 상의 제2 전극(242)은 제2 전극패드(2422)를 포함한다.
본 실시예에서 광전소자(20)의 크기는 85×85mil2이며, 구동전압은 72V이고, 각 반도체 유닛의 면적은 실질적으로 서로 동일하며, 상기의 공식 n=(
Figure 112017028521897-pat00004
-1)에 따라, 광전소자(20)는 23개의 반도체 유닛을 포함하고, 이들 반도체 유닛은 복수 개의 행(205, 206, 207, 208 및 209)에 각각 배치된다. 제1행(205)은 5개의 반도체 유닛(251, 252, 253, 254 및 255)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결되고, 그 위의 전극 분포는 광전소자(10)의 제1행(105) 중의 반도체 유닛 상의 전극 분포와 서로 동일하다. 제2행(26)은 4개의 반도체 유닛(261, 262, 263 및 264)을 포함하고 이들 반도체 유닛은 제2 방향으로 직렬 연결되고, 그 위의 전극 분포는 광전소자(10)의 제3행(107) 중의 반도체 유닛 상의 전극 분포와 서로 동일하다. 제3행(207)은 5개의 반도체 유닛(271, 272, 273, 274 및 275)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결되고, 그 위의 전극 분포는 광전소자(10)의 제1행(105) 중의 반도체 유닛 상의 전극 분포와 서로 동일하다. 제4행(208)은 4개의 반도체 유닛(281, 282, 283 및 284)을 포함하고 이들 반도체 유닛은 제2 방향으로 직렬 연결되고, 그 위의 전극 분포는 광전소자(10)의 제3행(107) 중의 반도체 유닛 상의 전극 분포와 서로 동일하다. 제5행(209)은 5개의 반도체 유닛(291, 293, 293, 294 및 295)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결되고, 그 위의 전극의 분포는 광전소자(10)의 제1행(105) 중의 반도체 유닛 상의 전극 분포와 서로 동일하다.
제2행(206) 및 제4행(208)에서 반도체 유닛의 외형은 직사각형이고 다른 행 중의 반도체 유닛의 형상과 다르다. 도 5 및 도 6을 참고하면, 제1행(205), 제3행(207) 및 제5행(209)의 반도체 유닛 상의 전극 분포는 반도체 유닛(251, 255, 271, 275, 291 및 295) 상의 전극을 제외하고는 기타 반도체 유닛 상의 전극 분포는 이들 사이에서 대체로 유사하다. 제2행(206) 및 제4행(208)의 반도체 유닛 상의 전극 분포는 반도체 유닛(261, 264, 281 및 284) 상의 전극을 제외하고 다른 반도체 유닛 상의 전극 분포는 이들 사이에서 대체로 서로 동일하다. 제1 연신부(2411)는 제1 곡선 연신부(2411a)를 포함하고, 제2 연신부(2421)는 제2 곡선 연신부(2421a)를 포함한다. 행(205, 207 및 209)의 반도체 유닛에서 제2 연신부(2421)는 직선 연신부(2421b)를 더 포함한다. 제1 곡선 연신부(2411a)와 제2 곡선 연신부(2421a)는 반도체 유닛의 그 어느 한 변과도 평행하지 않는다. 제1행(205), 제3행(207), 제5행(209) 반도체 유닛 상의 제1 연신부(2411)는 제1 반도체층(121) 상에 설치되고, 반도체 유닛의 제1변으로부터 제1변에 대향한 제2변을 향해 연신되며, 제2 연신부(2421)는 제2변으로부터 제1변을 향해 연신된다. 본 실시예에서 제2 연신부(2421)는 대체적으로 반도체 유닛에 가까운 가장자리에 설치되고, 제1 연신부(2411)는 반도체 유닛 중에 설치되며, 제1 반도체층과 전기적으로 연결된다. 연신부는 제1 곡선 연신부(2411a)로부터 연신된 2단 연신부(2411c)를 형성하여 전류 분산을 증가시킬 수도 있다.
제1 전극패드(2412) 및 제2 전극패드(2422)는 각각 반도체 유닛(255 및 291) 상에 각각 형성되고, 제1 전극패드(2412)와 반도체 유닛(255) 상의 제1 연신부(2411)는 서로 접촉하고, 제2 전극패드(2422)와 반도체 유닛(291) 상의 제2 연신부(2421)는 서로 접촉된다. 전극패드는 본딩용이며, 기판(21)의 모퉁이 구역 상의 서로 다른 반도체 유닛 상에 각각 설치된다.
본 실시예에서 연결부(243)는 제1행(205), 제2행(207) 및 제5행(209)사이에서 제1 방향의 직렬 연결을 형성하고, 제2행(206) 및 제4행(208)의 사이에 제2 방향의 반대 방향의 직렬 연결을 형성한다. 각 행 사이에서 연결부(243)를 통해 반도체 유닛(251 및 261, 264 및 275, 271 및 281 및 284 및 295)을 직렬 연결한다. 제1행(205), 제3행(207), 제5행(209) 중 매 두 개의 반도체 유닛 사이마다 두 개의 연결부(243)가 있고, 제2행(206) 및 제4행(208) 중 매 두 개의 반도체 유닛 사이마다 1개의 연결부(243)가 있다. 도 7은 도 5에 나타낸 광전소자의 등가 회로도이다.
도 8은 본 발명의 제3 실시예에 부합하는 광전소자(30)의 평면도를 나타내고 있다. 도 8 및 도 9를 참고하면 광전소자(30)는 기판(31) 상에 형성된 복수 개의 반도체 유닛, 이들 반도체 유닛 상에 형성된 제1 전극(341), 제2 전극(342) 및 연결부(343)를 포함한다. 반도체 유닛의 구조는 제1 반도체층(121), 제2 반도체층(123) 및 그 사이에 있는 활성 구역(122)을 포함한다. 복수 개의 분할채널(311)은 각 반도체 유닛 사이에 형성된다. 광전소자(30)에는 복수 개의 제1 전극(341)과 제2 전극(342)이 형성되어 있으며, 그 중 반도체 유닛(355)을 제외한 기타 반도체 유닛에서 제1 전극(341)은 제1 연신부(3411)를 포함하며, 제2 전극(342)은 제2 연신부(3421)를 포함한다. 이밖에 반도체 유닛(355) 상의 제1 전극(341)은 제1 전극패드(3412)를 포함하고, 반도체 유닛(391) 상의 제2 전극(342)은 제2 전극패드(3422)를 포함한다.
본 실시예에서 광전소자(30)의 크기는 50×50mil2이며, 구동전압은 72V이며, 반도체 유닛의 구동전압은 대략 3V이고, 각 반도체 유닛의 면적은 대체적으로 서로 동일하다. 광전소자(30)는 23개의 반도체 유닛을 포함하고, 이들 반도체 유닛은 각각 행(305, 306, 307, 308 및 309)에 배치된다. 제1행(305)은 5개의 반도체 유닛(351, 352, 353, 354 및 355)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 제2행(306)은 4개의 반도체 유닛(361, 362, 363, 및 364)을 포함하고 이들 반도체 유닛은 제2 방향으로 직렬 연결된다. 제3행(307)은 5개의 반도체 유닛(371, 372, 373, 374 및 375)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 제4행(308)은 4개의 반도체 유닛(381, 382, 383, 및 384)을 포함하고 이들 반도체 유닛은 제2 방향으로 직렬 연결된다. 제5행(309)은 5개의 반도체 유닛(391, 392, 393, 394 및 395)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다.
제2행(306) 및 제4행(308)에서 반도체 유닛의 외형은 다른 행의 반도체 유닛의 형상과 다르다. 도 8 및 도 9를 참고하면, 제1행(305), 제3행(307) 및 제5행(309)의 반도체 유닛 상의 전극 분포는 반도체 유닛(351, 355, 371, 375, 391 및 395) 상의 전극을 제외하고는 다른 반도체 유닛 상의 전극 분포는 대체적으로 서로 유사하다. 제2행(306) 및 제4행(308)의 반도체 유닛 상의 전극 분포는 반도체 유닛(361, 364, 381 및 384) 상의 전극을 제외하고 기타 반도체 유닛 상의 전극 분포는 대체적으로 서로 동일하다. 제1 연신부(3411)는 곡선 연신부(3411a)로서 기판(31) 외곽에 가까운 반도체 유닛(361, 375, 381, 391 및 394) 상에 설치될 수 있으며, 또한 직선 연신부(3411b)로서 기타 반도체 유닛 상에 설치될 수도 있다. 제2 연신부(3421)는 곡선 연신부로 형성될 수 있다.
제1행(305), 제3행(307) 및 제5행(309)에서 반도체 유닛(375, 395)을 제외하고, 기타의 반도체 유닛 상의 제1 연신부(3411)는 반도체 유닛의 제1변으로부터 상기 제1변에 대향한 제2변을 향해 연신되며, 제2 연신부(3421)는 제2변으로부터 제1변을 향해 연신된다. 반도체 유닛(375 및 395) 상의 제1 연신부(3411)는 반도체 유닛의 제3변으로부터 제2변을 향해 연신된다. 제2행(306) 및 제4행(308)에서 반도체 유닛(361, 381)을 제외하고, 다른 반도체 유닛 상의 제1 연신부(3411)는 제2변으로부터 제1변으로 연신되고, 제2 연신부(3421)는 제1변으로부터 제2변을 향해 연신된다. 반도체 유닛(361 및 381) 상의 제1 연신부(3411)는 반도체 유닛(361 및 381)의 제3변으로부터 제1변을 향해 연신된다. 제1 연신부(3411)의 곡선 연신부 및 제2 연신부(3421)는 반도체 유닛의 그 어느 한 변과도 평행하지 않는다. 본 실시예에서 제2 연신부(3421)는 대체적으로 반도체 유닛의 가장자리에 가깝게 설치되고, 제1 연신부(3411)는 반도체 유닛 중에 위치하며, 제1 반도체층과 전기적으로 연결된다. 연신부는 또한 곡선 연신부(3411a) 및 직선 연신부(3411b)로부터 연신된 2단 연신부(3411c)를 형성하여 전류의 분산을 증가시킬 수도 있다.
제1 전극패드(3412) 및 제2 전극패드(3422)는 반도체 유닛(355 및 391) 상에 각각 형성되고, 제2 전극패드(3422)는 반도체 유닛(391) 상의 제2 연신부(3421)와 서로 접촉된다. 전극패드는 와이어본딩(wire bonding) 또는 플립칩 타입 본딩(flip chip type bonding)용이며, 기판(31)의 모퉁이 구역 상의 서로 다른 반도체 유닛 상에 각각 설치되어 있다.
본 실시예에서 연결부(343)는 제1행(305), 제3행(307) 및 제5행(309)의 사이에서 제1 방향으로 직렬 연결을 형성하고, 제2행(306) 및 제4행(308) 사이에서 제2 방향의 반대 방향으로 직렬 연결을 형성한다. 각 행사이는 연결부(343)를 통해 반도체 유닛(351 및 361, 364 및 375, 371 및 381 및 384 및 395)을 직렬 연결한다. 매 두 개의 반도체 유닛 사이에는 1개의 연결부(343)가 그 사이에 존재한다. 도 10은 도 8중에 나타난 광전소자(30)의 등가 회로도이다.
도 11은 본 발명의 제4 실시예에 부합하는 광전소자(40)의 평면도를 나타낸다. 도 11 및 도 12를 참고하면, 광전소자(40)는 기판(41) 상에 형성된 복수 개의 반도체 유닛, 이들 반도체 유닛 상에 형성된 제1 전극(441), 제2 전극(442) 및 연결부(443)를 포함한다. 반도체 유닛의 구조는 제1 반도체층(121), 제2 반도체층(123) 및 그 사이에 있는 활성 구역(122)을 포함한다. 복수 개의 분할채널(411)은 각 반도체 유닛 사이에 형성된다. 광전소자(40) 상에는 복수 개의 제1 전극(441)과 제2 전극(442)이 있으며, 그 중 반도체 유닛(455)을 제외한 나머지 반도체 유닛 상에 형성된 제1 전극(441)은 제1 연신부(4411)를 포함하며, 반도체 유닛(471)을 제외한 나머지 반도체 유닛 상에 형성된 제2 전극(442)은 제2 연신부(4421)를 포함한다. 이밖에, 반도체 유닛(455) 상에 형성된 제1 전극(441)은 제1 전극패드(4412)를 포함하고, 반도체 유닛(471) 상의 제2 전극(442)은 제2 전극패드(4422)를 포함한다.
본 실시예에서 광전소자(40)의 크기는 45×45mil2이며, 그 구동전압은 48V이며，반도체 유닛의 구동전압은 대략 3V이다. 상기 공식에 따라 광전소자(40)는 16개의 반도체소자를 포함하고, 행(405, 406 및 407)에 설치된다. 제1행(405)은 5개의 반도체 유닛(451, 452, 453, 454 및 455)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 제2행(406)은 6개의 반도체 유닛(461, 462, 463, 464, 465 및 466)을 포함하고 이들 반도체 유닛은 제2 방향으로 직렬 연결된다. 제3행(407)은 5개의 반도체 유닛(471, 472, 473, 474 및 475)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다.
제2행(402) 중의 반도체 유닛의 외형은 다른 행 중의 반도체 유닛의 형상과 서로 다르다. 도 11 및 도 12를 참고하면, 제1행(405) 및 제3행(407)의 반도체 유닛 상의 전극 분포는 반도체 유닛(451, 455, 471 및 475) 상의 전극 분포를 제외하고는 다른 반도체 유닛의 전극 분포와는 대체적으로 서로 유사하다. 제1 연신부(4411)는 직선 연신부(4411a) 및 2단 연신부(4411c)를 포함하고, 그 중 제2 연신부(4421)는 모두 곡선의 연신부이다. 제1행(405) 및 제2행(407)의 반도체 유닛 상의 제1 연신부(4411)는 반도체 유닛의 제1변으로부터 제1변에 근접한 제3변 및 제4변을 향해 연신되고, 제2 연신부(4421)는 제2변으로부터 제3변 및 제4변을 향해 연신된다. 제2행(406)의 반도체 유닛 상의 제1 연신부(4411)는 반도체 유닛의 제2변으로부터 제3변 및 제4변을 향해 연신되고, 제2 연신부(4421)는 제1변으로부터 제3변 및 제4변을 향해 연신된다. 곡선 연신부(4411, 4421)는 반도체 유닛 상의 어느 임의의 한 변과도 평행하지 않는다.
제1 전극패드(4412) 및 제2 전극패드(4422)는 각각 반도체 유닛(455, 471) 상에 위치하고 있으며, 연결부(443)는 반도체 유닛의 사이에 직렬 연결을 형성한다. 도 13은 도 11에 나타난 광전소자(40)의 등가 회로도이다.
도 14는 본 발명의 제5 실시예에 부합하는 광전소자(50)의 평면도를 나타내고 있다. 도 15는 광전소자(50)의 3D 입체도이다. 광전소자(50)의 크기는 40×40mil2이며, 그 구동전압은 36V이며，반도체 유닛의 구동전압은 대략 3V이다. 공식 n=(
Figure 112017028521897-pat00005
-1)에 따라 본 실시예에서 광전소자(50)는 11개의 반도체 유닛을 포함하고, 이들 반도체 유닛은 각각 행(505, 506, 507)에 배치된다. 제1행(505)은 4개의 반도체 유닛(551, 552, 553, 554)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 제2행(506)은 3개의 반도체 유닛(561, 562, 563)을 포함하고 이들 반도체 유닛은 제2 방향으로 직렬 연결된다. 제3행(507)은 4개의 반도체 유닛(571, 572, 573 및 574)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 제1 연신부(5411)를 구비한 제1 전극(541)은 반도체 유닛(554)을 제외한 나머지 반도체 유닛 상에 형성되고, 제2 연신부(5421)를 구비한 제2 전극(542)은 전체 반도체 유닛 상에 설치된다. 반도체 유닛(554) 상의 제1 전극(541)은 제1 전극패드(5412)를 포함하고, 반도체 유닛(571) 상의 제2 전극(542)은 제2 전극패드(5422)를 포함한다. 연결부(543)는 반도체 유닛 사이에 직렬 연결을 형성한다. 도 16은 도 14에 나타낸 광전소자(50)의 등가 회로도이다.
도 17은 본 발명의 제6 실시예에 부합하는 광전소자(60)의 평면도를 나타내고 있다. 도 18은 광전소자(60)의 3D 입체도이다. 광전소자(60)의 크기는 120×120mil2이며, 그 구동전압은 24V이며，반도체 유닛의 구동전압은 대략 3V이다. 공식 n=(
Figure 112017028521897-pat00006
)에 따라 본 실시예에서 광전소자(60)는 8개의 반도체소자를 포함하고, 복수 개의 행(605, 606 607)에 각각 배치된다. 제1행(605)은 2개의 반도체 유닛(651, 652)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 제2행(606)은 4개의 반도체 유닛(661, 662, 663, 664)을 포함하고 이들 반도체 유닛은 제2 방향으로 직렬 연결된다. 제3행(607)은 2개의 반도체 유닛(671, 672)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 제1 전극(641)은 제1 연신부(6411)를 포함하고, 제2 전극(642)은 제2 연신부(6421)를 포함한다. 이밖에, 복수 개의 반도체 유닛 중 하나의 반도체 유닛 상의 제1 전극(641)은 2개의 제1 전극패드(6412)를 포함하고, 다른 하나의 반도체 유닛 상의 제2 전극(642)은 2개의 제2 전극패드(6422)를 포함한다. 연결부(643)는 반도체 유닛 사이에서 직렬 연결을 형성한다. 도 19는 도 17에 나타난 광전소자(60)의 등가 회로도이다.
도 20은 본 발명의 제7 실시예에 부합하는 광전소자(70)의 평면도를 나타낸다. 도 21은 광전소자(70)의 3D 입체도이다. 광전소자(70)의 크기는 120×120mil2이며, 그 구동전압은 24V이며，반도체 유닛의 구동전압은 대략 3V이다. 공식 n=(
Figure 112017028521897-pat00007
-1)에 따라 본 실시예에서 광전소자(70)는 7개의 반도체 유닛을 포함하고, 복수 개의 행(705, 706, 707)에 각각 배치된다. 제1행(705)은 2개의 반도체 유닛(751, 752)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 제2행(706)은 3개의 반도체 유닛(761, 762, 769)을 포함하고 이들 반도체 유닛은 제2 방향으로 직렬 연결된다. 제3행(707)은 2개의 반도체 유닛(771, 772)을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 제1 전극(741)은 제1 연신부(7411)를 포함하고, 제2 전극(742)은 제2 연신부(7421)를 포함한다. 이밖에, 복수 개의 반도체 유닛 중의 1개의 반도체 유닛 상의 제1 전극(741)은 2개의 제1 전극패드(7412)를 포함하고, 다른 하나의 반도체 유닛 상의 제2 전극(742)은 2개의 제2 전극패드(7422)를 포함한다. 연결부(743)는 반도체 유닛 사이에서 직렬 연결을 형성한다. 도 22는 도 20에 나타난 광전소자(70)의 등가 회로도이다.
도 23은 본 발명의 제8 실시예에 부합하는 광전소자(80)의 평면도를 나타낸다. 도 24는 광전소자(80)의 3D 입체도이다. 광전소자(80)의 크기는 85×85mil2이며, 그 구동전압은 144V이며，반도체 유닛의 구동전압은 대략 3V이다. 공식 n=(
Figure 112017028521897-pat00008
)에 따라 본 실시예에서 광전소자(80)는 48개의 반도체 유닛을 포함하고 이들 반도체 유닛은 복수 개의 행(801, 802, 803, 804, 805, 806 및 807)에 각각 배치된다. 행(801, 803, 805, 807)에는 각각 7개의 반도체 유닛이 포함되고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 행(802, 806)에는 7개의 반도체 유닛이 포함되고 이들 반도체 유닛은 제2 방향으로 직렬 연결된다. 제4행(804)은 6개의 반도체 유닛을 포함하고 이들 반도체 유닛은 제1 방향으로 직렬 연결된다. 복수 개의 반도체 유닛 중의 하나의 반도체 유닛 상의 제1 전극(841)은 반도체 유닛(811)의 제1 반도체층(121) 상에 위치한 제1 전극패드(8412)를 포함하고, 반도체 유닛(871) 상의 제2 전극(842)은 제2 반도체층(123) 상에 있는 제2 전극패드(8422)를 포함한다. 이밖에 제1 연신부(8411)를 구비한 제1 전극(841)은 제1 전극패드(8412)가 설치된 반도체 유닛을 제외한 나머지 반도체 유닛 상에 형성되어 있고, 제2 연신부(8421)를 구비한 제2 전극(842)은 모든 반도체 유닛 상에 형성되어 있다. 연결부(843)는 반도체 유닛 사이에서 직렬 연결을 형성한다. 제1 전극패드(8412)가 위치하는 반도체 유닛(811) 상의 제2 전극(842)은 제2 반도체층(123) 상에 형성되고, 연결부(843)를 통해 반도체 유닛(812)의 제1 전극(841)과 연결된다. 제2 전극패드(8422)가 위치하는 반도체 유닛(871) 상의 제1 전극(841)은 제1 반도체층(121) 상에 있고, 연결부(843)를 통해 반도체 유닛(872)의 제2 전극(842)에 연결된다.
도 25는 본 발명의 제9 실시예에 부합하는 광전소자(90)의 평면도를 나타낸다. 광전소자(90)는 48개의 반도체 유닛을 포함하고 이들은 복수 개의 행(801, 802, 803, 804, 805, 806 및 807)에 각각 배치된다. 그 외관 및 전극 배치는 광전소자(80)와 서로 유사하며, 차이점은 제1 전극패드(9412)가 반도체 유닛(811)의 제2 반도체층(123) 상에 형성되며, 연결부(843)를 통해 반도체 유닛(812)의 제1 전극(841)과 직렬 연결을 형성하고, 제2 전극패드(9422)는 반도체 유닛(871)의 제2 반도체층(123) 상에 형성되고, 연결부(843)를 통해 반도체 유닛(872)의 제2 전극(82)과 직렬 연결을 형성한다는 점이다. 외부전원 공급전류가 제2 전극패드(9422)로부터 주입되고, 다시 제1 전극패드(9412)로부터 흘러나올 때, 제2 전극패드(9422) 아래의 반도체 유닛(871)의 저항이 연결부(843)와 반도체 유닛(812)의 제1 전극(841)과 직렬 연결된 저항보다 크므로, 전류는 직접적으로 제2 전극패드(9422)로부터 연결부(843)를 통해 반도체 유닛(812)의 제1 전극(841)으로 흐르고, 반도체 유닛(871) 하부의 제1 반도체층(121), 활성 구역(122) 및 제2 반도체층(123)으로 흐르지 않는다. 마찬가지로 전류는 반도체 유닛(812)의 제1 전극(841)으로 흐르고, 연결부(843)를 통해 제1 전극패드(9412)로 흐른 후에 반도체 유닛(811) 하부의 제1 반도체층(121), 활성 구역(122) 및 제2 반도체층(123)으로 흐르지 않고 외부전원으로 직접적으로 방출한다. 그러므로 제1 전극패드(9412)와 제2 전극패드(9422) 하부의 반도체 유닛(811, 871)은 빛을 발생하지 않는다. 나아가 전기적으로 전극패드 및 하방의 반도체 유닛을 격리시키기 위하여, 전극패드와 반도체 유닛 사이에는 절연층을 형성하여 큰 전류로 인해서 전류가 전극패드 하방의 반도체층을 관통하여 단로되는 것을 피한다.
제1 전극패드(9412) 및 제2 전극패드(9422) 하방의 반도체 유닛이 발광하지 않으므로 제1 전극패드(9412)의 면적은 반도체 유닛(811)의 면적과 대체로 동일할 수 있으며, 제2 전극패드(9422)의 면적은 반도체 유닛(871)의 면적과 대체로 동일할 수 있으며, 이로써 와이어 제작공정의 수율을 상승시킬 수 있다. 이밖에, 광전소자(90) 중의 제1 전극패드(9412)는 또한 광전소자(80)의 제2 전극패드(8422)와 연계될 수 있으며, 이때 제1 전극패드(9412)는 반도체 유닛(811)의 제2 반도체층(123)을 대체로 전면적으로 덮으며, 제2 전극패드(8422)는 반도체 유닛(871)의 제2 반도체층(123)의 일부분 위에 위치한다. 제1 전극패드(9412) 하방의 반도체 유닛은 전류가 유입하지 않으므로 발광하지 않으며 제2 전극패드(8422)가 위치한 반도체 유닛(871) 상의 제1 전극패드(841)는 연결부(843)를 통해 반도체 유닛(872)의 제2 전극(842)과 연결되고, 전류가 유입될 때, 제2 전극패드(8422)가 위치한 반도체 유닛(871)은 발광하게 된다. 마찬가지로, 광전소자(90)의 제2 전극패드(9422)는 광전소자(80)의 제1 전극패드(8412)와 연계될 수 있으며, 이때 제1 전극패드(8412)는 반도체 유닛(811)의 제1 반도체(121)의 일부분 위에 위치하며, 제2 전극패드(9422)는 반도체 유닛(871)의 제2 반도체층(123)의 위를 대체로 전면적으로 덮는다. 제1 전극패드가 위치한 반도체 유닛(811) 상의 제2 전극(842)은 연결부(843)를 통해 반도체 유닛(812)의 제1 전극(841)과 연결되며, 전류가 유입할 때, 제1 전극패드(8422)가 위치한 반도체 유닛(811)은 발광하게 되며, 제2 전극패드(9422)로 유입되는 전류는 반도체 유닛(871)의 활성 구역(122)을 지나지 않고 직접 연결부(843)를 통해 반도체 유닛(872)으로 흐르므로, 제2 전극패드(9422)가 위치한 반도체 유닛(871)은 발광하지 않는다.
제1 반도체층, 활성층 및 제2 반도체충의 재료는 하나 또는 복수 개의 원소를 포함하며, 이들 원소는 Ga, Al, In, As, P, N 및 Si로 구성된 그룹으로부터 선택되며, 예를 들면 GaN, AlGaN, InGaN, AlGaInN, GaP, GaAs, GaAsP, GaNAs 또는 Si이다. 기판의 재료는 사파이어, GaAs, GaP, SiC, ZnO, GaN, AlN, Cu 또는 Si를 포함한다.
본 발명에 열거된 각 실시예는 본 발명을 설명하기 위해서만 사용하였을 뿐, 본 발명의 범위를 한정하지 않는다. 본 발명에 대해 진행한 그 어떤 자명한 수정 또는 변형은 본 발명의 사상과 범위를 벗어나지 않는다.
10, 20, 30, 40, 50, 60, 70, 80, 90: 광전소자
11, 21, 31, 41, 51, 61, 71, 81: 기판
141, 241, 341, 441, 541, 641, 741, 841: 제1 전극
142, 242, 342, 442, 542, 642, 742, 842: 제2 전극
143, 243, 343, 443, 543, 643, 743, 843: 연결부
121: 제1 반도체층
123: 제2 반도체층
122: 활성 구역
170: 그루브
111, 131: 분할채널
1411, 2411, 3411, 4411, 5411, 6411, 7411, 8411: 제1 연신부
1421, 2421, 3421, 4421, 5421, 6421, 7421, 8421: 제2 연신부
1412, 2412, 3412, 4412, 5412, 6412, 7412, 8412, 9412: 제1 전극패드
1422, 2422, 3422, 4422, 5422, 6422, 7422, 8422, 9422: 제2 전극패드
105~109, 205~209, 305~309, 405~407, 505~507, 605~607, 705~707, 801~807: 행
151~155, 161~165, 171~174, 181~185, 191~195, 251~255, 261~264, 271~275, 281~294, 291~295, 351~355, 361~364, 371~375, 381~384, 391~395, 41~455, 461~466, 471~465, 551~554, 561~563, 571~564, 651~664, 671,672, 751, 752, 761, 762, 771,772,811, 712, 871, 872: 반도체 유닛
1411a, 2411a: 제1 곡선 연신부
1421a, 2421a: 제2 곡선 연신부
1421b, 2421b, 3411b, 441a: 직선 연신부
1411c, 1421c, 2411c, 3411c, 4411c: 2단 연신부
3411a: 곡선 연신부

Claims (10)

  1. 광전소자로서,
    기판;
    제1 방향을 따라 순서대로 상기 기판 상에 설치되어 직사각형 형상을 이루고, 제1 반도체 유닛, 제2 반도체 유닛, 및 제3 반도체 유닛을 포함하는 복수 개의 반도체 유닛 - 상기 광전소자는 제1 변 및 상기 제1 변과 마주하는 제2 변을 포함하고, 상기 제1 변 및 상기 제2 변은 상기 제1 방향에 평행하고, 상기 제2 반도체 유닛은 상기 제1 반도체 유닛 및 상기 제3 반도체 유닛 사이에 위치하고, 상기 복수 개의 반도체 유닛은 각각 제1 반도체층 및 제2 반도체층을 포함하고, 상기 제1 반도체 유닛, 상기 제2 반도체 유닛, 및 상기 제3 반도체 유닛은 각각 제1 측변, 상기 제1 측변과 마주하는 제2 측변, 제3 측변, 및 상기 제3 측변과 마주하는 제4 측변을 포함하고, 상기 제1 측변 및 상기 제2 측변은 상기 제1 방향에 평행하고, 상기 제3 측변 및 상기 제4 측변은 상기 제1 방향에 평행하지 않으며;
    2개의 서로 인접하는 상기 복수 개의 반도체 유닛 사이에 위치하는 분할채널;
    각각의 복수 개의 상기 제1 반도체층 상에 위치하는 제1 전극;
    각각의 복수 개의 상기 제2 반도체층 상에 위치하는 제2 전극; 및
    상기 제1 반도체 유닛의 상기 제3 측변 및 상기 제2 반도체 유닛의 상기 제4 측변 사이에 위치하는 제1 연결부와, 상기 제2 반도체 유닛의 상기 제3 측변 및 상기 제3 반도체 유닛의 상기 제4 측변 사이에 위치하는 제2 연결부를 포함하는 복수 개의 연결부;
    를 포함하고,
    상기 제1 연결부가 상기 제1 방향을 따라 상기 제1 반도체 유닛의 상기 제1 반도체층에서 상기 제2 반도체 유닛의 상기 제2 반도체층까지 연신되고, 상기 제2 연결부가 상기 제1 방향을 따라 상기 제2 반도체 유닛의 상기 제1 반도체층에서 상기 제3 반도체 유닛의 상기 제2 반도체층까지 연신되며;
    상기 제1 연결부의 일부와 상기 제2 연결부의 일부가 각각 상기 분할채널 내에 위치하고,
    상기 광전소자의 평면도에서, 상기 제1 연결부는 상기 광전소자의 상기 제2 변보다 상기 제1 변에 근접하고, 상기 제2 연결부는 상기 광전소자의 상기 제1 변보다 상기 제2 변에 근접하고;
    상기 제1 반도체 유닛에 위치하는 상기 제1 전극은 상기 제1 연결부에 연결되는 제1 연신부를 포함하고, 상기 제1 반도체 유닛에 위치하는 상기 제2 전극은 상기 제1 반도체 유닛의 상기 제1 측변 및 상기 제3 측변을 따라 각각 설치되는 제1 복수 개의 제2 연신부를 포함하고, 상기 제1 연신부는 상기 제1 복수 개의 제2 연신부의 양 단점(端點) 사이에 위치하는 만곡 부위를 포함하고,
    상기 제2 반도체 유닛에 위치하는 상기 제1 전극은 상기 제2 연결부에 연결되는 다른 하나의 제1 연신부를 포함하고, 상기 제2 반도체 유닛에 위치하는 상기 제2 전극은 상기 제2 반도체 유닛의 상기 제2 측변 및 상기 제3 측변을 따라 각각 설치되는 제2 복수 개의 제2 연신부를 포함하고, 상기 다른 하나의 제1 연신부는 상기 제2 복수 개의 제2 연신부의 양 단점(端點) 사이에 위치하는 만곡 부위를 포함하고,
    상기 제2 반도체 유닛에 위치한 상기 제2 전극은, 상기 제1 연결부보다 상기 제1 변에 근접하는 부분과, 상기 제2 연결부보다 제2 변에 더 근접하는 다른 부분을 포함하고,
    상기 제1 연결부 및 상기 제2 연결부는 상기 제1 변과 상기 제2 변 사이에 위치하고, 상기 제1 반도체 유닛 및 상기 제2 반도체 유닛 사이에는 단 하나의 제1 연결부를 포함하고, 상기 제2 반도체 유닛 및 상기 제3 반도체 유닛 사이에는 단 하나의 제2 연결부를 포함하는,
    광전소자.
  2. 제1항에 있어서,
    상기 제1 반도체 유닛 상에 위치하고, 상기 제1 연결부와 함께 상기 제1 반도체 유닛의 대각선의 양 단점(端點)과 가까이하는 제3 연결부; 및 상기 제3 반도체 유닛 상에 위치하고, 상기 제2 연결부와 함께 상기 제3 반도체 유닛의 대각선의 양 단점에 가까이하는 제4 연결부를 포함하는, 광전소자.
  3. 제1항에 있어서,
    상기 제1 반도체 유닛, 상기 제2 반도체 유닛 및 상기 제3 반도체 유닛은 동일한 직사각형 형상을 포함하는, 광전소자.
  4. 제1항에 있어서,
    상기 제1 반도체 유닛, 상기 제2 반도체 유닛 및 상기 제3 반도체 유닛은 동일한 면적을 갖는, 광전소자.
  5. 제1항에 있어서,
    상기 제1 반도체 유닛 및 상기 제3 반도체 유닛 상에 위치하는 상기 제1 전극은 동일한 전극 패턴을 구비하거나, 또는 상기 제1 반도체 유닛 및 상기 제3 반도체 유닛 상에 위치하는 상기 제2 전극은 동일한 전극 패턴을 구비하는, 광전소자.
  6. 광전소자로서,
    기판;
    제1 방향을 따라 상기 기판 상에 설치되어 직사각형 형상을 이루고, 제1 반도체 유닛, 제2 반도체 유닛, 및 제3 반도체 유닛을 포함하는 복수 개의 반도체 유닛 - 상기 광전소자는 제1 변 및 상기 제1 변과 마주하는 제2 변을 포함하고, 상기 제1 변 및 상기 제2 변은 상기 제1 방향에 평행하고, 상기 복수 개의 반도체 유닛은 각각 긴 변 및 짧은 변을 구비하고, 상기 긴 변의 길이는 상기 짧은 변의 길이보다 길고, 상기 짧은 변은 상기 제1 방향에 평행하고, 상기 긴 변은 상기 제1 방향에 수직되고, 상기 복수 개의 반도체 유닛은 각각 제1 반도체층 및 제2 반도체층을 포함하고, 상기 제1 반도체 유닛, 상기 제2 반도체 유닛, 및 상기 제3 반도체 유닛은 각각 제1 측변, 상기 제1 측변과 마주하는 제2 측변, 제3 측변, 및 상기 제3 측변과 마주하는 제4 측변을 포함하고, 상기 제1 측변 및 상기 제2 측변은 상기 제1 방향에 평행하고, 상기 제3 측변 및 상기 제4 측변은 상기 제1 방향에 평행하지 않으며;
    2개의 서로 인접하는 상기 복수 개의 반도체 유닛 사이에 위치하는 분할채널;
    복수 개의 상기 제1 반도체층 상에 각각 위치하는 제1 연신부를 포함하고, 상기 제1 연신부는 상기 제1 방향에 평행하지 않는 길이가 상기 제1 방향에 평행한 길이보다 긴, 제1 전극;
    복수 개의 상기 제2 반도체층 상에 각각 위치하고 서로 연결되는 복수 개의 제2 연신부를 포함하고, 상기 복수 개의 제2 연신부가 상기 제1 연신부의 양측에 위치하는, 제2 전극;
    상기 제1 반도체 유닛 및 상기 제2 반도체 유닛 사이에 위치하고, 상기 제1 방향을 따라 상기 제1 반도체 유닛의 상기 제1 반도체층에서 상기 제2 반도체 유닛의 상기 제2 반도체층까지 연신되는 제1 연결부; 및
    상기 제2 반도체 유닛 및 상기 제3 반도체 유닛 사이에 위치하고, 상기 제1 방향을 따라 상기 제2 반도체 유닛의 상기 제1 반도체층에서 상기 제3 반도체 유닛의 상기 제2 반도체층까지 연신되는 제2 연결부;
    를 포함하고,
    상기 제1 반도체 유닛에 위치하는 상기 제1 연신부는 상기 제1 연결부에 연결되고, 상기 제1 반도체 유닛에 위치하는 상기 복수 개의 제2 연신부는 상기 제1 반도체 유닛의 상기 제1 측변 및 상기 제3 측변을 따라 각각 설치되고, 상기 제1 반도체 유닛에 위치하는 상기 제1 연신부는 상기 복수 개의 제2 연신부 사이에 위치하고,
    상기 제2 반도체 유닛에 위치하는 상기 제1 연신부는 상기 제2 연결부에 연결되고, 상기 제2 반도체 유닛에 위치하는 상기 복수 개의 제2 연신부는 상기 제2 반도체 유닛의 상기 제2 측변 및 상기 제3 측변을 따라 각각 설치되고, 상기 제2 반도체 유닛에 위치하는 상기 제1 연신부는 상기 복수 개의 제2 연신부 사이에 위치하고,
    상기 제1 연결부의 일부와 상기 제2 연결부의 일부가 각각 상기 분할채널 내에 위치하고,
    상기 광전소자의 평면도에서, 상기 제1 연결부는 상기 광전소자의 상기 제2 변보다 상기 제1 변에 근접하고, 상기 제2 연결부는 상기 광전소자의 상기 제1 변보다 상기 제2 변에 근접하고, 상기 제1 연결부와 상기 제1 변은 일정한 거리로 떨어져 있고, 상기 제2 연결부와 상기 제2 변은 일정한 거리로 떨어져 있고, 상기 제1 연결부 및 상기 제2 연결부는 상기 제1 변과 상기 제2 변 사이에 위치하는,
    광전소자.
  7. 제1항에 있어서,
    상기 제1 반도체 유닛, 상기 제2 반도체 유닛 및 상기 제3 반도체 유닛은 각각 긴 변 및 짧은 변을 구비하고, 상기 긴 변의 길이는 상기 짧은 변의 길이보다 길고, 상기 짧은 변은 상기 제1 방향에 평행하고, 상기 긴 변은 상기 제1 방향에 수직되는, 광전소자.
  8. 제7항에 있어서,
    상기 제1 연결부는 상기 제1 반도체 유닛의 긴 변 및 상기 제2 반도체 유닛의 긴 변 사이에 위치하고, 상기 제2 연결부는 상기 제2 반도체 유닛의 긴 변 및 상기 제3 반도체 유닛의 긴 변 사이에 위치하는, 광전소자.
  9. 제6항에 있어서,
    상기 제1 연결부의 폭은 상기 제1 연신부의 폭보다 넓거나, 또는 상기 제2 연결부의 폭은 상기 제2 연신부의 폭보다 넓은, 광전소자.
  10. 제1항에 있어서,
    상기 분할채널은 상기 기판을 노출시키며, 또한 상기 제1 연결부 및 상기 제2 연결부의 일부는 상기 분할채널 내의 상기 기판 상에 위치하는, 광전소자.
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