KR101928673B1 - 표시 장치 및 전자 기기 - Google Patents

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Abstract

트랜지스터의 제작 공정을 간략화하고, 포토마스크의 매수를 종래보다도 적게 할 뿐만 아니라, 새로운 공정을 늘리지 않고 발광 표시 장치를 제작하는 것을 목적으로 한다. 트랜지스터를 구성하는 반도체층에 진성 또는 실질적으로 진성인 고저항의 산화물 반도체를 사용함으로써, 개개의 트랜지스터에 대하여 반도체층을 섬 형상으로 가공하는 공정을 생략할 수 있다. 반도체층 또는 반도체층의 상층에 형성한 절연층을 개구하는 공정에서 상기 반도체층의 불필요한 부분을 동시에 에칭하여, 포토리소그래피 공정을 삭감한다.

Description

표시 장치 및 전자 기기{DISPLAY DEVICE AND ELECTRIC DEVICE}
본 발명은 트랜지스터를 갖는 발광 표시 장치의 제작 방법에 관한 것이다.
최근, 유리 기판 등의 절연성 표면을 갖는 기판 위에 형성된, 두께 수㎚ 내지 수백㎚ 정도의 반도체 박막에 의해 구성되는 박막 트랜지스터가 주목받고 있다. 박막 트랜지스터는, IC(Integrated Circuit) 및 전기 광학 장치를 비롯한 전자 디바이스에 널리 응용되고 있다. 박막 트랜지스터는, 특히 EL(Electro Luminescence) 표시 장치 등으로 대표되는, 화상 표시 장치의 스위칭 소자로서 개발이 빠르게 진행되고 있다.
액티브 매트릭스형 EL 표시 장치에서는, 선택된 화소 내에 형성된 발광 소자의 한쪽의 전극과, 상기 전극과 함께 EL층(발광층을 포함함)을 끼움 지지하는 다른 쪽의 전극 사이에 전압이 인가됨으로써, EL층에 전류가 발생하고, 발광층이 발광한다. 이 발광이 표시 패턴으로서 관찰자에게 인식된다. 여기서, 액티브 매트릭스형 EL 표시 장치란, 매트릭스 형상으로 배치된 화소를 스위칭 소자에 의해 구동함으로써, 화면 위에 표시 패턴이 형성되는 방식을 채용한 EL 표시 장치를 말한다.
상기와 같은 액티브 매트릭스형 EL 표시 장치의 용도는 확대되고 있으며, 화면 사이즈의 대면적화, 고정밀화 및 고개구율화의 요구가 높아지고 있다. 또한, 액티브 매트릭스형 표시 장치에는 높은 신뢰성이 요구되고, 그 생산 방법에는 높은 생산성 및 생산 비용의 저감이 요구된다. 생산성을 높이고, 생산 비용을 저감하는 방법의 하나로, 공정의 간략화를 들 수 있다.
액티브 매트릭스형 표시 장치에서는, 스위칭 소자로서 주로 박막 트랜지스터가 사용되고 있다. 박막 트랜지스터는, 채널 형성 영역이 게이트 전극보다 하층에 형성되는 톱 게이트형과, 채널 형성 영역이 게이트 전극보다 상층에 형성되는 보텀 게이트형으로 크게 구별된다. 이들 박막 트랜지스터는, 복수매의 포토마스크에 의해 제작되는 것이 일반적이다.
박막 트랜지스터의 제작에서, 포토리소그래피 공정을 삭감 또는 간략화하는 것은, 공정 전체의 간략화를 위해서 중요하다. 예를 들면 포토리소그래피 공정이 1개 증가하면, 레지스트 도포, 프리 베이크, 노광, 현상, 포스트 베이크 등의 공정과, 그 전후의 공정에서, 피막의 형성 및 에칭 공정, 또한 레지스트 박리, 세정 및 건조 공정 등이 필요로 된다. 그 때문에, 제작 공정에서의 포토리소그래피 공정이 1개 증가하는 것만으로, 그것에 관련되는 공정 수가 대폭 증가한다. 그 때문에, 제작 공정에서의 포토리소그래피 공정을 삭감 또는 간략화하기 위해서, 수많은 기술 개발이 이루어지고 있다.
포토리소그래피 공정을 간략화시키는 종래의 기술로서는, 이면 노광, 레지스트 리플로우 또는 리프트 오프법이라고 하는 복잡한 기술을 사용하는 것이 많고, 특수한 장치를 필요로 하는 것이 많다. 이와 같은 복잡한 기술을 사용함으로써, 이것에 기인하는 다양한 문제가 발생하고, 수율 저하의 한 요인으로 되고 있다. 또한, 박막 트랜지스터의 전기적 특성을 희생해야만 하는 경우도 많다.
또한, 박막 트랜지스터의 제작 공정에서의, 포토리소그래피 공정을 간략화하기 위한 대표적인 수단으로서, 다계조 마스크(하프톤 마스크 또는 그레이톤 마스크라고 불리는 것)를 사용한 기술이 널리 알려져 있다. 다계조 마스크를 사용하여 제작 공정을 저감하는 기술로서, 예를 들면 특허 문헌 1을 들 수 있다.
[특허 문헌 1] 일본 특허 공개 제2003-179069호 공보
다계조 마스크를 사용하는 경우는, 마스크수를 줄일 수는 있지만, 레지스트 마스크를 새로운 형상으로 하기 위해서는 애싱 등의 새로운 공정이 필요하다.
본 발명의 일 형태는, 포토마스크의 매수를 종래보다도 적게 할 뿐만 아니라, 새로운 공정을 늘리지 않고 발광 표시 장치를 제작하는 것을 목적으로 한다.
본 명세서에서 개시하는 본 발명의 일 형태는, 트랜지스터를 구성하는 반도체층에 고저항의 산화물 반도체를 사용함으로써, 개개의 트랜지스터에 대하여 반도체층을 섬 형상으로 가공하는 공정을 생략하여, 포토리소그래피 공정을 삭감하는 발광 표시 장치의 제작 방법에 관한 것이다.
본 명세서에서 개시하는 본 발명의 일 형태는, 절연 표면을 갖는 기판 위에 제1 도전막을 형성하고, 제1 도전막 위에 제1 레지스트 마스크를 형성하고, 제1 레지스트 마스크를 사용하여 제1 도전막을 선택적으로 에칭하여, 제1 게이트 전극과 제2 게이트 전극을 형성하고, 제1 게이트 전극 및 제2 게이트 전극 위에 게이트 절연층으로 되는 제1 절연막을 형성하고, 제1 절연막 위에 반도체막을 형성하고, 반도체막에 가열 처리를 행하고, 가열 처리한 반도체막 위에 제2 도전막을 형성하고, 제2 도전막 위에 제2 레지스트 마스크를 형성하고, 제2 레지스트 마스크를 사용하여 제2 도전막을 선택적으로 에칭하여, 소스 드레인 배선과 전기적으로 접속되는 제1 소스 전극 및 드레인 전극의 한쪽과, 제1 소스 전극 및 드레인 전극의 다른 쪽과, 전원 배선에 접속되는 제2 소스 전극 및 드레인 전극의 한쪽과, 제2 소스 전극 및 드레인 전극의 다른 쪽을 형성함으로써, 제1 게이트 전극, 제1 소스 전극 및 드레인 전극을 갖는 제1 트랜지스터 및 제2 게이트 전극, 제2 소스 전극 및 드레인 전극을 갖는 제2 트랜지스터를 형성하고, 제1 소스 전극 및 드레인 전극, 제2 소스 전극 및 드레인 전극 및 반도체막 위에 보호 절연막으로 되는 제2 절연막을 형성하고, 제2 절연막 위에 평탄화 절연막 및 레지스트 마스크로 되는 제3 절연막을 형성하고, 제3 절연막을 제3 레지스트 마스크로서 사용하여, 제2 절연막을 선택적으로 에칭하여, 제1 소스 전극 및 드레인 전극의 다른 쪽의 일부를 노출시키는 제1 개구부와, 제2 소스 전극 및 드레인 전극의 다른 쪽의 일부를 노출시키는 제3 개구부를 형성하고, 제2 절연막, 반도체막 및 제1 절연막을 선택적으로 에칭하여, 제2 게이트 전극의 일부를 노출시키는 제2 개구부와, 절연 표면을 갖는 기판의 일부를 노출시키는 제4 개구부를 형성하고, 제1 내지 제4 개구부를 덮도록 제3 절연막 위에 제3 도전막을 형성하고, 제3 도전막 위에 제4 레지스트 마스크를 형성하고, 제4 레지스트 마스크를 사용하여 제3 도전막을 선택적으로 에칭하여 제1 화소 전극과, 제1 소스 전극 및 드레인 전극의 다른 쪽과 제2 게이트 전극을 전기적으로 접속하는 접속 전극을 형성하고, 제1 내지 제3 개구부 및 제1 화소 전극의 주위를 덮도록 제4 절연막을 형성하고, 제1 화소 전극 위에 유기 화합물을 포함하는 층을 선택적으로 형성하고, 유기 화합물을 포함하는 층 위에 제2 화소 전극을 선택적으로 형성하는 것을 특징으로 하는 발광 표시 장치의 제작 방법이다.
또한, 본 명세서 등에서의 「제1」, 「제2」, 「제3」 등의 서수사는, 구성 요소의 혼동을 피하기 위해서 붙인 것이며, 수적으로 한정하는 것이 아닌 것을 부기한다.
또한, 본 명세서에서 개시하는 본 발명의 다른 일 형태는, 절연 표면을 갖는 기판 위에 제1 도전막을 형성하고, 제1 도전막 위에 제1 레지스트 마스크를 형성하고, 제1 레지스트 마스크를 사용하여 상기 제1 도전막을 선택적으로 에칭하여, 제1 게이트 전극과 제2 게이트 전극을 형성하고, 제1 게이트 전극 및 제2 게이트 전극 위에 게이트 절연층으로 되는 제1 절연막을 형성하고, 제1 절연막 위에 반도체막을 형성하고, 반도체막에 가열 처리를 행하고, 가열 처리한 반도체막 위에 제2 레지스트 마스크를 형성하고, 제2 레지스트 마스크를 사용하여 제2 게이트 전극 위의 반도체막 및 제1 절연막의 일부를 선택적으로 에칭하여, 제2 게이트 전극의 일부를 노출시키는 제1 개구부와, 절연 표면을 갖는 기판의 일부를 노출시키는 제2 개구부를 형성하고, 반도체막 및 제1 및 제2 개구부를 덮도록 제2 도전막을 형성하고, 제2 도전막 위에 제3 레지스트 마스크를 형성하고, 제3 레지스트 마스크를 사용하여 제2 도전막을 선택적으로 에칭하여, 소스 드레인 배선과 전기적으로 접속되는 제1 소스 전극 및 드레인 전극의 한쪽과, 제2 게이트 전극과 전기적으로 접속되는 제1 소스 전극 및 드레인 전극의 다른 쪽과, 전원 배선에 접속되는 제2 소스 전극 및 드레인 전극의 한쪽과, 제2 소스 전극 및 드레인 전극의 다른 쪽을 형성함으로써, 제1 게이트 전극, 제1 소스 전극 및 드레인 전극을 갖는 제1 트랜지스터 및 제2 게이트 전극, 제2 소스 전극 및 드레인 전극을 갖는 제2 트랜지스터를 형성하고, 제1 소스 전극 및 드레인 전극, 제2 소스 전극 및 드레인 전극 및 반도체막 위에 보호 절연막으로 되는 제2 절연막을 형성하고, 제2 절연막 위에 평탄화 절연막 및 레지스트 마스크로 되는 제3 절연막을 형성하고, 제3 절연막을 제3 레지스트 마스크로서 사용하여, 제2 절연막을 선택적으로 에칭하여, 제2 소스 전극 및 드레인 전극의 다른 쪽의 일부를 노출시키는 제3 개구부를 형성하고, 제3 개구부를 덮도록 제3 절연막 위에 제3 도전막을 형성하고, 제3 도전막 위에 제4 레지스트 마스크를 형성하고, 제4 레지스트 마스크를 사용하여 제3 도전막을 선택적으로 에칭하여 제1 화소 전극을 형성하고, 제3 개구부 및 제1 화소 전극의 주위를 덮도록 제4 절연막을 형성하고, 제1 화소 전극 위에 유기 화합물을 포함하는 층을 선택적으로 형성하고, 유기 화합물을 포함하는 층 위에 제2 화소 전극을 선택적으로 형성하는 것을 특징으로 하는 발광 표시 장치의 제작 방법이다.
상기 반도체막에는 산화물 반도체를 사용하는 것이 바람직하다. i형화 또는 실질적으로 i형화된 산화물 반도체는, 매우 저항이 높아, 회로를 구성하는 데 있어서는 절연체로 간주할 수 있다. 따라서, 동일 섬 형상의 반도체층에 복수의 트랜지스터가 구성되어 있어도 서로 간섭하지 않고, 각 트랜지스터를 동작시킬 수 있다.
산화물 반도체는 절연체로 간주할 수 있기 때문에, 트랜지스터마다 섬 형상의 반도체층을 형성하는 공정을 생략할 수 있어, 포토리소그래피 공정을 삭감하는 발광 표시 장치의 제작 방법을 제공할 수 있다.
도 1a와 도 1b는 발광 표시 장치의 일 형태를 설명하는 평면도 및 단면도.
도 2는 용량 소자를 갖지 않는 발광 표시 장치를 설명하는 평면도.
도 3a와 도 3b는 발광 표시 장치의 화소부의 등가 회로도.
도 4a와 도 4b는 발광 표시 장치의 일 형태를 설명하는 평면도 및 단면도.
도 5a 내지 도 5c는 발광 표시 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 6a 내지 도 6c는 발광 표시 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 7a와 도 7b는 발광 표시 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 8a와 도 8b는 발광 표시 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 9a와 도 9b는 발광 표시 장치의 일 형태를 설명하는 평면도 및 단면도.
도 10은 용량 소자를 갖지 않는 발광 표시 장치를 설명하는 평면도.
도 11a와 도 11b는 발광 표시 장치의 일 형태를 설명하는 평면도 및 단면도.
도 12a 내지 도 12c는 발광 표시 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 13a 내지 도 13c는 발광 표시 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 14a와 도 14b는 발광 표시 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 15a와 도 15b는 발광 표시 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 16a 내지 도 16c는 발광 표시 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 17a 내지 도 17c는 발광 소자의 구성을 설명하는 단면도.
도 18a 내지 도 18c는 발광 소자의 구성을 설명하는 단면도.
도 19a와 도 19b는 전자 기기를 도시하는 도면.
도 20a와 도 20b는 전자 기기를 도시하는 도면.
도 21a와 도 21b는 전자 기기를 도시하는 도면.
도 22a와 도 22b는 표시 장치의 영상과 동기하는 전용의 안경을 사용하여 동화상 또는 정지 화상인 3차원 영상을 시인하는 장치의 일례를 설명하는 도면.
도 23a 내지 도 23e는 산화물 재료의 구조를 설명하는 도면.
도 24는 산화물 재료의 구조를 설명하는 도면.
도 25는 산화물 재료의 구조를 설명하는 도면.
도 26a와 도 26b는 산화물 재료의 구조를 설명하는 도면.
이하에서는, 본 발명의 실시 형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명할 때, 동일한 것을 가리키는 부호는 다른 도면간에서도 공통으로 사용한다. 또한, 마찬가지의 것을 가리킬 때에는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태에서의 발광 표시 장치가 갖는 화소부의 구성의 예를 설명한다.
도 1a와 도 1b는, 본 발명의 일 형태를 적용한 액티브 매트릭스형의 발광 표시 장치의 화소부의 일례이다. 도 1a는 발광 표시 장치의 화소부의 평면도이고, 도 1b는 도 1a에서의 선 A1-A2 및 선 B1-B2의 단면도이다. 또한, 도 3a는 도 1a와 도 1b에 도시한 액티브 매트릭스형 발광 표시 장치의 화소부의 등가 회로이다. 또한, 도 3a에 도시한 EL층(160) 및 제2 화소 전극층(공통 전극)(170)은, 도 1a와 도 1b에는 도시되어 있지 않다.
또한, 본 명세서에서, EL층이란 발광 소자의 한 쌍의 전극 사이에 형성된 층을 나타내는 것으로 한다. 따라서, 전극 사이에 끼워진 발광 물질인 유기 화합물을 포함하는 층은 EL층의 일 형태이다.
본 실시 형태는, 발광 표시 장치의 화소부의 구성 및 제작 방법에 대하여 설명하는 것이다. 따라서, 본 실시 형태에서의 트랜지스터란, 도 1a와 도 1b에 도시한 제1 트랜지스터(151) 및 제2 트랜지스터(152)의 양쪽 또는 어느 한쪽을 말한다. 또한, 상기 트랜지스터는, 후술하는 산화물 반도체를 사용한 n채널형이다.
도 1a와 도 1b에 도시한 액티브 매트릭스형의 발광 표시 장치의 화소부는, 절연 표면을 갖는 기판(100) 위에 제1 게이트 전극층(102a), 게이트 절연층(106), 반도체층(108a), 제1 소스 전극층 및 드레인 전극층(112a, 112b)을 포함하는 제1 트랜지스터(151)와, 제2 게이트 전극층(102b), 게이트 절연층(106), 반도체층(108a), 제2 소스 전극층 및 드레인 전극층(112c, 112d)을 포함하는 제2 트랜지스터(152)를 갖는다.
또한, 절연 표면을 갖는 기판이란, 절연 재료로 구성된 기판뿐만 아니라, 기판의 재료를 불문하고 기판 위에 절연막이 형성된 것이어도 된다. 도 1a와 도 1b의 구성에서는, 기판(100) 위에 절연막으로서 기초막(101)이 형성된 예를 나타내고 있다. 기판(100)이 절연 재료로 구성되어 있으면, 기초막(101)을 생략할 수도 있다.
제1 게이트 전극층(102a)은 게이트 배선과 접속되고, 제1 소스 전극층 및 드레인 전극층(112a)은 소스 드레인 배선과 접속되고, 제1 소스 전극층 및 드레인 전극층(112b)은 제1 개구부(130a) 및 제2 개구부(130b)를 덮도록 형성된 접속 전극층(118b)에 의해 제2 게이트 전극층(102b)에 접속되고, 제2 소스 전극층 및 드레인 전극층(112c)은 전원 배선에 접속되고, 제2 소스 전극층 및 드레인 전극층(112d)은 제3 개구부(130c)에서 제1 화소 전극층(118a)과 접속되어 있다. 또한, 도 1a에서, 게이트 배선과 제1 게이트 전극층, 소스 드레인 배선과 제1 소스 전극층 및 드레인 전극층의 한쪽, 전원 배선과 제2 소스 전극층 및 드레인 전극층의 한쪽의 각각은 일체이며, 동일한 부호를 붙이고 있다.
또한, 도 1a와 도 1b에서는 제1 트랜지스터(151)를 싱글 게이트 구조로 도시하고 있지만, 멀티 게이트 구조로 해도 된다. 멀티 게이트 구조의 트랜지스터는, 오프 전류가 작아, 상기 트랜지스터를 포함하는 발광 표시 장치의 표시 특성을 높일 수 있다.
또한, 제2 게이트 전극층(102b)과 전원 배선[제2 소스 전극층 및 드레인 전극층(112c)]은, 게이트 절연층(106) 및 반도체층(108a)을 개재하여 겹치는 영역을 갖고 있어, 용량 소자(153)를 형성하고 있다. 이와 같이, 유전체층을 다층 구조로 함으로써, 하나의 유전체층에 핀 홀이 발생해도, 핀 홀은 다른 유전체층으로 피복되기 때문에, 용량 소자(153)를 정상적으로 기능시킬 수 있다. 또한, 산화물 반도체의 비유전율은 14 내지 16으로 크기 때문에, 반도체층(108a)에 산화물 반도체를 사용하면, 용량 소자(153)의 용량값을 크게 하는 것이 가능하게 된다.
제1 트랜지스터(151) 및 제2 트랜지스터(152) 위에는 보호 절연층(114) 및 평탄화 절연층(116)이 형성되어 있고, 그 일부가 개구되어, 제1 소스 전극층 및 드레인 전극층(112b)에 도달하는 제1 개구부(130a), 제2 게이트 전극층(102b)에 도달하는 제2 개구부(130b), 제2 소스 전극층 및 드레인 전극층(112d)에 도달하는 제3 개구부(130c), 기초막(101)에 도달하는 제4 개구부(130d)가 형성되어 있다. 또한, 평탄화 절연층(116)을 생략한 구성으로 할 수도 있다.
또한, 도 1a에 도시한 제5 개구부(130e)는, 게이트 배선[제1 게이트 전극층(102a)]) 위에 형성된 반도체층(108a) 및 게이트 절연층(106)을 분단하도록 형성된다. 제5 개구부(130e)를 형성함으로써, 게이트 배선[제1 게이트 전극층(102a)], 게이트 절연층(106), 반도체층(108a), 소스 드레인 배선[제1 소스 전극층 및 드레인 전극층(112a)] 및 전원 배선[제2 소스 전극층 및 드레인 전극층(112c)]으로 구성되는 기생 트랜지스터의 영향을 배제할 수 있다.
또한, 도 1a에는 도시되어 있지 않지만, 제1 화소 전극층(118a)의 단부 및 상기의 구성에서 요철이 있는 영역 등을 덮도록 격벽(119)을 형성한다. 격벽(119)에 의해, 후에 제1 화소 전극층(118a) 위 등에 형성하는 EL층이나 제2 화소 전극층의 절단을 방지할 수 있다.
또한, 도 2에 도시한 바와 같은 용량 소자를 형성하지 않는 구성으로 해도 된다. 도 2에서는 제2 게이트 전극층(102b)을 전원 배선[제2 소스 전극층 및 드레인 전극층(112c)]과 겹치지 않는 구성으로 하여, 용량 소자를 형성하고 있지 않다. 이 구성의 등가 회로는, 도 3b이다.
반도체층(108a)에 사용하는 재료로서는, 산화물 반도체가 바람직하다. 산화물 반도체층은, 화학식 InMO3(ZnO)m(m>0)으로 표기되는 재료를 사용한 박막에 의해 형성할 수 있다. 여기서, M은, Sn, Zn, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서, Ga, Ga 및 Al, Ga 및 Mn 또는 Ga 및 Co 등을 사용할 수 있다.
예를 들면, In : Ga : Zn=1 : 1 : 1(=1/3 : 1/3 : 1/3) 혹은 In : Ga : Zn=2 : 2 : 1(=2/5 : 2/5 : 1/5)의 원자수비의 In-Ga-Zn-O계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 혹은, In : Sn : Zn=1 : 1 : 1(=1/3 : 1/3 : 1/3), In : Sn : Zn=2 : 1 : 3(=1/3 : 1/6 : 1/2) 혹은 In : Sn : Zn=2 : 1 : 5(=1/4 : 1/8 : 5/8)의 원자수비의 In-Sn-Zn-O계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 변동 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn-O계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn-O계 산화물에서도, 벌크 내 결함 밀도를 저감함으로써 이동도를 올릴 수 있다.
또한, 예를 들면 In, Ga, Zn의 원자수비가 In : Ga : Zn=a : b : c(a+b+c=1)인 산화물이, 원자수비가 In : Ga : Zn=A : B : C(A+B+C=1)의 산화물의 r만큼 근방이라고 하는 것은, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2을 만족시키는 것을 말한다. r로서는, 예를 들면 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이어도, 비단결정이어도 된다. 후자의 경우, 아몰퍼스이어도, 다결정이어도 된다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도, 비아몰퍼스이어도 된다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작하였을 때의 계면 산란을 저감할 수 있어, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 벌크 내 결함을 보다 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 위에 형성하면 된다.
또한, Ra는, JIS B0601에 의해 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면부터 지정면까지의 변동의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 수학식에 의해 정의된다.
Figure 112017129183567-pat00001
또한, 상기에서, S0은, 측정면(좌표 (x1, y1) (x1, y2) (x2, y1) (x2, y2)로 표현되는 4점에 의해 둘러싸인 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)에 의해 평가 가능하다.
반도체층(108a)에 산화물 반도체를 사용한 트랜지스터는, 매우 오프 전류가 작은 전기 특성을 갖는다. 산화물 반도체는, 수소 등의 불순물이 충분히 제거됨으로써, 또는, 충분한 산소가 공급됨으로써, 고순도화된 것인 것이 바람직하다. 구체적으로는, 예를 들면 산화물 반도체의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하로 한다. 또한, 상술한 산화물 반도체 중의 수소 농도는, 2차 이온 질량 분석법(SIMS : Secondary Ion Mass Spectrometry)에 의해 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소의 공급에 의해 산소 결손에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체에서는, 수소 등의 도너에 기인하는 캐리어 밀도가 1×1012/㎤ 미만, 바람직하게는, 1×1011/㎤ 미만, 보다 바람직하게는 1.45×1010/㎤ 미만으로 된다. 또한, 예를 들면 실온(25℃)에서의 오프 전류[여기서는, 단위 채널 폭(1㎛)당의 값]는 100zA[1zA(젭토 암페어]는 1×10-21A) 이하, 바람직하게는 10zA 이하로 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터를 얻을 수 있다.
따라서, 화소에 유지된 전하의 유지 특성이 매우 높고, 용량 소자가 없는 경우 또는 도 1a와 도 1b에 도시한 구성보다 축적 용량의 면적을 작게 한 경우에서도 일반적인 프레임 주파수(60㎐) 혹은 그 이하의 프레임 주파수에서도, 전혀 문제없이 화상을 유지할 수 있다.
또한, 산화물 반도체는 불순물에 대하여 둔감하여, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 염가의 소다석회 유리도 사용할 수 있다고 지적되어 있다(카미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현 상황」, 고체 물리, 2009년 9월호, Vol.44, p.621-633). 그러나, 이와 같은 지적은 적절하지 않다. 산화물 반도체 중의 알칼리 금속은, 2차 이온 질량 분석법에 의한 함유량의 최저값으로, 나트륨(Na)이 5×1016㎝-3 이하, 바람직하게는 1×1016㎝-3 이하, 더욱 바람직하게는 1×1015㎝-3 이하, 리튬(Li)이 5×1015㎝-3 이하, 바람직하게는 1×1015㎝-3 이하, 칼륨(K)이 5×1015㎝-3 이하, 바람직하게는 1×1015㎝-3 이하로 하는 것이 적절하다.
알칼리 금속 및 알칼리 토금속은 산화물 반도체에 있어서는 악성의 불순물이며, 적은 쪽이 좋다. 특히 알칼리 금속 중, Na는 산화물 반도체에 접하는 절연막이 산화물이었던 경우, 그 안으로 확산되어, Na+로 된다. 또한, 산화물 반도체 내에서, 금속과 산소의 결합을 분단하거나, 혹은 결합 중에 들어간다. 그 결과, 트랜지스터 특성의 열화(예를 들면, 노멀리 온화(임계값의 마이너스로의 시프트), 이동도의 저하 등)를 초래한다. 게다가, 특성의 변동의 원인으로 된다. 이와 같은 문제는, 특히 산화물 반도체 중의 수소의 농도가 충분히 낮은 경우에서 현저해진다. 따라서, 산화물 반도체 중의 수소의 농도가 5×1019㎝-3 이하, 특히 5×1018㎝-3 이하인 경우에는, 알칼리 금속의 농도를 상기의 값으로 하는 것이 강하게 요구된다.
또한, i형화 또는 실질적으로 i형화된 산화물 반도체는, 매우 저항이 높아, 회로를 구성하는 데 있어서는 절연체로 간주할 수 있다. 따라서, 동일 섬 형상의 반도체층에 복수의 트랜지스터가 구성되어 있어도 서로 간섭하지 않고, 각 트랜지스터를 동작시킬 수 있다.
또한, 도 1b의 구성에서는, 제1 화소 전극층(118a)이 반도체층(108a)의 측면에 접하여 형성되어 있는 영역이 있지만, 상기와 마찬가지로 i형화 또는 실질적으로 i형화된 산화물 반도체는, 절연체로 간주할 수 있기 때문에, 제1 화소 전극층(118a)과 반도체층(108a)의 단부가 접해도, 누설 전류 등의 문제는 발생하지 않는다.
또한, 도 1a와 도 1b에 도시한 반도체층(108a)의 형상은 일례이며, 이것에 한하지 않는다. 예를 들면, 도 4a와 도 4b에 도시한 바와 같이, 화소 영역 전체면에 반도체층을 남기는 구성으로 해도 된다. 산화물 반도체층은 상술한 바와 같이 고저항인 것과, 가시광에 대하여 투광성을 갖기 때문에, 발광 소자로부터의 발광 방향이 트랜지스터측이라도 광을 투과시킬 수 있다. 단, 제5 개구부(130e)에서는, 게이트 배선[제1 게이트 전극층(102a)] 위의 반도체층(108a)이 분단되는 구성으로 한다. 또한, 트랜지스터마다 반도체층을 분리하는 구성이어도 된다.
본 실시 형태에 나타내는 제2 트랜지스터(152)는, 제2 소스 전극층 및 드레인 전극층(112d)을, U자형(C자형, 역ㄷ자형 또는 말굽형)의 제2 소스 전극층 및 드레인 전극층(112c)으로 둘러싸는 형상으로 하고 있다. 이와 같은 형상으로 함으로써, 트랜지스터의 면적이 적어도, 충분한 채널 폭을 확보하는 것이 가능하게 되어, 트랜지스터의 도통 시에 흐르는 전류(온 전류라고도 함)의 양을 증가시키는 것이 가능하게 된다.
본 발명의 일 형태는, 보호 절연층(114)과 반도체막(108)의 에칭을 연속하여 행함으로써 포토리소그래피 공정을 삭감할 수 있다고 하는 특징이 있고, 다음으로 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a와 도 7b, 도 8a 내지 도 8c를 사용하여 제작 방법의 일례의 상세를 설명한다.
또한, 여기서는 트랜지스터부(250)의 제작 방법을 주로 하여 설명하지만, 도시한 용량 소자부(260), 배선 교차부(270) 및 FPC 접속부(280)에 대해서도 필요에 따라서 설명한다.
우선, 기판(100) 위에 기초막(101)을 형성한다. 기초막은, 기판(100)으로부터의 불순물 원소의 확산을 방지하는 기능이 있고, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화갈륨, 산화갈륨 알루미늄으로부터 선택된 막으로 형성할 수 있다. 또한, 상기 기초막은 단층에 한하지 않고, 상기의 복수의 막의 적층이어도 된다. 또한, 기판(100)이 절연체이며, 상술한 반도체층을 오염시키는 불순물 원소를 포함하지 않으면 기초막(101)을 생략할 수도 있다.
여기서, 기판(100)에는, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것을 사용할 수 있다. 예를 들면, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판, 스테인리스 필름 등의 금속 기판, 폴리이미드 필름 등의 고내열의 수지 기판 등을 사용할 수도 있다.
다음으로, 기초막(101) 위에 제1 도전막을 형성한 후, 제1 포토리소그래피 공정 및 에칭 공정에 의해 제1 게이트 전극층(102a), 제2 게이트 전극층(102b)을 형성한다(도 5a 참조).
또한, 포토리소그래피 공정에 사용하는 레지스트 마스크는 잉크젯법에 의해 형성해도 된다. 잉크젯법에서는, 포토마스크를 사용하지 않기 때문에, 제조 비용을 더욱 저감할 수 있다. 또한, 레지스트 마스크는 에칭 공정의 후에 박리하는 것으로 하고, 각 포토리소그래피 공정에서의 설명은 생략하는 것으로 한다.
제1 게이트 전극층(102a), 제2 게이트 전극층(102b)은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 스퍼터법 등에 의해 형성할 수 있다. 또한, 상기 게이트 전극층은 단층에 한하지 않고, 상기 복수의 재료의 적층이어도 된다. 예를 들면, 알루미늄과 몰리브덴의 적층, 알루미늄과 티타늄의 적층, 구리와 몰리브덴의 적층 또는 구리와 텅스텐의 적층 등이 있다. 여기서는, 구리 위에 몰리브덴을 형성한 적층을 사용한다.
다음으로, 제1 게이트 전극층(102a), 제2 게이트 전극층(102b) 위에 게이트 절연층(106)을 CVD법이나 스퍼터법 등을 사용하여 형성한다. 게이트 절연층(106)은, 산화실리콘, 질화실리콘, 산질화실리콘, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 산화갈륨, 산화란탄, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlOxNy(x>0, y>0)) 등을 포함하도록 형성하는 것이 적합하다. 또는 이들 혼합재료를 플라즈마 CVD법 또는 스퍼터법 등에 의해 형성할 수도 있다. 또한, 게이트 절연층(106)은 단층에 한하지 않고, 상기 복수의 재료의 적층이어도 된다. 또한, 그 두께는 특별히 한정되지 않지만, 예를 들면 산화실리콘을 사용하는 경우에는, 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 할 수 있다.
또한, 게이트 절연층(106)에는, 후에 형성되는 반도체막과 동종의 성분을 포함하는 절연 재료를 사용하는 것이 바람직하다. 이와 같은 재료는, 반도체막과의 계면의 상태를 양호하게 유지할 수 있다. 여기서, 「반도체막과 동종의 성분」이란, 반도체막의 구성 원소로부터 선택되는 1개 또는 복수의 원소를 포함하는 것을 의미한다. 예를 들면, 반도체막이 In-Ga-Zn계의 산화물 반도체 재료에 의해 구성되는 경우, 동종의 성분을 포함하는 절연 재료로서는 산화갈륨 등이 있다.
또한, 게이트 절연층(106)의 형성에는, 치밀하고 절연 내압이 높은 고품질의 절연층을 형성할 수 있는 마이크로파(예를 들면 주파수 2.45㎓)를 사용한 고밀도 플라즈마 CVD법을 사용하는 것이 바람직하다. 반도체층과 고품질 게이트 절연층이 밀접함으로써, 계면 준위를 저감할 수 있다.
또한, 성막 후의 열처리에 의해 게이트 절연층의 막질이나, 반도체층과의 계면 특성이 개질되는 절연층이어도 된다. 어쨌든, 게이트 절연층은, 막질이 양호한 것은 물론, 반도체층과의 계면 준위 밀도를 저감하여, 양호한 계면을 형성할 수 있는 것이 바람직하다.
또한, 게이트 절연층(106) 위에 형성되는 반도체막(여기서는 산화물 반도체막)에 수소, 수산기 및 수분이 최대한 포함되지 않도록 하기 위해서, 게이트 절연층(106)까지가 형성된 기판(100)을 성막 장치의 예비 가열실에서 진공 가열하여, 기판(100)에 흡착된 수소, 수분 등의 불순물을 탈리시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단에는, 크라이오 펌프를 사용하는 것이 바람직하다. 또한, 이 예비 가열 처리는 생략할 수도 있다.
다음으로, 게이트 절연층(106) 위에 막 두께 2㎚ 이상 200㎚ 이하, 바람직하게는 5㎚ 이상 30㎚ 이하의 반도체막(108)을 형성한다(도 5b 참조).
반도체막(108)에는 산화물 반도체를 사용하는 것이 바람직하다. 또한, 사용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 변동을 저감시키기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 혹은 복수종을 가져도 된다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 이원계 금속의 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물, In-Ga-O계 산화물, 삼원계 금속의 산화물인 In-Ga-Zn-O계 산화물(IGZO로도 표기함), In-Al-Zn-O계 산화물, In-Sn-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, In-Lu-Zn-O계 산화물, 사원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물, In-Hf-Ga-Zn-O계 산화물, In-Al-Ga-Zn-O계 산화물, In-Sn-Al-Zn-O계 산화물, In-Sn-Hf-Zn-O계 산화물, In-Hf-Al-Zn-O계 산화물을 사용할 수 있다.
또한, 여기서, 예를 들면 In-Ga-Zn-O계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라고 하는 의미이고, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 된다.
특히 인듐을 포함하는 산화물 반도체, 인듐 및 갈륨을 포함하는 산화물 반도체 등을 사용하면 전기 특성이 양호한 트랜지스터를 형성할 수 있다. 본 실시 형태에서는, 반도체막(108)으로서 In-Ga-Zn-O계 산화물로 이루어지는 막을 스퍼터법에 의해 성막한다.
상기 스퍼터법에 사용하는 타깃에는, 예를 들면 조성비로서, In2O3 : Ga2O3 : ZnO=1 : 1 : 1[mol수비]의 산화물 타깃을 사용한다. 또한, In2O3 : Ga2O3 : ZnO=1 : 1 : 2[mol수비]의 산화물 타깃을 사용해도 된다.
또한, 산화물 반도체로서 In-Zn-O계 산화물을 사용하는 경우, 사용하는 산화물 타깃의 조성비는, 원자수비로, In : Zn=50 : 1 내지 1 : 2(mol수비로 환산하면 In2O3 : ZnO=25 : 1 내지 1 : 4), 바람직하게는 In : Zn=20 : 1 내지 1 : 1(mol수비로 환산하면 In2O3 : ZnO=10 : 1 내지 1 : 2), 더욱 바람직하게는 In : Zn=15 : 1 내지 1.5 : 1(mol수비로 환산하면 In2O3 : ZnO=15 : 2 내지 3 : 4)로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 사용하는 산화물 타깃은, 원자수비가 In : Zn : O=X : Y : Z일 때, Z>1.5X+Y로 한다.
또한, In-Sn-Zn-O계 산화물은, ITZO라고 칭할 수 있고, 사용하는 타깃의 조성비는, In : Sn : Zn이 원자수비로, 1 : 2 : 2, 2 : 1 : 3, 1 : 1 : 1 또는 20 : 45 : 35 등으로 되는 산화물 타깃을 사용한다.
또한, 타깃의 충전율은 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 100％ 이하로 하는 것이 적절하다. 충전율이 높은 타깃을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 할 수 있다.
또한, 스퍼터 가스로서는, 희가스(대표적으로는 아르곤), 산소 또는 희가스와 산소의 혼합 가스를 사용할 수 있다. 또한, 상기 스퍼터 가스에는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
산화물 반도체막의 성막은, 기판을 가열하면서 성막하는 것이 바람직하다. 감압 상태로 유지된 성막실 내에 기판을 유지하고, 기판 온도를 200℃ 이상 450℃ 이하로 하여 성막함으로써, 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 단, 게이트 전극층에 사용하는 재료에 따라서 상한의 온도가 상이하며, 본 실시 형태와 같이 융점이 높은 구리와 몰리브덴의 적층을 사용하는 경우나, 구리와 텅스텐의 적층을 사용하는 경우는, 450℃를 상한으로 할 수 있지만, 융점이 낮은 알루미늄을 포함하는 적층을 사용하는 경우는, 상한을 380℃로 하는 것이 바람직하다.
또한, 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프를 사용하여 배기한 성막실은, 예를 들면 수소 원자, 물 등 수소 원자를 포함하는 화합물 및 탄소 원자를 포함하는 화합물 등이 배기되기 때문에, 상기 성막실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로서는, 기판과 타깃 사이와의 거리를 100㎜, 압력 0.6㎩, 직류(DC) 전원 0.5㎾, 산소(산소 유량 비율 100％) 분위기 하의 조건을 들 수 있다. 또한, 펄스 직류 전원을 사용하면, 성막 시에 발생하는 가루 상태 물질(파티클, 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 할 수 있다.
다음으로, 제1 열처리에 의한 반도체막(108)의 탈수화 또는 탈수소화를 행한다. 본 명세서에서, 탈수화 또는 탈수소화란, 물이나 수소 분자를 탈리시키는 것만을 나타내는 것이 아니라, 수소 원자나 수산기 등을 탈리하는 것도 포함된다.
열처리는, 예를 들면 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 질소 분위기 하에서, 450℃, 1시간의 조건에서 행할 수 있다. 그 동안, 반도체막(108)은 대기에 접촉시키지 않아, 물이나 수소의 혼입이 발생하지 않도록 한다.
이 열처리에 의해 과잉 수소(물이나 수산기를 포함함)를 제거하고, 산화물 반도체막의 구조를 개선하고, 에너지 갭 중의 결함 준위를 저감할 수 있다. 열처리의 온도는, 250℃ 이상 450℃ 이하로 한다. 또한, 열처리 시간은, 상기 적합한 온도 범위이면 1시간 정도 행하면 된다. 단, 저온에서 장시간 또는 고온에서 단시간의 처리를 행해도 되고, 실시자가 적절히 결정하면 된다. 또한, 상한의 온도는 게이트 전극층에 사용하는 재료에 의존하기 때문에, 상술한 바와 같이 구리를 포함하는 재료를 사용하는 경우는, 450℃를 상한으로 할 수 있지만, 알루미늄을 포함하는 재료를 사용하는 경우는, 380℃가 상한으로 된다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 된다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 열처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들면, 제1 열처리로서, 가열된 불활성 가스 분위기 중에 피처리물을 투입하고, 수분간 가열한 후, 당해 불활성 가스 분위기로부터 피처리물을 취출하는 GRTA 처리를 행해도 된다. GRTA 처리를 사용하면 단시간에의 고온 열처리가 가능하게 된다. 또한, 피처리물의 내열 온도를 초과하는 온도 조건이라도 적용이 가능하게 된다. 또한, 처리 중에, 불활성 가스를, 산소를 포함하는 가스로 전환해도 된다. 산소를 포함하는 분위기에서 제1 열처리를 행함으로써, 산소 결손에 기인하는 에너지 갭 중의 결함 준위를 저감할 수 있기 때문이다.
또한, 불활성 가스 분위기로서는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기로서, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
어쨌든, 제1 열처리에 의해 불순물을 저감하여, i형(진성 반도체) 또는 i형에 아주 가까운 산화물 반도체막을 형성함으로써, 매우 우수한 특성의 트랜지스터를 실현할 수 있다.
또한, 상술한 열처리는, 이 타이밍에 한하지 않고, 소스 전극층 및 드레인 전극 형성 후나 보호 절연막 형성 후에 행해도 된다. 또한, 1회에 한하지 않고 복수회 행해도 된다.
다음으로, 반도체막(108) 위에, 트랜지스터의 소스 전극층 및 드레인 전극층(이것과 동일한 층에서 형성되는 배선을 포함함)으로 되는 제2 도전막(112)을 형성한다(도 5c 참조).
제2 도전막(112)으로서는, 예를 들면 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소를 포함하는 금속막 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, 알루미늄, 구리 등의 금속막의 한쪽의 면 또는 양쪽의 면에 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 그들의 질화막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막 등)을 적층시킨 구성으로 해도 된다. 예를 들면, 텅스텐과 구리의 적층, 텅스텐, 질화텅스텐, 구리, 텅스텐의 적층, 몰리브덴, 질화몰리브덴, 구리, 몰리브덴의 적층, 몰리브덴, 알루미늄, 몰리브덴의 적층 등이 있다. 본 실시 형태에서는, 텅스텐 위에 구리를 형성한 적층을 사용한다.
다음으로, 제2 포토리소그래피 공정에 의해, 제2 도전막(112) 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 제1 소스 전극층 및 드레인 전극층(112a, 112b), 제2 소스 전극층 및 드레인 전극층(112c, 112d)을 형성한다. 또한, 용량 소자부(260)에서는, 게이트 절연층(106) 및 반도체막(108)을 개재하여 제2 게이트 전극과 겹치도록 전원 배선[제2 소스 전극층 및 드레인 전극층(112c)]을 형성한다(도 6a 참조).
또한, 제2 도전막(112)의 에칭 시에, 반도체막(108)이 최대한 에칭되지 않도록 하는 것이 바람직하다. 그러나, 제2 도전막(112)만을 에칭하는 조건을 얻는 것은 어렵고, 제2 도전막(112)의 에칭 시에 반도체막(108)의 일부가 에칭되어, 홈부(오목부)를 갖는 형상이 되는 경우도 있다.
이상의 공정에서 제1 트랜지스터(151), 제2 트랜지스터(152) 및 용량 소자(153)가 형성된다. 상기 트랜지스터는, 수소, 수분, 수산기 또는 수소화물(수소 화합물이라고도 함) 등의 불순물을 반도체막(108)으로부터 의도적으로 배제하여, 고순도화된 산화물 반도체를 포함하는 트랜지스터이다. 따라서, 상기 트랜지스터는, 전기적 특성 변동이 억제되어 있어, 전기적으로 안정된다.
다음으로, 기판(100) 위에 형성한 상기의 구성을 덮도록 보호 절연층(114)을 형성한다(도 6b 참조). 보호 절연층(114)은, 적어도 1㎚ 이상의 막 두께로 하고, 보호 절연층(114)에 물, 수소 등의 불순물을 최대한 혼입시키지 않는 상술한 방법을 적절히 사용하여 형성할 수 있다. 본 실시 형태에서는, 스퍼터법을 사용하여 보호 절연층(114)을 형성한다. 보호 절연층(114)에 수소가 포함되어 있으면, 그 수소가 반도체막(108)에 침입하는 경우나, 반도체막(108) 중의 산소를 수소가 추출하는(extract) 현상이 발생하는 경우가 있다. 이와 같은 현상이 일어나면, 반도체막(108)의 백 채널측이 저저항화(n형화)되게 되어, 기생 채널이 형성되게 되는 경우가 있다. 따라서, 보호 절연층(114)은 가능한 한 수소를 포함하지 않는 막으로 되도록 하는 것이 중요하다.
보호 절연층(114)은, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화갈륨, 산화갈륨 알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여, 단층 또는 적층으로 형성하면 된다. 보호 절연층(114)은, PVD법이나 CVD법 등을 사용하여 형성할 수 있다.
또한, 보호 절연층(114)에는, 게이트 절연층(106)과 마찬가지로, 반도체막(108)과 동종의 성분을 포함하는 절연 재료를 사용하면 바람직하다. 이와 같은 재료는 반도체막(108)과의 계면의 상태를 양호하게 유지할 수 있다. 예를 들면, 반도체막(108)이 In-Ga-Zn계의 산화물 반도체 재료에 의해 구성되는 경우, 동종의 성분으로 이루어지는 절연 재료로서는 산화갈륨 등이 있다.
또한, 보호 절연층(114)을 적층 구조로 하는 경우에는, 반도체막(108)과 동종의 성분을 포함하는 절연막(이하, 막 a)과, 막 a의 성분 재료와는 상이한 재료를 포함하는 막(이하, 막 b)의 적층 구조로 하면 더욱 좋다. 막 a와 막 b를 반도체막(108)측으로부터 순서대로 적층한 구조로 함으로써, 전하는 막 a와 막 b의 계면의 전하 포획 중심에 우선적으로 포획되기(반도체막(108)과 막 a의 계면과의 비교) 때문에, 반도체막(108)의 계면에서의 전하 포획을 충분히 억제할 수 있도록 되어, 트랜지스터의 신뢰성이 향상되기 때문이다.
예를 들면, 보호 절연층(114)으로서 반도체막(108)측으로부터 산화갈륨막과 산화실리콘막의 적층 또는 산화갈륨막과 질화실리콘막의 적층 등을 사용하는 것이 적합하다.
본 실시 형태에서는, 보호 절연층(114)에 산화실리콘막을 사용한다. 산화실리콘막은, 희가스, 산소 또는 희가스와 산소의 혼합 가스를 사용하여, 스퍼터법에 의해 성막할 수 있다. 성막 시의 기판 온도는, 실온 이상 300℃ 이하로 하면 되고, 본 실시 형태에서는 100℃로 한다. 또한, 타깃에는, 산화실리콘 타깃 또는 실리콘 타깃을 사용할 수 있다. 예를 들면, 실리콘 타깃을 사용하여, 산소를 스퍼터 가스로 하여 산화실리콘을 형성할 수 있다.
또한, 보호 절연층(114) 형성 시에서도, 반도체막(108)의 성막 시와 마찬가지로 성막실 내의 잔류 수분을 제거하기 위해서, 흡착형의 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용하여 배기한 성막실에서는, 예를 들면 수소 원자, 물 등 수소 원자를 포함하는 화합물 및 탄소 원자를 포함하는 화합물 등이 배기되기 때문에, 성막한 보호 절연층(114)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 가한 것이어도 된다.
보호 절연층(114)을 성막할 때에 사용하는 스퍼터 가스에는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
상술한 보호 절연층(114)의 형성 후에 제2 열처리를 행해도 된다. 열처리의 방법이나 분위기에는, 전술한 제1 열처리와 마찬가지의 방법을 사용할 수 있다. 제1 열 처리와 마찬가지로 게이트 전극층, 소스 전극층 및 드레인 전극층에 사용하는 재료에 따라서 열처리의 상한 온도는 상이하며, 상기 전극층이 구리, 몰리브덴, 텅스텐 등의 융점이 높은 금속으로 구성되어 있는 경우는 450℃를 상한 온도로 할 수 있다. 한편, 상기 전극층이 알루미늄 등의 융점이 낮은 금속이 포함되어 구성되어 있는 경우는, 380℃를 상한 온도로 할 수 있다. 또한, 대기 중, 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하의 열처리를 행해도 된다. 이 열처리는 일정 온도에서 1회 행하는 것뿐만 아니라, 실온으로부터 100℃ 이상 200℃ 이하의 온도로의 승온과, 그 온도로부터 실온까지의 강온을 복수회 반복하여 행해도 된다.
반도체막(108)과 산소를 포함하는 보호 절연층(114)을 접한 상태에서 열처리를 행하면, 산소를 포함하는 보호 절연층(114)으로부터 산소를 반도체막(108)에 더 공급할 수 있다.
다음으로, 보호 절연층(114) 위에 평탄화 절연층(116)을 형성한다(도 6c 참조). 평탄화 절연층(116)은, 아크릴, 폴리이미드, 폴리아미드 등의 유기 수지 또는 실록산을 사용하여 형성하는 것이 바람직하다.
상기 수지로서, 감광성 수지를 사용하면 포토레지스트가 불필요하게 되고, 노광함으로써 원하는 형상이 얻어지기 때문에, 공정을 간략화할 수 있다. 또한, 노광하여 원하는 형상으로 경화시킨 감광성 수지를 레지스트 마스크로서 사용할 수 있다.
본 실시 형태에서는, 평탄화 절연층(116)에 감광성 아크릴 수지를 사용하고, 노광(제3 포토리소그래피 공정)에 의해 개구부를 갖는 형상을 얻은 후, 상기 감광성 아크릴 수지를 마스크로 하여 보호 절연층(114) 및 반도체막(108)을 에칭하여, 제1 소스 전극층 및 드레인 전극층(112b)에 도달하는 제1 개구부(130a), 제2 게이트 전극층(102b)에 도달하는 제2 개구부(130b), 제2 소스 전극층 및 드레인 전극층(112d)에 도달하는 제3 개구부(130c), 기초막(101)에 도달하는 제4 개구부(130d)를 형성한다. 또한, 배선 교차부(270) 근방에서 제1 게이트 전극층 위의 반도체막(108)을 분단하는 제5 개구부(130e) 및 FPC 접속부(280)에서 제1 게이트 전극층에 도달하는 제6 개구부(130f)도 형성한다(도 7a 참조).
상기 에칭 공정은, 드라이 에칭이어도 웨트 에칭이어도 되고, 양쪽을 사용해도 된다. 예를 들면, 보호 절연층(114) 및 게이트 절연층(106)의 에칭액에는, 불산계의 용액을 사용하면 된다. 산화물 반도체인 반도체막(108)의 에칭액으로서는, 인산, 아세트산 및 질산을 섞은 용액 등을 사용할 수 있다. 또한, ITO-07N(간또가가꾸사제)을 사용해도 된다. 또한, 드라이 에칭에 사용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들면 3염소(Cl2), 사염화붕소(BCl3), 염화규소(SiCl4), 사염화탄소(CCl4) 등)를 사용할 수 있다. 드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma : 유도 결합형 플라즈마) 에칭법을 사용할 수 있다.
여기서, 제4 개구부(130d)의 형성에 의해, 반도체막(108)의 불필요한 영역은 제거되어, 반도체층(108a)이 형성된다. 따라서, 반도체막을 섬 형상으로 가공하도록 하는 공정을 생략할 수 있다. 즉, 포토리소그래피 공정을 삭감할 수 있다.
다음으로, 기판(100) 위에 형성한 상기 구성을 덮도록 제3 도전막을 형성한다. 본 실시 형태에서는, 제1 트랜지스터(151), 제2 트랜지스터(152)는 반도체층(108a)에 산화물 반도체를 사용한 n채널형이며, 제1 화소 전극층(118a)으로 되는 제3 도전막으로서는 발광 소자의 음극으로 되는 재료를 사용하는 것이 바람직하다. 구체적으로는, 음극으로서는, 일함수가 작은 재료, 예를 들면 Ca, Al, CaF, MgAg, AlLi 등을 사용할 수 있다. 또한, 광의 사출 방향을 제어하기 위해서 제3 도전막으로서 투광성 도전막을 사용해도 된다. 이 경우는, 투광성 도전막 위에 음극으로 되는 상기 재료를 형성하면 되고, 투광성 도전막측에 광을 사출하는 경우에는 광이 통과할 정도로 상기 재료를 얇게 하면 된다. 또한, 투광성 도전막으로서는, 예를 들면 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 나타냄), 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물 등이 있다. 또한, 1개 내지 10개의 그라핀 시트(그래파이트의 1층분)로 이루어지는 재료를 사용해도 된다.
다음으로, 제4 포토리소그래피 공정 및 에칭 공정에서, 제1 화소 전극층(118a) 및 접속 전극층(118b)을 형성한다. 제1 화소 전극층(118a)은, 제3 개구부(130c)에서 제2 소스 전극층 및 드레인 전극층(112d)과 전기적으로 접속된다. 또한, 접속 전극층(118b)은, 제1 개구부(130a)에서 제1 소스 전극층 및 드레인 전극층(112b)과 전기적으로 접속되고, 제2 개구부(130b)에서 제2 게이트 전극층(102b)에 전기적으로 접속된다. 또한, 제3 도전막을 사용하여 FPC 단자와의 접촉 저항의 증가를 억제하는 도전층(118c)을 형성해도 된다.
다음으로, 트랜지스터부(250), 용량 소자부(260), 배선 교차부(270) 및 제1 화소 전극층(118a)의 주위를 덮도록 격벽(119)을 형성한다(도 7b 참조).
다음으로, 도시는 하지 않지만, 제1 화소 전극층(118a) 위에 EL층 및 제2 화소 전극층을 선택적으로 형성한다.
이상의 공정을 포함하는 제작 방법에 의해 발광 표시 장치를 완성시킬 수 있다. 또한, 상기의 방법에 의해 형성되는 구성과는 달리, 용량 소자(153)를 형성하지 않는 구성에서는, 도 4a에서, 용량 소자를 형성하는 영역에 제2 게이트 전극층(102b)을 형성하지 않는 구성으로 하면 된다.
또한, 평탄화 절연층(116)을 형성하지 않는 구성으로 할 수도 있다. 이 구성의 제작 방법은, 도 6a까지는 상술한 방법과 마찬가지이며, 제3 포토리소그래피 공정 및 에칭 공정에 의해, 제1 개구부(120a), 제2 개구부(120b), 제3 개구부(120c), 제4 개구부(120d), 제5 개구부(120e), 제6 개구부(120f)를 형성한다(도 8a 참조).
다음으로, 기판(100) 위에 형성한 상기 구성을 덮도록 제3 도전막을 형성하고, 제4 포토리소그래피 공정에 의해 제3 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 제1 화소 전극층(118a) 및 접속 전극층(118b)을 형성한다.
다음으로, 트랜지스터부(250), 용량 소자부(260), 배선 교차부(270) 및 제1 화소 전극층(118a)의 주위를 덮도록 격벽(119)을 형성한다(도 8b 참조).
이상에 의해, 보호 절연층(114)에 형성하는 개구부의 개구와 반도체막(108)의 불필요한 영역의 제거를 동시에 행함으로써 포토리소그래피 공정을 삭감한 발광 표시 장치의 제작 방법을 제공할 수 있다.
또한, 본 실시 형태는 다른 실시 형태와 자유롭게 조합할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 본 발명의 일 형태에서의 발광 표시 장치가 갖는 화소부의 구성 및 제작 방법에 대하여, 실시 형태 1과 상이한 예를 설명한다.
도 9a와 도 9b는, 본 발명의 일 형태를 적용한 액티브 매트릭스형의 발광 표시 장치의 화소부의 일례이다. 도 9a는 발광 표시 장치의 화소부의 평면도이고, 도 9b는 도 9a에서의 선 A1-A2 및 선 B1-B2의 단면도이다. 또한, 상기 화소부의 등가 회로는, 실시 형태 1의 화소부와 동일하게 도 3a이다. 또한, EL층(160) 및 제2 화소 전극층(공통 전극)(170)은 도 9a와 도 9b에는 도시되어 있지 않다.
본 실시 형태는, 발광 표시 장치의 화소부의 구성 및 제작 방법에 대하여 설명하는 것이다. 따라서, 본 실시 형태에서의 트랜지스터란, 도 9a와 도 9b에 도시한 제1 트랜지스터(351) 및 제2 트랜지스터(352)의 양쪽 또는 어느 한쪽을 말한다. 또한, 상기 트랜지스터는, 후술하는 산화물 반도체를 사용한 n채널형이다.
도 9a와 도 9b에 도시한 액티브 매트릭스형의 발광 표시 장치의 화소부는, 기초막(301)이 형성된 기판(300) 위에, 제1 게이트 전극층(302a), 게이트 절연층(306), 반도체층(308a), 제1 소스 전극층 및 드레인 전극층(312a, 312b)을 포함하는 제1 트랜지스터(351)와, 제2 게이트 전극층(302b), 게이트 절연층(306), 반도체층(308a), 제2 소스 전극층 및 드레인 전극층(312c, 312d)을 포함하는 제2 트랜지스터(352)를 갖는다.
여기서, 제1 게이트 전극층(302a)은 게이트 배선과 접속되고, 제1 소스 전극층 및 드레인 전극층(312a)은 소스 드레인 배선과 접속되고, 제1 소스 전극층 및 드레인 전극층(312b)은 제1 개구부(310a)에서 제2 게이트 전극층(302b)에 접속되고, 제2 소스 전극층 및 드레인 전극층(312c)은 전원 배선에 접속되고, 제2 소스 전극층 및 드레인 전극층(312d)은 제5 개구부(310e)에서 제1 화소 전극층(318a)과 접속되어 있다. 또한, 도 9a에서, 게이트 배선과 제1 게이트 전극층, 소스 드레인 배선과 제1 소스 전극층 및 드레인 전극층의 한쪽, 전원 배선과 제2 소스 전극층 및 드레인 전극층의 한쪽의 각각은 일체이며, 동일한 부호를 부여하고 있다.
또한, 도 9a와 도 9b에서는 제1 트랜지스터(351)를 싱글 게이트 구조로 도시하고 있지만, 멀티 게이트 구조로 해도 된다. 멀티 게이트 구조의 트랜지스터는, 오프 전류가 작아, 상기 트랜지스터를 포함하는 발광 표시 장치의 표시 특성을 높일 수 있다.
또한, 제2 게이트 전극층(302b)과 전원 배선[제2 소스 전극층 및 드레인 전극층(312c)]은, 게이트 절연층(306) 및 반도체층(308a)을 개재하여 겹치는 영역을 갖고 있어, 용량 소자(353)를 형성하고 있다. 이와 같이, 유전체층을 다층 구조로 함으로써, 하나의 유전체층에 핀 홀이 발생해도, 핀 홀은 다른 유전체층으로 피복되기 때문에, 용량 소자(353)를 정상적으로 기능시킬 수 있다. 또한, 산화물 반도체의 비유전율은 14 내지 16으로 크기 때문에, 반도체층(308a)에 산화물 반도체를 사용하면, 용량 소자(353)의 용량값을 크게 하는 것이 가능하게 된다.
제1 트랜지스터(351) 및 제2 트랜지스터(352) 위에는 보호 절연층(314) 및 평탄화 절연층(316)이 형성되어 있고, 그 일부가 개구되어, 제2 소스 전극층 및 드레인 전극층(312d)에 도달하는 제5 개구부(310e)가 형성되어 있다. 또한, 평탄화 절연층(316)을 생략한 구성으로 할 수도 있다.
또한, 도 9a에 도시한 제3 개구부(310c)는, 게이트 배선[제1 게이트 전극층(302a)] 위에 형성된 반도체층(308a) 및 게이트 절연층(306)을 분단하도록 형성된다. 제3 개구부(310c)를 형성함으로써, 게이트 배선[제1 게이트 전극층(302a)], 게이트 절연층(306), 반도체층(308a), 소스 드레인 배선[제1 소스 전극층 및 드레인 전극층(312a)] 및 전원 배선[제2 소스 전극층 및 드레인 전극층(312c)]으로 구성되는 기생 트랜지스터의 영향을 배제할 수 있다.
또한, 도 9a에는 도시되어 있지 않지만, 제1 화소 전극층(318a)의 단부 및 상기의 구성에서 요철이 있는 영역 등을 덮도록 격벽(319)을 형성한다. 격벽(319)에 의해, 후에 제1 화소 전극층(318a) 위 등에 형성하는 EL층이나 제2 화소 전극층의 절단을 방지할 수 있다.
또한, 도 10에 도시한 바와 같은 용량 소자를 형성하지 않는 구성으로 해도 된다. 도 10에서는 제2 게이트 전극층(302b)을 전원 배선[제2 소스 전극층 및 드레인 전극층(312c)]과 겹치지 않는 구성으로 하여, 용량 소자를 형성하고 있지 않다. 이 구성의 등가 회로는, 도 3b이다.
반도체층(308a)에 사용하는 재료로서는, 실시 형태 1과 마찬가지로 산화물 반도체가 바람직하다. 산화물 반도체 및 트랜지스터에 관한 상세는, 실시 형태 1을 참조할 수 있다.
또한, 도 9a와 도 9b에 도시한 반도체층(308a)의 형상은 일례이며, 이것에 한하지 않는다. 예를 들면, 도 11a와 도 11b에 도시한 바와 같이, 화소 영역 전체면에 반도체층(308a)을 남기는 구성으로 해도 된다. 산화물 반도체층은 상술한 바와 같이 고저항인 것과, 가시광에 대하여 투광성을 갖기 때문에, 발광 소자로부터의 발광 방향이 트랜지스터측이어도 광을 투과시킬 수 있다. 단, 제3 개구부(310c)에서는, 게이트 배선[제1 게이트 전극층(302a)] 위의 반도체층(308a)이 분단되는 구성으로 한다. 또한, 트랜지스터마다 반도체층을 분리하는 구성이어도 된다.
본 발명의 일 형태는, 제1 개구부(310a)의 형성 공정에서, 반도체막(308)의 불필요한 영역의 에칭을 행함으로써 포토리소그래피 공정을 삭감할 수 있다고 하는 특징이 있고, 다음으로 도 12a 내지 도 12c, 도 13a 내지 도 13c, 도 14a와 도 14b, 도 15a와 도 15b를 사용하여 제작 방법의 일례의 상세를 설명한다.
또한, 여기서는 트랜지스터부(450)의 제작 방법을 주로 하여 설명하지만, 도시한 용량 소자부(460), 배선 교차부(470) 및 FPC 접속부(480)에 대해서도 필요에 따라서 설명한다.
또한, 본 실시 형태에서의 발광 표시 장치의 화소부의 구성 요소는, 실시 형태 1에서의 동일 명칭의 구성 요소와 동일하여, 그 제작 방법을 참조할 수 있다. 따라서, 본 실시 형태에서는, 그 상세를 생략하고 설명한다. 또한, 개구부에 관해서는, 실시 형태 1과 구성이 상이하기 때문에, 그때마다 설명을 행한다.
우선, 실시 형태 1의 도 5a와 도 5b의 설명에 따라서, 제1 포토리소그래피 공정 및 에칭 공정을 행하여, 기판(300) 위에 기초막(301), 제1 게이트 전극층(302a), 제2 게이트 전극층(302b), 게이트 절연층(306), 반도체막(308)을 형성하고, 제1 가열 처리를 행한다(도 12a와 도 12b 참조).
다음으로, 제2 포토리소그래피 공정 및 에칭 공정에 의해, 제2 게이트 전극층(302b)에 도달하는 제1 개구부(310a), 기초막(301)에 도달하는 제2 개구부(310b), 제1 게이트 전극층(302a)에 도달하는 제3 개구부(310c), 제4 개구부(310d)를 형성한다. 여기서, 제1 개구부(310a)는, 후에 제1 트랜지스터(351)의 제1 소스 전극층 및 드레인 전극층(312b)과 제2 게이트 전극층(302b)의 접속을 위해서 사용되고, 제2 개구부(310b)는 반도체막(308)의 불필요한 영역을 제거하여, 반도체층(308a)을 형성하는 것이다. 또한, 제3 개구부(310c)는 전술한 기생 트랜지스터를 구성시키지 않기 위한 것이고, FPC 접속부에 형성되는 제4 개구부(310d)는, 제1 게이트 전극층(302a)을 노출시키기 위한 개구이다(도 12c 참조).
여기서, 제2 개구부(310b)는, 반도체막을 섬 형상으로 가공하는 공정이기도 하기 때문에, 포토리소그래피 공정을 삭감할 수 있다.
다음으로, 기판(300) 위에 형성한 상술한 구성을 덮도록, 트랜지스터의 소스 전극층 및 드레인 전극층(이것과 동일한 층에서 형성되는 배선을 포함함)으로 되는 제2 도전막(312)을 형성한다(도 13a 참조).
다음으로, 제3 포토리소그래피 공정에 의해 제2 도전막(312) 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 제1 소스 전극층 및 드레인 전극층(312a, 312b), 제2 소스 전극층 및 드레인 전극층(312c, 312d)을 형성한다. 또한, 용량 소자부에서는, 게이트 절연층(306) 및 반도체막(308)을 개재하여 제2 게이트 전극과 겹치도록 전원 배선[제2 소스 전극층 및 드레인 전극층(312c)]을 형성한다. 또한, FPC 접속부에는 제1 게이트 전극층(302a)과 전기적으로 접속되는 도전층(312e)을 형성한다(도 13b 참조).
이상의 공정에서 제1 트랜지스터(351), 제2 트랜지스터(352) 및 용량 소자(353)가 형성된다.
다음으로, 기판(300) 위에 형성한 상기의 구성을 덮도록 보호 절연층(314) 및 평탄화 절연층(316)을 형성한다(도 13c 참조). 평탄화 절연층(316)으로서, 감광성 수지를 사용하면 포토레지스트가 불필요하게 되고, 노광함으로써 원하는 형상이 얻어지기 때문에, 공정을 간략화할 수 있다. 또한, 노광하여 원하는 형상으로 경화시킨 감광성 수지를 레지스트 마스크로 할 수 있다.
본 실시 형태에서는, 평탄화 절연층(316)에 감광성 아크릴 수지를 사용하고, 노광(제4 포토리소그래피 공정)에 의해 개구부를 갖는 형상을 얻은 후, 상기 감광성 아크릴 수지를 마스크로 하여 보호 절연층(314) 및 반도체막(308)을 에칭하여, 제2 소스 전극층 및 드레인 전극층(312d)에 도달하는 제5 개구부(310e)를 형성한다. 또한, FPC 접속부에서는, 도전층(312e)에 도달하는 제6 개구부(310f)를 형성한다(도 14a 참조).
다음으로, 제5 개구부(310e)를 덮도록 제3 도전막을 형성하고, 제5 포토리소그래피 공정에 의해 제3 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 제1 화소 전극층(318a)을 형성한다. 또한, 제3 도전막에 ITO 등의 산화물 도전층을 사용하면, FPC 접속부에서 하층의 금속 도전층의 표면 산화에 의한 FPC 단자와의 접촉 저항의 증가를 억제하는 도전층(318b)을 형성할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다.
다음으로, 트랜지스터부(450), 용량 소자부(460), 배선 교차부(470) 및 제1 화소 전극층(318a)의 주위를 덮도록 격벽(319)을 형성한다(도 14b 참조).
다음으로, 도시는 하지 않지만, 제1 화소 전극층(318a) 위에 EL층 및 제2 화소 전극을 선택적으로 형성한다.
이상의 공정을 포함하는 제작 방법에 의해 발광 표시 장치를 완성시킬 수 있다. 또한, 상기의 방법에 의해 형성되는 구성과는 달리, 용량 소자(353)를 형성하지 않는 구성에서는, 도 12a에서, 용량 소자를 형성하는 영역에 제2 게이트 전극층(302b)을 형성하지 않는 구성으로 하면 된다.
또한, 평탄화 절연층(316)을 형성하지 않는 구성으로 할 수도 있다. 이 구성의 제작 방법은, 도 13c의 설명에 포함되는 보호 절연층(314)의 형성까지는 상술한 방법과 마찬가지이며, 제4 포토리소그래피 공정에 의해, 제5 개구부(350a), 제6 개구부(350b)를 형성한다(도 15a 참조).
다음으로, 제5 개구부(350a)를 덮도록 제3 도전막을 형성하고, 제5 포토리소그래피 공정에 의해 제3 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 제1 화소 전극층(318a)을 형성한다.
다음으로, 트랜지스터부(450), 용량 소자부(460), 배선 교차부(470) 및 제1 화소 전극층(318a)의 주위를 덮도록 격벽(319)을 형성한다(도 15b 참조).
이상에 의해, 포토리소그래피 공정을 삭감한 발광 표시 장치의 제작 방법을 제공할 수 있다.
또한, 본 실시 형태는 다른 실시 형태와 자유롭게 조합할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 1 및 실시 형태 2와 일부 상이한 공정예를 도 16a 내지 도 16c를 사용하여 설명한다. 또한, 본 실시 형태에서는, 실시 형태 1을 참작한 설명을 행하지만, 실시 형태 2를 참작할 수도 있다. 또한, 도 16a 내지 도 16c에서는 일부의 개소에 실시 형태 1의 도 5a 내지 도 5c와 동일한 부호를 사용하고, 동일 부호의 상세한 설명은 여기서는 생략한다.
우선, 실시 형태 1과 마찬가지로, 기판(100) 위에 기초막(101) 및 도전막을 형성한 후, 제1 포토리소그래피 공정 및 에칭 공정에 의해 게이트 전극층(142)을 형성한다.
본 실시 형태에서는, 후에 성막하는 반도체막의 성막 온도가 200℃ 이상 450℃ 이하, 반도체막의 성막 후의 가열 처리의 온도가 200℃ 이상 450℃ 이하이기 때문에, 게이트 전극층(142)의 재료로서, 구리를 하층으로 하고, 몰리브덴을 상층으로 하는 적층 또는 구리를 하층으로 하고, 텅스텐을 상층으로 하는 적층을 사용한다.
다음으로, 실시 형태 1과 마찬가지로, 게이트 전극층(142) 위에 게이트 절연층(106)을 CVD법이나 스퍼터법 등을 사용하여 형성한다. 여기까지의 공정을 거친 단면도를 도 16a에 도시한다.
다음으로, 게이트 절연층(106) 위에 1㎚ 이상 10㎚ 이하의 제1 산화물 반도체막을 형성한다. 본 실시 형태에서는, 산화물 반도체용 타깃(In-Ga-Zn-O계 산화물 반도체용 타깃(In2O3 : Ga2O3 : ZnO=1 : 1 : 2[mol수비])을 사용하여, 기판과 타깃 사이와의 거리를 170㎜, 기판 온도 250℃, 압력 0.4㎩, 직류(DC) 전원 0.5㎾, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막 두께 5㎚의 제1 산화물 반도체막을 성막한다.
다음으로, 기판을 배치하는 분위기를 질소 또는 건조 공기로 하고, 제1 가열 처리를 행한다. 제1 가열 처리의 온도는, 200℃ 이상 450℃ 이하로 한다. 또한, 제1 가열 처리의 가열 시간은 1시간 이상 24시간 이하로 한다. 제1 가열 처리에 의해 제1 결정성 산화물 반도체층(148a)을 형성한다(도 16b 참조).
다음으로, 제1 결정성 산화물 반도체층(148a) 위에 10㎚보다도 두꺼운 제2 산화물 반도체막을 형성한다. 본 실시 형태에서는, 산화물 반도체용 타깃(In-Ga-Zn-O계 산화물 반도체용 타깃(In2O3 : Ga2O3 : ZnO=1 : 1 : 2[mol수비])을 사용하여, 기판과 타깃 사이와의 거리를 170㎜, 기판 온도 400℃, 압력 0.4㎩, 직류(DC) 전원 0.5㎾, 산소만, 아르곤만, 또는 아르곤 및 산소 분위기 하에서 막 두께 25㎚의 제2 산화물 반도체막을 성막한다.
다음으로, 기판을 배치하는 분위기를 질소 또는 건조 공기로 하고, 제2 가열 처리를 행한다. 제2 가열 처리의 온도는, 200℃ 이상 450℃ 이하로 한다. 또한, 제2 가열 처리의 가열 시간은 1시간 이상 24시간 이하로 한다. 제2 가열 처리에 의해 제2 결정성 산화물 반도체층(148b)을 형성한다(도 16c 참조).
이후의 공정은, 실시 형태 1에 따라서, 제2 도전막(112)이나 보호 절연층(114) 등을 형성하고, 보호 절연층(114), 제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b)을 동일한 레지스트 마스크를 사용하여 에칭함으로써, 포토리소그래피 공정을 삭감한다.
이렇게 하여, 실시 형태 1에 따라서 도 1에 도시한 제1 트랜지스터(151), 제2 트랜지스터(152)를 포함하는 구성을 얻을 수 있다. 단, 본 실시 형태를 사용한 경우, 이들 트랜지스터의 채널 형성 영역을 포함하는 반도체층은, 제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b)의 적층으로 된다. 제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b)은, c축 배향을 갖는 결정성 산화물 반도체이다.
상기 결정성 산화물 반도체는, c축 배향하고, 또한 ab면, 표면 또는 계면에 수직인 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에서는 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열하고 있고, ab면에서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정(CAAC : C Axis Aligned Crystal이라고도 함)을 포함하는 산화물이다.
또한, CAAC는, 상기의 제1 결정성 산화물 반도체층(148a) 및 제2 결정성 산화물 반도체층(148b)과 같은 적층에 한하지 않고, 단층으로도 형성할 수 있다.
또한, CAAC를 형성하기 위해서는, 기초로 되는 층의 표면의 평탄성을 CMP 등에 의해 최대한 향상시켜, 평균 거칠기를 실리콘의 열 산화막과 동등 레벨 또는 그 이하로 하는 것이 바람직하다. 표면의 평탄성이 높은 층 위에 CAAC를 형성함으로써, CAAC를 구성하는 결정의 결정성 및 연속성을 높일 수 있다.
또한, 산소 유량의 비율을 높인 스퍼터 가스를 사용하여 제1 산화물 반도체막 및 제2 산화물 반도체막을 성막하는 것이 바람직하다. 예를 들면, 스퍼터 가스에 아르곤과 산소를 사용하는 경우는, 산소의 유량 비율을 30％ 이상으로 함으로써CAAC를 구성하는 결정의 결정성을 높일 수 있고, 또한 막 중의 산소 결손에의 산소의 보충을 행할 수 있다. 또한, 150℃ 이상의 고온에서 성막함으로써, CAAC를 구성하는 결정의 결정성을 더욱 높일 수 있다.
또한, 막 형성 후의 가열 처리에서는, 질소 분위기 또는 감압 하에서 가열 처리한 후, 산소 분위기 또는 질소와 산소의 혼합 분위기에서 가열 처리함으로써CAAC 중의 산소를 과잉으로 하여, 효과적으로 산소 결손을 보충할 수 있다. 또한, 상기 가열 처리의 온도는, 450℃ 정도인 것이 바람직하다.
CAAC를 포함하는 산화물이란, 광의로, 비단결정이며, 그 ab면에 수직한 방향으로부터 보아, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직한 방향으로부터 보아, 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열한 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 것도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 된다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직한 방향)으로 정렬되어 있어도 된다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC를 지지하는 기판면, CAAC의 표면 등에 수직한 방향)을 향하고 있어도 된다.
CAAC는, 그 조성 등에 따라서 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라서 가시광에 대하여 투명하거나 불투명하거나 한다.
이와 같은 CAAC의 예로서, 막 형상으로 형성되며, 막 표면 또는 지지하는 기판면에 수직한 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 인지되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층 형상 배열이 인지되는 결정을 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대하여 도 23a 내지 도 23e, 도 24의 (a) 내지 (c), 도 25를 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 23a 내지 도 23e, 도 24, 도 25는 세로 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 간단히 상반부, 하반부라고 하는 경우, ab면을 경계로 한 경우의 상반부, 하반부를 말한다.
도 23a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기서는, 금속 원자가 1개에 대하여, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 칭한다. 도 23a의 구조는, 팔면체 구조를 취하지만, 간단화를 위해서 평면 구조로 나타내고 있다. 또한, 도 23a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 23a에 도시한 소그룹은 전하가 0이다.
도 23b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 23b의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 23b에 도시한 구조를 취할 수 있다. 도 23b에 도시하는 소그룹은 전하가 0이다.
도 23c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 23c의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 23c의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있어도 된다. 도 23c에 도시한 소그룹은 전하가 0이다.
도 23d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 23d의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 23d에 도시한 소그룹은 전하가 +1로 된다.
도 23e에, 2개의 Zn을 포함하는 소그룹을 도시한다. 도 23e의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 23e에 도시한 소그룹은 전하가 -1로 된다.
여기서는, 복수의 소그룹의 집합체를 중그룹이라고 칭하고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라고 칭한다.
여기서, 이들 소그룹끼리가 결합하는 규칙에 대하여 설명한다. 도 23a에 도시한 6배위의 In의 상반부의 3개의 O는, 하측 방향에 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는, 상측 방향에 각각 3개의 근접 In을 갖는다. 5배위의 Ga의 상반부의 1개의 O는, 하측 방향에 1개의 근접 Ga를 갖고, 하반부의 1개의 O는, 상측 방향에 1개의 근접 Ga를 갖는다. 4배위의 Zn의 상반부의 1개의 O는, 하측 방향에 1개의 근접 Zn을 갖고, 하반부의 3개의 O는, 상측 방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상측 방향의 4배위의 O의 수와, 그 O의 하측 방향에 있는 근접 금속 원자의 수는 동일하고, 마찬가지로 금속 원자의 하측 방향의 4배위의 O의 수와, 그 O의 상측 방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이므로, 하측 방향에 있는 근접 금속 원자의 수와, 상측 방향에 있는 근접 금속 원자의 수의 합은 4로 된다. 따라서, 금속 원자의 상측 방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하측 방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 그 이유를 이하에 설명한다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에서, 4배위의 O를 통하여 결합한다. 또한, 이 외에도, 층 구조의 합계의 전하가 0으로 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 24의 (a)에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 24의 (b)에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 24의 (c)는, 도 24의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한다.
도 24의 (a)에서는, 간단화를 위해서, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면 Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 ③으로서 나타내고 있다. 마찬가지로, 도 24의 (a)에서, In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, ①로서 나타내고 있다. 또한, 마찬가지로, 도 24의 (a)에서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 24의 (a)에서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위로부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5로 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1로 된다. 그 때문에, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요로 된다. 전하 -1을 취하는 구조로서, 도 23e에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 24의 (b)에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
또한, 이외에도, 사원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물이나, 삼원계 금속의 산화물인 In-Ga-Zn-O계 산화물(IGZO로도 표기함), In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물이나, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, In-Lu-Zn-O계 산화물이나, 이원계 금속의 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물이나, In-Ga-O계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 25의 (a)에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 25의 (a)에서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위로부터 순서대로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 25의 (b)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 25의 (c)는 도 25의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시하고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은, 전하가 0으로 된다. 그 때문에, 이들 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0으로 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 25의 (a)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
구체적으로는, 도 25의 (b)에 도시한 대그룹이 반복됨으로써, In-Ga-Zn-O계의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn-O계의 층 구조는, InGaO3(ZnO)n(n은 자연수)으로 하는 조성식으로 나타낼 수 있다.
n=1(InGaZnO4)의 경우에는, 예를 들면 도 26a에 도시한 결정 구조를 취할 수 있다. 또한, 도 26a에 도시한 결정 구조에서, 도 23b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
또한, n=2(InGaZn2O5)의 경우에는, 예를 들면 도 26b에 도시한 결정 구조를 취할 수 있다. 또한, 도 26b에 도시한 결정 구조에서, 도 23b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
상술한 바와 같은 CAAC를 트랜지스터에 사용함으로써, 광 조사 및 바이어스- 열(BT) 스트레스 시험에서의 트랜지스터의 임계값 전압의 변화를 작게 할 수 있다.
본 실시 형태는, 다른 실시 형태와 자유롭게 조합할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 본 발명의 일 형태에서의 발광 표시 장치의 예를 나타낸다. 표시 장치가 갖는 표시 소자로서는, 여기서는 일렉트로 루미네센스를 이용하는 발광 소자를 사용하여 설명한다. 일렉트로 루미네센스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라서 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자로 칭해지고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아갈 때에 발광한다. 이와 같은 메커니즘으로부터, 이와 같은 발광 소자는, 전류 여기형의 발광 소자라고 칭해진다.
무기 EL 소자는, 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층 사이에 끼워 넣고, 또한 그것을 전극 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
본 실시 형태에서 설명하는 발광 표시 장치는, 실시 형태 1 또는 실시 형태 2에서 설명한 화소부의 구성을 갖는 것이지만, 편의상 실시 형태 1의 구성을 사용하여 설명한다. 본 실시 형태에서의 발광 표시 장치는, 기판(100), 제1 트랜지스터(151), 제2 트랜지스터(152), 보호 절연층(114), 평탄화 절연층(116), 격벽(119) 및 발광 소자에 사용하는 제1 화소 전극층(118a)을 갖는다(도 1a와 도 1b 참조). 또한, 제1 화소 전극층(118a) 위에는 EL층, 제2 화소 전극층을 갖는다.
본 실시 형태에서는 화소의 제1 트랜지스터(151), 제2 트랜지스터(152)가 n채널형이므로, 제1 화소 전극층(118a)으로서, 음극을 사용하는 것이 바람직하다. 구체적으로는, 음극으로서는, 일함수가 작은 재료, 예를 들면 Ca, Al, CaF, MgAg, AlLi 등을 사용할 수 있다.
격벽(119)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 특히 감광성의 재료를 사용하여, 제1 화소 전극층(118a) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면으로 되도록 형성하는 것이 바람직하다.
또한, EL층은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이라도 된다.
양극으로 되는 제2 화소 전극층은, EL층을 덮도록 형성한다. 제2 화소 전극층에는, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 나타냄), 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다. 또한, 1개 내지 10개의 그라핀 시트(그래파이트의 1층분)로 이루어지는 재료를 사용해도 된다. 또한, 상기 투광성 도전막 외에, 질화티타늄막 또는 티타늄막을 사용해도 된다. 제1 화소 전극층(118a)과 EL층과 제2 화소 전극층이 중첩됨으로써, 발광 소자가 형성된다. 이 후, 발광 소자에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 화소 전극층 및 격벽(119) 위에 보호막을 형성해도 된다. 보호막으로서는, 질화실리콘막, 질화산화실리콘막, DLC막 등을 형성할 수 있다.
또한 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
다음으로, 발광 소자의 구성에 대하여, 도 17a 내지 도 17c를 사용하여 설명한다. 또한, 도 17a 내지 도 17c는, 도 1a의 A2-A3의 단면의 구성에 EL층 및 제2 화소 전극층 등을 가하여 도시한 것이다.
발광 소자는 발광을 취출하기 위해서 적어도 양극 또는 음극 중 한쪽이 투광성을 갖고 있으면 된다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 취출하는 상면 사출이나, 기판측의 면으로부터 발광을 취출하는 하면 사출이나, 기판측 및 기판과는 반대측의 면으로부터 발광을 취출하는 양면 사출 구조의 발광 소자가 있고, 본 발명의 일 형태에 따른 화소 구성은 어느 사출 구조의 발광 소자에도 적용할 수 있다.
상면 사출 구조의 발광 소자에 대해서 도 17a를 사용하여 설명한다.
도 17a에, 제2 트랜지스터(152)가 n채널형이고, 발광 소자(7002)로부터 발해지는 광이 양극(7005)측으로 빠져나가는 경우의, 화소의 단면도를 도시한다. 도 17a에서는, 발광 소자(7002)의 음극(7003)과 제2 트랜지스터(152)가 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순서대로 적층되어 있다. 음극(7003)은 일함수가 작고, 또한 광을 반사하는 도전막이면 다양한 재료를 사용할 수 있다. 예를 들면, Ca, Al, MgAg, AlLi 등이 바람직하다. 그리고 발광층(7004)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이라도 된다. 복수의 층으로 구성되어 있는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순으로 적층한다. 또한 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들면 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 나타냄), 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전막을 사용해도 된다. 또한, 1개 내지 10개의 그라핀 시트(그래파이트의 1층분)로 이루어지는 재료를 사용해도 된다.
음극(7003) 및 양극(7005) 사이에 발광층(7004)이 끼워져 있는 영역이 발광 소자(7002)에 상당한다. 도 17a에 도시한 화소의 경우, 발광 소자(7002)로부터 발해지는 광은, 화살표로 나타낸 바와 같이 양극(7005)측으로 사출된다.
다음으로, 하면 사출 구조의 발광 소자에 대하여 도 17b를 사용하여 설명한다. 도 17b에, 제2 트랜지스터(152)가 n채널형이고, 발광 소자(7012)로부터 발해지는 광이 음극(7013)측으로 사출되는 경우의, 화소의 단면도를 도시한다. 도 17b에서는, 제2 트랜지스터(152)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에 발광 소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순서대로 적층되어 있다. 또한, 양극(7015)이 투광성을 갖는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어 있어도 된다. 음극(7013)은, 도 17a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 사용할 수 있다. 단 그 막 두께는, 광을 투과시키는 정도(바람직하게는, 5㎚ 이상 30㎚ 이하)로 한다. 예를 들면 20㎚의 막 두께를 갖는 알루미늄막을, 음극(7013)으로서 사용할 수 있다. 그리고 발광층(7014)은, 도 17a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이라도 된다. 양극(7015)은 광을 투과시킬 필요는 없지만, 도 17a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐막(7016)은, 예를 들면 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면 흑의 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015) 사이에, 발광층(7014)이 끼워져 있는 영역이 발광 소자(7012)에 상당한다. 도 17b에 도시한 화소의 경우, 발광 소자(7012)로부터 발해지는 광은, 화살표로 나타내는 바와 같이 음극(7013)측으로 사출된다.
다음으로, 양면 사출 구조의 발광 소자에 대하여, 도 17c를 사용하여 설명한다. 도 17c에서는, 제2 트랜지스터(152)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광 소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순서대로 적층되어 있다. 음극(7023)은, 도 17a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 사용할 수 있다. 단 그 막 두께는, 광을 투과시키는 정도로 한다. 예를 들면 20㎚의 막 두께를 갖는 알루미늄막을, 음극(7023)으로서 사용할 수 있다. 그리고 발광층(7024)은, 도 17a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느 쪽이라도 된다. 양극(7025)은, 도 17a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 겹져져 있는 부분이 발광 소자(7022)에 상당한다. 도 17c에 도시한 화소의 경우, 발광 소자(7022)로부터 발해지는 광은, 화살표로 나타내는 바와 같이 양극(7025)측과 음극(7023)측의 양쪽으로 사출된다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대하여 설명하였지만, 발광 소자로서 무기 EL 소자를 형성하는 것도 가능하다.
또한, 실시 형태 1에서 설명한 도 4a와 도 4b에 도시한 화소 영역 전체면에 반도체층(108a)을 남기는 구성에서도, 발광 소자의 구성은 도 17a 내지 도 17c와 마찬가지로 할 수 있다. 이 경우의 발광 소자의 구성을 도 18a 내지 도 18c에 도시한다. 도 18a는 도 17a와 동일한 상면 사출 구조, 도 18b는 도 17b와 동일한 하면 사출 구조, 도 18c는 도 17c와 동일한 양면 사출 구조이며, 각각의 상세는 상술한 도 17a 내지 도 17c의 설명과 동일하다. 또한, 도 18b, 도 18c의 구성에서의 하면 방향으로의 광의 투과는, 반도체층(108a)에 가시광에 대하여 투광성을 갖는 산화물 반도체층을 사용함으로써 실현할 수 있다.
또한 본 실시 형태에서 설명하는 발광 표시 장치는, 도 17a 내지 도 17c 또는 도 18a 내지 도 18c에 도시한 구성에 한정되는 것이 아니라, 본 발명의 기술적 사상에 기초하는 각종 변형이 가능하다.
본 실시 형태는, 다른 실시 형태와 자유롭게 조합할 수 있다.
(실시 형태 5)
본 발명의 일 형태에 따른 발광 표시 장치는, 다양한 전자 기기(유기기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들면 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 19a는 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치(9600)는, 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기서는, 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 도시하고 있다.
텔레비전 장치(9600)의 조작은, 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의해 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에, 당해 리모트 컨트롤러로부터 출력하는 정보를 표시하는 표시부(9607)를 설치하는 구성으로 해도 된다.
또한, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
도 19b는 디지털 포토 프레임의 일례를 도시하고 있다. 예를 들면, 디지털 포토 프레임(9700)은, 하우징(9701)에 표시부(9703)가 내장되어 있다. 표시부(9703)는, 각종 화상을 표시하는 것이 가능하고, 예를 들면 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들 구성은, 표시부와 동일면에 내장되어 있어도 되지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 보내고, 보낸 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 원하는 화상 데이터를 보내고, 표시시키는 구성으로 할 수도 있다.
도 20a는 휴대형 유기기로서, 하우징(9881)과 하우징(9891)의 2개의 하우징으로 구성되어 있고, 연결부(9893)에 의해, 개폐 가능하게 연결되어 있다. 하우징(9881)에는 표시부(9882)가 내장되고, 하우징(9891)에는 표시부(9883)가 내장되어 있다. 또한, 도 20a에 도시한 휴대형 유기기는, 그 외, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단[조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)] 등을 구비하고 있다. 물론, 휴대형 유기기의 구성은 상술한 것에 한정되지 않고, 그 밖에 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 20a에 도시한 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신을 행하여 정보를 공유하는 기능을 갖는다. 또한, 도 20a에 도시한 휴대형 유기기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 20b는 대형 유기기인 슬롯 머신의 일례를 도시하고 있다. 슬롯 머신(9900)은, 하우징(9901)에 표시부(9903)가 내장되어 있다. 또한, 슬롯 머신(9900)은, 그 외, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비하고 있다. 물론, 슬롯 머신(9900)의 구성은 상술한 것에 한정되지 않고, 그 밖에 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 21a는 휴대 전화기의 일례를 도시하고 있다. 휴대 전화기(1000)는, 하우징(1001)에 내장된 표시부(1002) 외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크로폰(1006) 등을 구비하고 있다.
도 21a에 도시한 휴대 전화기(1000)는, 표시부(1002)를 손가락 등으로 접촉함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 혹은 메일을 송신하는 등의 조작은, 표시부(1002)를 손가락 등으로 접촉함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제1은 화상의 표시를 주로 하는 표시 모드이고, 제2는 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제3은 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시+입력 모드이다.
예를 들면, 전화를 걸거나, 혹은 메일을 작성하는 경우는, 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 된다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(1000) 내부에, 자이로, 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 설치함으로써, 휴대 전화기(1000)의 방향(세로인지 가로인지)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은, 표시부(1002)를 접촉하는 것, 또는 하우징(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라서 전환하도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상 신호가 동화상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에서, 표시부(1002)의 광 센서에 의해 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어해도 된다.
표시부(1002)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락을 접촉함으로써, 손금, 지문 등을 촬영함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 21b는 전자 서적의 일례를 도시하고 있다. 예를 들면, 전자 서적(2700)은, 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은, 축부(2711)에 의해 결합되어 있고, 상기 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이와 같은 구성에 의해, 종이의 서적과 같은 동작을 행하는 것이 가능하게 된다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는, 같은 화면을 표시하는 구성으로 해도 되고, 다른 화면을 표시하는 구성으로 해도 된다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부[도 21b에서는 표시부(2705)]에 문장을 표시하고, 좌측의 표시부[도 21b에서는 표시부(2707)]에 화상을 표시할 수 있다.
또한, 도 21b에서는, 하우징(2701)에 조작부 등을 구비한 예를 도시하고 있다. 예를 들면, 하우징(2701)에서, 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해, 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 된다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 된다. 또한, 전자 서적(2700)은, 전자 사전으로서의 기능을 갖게 한 구성으로 해도 된다.
또한, 전자 서적(2700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
본 실시 형태는, 다른 실시 형태와 자유롭게 조합할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 좌안용의 영상과 우안의 영상을 고속으로 전환하는 발광 표시 장치를 사용하여, 표시 장치의 영상과 동기하는 전용의 안경을 사용하여 동화상 또는 정지 화상인 3차원 영상을 시인하는 예를 도 22a와 도 22b를 사용하여 설명한다.
도 22a는 발광 표시 장치(3711)와, 전용의 안경 본체(3701)가 케이블(3703)로 접속되어 있는 외관도를 도시한다. 전용의 안경 본체(3701)는, 좌안용 패널(3702a)과 우안용 패널(3702b)에 설치되어 있는 셔터가 교대로 개폐함으로써 사용자가 발광 표시 장치(3711)의 화상을 3차원적으로 인식할 수 있다.
또한, 발광 표시 장치(3711)와 전용의 안경 본체(3701)의 주요한 구성에 대한 블록도를 도 22b에 도시한다.
도 22b에 도시한 발광 표시 장치(3711)는, 표시 제어 회로(3716), 표시부(3717), 타이밍 발생기(3713), 소스선측 구동 회로(3718), 외부 조작 수단(3722) 및 게이트선측 구동 회로(3719)를 갖는다. 또한, 키보드 등의 외부 조작 수단(3722)에 의한 조작에 따라서, 출력하는 신호를 가변한다.
타이밍 발생기(3713)에서는, 스타트 펄스 신호 등을 형성함과 함께, 좌안용 영상과 좌안용 패널(3702a)의 셔터를 동기시키기 위한 신호, 우안용 영상과 우안용 패널(3702b)의 셔터를 동기시키기 위한 신호 등을 형성한다.
좌안용 영상의 동기 신호(3731a)를 표시 제어 회로(3716)에 입력하여 표시부(3717)에 표시함과 동시에, 좌안용 패널(3702a)의 셔터를 여는 동기 신호(3730a)를 좌안용 패널(3702a)에 입력한다. 또한, 우안용 영상의 동기 신호(3731b)를 표시 제어 회로(3716)에 입력하여 표시부(3717)에 표시함과 동시에, 우안용 패널(3702b)의 셔터를 여는 동기 신호(3730b)를 우안용 패널(3702b)에 입력한다.
또한, 좌안용의 영상과 우안의 영상을 고속으로 전환하기 위해서, 발광 표시 장치(3711)는, 예를 들면 120㎐나, 240㎐의 프레임 주파수에서 구동하는 표시 패널을 사용하는 것이 바람직하다. 120㎐나, 240㎐의 프레임 주파수에서 고속 구동시키기 위해서, 응답 속도가 빠른 유기 EL 소자를 사용한 발광 표시 패널은, 3차원 영상을 시인하는 표시 장치로서 적합하다. 또한, 120㎐나, 240㎐의 프레임 주파수에서 고속 구동시키기 위해서, 스위칭 소자는, 아몰퍼스 실리콘을 사용한 트랜지스터보다도 이동도가 높은 산화물 반도체 재료를 활성층에 사용한 트랜지스터가 적합하다.
본 실시 형태는, 다른 실시 형태와 자유롭게 조합할 수 있다.
100 : 기판
101 : 기초막
102a : 제1 게이트 전극층
102b : 제2 게이트 전극층
106 : 게이트 절연층
108 : 반도체막
108a : 반도체층
112 : 제2 도전막
112a : 제1 소스 전극층 및 드레인 전극층
112b : 제1 소스 전극층 및 드레인 전극층
112c : 제2 소스 전극층 및 드레인 전극층
112d : 제2 소스 전극층 및 드레인 전극층
114 : 보호 절연층
116 : 평탄화 절연층
118a : 제1 화소 전극층
118b : 접속 전극층
118c : 도전층
119 : 격벽
120a : 제1 개구부
120b : 제2 개구부
120c : 제3 개구부
120d : 제4 개구부
120e : 제5 개구부
120f : 제6 개구부
130a : 제1 개구부
130b : 제2 개구부
130c : 제3 개구부
130d : 제4 개구부
130e : 제5 개구부
130f : 제6 개구부
142 : 게이트 전극층
151 : 제1 트랜지스터
152 : 제2 트랜지스터
153 : 용량 소자
160 : EL층
170 : 제2 화소 전극층(공통 전극)
250 : 트랜지스터부
260 : 용량 소자부
270 : 배선 교차부
280 : FPC 접속부
300 : 기판
301 : 기초막
302a : 제1 게이트 전극층
302b : 제2 게이트 전극층
306 : 게이트 절연층
308 : 반도체막
308a : 반도체층
310a : 제1 개구부
310b : 제2 개구부
310c : 제3 개구부
310d : 제4 개구부
310e : 제5 개구부
310f : 제6 개구부
312 : 제2 도전막
312a : 제1 소스 전극층 및 드레인 전극층
312b : 제1 소스 전극층 및 드레인 전극층
312c : 제2 소스 전극층 및 드레인 전극층
312d : 제2 소스 전극층 및 드레인 전극층
312e : 도전층
314 : 보호 절연층
316 : 평탄화 절연층
318a : 제1 화소 전극층
318b : 도전층
319 : 격벽
350a : 제5 개구부
350b : 제6 개구부
351 : 제1 트랜지스터
352 : 제2 트랜지스터
353 : 용량 소자
450 : 트랜지스터부
460 : 용량 소자부
470 : 배선 교차부
480 : FPC 접속부
1000 : 휴대 전화기
1001 : 하우징
1002 : 표시부
1003 : 조작 버튼
1004 : 외부 접속 포트
1005 : 스피커
1006 : 마이크로폰
148a : 결정성 산화물 반도체층
148b : 결정성 산화물 반도체층
2700 : 전자 서적
2701 : 하우징
2703 : 하우징
2705 : 표시부
2707 : 표시부
2711 : 축부
2721 : 전원 스위치
2723 : 조작 키
2725 : 스피커
3701 : 안경 본체
3703 : 케이블
3702a : 좌안용 패널
3702b : 우안용 패널
3711 : 발광 표시 장치
3713 : 타이밍 발생기
3716 : 표시 제어 회로
3717 : 표시부
3718 : 소스선측 구동 회로
3719 : 게이트선측 구동 회로
3722 : 외부 조작 수단
3730a : 동기 신호
3730b : 동기 신호
3731a : 동기 신호
3731b : 동기 신호
7002 : 발광 소자
7003 : 음극
7004 : 발광층
7005 : 양극
7012 : 발광 소자
7013 : 음극
7014 : 발광층
7015 : 양극
7016 : 차폐막
7017 : 도전막
7022 : 발광 소자
7023 : 음극
7024 : 발광층
7025 : 양극
7027 : 도전막
9600 : 텔레비전 장치
9601 : 하우징
9603 : 표시부
9605 : 스탠드
9607 : 표시부
9609 : 조작 키
9610 : 리모트 컨트롤러
9700 : 디지털 포토 프레임
9701 : 하우징
9703 : 표시부
9881 : 하우징
9882 : 표시부
9883 : 표시부
9884 : 스피커부
9885 : 입력 수단(조작 키)
9886 : 기록 매체 삽입부
9887 : 접속 단자
9888 : 센서
9889 : 마이크로폰
9890 : LED 램프
9891 : 하우징
9893 : 연결부
9900 : 슬롯 머신
9901 : 하우징
9903 : 표시부

Claims (10)

  1. 표시 장치로서,
    제1 도전층;
    상기 제1 도전층 위의 제1 절연층;
    상기 제1 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층의 제1 부분을 포함하는 제1 트랜지스터;
    제2 도전층 및 상기 산화물 반도체층의 제2 부분을 포함하는 용량 소자;
    상기 용량 소자에 전기적으로 접속된 제2 트랜지스터;
    상기 산화물 반도체층의 상기 제1 부분 및 상기 산화물 반도체층의 상기 제2 부분 위의 제2 절연층;
    상기 제2 절연층 위의 제3 도전층 - 상기 제3 도전층은 상기 제1 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되어 있음 - ; 및
    상기 제2 절연층 위의 발광 소자 - 상기 발광 소자는 상기 제2 트랜지스터에 전기적으로 접속되어 있음 - 을 포함하고,
    상기 산화물 반도체층은 상기 제1 도전층 위의 개구부를 포함하고,
    상기 제2 도전층은 상기 산화물 반도체층의 상기 제2 부분 위에 있고,
    상기 제2 도전층 및 상기 제3 도전층은 동일한 방향으로 연장되는, 표시 장치.
  2. 표시 장치로서,
    제1 도전층;
    상기 제1 도전층 위의 제1 절연층;
    상기 제1 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층의 제1 부분을 포함하는 제1 트랜지스터;
    제2 도전층 및 상기 산화물 반도체층의 제2 부분을 포함하는 용량 소자;
    상기 용량 소자에 전기적으로 접속된 제2 트랜지스터;
    상기 산화물 반도체층의 상기 제1 부분 및 상기 산화물 반도체층의 상기 제2 부분 위의 제2 절연층;
    상기 제2 절연층 위의 제3 도전층 - 상기 제3 도전층은 상기 제1 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되어 있음 - ;
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속된 제4 도전층; 및
    상기 제2 절연층 위의 발광 소자 - 상기 발광 소자는 상기 제2 트랜지스터에 전기적으로 접속되어 있음 - 을 포함하고,
    상기 산화물 반도체층은 상기 제1 도전층 위의 개구부를 포함하고,
    상기 제2 도전층은 상기 산화물 반도체층의 상기 제2 부분 위에 있고,
    상기 제2 도전층 및 상기 제3 도전층은 동일한 방향으로 연장되고,
    상기 제1 도전층은 상기 제1 트랜지스터의 게이트 전극을 포함하고,
    상기 제1 도전층 및 상기 제4 도전층은 서로 중첩하는, 표시 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체층은 인듐 및 아연을 포함하는, 표시 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 절연층은 산화하프늄, 산화알루미늄, 산화갈륨, 및 산화갈륨 알루미늄 중 어느 하나를 포함하는, 표시 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 트랜지스터의 채널 형성 영역 및 상기 제1 도전층은 서로 중첩하는, 표시 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체층의 제3 부분은 상기 제2 트랜지스터의 채널 형성 영역을 포함하는, 표시 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 제2 도전층은 상기 산화물 반도체층의 상기 제2 부분과 접하는, 표시 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체층의 상기 개구부는 상기 산화물 반도체층에 구비된 홀인, 표시 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체층의 상기 제1 부분과 상기 산화물 반도체층의 상기 제2 부분은, 상기 산화물 반도체층에 연속적으로 형성되어 있는, 표시 장치.
  10. 제1항 또는 제2항에 따른 표시 장치를 포함하는 전자 기기로서,
    상기 전자 기기는, 텔레비전 장치, 컴퓨터용 모니터, 카메라, 디지털 포토 프레임, 휴대 전화기, 휴대 정보 단말기, 음향 재생 장치, 및 게임기 중 어느 하나인, 전자 기기.
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