KR101881480B1 - 틈새 보이드들을 가진 합체된 나노와이어 구조들 및 이를 제조하는 방법 - Google Patents

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Abstract

LED와 같은 반도체 장치는 지지부 상에 위치된 복수의 제 1 도전형 반도체 나노와이어 코어들; 코어들 위와 주위에 확장하는 연속한 제 2 도전형 반도체층; 제 2 도전형 반도체층 내 위치되고 코어들 사이에서 확장하는 복수의 틈새 보이드들; 및 제 2 도전형 반도체층에 접촉하고 틈새 보이드들 내로 확장하는 제 1 전극층을 포함한다.

Description

틈새 보이드들을 가진 합체된 나노와이어 구조들 및 이를 제조하는 방법{COALESCED NANOWIRE STRUCTURES WITH INTERSTITIAL VOIDS AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 나노와이어 기반의 구조들, 특히 나노와이어 발광 장치들의 어레이들에 관한 것이다.
발광 다이오드들(LED)은 조명(lighting)을 위해 점점 더 사용되고 있으나, 실제적 돌파구에 도달하기 위해서 특히 대규모 가공에 관하여 극복하기 위한 몇몇 기술적 과제들이 여전히 존재한다.
최근 몇년간 나노와이어 기술에 관심이 증가하였다. 통상의 플래나(planar) 기술로 제작된 LED들과 비교하여, 나노와이어 LED들은 나노와이어들의 1차원적 특질에 기인한 고유한 특성들, 더 적은 격자 정합 제약들에 기인한 물질들 조합들에 있어 개선된 융통성, 및 큰 기판들 상에 가공할 기회들을 제공한다. 반도체 나노와이어들을 성장시키기 위한 적합한 방법들이 이 기술에 공지되어 있고 한 기본적인 공정은 입자-이용 성장 혹은 예를 들면 미국특허 7,335,908에 개시된 소위 VLS(vapor-liquid-solid) 메커니즘들에 의한 반도체 기판들 상에 나노와이어 형성이다. 입자-이용 성장은 CBE(chemical beam epitaxy: 화학적 빔 에피탁시법), MOCVD(metalorganic chemical vapour deposition: 유기금속화학증착법), MOVPE(metalorganic vapour phase epitaxy: 유기금속기상에피탁시법), MBE(molecular beam epitaxy: 분자선 에피탁시법 ), 레이저 융삭 및 열 증발 방법들의 사용에 의해 달성될 수 있다. 그러나, 나노와이어 성장은 VLS 공정들로 제한되지 않으며, 예를 들면 WO 2007/102781는 촉매로서 입자의 사용없이 반도체 기판들 상에 반도체 나노와이어들이 성장될 수 있음을 보여준다. 이 분야에서 한 중요한 돌파구는 Si-기판들 상에 III-V족 반도체 나노와이어들, 및 다른 것들을 성장시키기 위한 방법들이 시사되었다는 것이었는데, 이것은 이것이 현존의 Si 가공과의 호환성을 제공하며 부담스러운 III-V 기판들이 저렴한 Si 기판들에 의해 대체될 수 있기 때문에 중요하다.
하부 방출 나노와이어 LED의 일예가 WO 2010/14032에 보여졌다. 이 나노와이어 LED는 기판의 버퍼층, 이를테면 Si 기판 상에 GaN 버퍼층 상에 성장된 반도체 나노와이어들 어레이을 포함한다. 각 나노와이어는 p-형 쉘 내에 둘러싸인 n-형 나노와이어 코어 및 pn 또는 pin 접합을 형성하는 n-형 및 p-형 지역들 사이에 형성된 활성층을 가진 p-전극을 포함한다. 버퍼층은 n-형 나노와이어 코어들에 연결하는 전류 수송층으로서 작용할 뿐만 아니라 나노와이어 성장을 위한 템플리트가 되는 기능을 갖는다. 또한, 버퍼층은 활성 영역에서 발생되는 광이 버퍼층을 통해 방출되기 때문에 투명하다.
나노와이어 LED들이 잇점이 있는 특성들 및 성능을 가지고 있을지라도, 나노와이어 LED들의 접촉에 관련한 가공은 플래나 기술과 비교했을 때 새로운 루트들을 요구한다. 나노와이어 LED들은 나노와이어들의 큰 어레이들을 포함하고, 그럼으로써 큰 종횡비 구조들을 가진 3차원 표면을 형성하기 때문에, 조준선(line-of-sight) 공정들을 사용한 접촉 물질의 피착은 간단하지 않은 조작이다.
발명의 일 실시예는 LED와 같은 반도체 장치이며, 지지부 상에 위치된 복수의 제 1 도전형 반도체 나노와이어 코어들; 코어들 위와 주위에 확장하는 연속한 제 2 도전형 반도체층; 제 2 도전형 반도체층 내 위치되고 코어들 사이에서 확장하는 복수의 틈새 보이드들; 및 제 2 도전형 반도체층에 접촉하고 틈새 보이드들 내로 확장하는 제 1 전극층을 포함한다.
발명의 또 다른 실시예는 LED와 같은 반도체 장치이며, 지지부 상에 위치된 복수의 제 1 도전형 반도체 나노와이어 코어들; 코어들 위와 주위에 확장하는 제 2 도전형 반도체의 제 1 연속한 층; 제 2 도전형 반도체의 이 제 1 층 내 위치된 복수의 틈새 보이드들을 포함하는, 제 1 층 상에 제 2 도전형 반도체의 제 2 층; 및 제 2 도전형 반도체의 제 2 층에 접촉하고 틈새 보이드들 내로 확장하지 않는 제 1 전극층을 포함한다.
반도체 장치 제조 방법은 지지부 상에 절연 마스크 층 내 개구들을 통해 노출된 상기 지지부의 반도체 표면의 부분들로부터 복수의 제 1 도전형 반도체 나노와이어 코어들을 에피택셜 성장시키는 단계; 코어들 상에 반도체 활성 지역 쉘들을 형성하는 단계; 성장 단계 동안에 코어들 사이에 확장하는 제 2 도전형 반도체층 내에 복수의 틈새 보이드들이 형성되게, 코어들 및 쉘들 위 및 주위에 확장하는 연속한 제 2 도전형 반도체층을 성장시키는 단계; 및 제 2 도전형 반도체층에 접촉하고 틈새 보이드들 내로 확장하는 제 1 전극층을 형성하는 단계를 포함한다.
발명의 바람직한 실시예들은 동반한 도면들을 참조하여 이제 기술될 것이다.
도 1a 및 도 1b는 종래 기술의 나노와이어 LED의 기반의 각각의 평단면도 및 측단면도를 개요적으로 도시한 것이다.
도 1c는 종래 기술의 나노와이어 LED 구조의 측단면도를 개요적으로 도시한 것이다.
도 2는 또 다른 종래 기술의 나노와이어 LED 구조의 측단면도를 개요적으로 도시한 것이다.
도 3a ~ 도3b는 도 3c에서 각각 선 A 및 선 B를 따른 도 2의 종래 기술의 LED의 측단면도들을 개요적으로 도시한 것이다.
도 3c는 도 2의 종래 기술의 LED의 평면도를 도시한 것이다.
도 4a 및 도 4d는 상부 전극 피착에 앞서 종래 기술의 LED들의 평면도들을 개요적으로 도시한 것이다.
도 4b, 도 4c, 도 4e 및 도 4f는 발명의 대안적 실시예들에 따라 상부 전극 피착에 앞서 LED들의 평면도들을 개요적으로 도시한 것이다.
도 5a 및 도 5b는 각각 도 5c에서 선 A 및 선 B를 따라 상부 전극 피착 후에 도 4b의 LED의 측단면도들을 개요적으로 도시한 것이다.
도 5c는 상부 전극 피착 후에 도 4b의 LED의 평면도를 도시한 것이다.
도 6a 및 도 6b는 각각 도 6c에서 선 A 및 선 B를 따라 상부 전극 피착 후에 도 4b의 LED의 측단면도들을 개요적으로 도시한 것이다.
도 6c는 발명의 또 다른 실시예에 따라 상부 전극 피착 후에 도 4b의 LED의 평면도를 도시한 것이다.
도 7a 및 도 7b는 부분적으로 공중-가교 상부 전극을 가진 도5c에서 각각 선 A 및 선 B를 따른 상부 전극 피착 후에 도 4b의 LED의 측단면도들을 개요적으로 도시한 것이다.
도 8a 및 도 8b는 틈새 보이드들을 가진 LED의 측단면도들을 개요적으로 도시한 것이다.
도 9a 및 도 9b는 틈새 보이드들을 가진 LED의 측단면도들을 개요적으로 도시한 것이다.
나노 기술에서, 나노와이어들은 일반적으로 나노-스케일 혹은 나노미터 치수들의 횡방향 크기(예를 들면, 원통형 나노와이어들에 있어선 직경이거나 각추의 또는 6각형 나노와이어들에 있어선 폭)을 가지지만 이의 종방향 크기는 구속되지 않은 나노구조들로서 해석된다. 이러한 나노구조들은 일반적으로 나노휘스커들, 1차원 나노-요소들, 나노로드들, 나노튜브들, 등이라고도 한다. 일반적으로, 다각형 단면을 가진 나노와이어들은 적어도 2 차원들 -이 각각은 300nm보다 크지 않다- 를 갖는 것으로 간주된다. 그러나, 나노와이어들은 최대 약 5㎛, 예를 들면, 약 1㎛까지의 직경 또는 폭을 가질 수 있다. 나노와이어들의 1차원적 특질은 고유한 물리적, 광학적, 및 전자적 특성들을 제공한다. 이들 특성들은 예를 들면 양자역학적 효과를 이용하는(예를 들면, 양자 와이어들을 사용하는) 장치들을 형성하거나 일반적으로 큰 격자 부정합에 기인하여 조합될 수 없는 조성적으로 서로 다른 물질들의 헤테로구조들을 형성하기 위해 사용될 수 있다. 나노와이어라는 용어가 암시하는 바와 같이, 1차원적 특질은 흔히 길다란 형상에 연관된다. 즉, "1차원적"이라는 것은 5 미크론 미만의 폭 또는 직경, 예를 들면 1 미크론 미만의 폭 또는 직경 및 5 미크론보다 큰 길이, 예를 들면 1 미트론보다 큰 길이를 지칭한다. 나노와이어들은 다양한 단면 형상들을 가질 수 있기 때문에, 직경은 유효 직경을 지칭하게 의도된다. 유효 직경이라는 것은 구조의 단면의 장축과 단축의 평균을 의미한다.
도 1a 및 도 1b는 발명의 실시예들에 따라 나노와이어 LED 구조에 대한 기반을 개요적으로 도시하는 각각의 평단면도 및 측단면도이다. 원리적으로, 나노와이어 LED를 형성하기 위해선 하나의 단일의 나노와이어로 충분하나, 이들의 작은 크기에 기인하여, 나노와이어들은 바람직하게는 LED 구조를 형성하기 위해 나란히 수 천개의 나노와이어들(즉, 나노-장치들 또는 장치들)을 포함하는 어레이들로 배열된다. 개개의 나노와이어 LED 장치들은 n-형 나노와이어 코어(2), 및 나노와이어 코어(2) 그리고 반도체 활성층 또는 하나 이상의 양자 우물들을 포함하는 중간 활성 지역(4)(도 1c에 도시된)을 적어도 부분적으로 둘러싸는 별개의 p-형 쉘 볼륨 요소(3)를 갖는 나노와이어들(1)로부터 구성된다. 이것은 볼륨 요소(3)가 진성 활성 지역(4)에 직접적으로 물리적으로 접촉할 때 발광 p-i-n 접합을, 혹은 활성 지역(4)이 p 또는 n 형으로 도핑되었다면 발광 p-n 접합을 형성한다. 그러나, 나노와이어 LED 장치들은 이 구성으로 제한되지 않는다. 예를 들면 나노와이어 코어(2), 활성 지역(4) 및 p-형 쉘 볼륨 요소(3)는 다수의 층들 또는 세그먼트들로부터 구성될 수 있다. 위에 기술된 바와 같이, 대안적 실시예들에서, 볼륨 요소(3)가 코어(2)와 직접적으로 물리적으로 접촉할 때, 코어(2)와 볼륨 요소(3)만이 발광 p-n 접합을 형성할 수 있다. 활성 지역(4)은 이 경우에 생략될 수도 있다. LED로서 기능하기 위해서, 각 나노와이어(1)의 n-측 및 p-측은 접촉되어야 한다. 이에 따라, 본원에서 사용되는 바와 같이, 코어는 5 미크로 미만의 폭 또는 직경, 예를 들면 1 미크론 미만의 폭 또는 직경 및 5 미크론 보다 큰 길이, 예를 들면 1 미크론 보다 큰 길이를 갖는 임의의 적합한 나노 요소를 포함할 수 있고, 단일의 구조 또는 복수-성분 구조를 포함할 수 있다. 예를 들면, 코어는 일 도전형의 반도체 나노와이어를 포함할 수 있거나, 코어는 동일 도전형의 하나 이상의 반도체 쉘들 및 필라 또는 각뿔 형상을 갖는 코어에 의해 둘러싸인 일 도전형의 반도체 나노와이어를 포함할 수 있다. 간략성을 위해서, 단일 성분 나노와이어 필라 코어가 이하 기술될 것이며 이하 도면들에 도시될 것이다.
도 1c에 도시된 바와 같이, 위치를 정의하고 나노와이어들(1)의 하부 계면 영역을 결정하기 위해서 선택적으로 성장 마스크(6)(예를 들면, 질화물층, 이를테면 실리콘 질화물 유전체 마스킹 층)을 사용하여, 성장 기판(5) 상에 나노와이어들(1)을 성장시킴으써, 기판(5)은 적어도 가공 동안에, 기판(5)으로부터 돌출하는 나노와이어들(1)을 위한 캐리어로서 기능한다. 나노와이어들의 하부 계면 영역은 마스킹 층(6) 내 각 개구 안쪽에 코어(2)의 영역을 포함한다. 기판(5)은 전체를 참조로 본원에 포함시키는 스웨덴 특허출원 SE 1050700-2(GLO AB에 양도된)에 기술된 바와 같이, 이를테면 III-V 또는 II-VI 반도체들, Si, Ge, Al2O3(예를 들면, 사파이어), SiC, 석영, 유리, 등과 같은 서로 다른 물질들을 포함할 수 있다. 일 실시예에서, 나노와이어들(1)은 성장 기판(5) 상에 직접적으로 성장된다.
바람직하게, 기판(5)은 또한 각 나노와이어(1)의 n-측에 연결하는 전류 수송층으로서 기능하게 적응된다. 이것은 도 2에 도시된 바와 같이 나노와이어들(1)에 면하는 기판(5)의 표면 상에 배열된 버퍼층(7)을 포함하는 기판(5)을 가짐으로써 달성될 수 있다. 버퍼층은 Si 기판(5) 상에 GaN 및/또는 AlGaN 버퍼층(7)과 같은 III-질화물층일 수 있다. 버퍼층(7)은 일반적으로 요망되는 나노와이어 물질에 정합되고, 이에 따라 제조 공정에서 성장 템플리트로서 기능한다. n-형 코어(2)에 대해서, 버퍼층(7) 또한 바람직하게는 도핑된 n-형이다. 버퍼층(7)은 단일 층(예를 들면, GaN), 몇개의 부(sub)-층들(예를 들면, GaN 및 AlGaN) 혹은 높은 Al 함량 AlGaN에서 낮은 Al 함량 AlGaN 또는 GaN으로 경사지는 경사 층을 포함할 수 있다. 나노와이어들은 임의의 반도체 물질을 포함할 수 있으나, 나노와이어 LED들에 대해서는 임의의 반도체 물질을 포함할 수 있으나, 나노와이어 LED들에 대해서는 III-질화물 반도체(예를 들면, GaN, AlInGaN, AlGaN 및 InGaN, 등)와 같은 III-V 반도체들 혹은 이외 다른 반도체들(예를 들면, InP, GaAs)가 일반적으로 바람직하다. 나노와이어(1)는 몇개의 서로 다른 물질들(예를 들면, GaN 코어, InGaN 활성층 및 활성 지역과는 다른 In 대 Ga 비를 갖는 InGaN 쉘)를 포함할 수 있음에 유의한다. 일반적으로, 기판(5) 및/또는 버퍼층(7)은 본원에서는 나노와이어들을 위한 지지부 또는 지지층이라 지칭된다. 대안적으로, 도전성 층(예를 들면, 미러 또는 투명한 접촉)은 기판(5) 및/또는 버퍼층(7) 대신에 혹은 이에 더하여 지지부로서 사용될 수도 있다. 이에 따라, "지지층" 또는 "지지부" 이라는 용어는 이들 요소들 중 임의의 하나 이상을 포함할 수 있다.
예를 들면 나노와이어 제조 방법들을 교시하기 위해 참조로 본원에 포함된 Seifert 등의 미국특허 7,829,443에 기술된 바와 같이, 본원에 기술된 제조 방법이 바람직하게 마스킹 층(6) 내 개구들 내 노출된 버퍼층(7) 부분들 상에 성장된 나노와이어 코어들(2)을 이용할지라도, 발명은 그와 같이 제한되지 않음에 유의한다. 촉매 시드 입자들을 사용한 VLS 방법들을 사용하거나 그외 다른 방법들을 사용하여 성장된 나노와이어 코어들(2)이 대신에 사용될 수도 있다.
도 1a ~ 도 1c에 도시된 종래 기술의 나노와이어 LED들(1)에서, 각 나노와이어(1)의 p-측(3)의 접촉은 전형적으로 각 나노와이어(1)의 p-형 쉘(3)을 둘러싸고 기판(5) 또는 버퍼층(7) 상에 절연층(6)까지 확장하는 도전성 층을 포함하는 p-전극(8)을 피착함으로써 달성된다. p-전극(8)의 도전성 층은 이 절연층(6) 상에서 이웃한 나노와이어들(1)까지 확장한다. 그러나, 나노와이어 LED의 나노와이어들은 밀접하게 이격(도 1a에서 선 W으로 나타낸 나노와이어들(1) 사이에 간격을 가진)되어 있고 큰 종횡비를 갖기 때문에, 높은 루미네선스를 얻기 위해서, p-전극 피착은 간단하지 않은 조작이다. 전형적으로 스퍼터링 또는 증발과 같은 조준선 공정들은 전극 피착을 위해 사용된다. 조준선 피착에 기인하여, 도 1b에 도시된 바와 같이, 나노와이어들(1)의 기부 쪽으로 두께가 감소되는 p-전극(8)의 테이퍼링을 초래하는, 나노와이어들의 선단들 상에 우선적인 성장 및 쉐도잉 효과가 관찰된다. 따라서, 효율적인 횡방향 전류 스프레드(current spreading)를 얻기 위해서, p-전극(8)의 두께는 나노와이어들 사이 내에서 불충분하게 두꺼워지는 반면 나노와이어들의 선단들 상에서 불필요하게 두껍워질 것이다. 또한, 쉐도잉 효과가 매우 심할 수 있어 p-전극에서 불연속들이 존재할 수 있다. 이에 따라, 나노와이어(1) 측벽들 및 하부 표면 상에(예를 들면, 층(6) 상에) p-전극(8) 두께는 나노와이어들 사이에 거리 뿐만 아니라 나노와이어들의 길이에 매우 의존적이 될 것이다. 층(6)의 표면의 하부 부분 상에 p-전극(8) 부분은 전기적 경로가 될 것이며, 도 1a에 화살표들로 보인 바와 같이, 나노와이어들 사이에 거리에 따른 폭을 가진 그리드가 될 것이다. 이러한 접촉층에서 전류 스프레드는 도 1b에 도시된 바와 같이, 접촉들이 두께 또는 폭이 너무 얇다면 매우 불량해질 수 있다.
열악한 전류 스프레드를 극복하기 위해서, 나노와이어 볼륨 요소들이 연속한 층 내에 합체되도록 연속한 p-층(3)을 성장시킴으로써 구조들의 평탄화가 수행될 수 있다. 이것은 통상적인 접촉들이 쉽게 전개될 수 있는 평탄 유사 표면을 생성할 것이다. 연속한 p-층(3)은 성장 시간이 개별적 쉘들 대신 연속한 층을 형성하기 위해 증가되는 것을 제외하고, 미국특허 7,829,443에 기술된 개별적 p-쉘들과 동일한 방법(예를 들면, MOCVD)에 의해 성장될 수 있다. 연속한, 실질적으로 평탄한 볼륨 요소(3)(이의 상측 표면은 하지의 나노와이어의 곡률 및 틈새 나노와이어 공간 토폴로지에 기인하여 정확히 평탄하지 않을 수 있다)을 형성함으로써, 도 2에 도시된 바와 같이, 접촉은 쉘 볼륨 요소들의 측벽들 상에 있는 것에서 연속한 볼륨 요소 상에만 있게 옮겨지는데, 이것은 "Visible-Color-Tunable Light-Emitting Diodes" by Young Joon Hong et. al. in the Jun. 3, 2011 on line edition of Advanced Materials에 의한 논문으로부터 재현된다. 그러나, 이 구성 은 두꺼운, 저항성 p-GaN 볼륨 요소를 통한 더 긴 전도 경로에 기인하여 비교적 높은 직렬 저항(series resistance)을 그리고 도전성이 열약한 두꺼운 p-GaN 물질에 기인하여 구조의 상이한 부분을 조명하는 것을 야기하였다.
도 3c는 Hong 등의 나노와이어 코어들 레이아웃 상에 합체된 p-볼륨 요소의 개요적 평면도를 도시한 것이다. 도 3a 및 도 3b는 각각 나노와이어 피크들 및 사이드들을 따라 도 3c에 선들 A 및 B을 따른 개요적 측단면도들이다. 도 3c에 도시된 바와 같이, 나노와이어 코어들(2) 및 활성 지역(4)은 위에서 보았을 때 6각형 단면 형상을 갖는다. 연속한 볼륨 요소(3)를 가진 장치들(1)은 도 3c에 도시된 평탄한 테셀레이션(tessellation) 또는 틸링(tiling)을 형성한다. 이것은 연속한 p-형 층 또는 볼륨 요소(3)가 어떠한 중첩들 또는 갭들도 없이 나노와이어 코어들(2)과 활성 지역들(4) 사이에 모든 공간을 채움을 의미한다. 구체적으로, 6각형의 장치들(1)은 합동의(congruent) 규칙적인 6각형들의 규칙적인 테셀레이션 혹은 3개의 6각형들이 각 꼭지점에서 합치는 "벌집 타일"을 형성한다. 즉, 6각형의 각 꼭지점 혹은 "코너"는 테셀레이션에서 2개의 다른 6각형들의 코너들에 접촉한다. 도 3a 및 도 3b에 도시된 바와 같이, p-전극(8)으로부터 장치의 하부로의 전류 경로가 선(C)에 의해 보여졌고 이것은 장치의 높이를 따라 볼륨 요소(3) 높이의 대부분을 통해 확장한다. 이 구성은 두꺼운 저항성의 p-GaN 볼륨 요소(3)를 통한 더 긴 전도 경로(C)에 기인하여 비교적 큰 직렬 저항을 야기한다.
본 발명자는 합체되고 연결된 실질적으로 평탄한 p-GaN 층 또는 볼륨 요소(3)를 얻고 나노와이어들(1)의 측벽들까지 아래로 더 짧은 전도 경로가 도 2 및 도 3에 도시된 장치들의 큰 직렬 저항을 감소시킬 수 있게 하는 방법이 있음을 알았다. 구체적으로, 연속한 p-GaN 층 또는 볼륨 요소(3)는 이것이 복수의 각각의 나노와이어들 코어들(2) 상에 복수의 활성 지역들(4)에 접촉하게 그리고 볼륨 요소(3)가 각각의 나노와이어 코어들(2) 상에 활성 지역들(4) 사이에 개구들 또는 틈새 보이드들을 내포하게 성장된다. p-형 전극(8)은 낮은 접촉 저항을 위해 연속한, 실질적으로 평탄한 p-형 층(3) 상에 위치되고, p-형 전극(8)은 또한 더 짧은 전도 경로 및 더 낮은 직렬 저항을 제공하기 위해 틈새 보이드들 안으로 아래로 확장한다.
틈새 보이드들은 임의의 적합한 방법을 사용하여 형성될 수 있다. 예를 들면, 보이드들은 코어들(2)이 서로에 관하여 어떻게 놓여지는지에 기초하여 형성될 수 있는데, 이것은 절연층(6) 내 개구들 내 노출된 버퍼층(7) 또는 기판(5)에 격자 기하구조에 의해 결정된다. 예를 들면, 도 4a에 도시된 바와 같이, (0001) n-GaN 버퍼층(7) 상에 혹은 (111) n-Si 기판(5) 상에 나노와이어 코어들(2)을 성장시키는 것은 위에서 보았을 때 6각형 단면 형상을 가진 코어들(2)을 발생한다. 6각형 단면 형상은 바람직하게 실질적으로 규칙적인 6각형인데, 즉, 6각형의 각각의 내각은 약 120도(있을 수 있는 성장 불규칙성에 기인하여 플러스 또는 마이너스 0 ~ 10도)이다.
6각형의 코어들(2)이 각 코어의 꼭지점들이 이웃한 코어들의 2개의 다른 꼭지점들을 지향하는 가상적 등변삼각형 "T"의 꼭지점들에 3개의 코어들의 유닛 셀들 내에 위치되었을 때, 틈새 보이드들이 전혀 없는 테셀레이트된 벌집 구조는 도 4a에 도시된 바와 같이, 활성 지역들(4) 및 볼륨 요소(3)가 코어들(2) 상에 형성된 후에 나타난다. 반대로, 한 코어가 이웃한 코어들의 다른 2개 미만의 꼭지점들을 지향하게 코어들이 서로에 관하여 있을 때, 틈새 보이드들(9)은 도 4b 및 도 4c에 도시된 바와 같이, 활성 지역들(4) 및 볼륨 요소(3)가 코어들(2) 상에 형성된 후에 형성된다.
예를 들면, 도 4b에 도시된 바와 같이, 6각형의 각 꼭지점이 한 이웃한 6각형의 2개의 꼭지점들이 아니라 하나를 지향하게 도 4a에 도시된 코어들(2)에 관하여 약 30도만큼 코어들(2)이 회전될 때, 활성 지역들(4) 및 볼륨 요소(3)가 코어들(2) 상에 형성된 후에 연속한 볼륨 요소(3) 내에 큰 3각형 틈새 보이드들(9)이 형성된다. 또 다른 예에서, 도 4c에 도시된 바와 같이, 6각형의 각 꼭지점이 이웃한 6각형의 어떤 꼭지점들도 지향하지 않게 90도 미만, 60도 이상만큼 코어들(2)이 회전될 때, 활성 지역들(4) 및 볼륨 요소(3)가 코어들(2) 상에 형성된 후에 연속한 볼륨 요소(3) 내에 작은 3각형 틈새 보이드들(9)이 형성된다.
6각형의 III-질화물 기반의 나노와이어들(예를 들면, GaN 나노와이어들)은 항시 Si (111) 또는 GaN (0001)와 같은 하지의 물질의 결정 방위에 기초하여 동일한 면 방향으로 성장한다. 이에 따라, 6각형의 코어들(2)의 특정 면들은 항시 하지의 Si (001) 기판 또는 GaN (0001) 버퍼층의 웨이퍼 플랫에 관하여 동일한 각도의 방위로 놓여질 것이다. 도 4a에서 삼각형 T에 관하여 도 4b 및 도 4c에서 삼각형 T를 회전하는 것은 나노와이어 코어(2) 면들이 도 4a에서 나노와이어 코어(2) 면들(facet)에 관하여 도 4b 및 도 4c에서 회전되게 한다. 코어들의 면들의 회전은 면들이 도 4a에서 벌집 패턴을 형성할 때 볼륨 요소(3)가 합체되게 하거나 면들이 도 4b 및 도 4c에서 벌집 패턴을 형성하지 않을 때 볼륨 요소(3)가 보이드들(9)을 갖게 한다. 즉, 6각형의 코어(2)의 각 꼭지점에 수직한 선은 도 4a에서 벌집 패턴을 형성하기 위해 2개의 이웃한 코어들(2)의 2개의 가장 가까운 각각의 꼭지점들에 수직한 2개의 선들을 한 점에서 교차한다. 반대로, 6각형의 코어(2)의 각 꼭지점에 수직한 선은 도 4b 및 도 4c에서 벌집 패턴을 형성하지 않기 위해 2개의 이웃한 코어들(2)의 2개의 가장 가까운 각각의 꼭지점들에 수직한 2개의 선들을 한 점에에서 교차하지 않는다. 이에 따라, 하지의 물질의 결정 방위에 관하여 삼각형 T의 방위에 따라, 볼륨 요소는 도 4a에 도시된 바와 같이 합체되거나 도 4b 또는 도 4c에 도시된 바와 같이 보이드들(9)을 내포할 것이다.
대안적 실시예에서, 보이드들(9)은 사후 볼륨 요소(3) 성장 가공을 사용하여 형성될 수도 있다. 이 실시예에서, 포토리소그래피, e-빔 리소그래피, 나노-임프린트 리소그래피, 등과 같은, 리소그래피에 의해 형성된 개구들을 내포하는 마스크(예를 들면, 포토레지스트 및/또는 하드 마스크)는 합체된 볼륨 요소(3) 상에 형성된다. 이어, 마스크 개구들 내 노출된 볼륨 요소(3)의 부분들은 볼륨 요소 내 깊은 구멍들(예를 들면, 보이드들(9))을 형성하기 위해 이방성 에칭을 사용하여 에칭된다. 볼륨 요소(3)의 에칭은 보이드들(9)(예를 들면, 도 4a에 도시된 바와 같이)을 내포하지 않게 피착되는 볼륨 요소 상에 행해질 수 있다. 대안적으로, 에칭은 보이드들(9)의 폭을 넓히기 위해 좁은 보이드들(9)(예를 들면, 도 4c에 도시된 바와 같이 )로 피착되는 볼륨 요소(3) 상에 행해질 수 있다. 이 경우에, 마스크 내 개구들은 에칭 전에 보이드들(9)과 정렬된다. 마스크(예를 들면, 포토레지스트)는 바람직하게 에칭 단계 후에 제거된다.
대안적으로, 코어들(2)은 다른 결정 방위들을 가진 기판들 상에 코어들을 성장시킴으로써, 도 4d에 도시된 바와 같이 정방형 단면 형상(위에서 보았을 때)을 가질 수 있다. 활성 지역들 4개(예를 들면, 층들 또는 양자 우물(들))는 하지의 코어들(2)과 실질적으로 동일한 단면 형상(위에서 보았을 때)을 가질 것이다. 각 코어의 꼭지점들이 3개의 이웃한 코어들의 3개의 다른 꼭지점들을 지향하는 가상의 정방형 "S"의 꼭지점들에 4개의 코어들의 유닛 셀들 내에 정방형 코어들(2)이 위치될 때, 틈새 보이드들이 없는 테셀레이트 정방형 구조는 도 4d에 도시된 바와 같이 활성 지역들(4) 및 볼륨 요소(3)이 코어들(2) 상에 형성된 후에 나타난다. 반대로, 각 꼭지점이 3개 미만의 이웃한 꼭지점들(이웃하지 않은 꼭지점들을 지향하는 것을 포함하여)을 지향하게 코어들이 서로에 관하여 회전될 때, 도 4e 및 도 4f에 도시된 바와 같이, 활성 지역들(4) 및 볼륨 요소(3)가 코어들(2) 상에 형성된 후에, 틈새 보이드들(9)이 형성된다.
예를 들면, 도 4e에 도시된 바와 같이, 정방형의 각 꼭지점이 한 이웃한 정방형의 한 꼭지점을 지향하게 코어들(2)이 약 45도만큼 회전될 때, 활성 지역들(4) 및 볼륨 요소(3)가 코어들(2) 상에 형성된 후에, 연속한 볼륨 요소(3) 내에 큰 정방형 틈새 보이드들(9)이 형성된다. 또 다른 예에서, 도 4f에 도시된 바와 같이, 정방형의 각 꼭지점이 이웃한 정방형의 꼭지점들을 전혀 지향하지 않게 코어들(2)이 회전될 때, 활성 지역들(4) 및 볼륨 요소(3)가 코어들(2) 상에 형성된 후에, 연속한 볼륨 요소(3) 내에 작은 장방형 틈새 보이드들(9)이 형성된다.
도 5c는 p-전극(8)이 볼륨 요소(3) 상에 형성된 후에 도 4b의 나노와이어 코어들 상에 합체된 p-볼륨 요소의 개요적 평면도를 도시한 것이다. 도 5a 및 도 5b는 각각 나노와이어 피크들 및 사이드들을 따라, 도 5c에서 선들 A 및 B을 따른 개요적 측단면도들이다. 도 5c에 도시된 바와 같이, 나노와이어 코어들(2) 및 활성 지역(4)은 위에서 보았을 때 6각형 단면 형상을 갖는다. 연속한 볼륨 요소(3)를 가진 장치들(1)은 도 5c에 도시된 평탄한 비-테셀레이트 혹은 비-타일 구성을 형성한다. 이것은 연속한 p-형 층 또는 볼륨 요소(3)가 나노와이어 코어들(2)과 활성 지역들(4) 사이에 모든 공간을 채우지 않으며 절연 마스킹 층(6)을 향하여 3각형 틈새 보이드들(9)이 형성됨을 의미한다.
구체적으로, 6각형의 장치들(1)은 합동의(congruent) 규칙적인 6각형들의 규칙적인 테셀레이션 혹은 3개의 6각형들을 각 꼭지점에서 합치는 "벌집 타일"을 형성하지 않는다. 즉, 6각형의 각 꼭지점 또는 "코너"는 테셀레이션에서 2개의 다른 6각형들의 코너들과 접촉하지 않는다. 도 5a에 도시된 바와 같이, 볼륨 요소(3)는 선 A을 따라 6각형의 코어들(2)의 피크들을 따라 단면에서 보았을 때 층(6)까지 코어들(2)/활성 지역들(4) 사이에 전체 공간을 채운다. 이에 따라, 볼륨 요소(즉, p-GaN 층)(3)는 복수의 코어들(2)/활성 지역들(4) 사이에서 연속하다.
그러나, 도 5b에 도시된 바와 같이, 볼륨 요소(3)는 코어들(2)의 피크 및 에지 사이에 위치된 선 B를 따른 단면에서 보았을 때 코어들(2)/활성 지역들(4) 사이에 전체 공간을 채우지 않는다. 이것은 볼륨 요소(3)에서 선 B을 따라 층(6)까지 틈새 보이드들(9)을 형성한다. 틈새 보이드들(9)은 p-전극(8)으로 부분적으로 채워진다. 이것은 도 5a에서 선 A을 따른 p-전극(8)과 코어(2) 사이에 전류 경로(C1)보다 선 B을 따른 p-전극(8)과 코어(2) 사이에 더 짧은 전류 경로(C2)을 제공한다.
이에 따라, p-GaN 층(3)은 코어들(2) 사이에 틈새 공간들을 채우는 도 5a에 도시된 제 1 부분(3A)을 갖는다. 또한, p-GaN 층은 틈새 보이드들(9)의 측벽들을 형성하는 도 5b에 도시된 제 2 부분(3B)을 갖는다. p-전극(8)은 도 5a에서 p-GaN 층(3)(그러나 노출되지 않은 제 1 부분(3A)은 아니다)의 상부와 접촉하며 보이드들(9) 내 p-GaN 층(3)의 제 2 부분(3B)과 접촉한다.
어레이 내 다른 것들은 아니고 몇몇 단면 선들을 따른 볼륨 요소(3)의 측벽들 상에 접촉들을 갖는 것은 열약하게 전도하는 p-GaN 볼륨 요소(8)를 통한 저항성 전도 경로를 감소시킬 것이며, 코어들의 측벽들 상에 있는 활성 지역(4)에의 더 균일한 캐리어 주입 및 감소된 직렬 저항을 위한 장치를 가능하게 하며 이는 더 나은 LED 성능을 제공한다. p-전극(8)은 도 5c에 도시된 바와 같이 각 6각형(6각형 사이드당 하나의 보이드)에 이웃한 6개의 보이드들(9)이 있기 때문에 각 코어(2)/활성 지역(4) 상에 각 볼륨 요소(3)의 모든 6개의 측벽들과 접촉할 것이다.
대안적 실시예에서, p-전극(8)은 각 전체 틈새 보이드(9)를 채운다. 도 6a ~ 도 6c은 도 6b에 도시된 바와 같이 p-전극(8)이 전체 틈새 보이드들(9)을 채우는 것을 제외하고, 도 5a ~ 도 5c와 동일하다. 전극(8)에서 전류 스프레드는 도 6b에서 화살표들로 나타내었다. 이것은 장치 위에서 완전히 연결되는 평탄한 p-전극(8)을 형성한다. 충분히 두꺼운 전극(8)을 피착함으로써, 보이드들(9)은 개선된 전류 스프레드를 위해 완전히 연결된 평탄한 접촉 또는 전극(8) 층을 형성하기 위해 완전히 채워진다. 도 6b에 도시된 바와 같이 보이드들(9)을 완전히 채우는 이 전극(8) 층은 비지향성 피착 방법(예를 들면, 원자 층 피착에 의해 피착된 ZnO)에 의해 피착될 수 있고, 반면 도 5b에 도시된 바와 같이 보이드들(9)을 완전히 채우지 않는 전극(8) 층은 지향성 피착 방법(예를 들면, 스퍼터링에 의해 피착된 ITO 또는 Ag)에 의해 피착될 수 있다. 요망된다면, 전극(8)은 비지향성 및 지향성 피착 방법들의 조합에 의해 피착될 수 있다(예를 들면, 전극(8)이 지향성 피착 방법에 의해 피착된 제 1 부-층과 비지향성 피착 방법에 의해 피착된 제 2 부-층을 내포하게).
또 다른 실시예에서, 전극(8)은 도 7a 및 도 7b에 도시된 바와 같이 보이드들(9) 내 공중-가교된 구성으로 형성될 수 있다. 본원에서 사용되는 바와 같이, "공중-가교된 전극"이라는 용어는 이웃한 장치들 사이에 빈 공간을 남기게 이웃한개개의 장치들 사이에 확장하는 전극 구조를 의미하게 취해진다. 빈 공간은 바람직하게 사이드들 상에 이웃한 장치들(예를 들면, 복수의 활성 지역들(4)에 접촉한 연속한 볼륨 요소(3)에 의해), "상부" 상에 가교된 전극(8), 및 "하부" 상에 장치들의 지지부에 의해 둘러싸이며, 여기에서 상부 및 하부라는 용어들은 장치가 어떤 방법으로 위치되는가에 따라 상대적이다. 공중-가교된 전극은 나노와이어 지지층(예를 들면, 기판(5), 버퍼층(7), 절연 마스크 층(6), 등)과 전극(8) 사이에 전극(8) 밑에 빈 공간(10)이 존재하게, 볼륨 요소(3) 선단들 및 보이드들(9)을 덮는다. 공중 가교된 전극은, 전체를 참조로 본원에 포함시키며 2011년 6월 17일에 출원된 미국출원번호 13/163,280에 교시된 바와 같이, 보이드들(9)의 하부를 채우는 희생 물질을 제공하고, 보이드들(9)의 상부 부분들 내에 전극(8)을 형성하고, 이어 보이드들(9)의 하부에 빈 공간들(10)을 남기기 위해 희생 물질을 제거함으로써 형성된다.
개개의 장치들 사이에 보이드들(9)은 개선된 전기적 접촉에의 액세스를 줄 뿐만 아니라 향상된 광 추출을 위한 광결정(photonic crystal) 효과들을 제공할 수 있다. 광결정 구성들은 횡방향 방출을 위한 밴드갭을 주거나 밴드갭을 감소시키는 2차원적 6각형, 3각형, 벌집 또는 정방형 유형을 포함하나 이들로 제한되지 않는다. 광결정 격자 상수는 나노와이어 코어들(2)의 간격의 ½만큼 주어질 수 있다. 파장에 대응하는 밴드갭은 일반적으로 격자 간격의 미만이거나 이 정도이며 이는 가시광 체제에서 잇점이 있다.
도 5a ~ 도 5c 및 도 6a ~ 도 6c가 도 4b의 구조에서 전극(8)의 형성을 예시하지만, 도 4c, 도 4e 및 도 4f의 구조들에서 전극(8)의 형성에 의해 유사한 구조들이 형성될 것임이 이해될 것이다. 코어의 제 1 도전형이 본원에서 n-형 반도체 코어로서 기술되고 본원에서 제 2 도전형 볼륨 요소가 p-형 반도체층으로서 기술되지만, 이들의 도전형들은 반대가 될 수 있음이 이해될 것이다. p-형 반도체층(3)은 p-GaN 이외의 반도체 물질들, 이를테면 p-형 InGaN, AlGaN, AlInGaN, 등을 포함할 수 있다.
발명의 또 다른 측면에서, 장치들은 나노와이어 볼륨 요소들의 상면이 연속한 층 내에 합체하게 연속한 p-형 층을 성장시킴으로써 구조들의 평탄화에 의해, 열악한 전류 스프레드를 극복하고 광 추출 효율을 증가시키는데 적합하며, 이 연속한 층은 나노와이어 볼륨 요소들을 개재시키는 연속한 층 내에 보이드들 또는 구멍들을 동시에 포함시키면서 형성된다. 이것은, 통상의 접촉들이 피착될 수 있고 동시에 반도체 장치 내에 굴절률에 있어 광-산란 변동들을 야기하여 반도체 장치로부터 추출되는 광량을 증가시키는 평탄 유사 표면을 생성한다. 본원에서 사용되는 바와 같이, 평탄 유사 표면은 활성 LED 지역 내 2개의 나노와이어들에 대해서 50% 이하의 최저 및 최고의 지향들, 이를테면 5 ~ 10%과 같이, 0 ~ 25% 사이에서 높이 변화를 갖는다. 보이드들을 포함하는 연속한 p-형층은 나노와이어 볼륨 요소들로서 적합한 방법들(예를 들면 MOCVD)에 의해 형성될 수 있다.
일 실시예에서, 복수의 p-형 층들은 n-형 코어들 주위에 형성되고, p-형 층들 중 적어도 하나는 합체되고, 이 합체된 층 내에 보이드들이 형성된다. 이어, 전극층은 합체된 p-형 층 위에 형성되며 전극은 바람직하게 보이드들 내로 들어가지 않는다.
도 8 및 도 9는 나노와이어 볼륨 요소들을 개재시키는 보이드들을 포함하는 나노와이어 반도체 장치들의 실시예들의 2개의 개요적 단면들을 도시한 것이다. 도 8에서, 제 2 도전형 반도체의 제 2 층을 형성하기 위해 사용되는 공정 조건들은 반도체 물질의 성장률이 지지부로부터 가장 먼 나노와이어의 단부 가까이에서 가장 높게 되도록 선택된다. 도 8a에는 제 2 도전형 반도체의 제 2 층의 피착 공정 시간 도중에 2개의 나노와이어들의 단면이 도시되었다. 이 실시예에서, 도 8a에 도시된 바와 같이, 장치는 나노와이어 코어 및 활성 지역(12), 제 2 도전형 반도체(14)의 제 1 연속한 층 및 제 2 도전형 반도체(16)의 제 2 층을 포함한다. 도 8b에서, 반도체 장치의 상면(예를 들면, 층(16)의 상부)이 연속하고 복수의 보이드들(9)이 나노와이어 볼륨 요소들을 개재하게 충분한 물질을 피착 공정이 제공한 후에 제조 공정 나중에 2개의 나노와이어들의 단면이 도시되었다.
도 9에 도시된 또 다른 실시예에서, 공정 조건들은 제 2 도전형 반도체 물질의 성장률이 나노와이어의 중간-길이에 가까이보다 지지부에서 가장 먼 그리고 지지부에 가장 가까운 나노와이어의 단부들에서 더 높게 되도록 선택된다. 도 9a에서, 제 2 도전형 층의 피착 공정의 시간 중간에 두 나노와이어들의 단면이 도시되었다. 이 실시예에서, 도 9b에 도시된 바와 같이, 장치는 나노와이어 코어 및 활성 지역(12), 제 2 도전형 반도체(14)의 제 1 연속한 층 및 제 2 도전형 반도체(16)의 제 2 층을 포함한다. 도 9b에서, 반도체 장치의 상면(예를 들면, 층(16)의 상부)이 연속하고 복수의 보이드들(9)이 나노와이어 볼륨 요소들을 개재하게 충분한 물질을 피착 공정이 제공한 후에 제조 공정 나중에 2개의 나노와이어들의 단면이 도시되었다.
도 8b 및 도 9b에 도시된 바와 같이, 제 2 도전형(16)의 제 2 연속한 층의 에피택셜 성장은 틈새 보이드들(9)을 완전히 둘러싸고, 보이드들(9)은 상부 및 사이드들 상에 층(16)에 의해 완전히 둘러싸이게 된다. 도 8b에서, 보이드들(9)은 보이드들(9)의 하부 상에 하지의 층(예를 들면, 마스크 층(6) 또는 또 다른 층)까지 확장한다. 이에 따라, 도 8b에서, 보이드들(9)은 이 하지의 층에 의해 하부 상에서 둘러싸인다. 반대로, 도 9b에서, 보이드들(9)은 상부, 하부 및 사이드들 상에 층(16)에 의해 완전히 둘러싸인다. 이에 따라, 도 8b 및 도 9b에 도시된 바와 같이, 전극 층(8)이 p-형 반도체층(16) 상에 피착되었을 때, 전극 층(8)은 완전히 둘러싸인 틈새 보이드들(9) 내로 확장하지 않는다.
바람직한 실시예에서, 나노와이어 코어(12)는 n-형 GaN을 포함하고, 제 2 도전형 반도체(14)의 연속한 층은 p-형 AlGaN을 포함하고, 제 2 도전형 반도체(16)의 제 2 층(즉, 보이드들(9)을 가진 층)은 p-형 GaN을 포함한다.
일 실시예에서, 도 8 및 도 9에 도시된 장치들을 형성하기 위한 방법은 성장 방법으로서 MOCVD을 사용하고 반도체 물질이 GaN일 때 바람직한 조건들에서 제 2 도전형(16)의 제 2 층을 형성하는 것을 포함한다. 어떠한 보이드들 또는 구멍들도 나노와이어 볼륨 요소들을 개재하지 않는 종래 기술에서, 제 2 도전형 반도체의 층은 전형적으로 H2를 포함하는 주변 기체 내에서 900℃ 이상의 온도에서 형성된다. 본 발명의 이 실시예에서, 보이드들 또는 구멍들을 포함하는 제 2 도전형의 제 2 층은 바람직하게 H2, 혹은 H2 및 N2, 혹은 N2포함하는 주변 기체 내에서 900℃ 이하의 낮은 온도에서 형성된다. 다른 반도체 물질들, 예를 들면 InGaN, 또는 AlGaN에 대해서, 보이드들은 다른 적합한 성장 조건들에 의해 형성될 수 있다. 또 다른 실시예에서, 층(16)은 도핑된 반도체층이며, 제 2 층 내 도펀트들(GaN의 경우에 이를테면 Mg)은 보이드들 또는 구멍들을 형성하기 위해 사용될 수 있다.
본 발명의 실시예들의 나노와이어 LED 구조는 상부 방출, 즉, p-전극을 통한 광 방출 혹은, 하부 방출, 즉, 지지층(즉, 도전성 층 및/또는 버퍼층 및/또는 기판을 통한)을 통한 광 방출을 위해 적응된다. 전극 접촉들은 전체를 참조로 본원에 포함시키는 6/17/2011에 출원된 미국출원번호 13/163,280에 기술된 바와 같이 형성될 수 있다. 본원에서 사용되는 바와 같이, 광 방출이라는 용어는 UV 또는 IR 방사선 뿐만 아니라 가시광(예를 들면, 청색 또는 자외광)을 포함한다.
상부 방출 장치에 있어서, p-전극(8)은 투명할 필요가 있다(즉, 이것은 LED에 의해 방출되는 광의 대부분을 투과시켜야 한다). 특히 상부 방출 나노와이어 LED에 있어선, 인듐 주석 산화물(ITO)가 p-전극을 위한 적합한 물질이다. ITO는 바람직하게 150 ~ 900nm, 더 바람직하게 250 ~ 650nm, 가장 바람직하게 약 500nm의 두께를 갖는다. 상부 방출 장치 상에 p-전극을 위한 다른 적합한 물질들은 ZnO, 도핑된 ZnO 및 다른 투명한 도전 산화물들(TCOs)이다. 이 물질을 위한 중요한 파라미터들은 양호한 투명성, 전기적 도전률 및 볼륨 요소에 낮은 저항성 접촉을 만드는 능력이다. 부합하는 굴절률(구성에 따라)과 함께, 높은 열 도전율 또한 바람직하다. 상부 방출 나노구조의 LED의 일 실시예에서, 기판에는 바람직하게 나노와이어 LED들 밑에 평면에서 확장하는 반사 수단(예를 들면, 미러)이 제공된다. n-전극은 도 1c에 도시된 n-Si 기판(5)의 하부 상에 형성될 수 있다.
하부 방출 LED에 있어서, p-전극(8)은 바람직하게 반사성이며 Ag, Al, 등을 포함한다. p-전극은 반사성 및/또는 도전성 특성들을 개선하기 위해 p-전극 상에 피착된 하나 이상의 추가의 층들을 포함할 수 있다(예를 들면, 전극(8)은 Ag층과 같은 위에 놓이는 반사성 미러 층을 가진 ZnO 또는 ITO과 같은 투명한 금속 산화물을 포함할 수 있다). Ti 및/또는 Al와 같은, 별도의 n-전극층은 LED 장치의 방위에 따라 n-기판(5) 또는 n-버퍼층(7)과 접촉하여 형성된다. 이 구성의 추가된 잇점은 측벽 접촉들과 비교했을 때 전극들의 필라들에서 흡수에 감소이다.
본 발명이 나노와이어 LED들의 접촉에 관하여 기술할지라도, 전계효과 트랜지스터들, 다이오드들과 같은 다른 나노와이어 기반 반도체 장치들, 및 특히, 광검출기들, 태양전지들, 레이저들, 등과 같은 광 흡수 또는 광 발생을 수반하는 장치들이 동일 방식으로 접촉될 수 있고, 특히 공중-가교 배열이 임의의 나노와이어 구조들 상에 구현될 수 있음을 알 것이다.
상부, 하부, 기부, 횡방향, 등에의 모든 언급들은 단지 이해를 용이하게 위해 도입되고, 구체적 방위로 제한하는 것으로서 간주되어서는 안 된다. 또한, 도면들에서 구조들의 치수들은 반드시 축척에 맞지는 않는다.
발명이 현재 가장 현실적이고 바람직한 실시예들인 것으로 간주되는 것에 관련하여 기술되었으나, 발명은 개시된 실시예들로 제한되지 않으며, 반대로 첨부된 청구항들의 범위 내에서 다양한 수정들 및 등가적 배열들을 포함하게 의도된 것임을 알아야 한다.

Claims (46)

  1. 반도체 장치에 있어서,
    지지부 상에 위치된 복수의 제 1 도전형 반도체 나노와이어 코어들;
    각 나노와이어 코어 주위의 활성 지역 쉘;
    상기 코어들 위와 주위에 확장하는 제 2 도전형 반도체의 제 1 연속한 층;
    상기 코어들 위와 주위에 확장하는 제 2 도전형 반도체의 제 2 연속한 층;
    상기 제 2 도전형 반도체의 제 2 연속한 층 내에 위치되고 상기 코어들 사이에서 확장하는 복수의 틈새 보이드들; 및
    상기 제 2 도전형 반도체의 제 2 연속한 층에 접촉하는 제 1 전극층을 포함하고,
    상기 장치는 발광 다이오드(LED) 장치를 포함하며,
    상기 활성 지역 쉘은 적어도 한 양자 우물을 포함하고, 상기 제 2 도전형 반도체의 제 1 연속한 층은 상기 적어도 한 양자 우물 쉘에 의해 둘러싸인 각 나노와이어 코어에서 발광 p-n 접합을 형성하기 위해 상기 적어도 한 양자 우물에 접촉하고,
    상기 제 2 도전형 반도체의 제 2 연속한 층은 상기 제 2 도전형 반도체의 제 1 연속한 층 위 및 주위로 확장하며, 상기 제 2 도전형 반도체의 제 2 연속한 층은 상기 코어들을 개재하는 상기 복수의 틈새 보이드들을 포함하고,
    상기 제 2 도전형 반도체의 제 2 연속한 층에 접촉하는 상기 제 1 전극층은 상기 틈새 보이드들 내로 확장하지 않으며,
    상기 제 1 도전형은 n-형을 포함하고, 상기 제 2 도전형은 p-형을 포함하며, 상기 제 1 전극층은 p-전극층을 포함하고,
    상기 지지부는 기판 상의 n-형 반도체 버퍼층을 포함하며,
    상기 기판은 n-Si 또는 사파이어 기판을 포함하고, 상기 버퍼층은 n-GaN 또는 n-AlGaN 층을 포함하며, 상기 코어들은 상기 버퍼층 상의 절연 마스크 층 내 개구들을 통해 노출된 상기 버퍼층 표면의 부분들로부터 에피택셜로 확장하는 n-GaN 나노와이어들을 포함하고, 상기 적어도 한 양자 우물은 InGaN 양자 우물을 포함하며, 상기 제 2 도전형 반도체의 제 2 연속한 층은 p-GaN 층을 포함하고, 상기 틈새 보이드들은 상부 및 사이드들 상의 상기 제 2 도전형 반도체의 제 2 연속한 층에 의해 그리고 하부 상의 하지의 층에 의해 완전히 둘러싸이는, 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 전극은 상기 틈새 보이드들 내로 확장하는, 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서, 상기 제 2 도전형 반도체층은 각 코어에서 발광 p-n 접합을 형성하기 위해 상기 코어들에 직접 물리적으로 접촉하는, 반도체 장치.
  5. 삭제
  6. 제 1 항에 있어서, 상기 활성 지역 쉘은 적어도 한 양자 우물을 포함하고, 상기 제 2 도전형 반도체층은 상기 적어도 한 양자 우물 쉘에 의해 둘러싸인 각 나노와이어 코어에서 발광 p-i-n 접합을 형성하기 위해 상기 적어도 한 양자 우물에 직접 물리적으로 접촉하는, 반도체 장치.
  7. 삭제
  8. 제 6 항에 있어서, n-형 나노와이어 코어들에 전기적으로 연결하는 제 2 전극층을 더 포함하는, 반도체 장치.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서, 상기 지지부는 반도체 기판을 포함하는, 반도체 장치.
  12. 제 1 항에 있어서, 상기 제 1 전극층은 투명한, 반도체 장치.
  13. 제 1 항에 있어서, 상기 코어들은 상기 지지부 상에 위치된 절연 마스크 층 내 개구들을 통해 노출된 상기 지지부의 반도체 표면의 부분들로부터 에피택셜로 확장하는 반도체 나노와이어들을 포함하는, 반도체 장치.
  14. 제 13 항에 있어서, 상기 코어들은 상기 틈새 보이드들을 형성하기 위해 상기 코어들 주위에 상기 제 2 도전형 반도체층이 확장할 때 비-테셀레이트(non-tessellated) 구성이 제공되게 위치된, 반도체 장치.
  15. 제 14 항에 있어서, 상기 코어들은 실질적으로 6각형 단면 형상을 가지며, 상기 6각형 단면 형상의 각 꼭지점은 상기 제 2 도전형 반도체층 내에 3각형 틈새 보이드들을 형성하기 위해 이웃한 코어들의 2개 미만의 꼭지점들에 지향하는, 반도체 장치.
  16. 제 14 항에 있어서, 상기 코어들은 실질적으로 정방형 단면 형상을 가지며 상기 정방형 단면 형상의 각 꼭지점은 상기 제 2 도전형 반도체층 내에 정방형 혹은 장방형 틈새 보이드들을 형성하기 위해 이웃한 코어들의 3개 미만의 꼭지점들에 지향하는, 반도체 장치.
  17. 제 14 항에 있어서, 상기 제 2 도전형 반도체층은 실질적으로 평탄한, 반도체 장치.
  18. 제 14 항에 있어서, 상기 코어들 주위에 위치되고, 상기 코어들 사이에 틈새 공간들을 채우는 상기 제 2 도전형 반도체층의 제 1 부분에 의해 혹은 상기 틈새 보이드들의 측벽들을 형성하는 상기 제 2 도전형 반도체층의 제 2 부분에 의해 둘러싸인, 적어도 한 활성 양자 우물 쉘을 더 포함하는, 반도체 장치.
  19. 제 18 항에 있어서, 상기 제 1 전극층은 상기 제 2 도전형 반도체층의 상기 제 2 부분에 접촉하기 위해 상기 틈새 보이드들을 부분적으로 혹은 완전히 채우는, 반도체 장치.
  20. 제 19 항에 있어서, 상기 제 1 전극층은 공중-가교된 전극 구성이 형성되게 상기 틈새 보이드들을 부분적으로 채우는, 반도체 장치.
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  33. 제 1 항에 있어서, 상기 제 2 도전형 반도체의 상기 제 2 연속한 층의 상부 부분은 실질적으로 평탄한, 반도체 장치.
  34. 삭제
  35. 제 1 항에 있어서, 상기 틈새 보이드들은 상부, 하부 및 사이드들 상에 상기 제 2 도전형의 상기 제 2 연속한 층에 의해 완전히 둘러싸이는, 반도체 장치.
  36. 반도체 장치 제조 방법에 있어서,
    지지부 상에 절연 마스크 층 내 개구들을 통해 노출된 상기 지지부의 반도체 표면의 부분들로부터 복수의 제 1 도전형 반도체 나노와이어 코어들을 에피택셜 성장시키는 단계;
    상기 코어들 상에 반도체 활성 지역 쉘들을 형성하는 단계;
    상기 성장 단계 동안에 상기 코어들 사이에 확장하는 제 2 도전형 반도체층 내에 복수의 틈새 보이드들이 형성되게, 상기 코어들 및 상기 쉘들 위 및 주위에 확장하는 연속한 제 2 도전형 반도체층을 성장시키는 단계; 및
    상기 제 2 도전형 반도체층에 접촉하고 상기 틈새 보이드들 내로 확장하는 제 1 전극층을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  37. 제 36 항에 있어서, 상기 장치는 발광 다이오드(LED) 장치를 포함하고, 상기 제 1 도전형은 n-형을 포함하고, 상기 제 2 도전형은 p-형을 포함하고, 상기 제 1 전극층은 p-전극층을 포함하는, 반도체 장치 제조 방법.
  38. 제 37 항에 있어서, n-형 나노와이어 코어들에 전기적으로 연결하는 제 2 전극층을 더 포함하는, 반도체 장치 제조 방법.
  39. 제 37 항에 있어서, 상기 지지부는 기판 상에 n-형 반도체 버퍼층을 포함하고, 상기 기판은 n-Si 또는 사파이어 기판을 포함하고, 상기 버퍼층은 n-GaN 또는 n-AlGaN 층을 포함하고, 상기 코어들은 n-GaN 나노와이어들을 포함하고, 적어도 한 양자 우물은 InGaN 양자 우물을 포함하고, 상기 제 2 도전형 반도체층은 p-GaN 층을 포함하는, 반도체 장치 제조 방법.
  40. 제 37 항에 있어서, 상기 코어들은 성장 동안에 상기 틈새 보이드들을 형성하기 위해 상기 제 2 도전형 반도체층이 성장될 때 비-테셀레이트 구성이 제공되게 위치된, 반도체 장치 제조 방법.
  41. 반도체 장치 제조 방법에 있어서,
    지지부 상에 절연 마스크 층 내 개구들을 통해 노출된 상기 지지부의 반도체표면의 부분들로부터 복수의 제 1 도전형 반도체 나노와이어 코어들을 에피택셜 성장시키는 단계;
    상기 코어들 상에 반도체 활성 지역 쉘들을 형성하는 단계;
    상기 코어들 및 상기 쉘들 위 및 주위에 확장하는 제 2 도전형 반도체의 제 1 연속한 층을 에피택셜 성장시키는 단계;
    상기 제 2 도전형 반도체의 제 2 연속한 층을 에피택셜 성장시키는 단계로서, 상기 제 2 도전형 반도체의 상기 제 2 연속한 층은 제 2 도전형 반도체의 상기 제 1 연속한 층을 상에 성장되고 상기 코어들을 개재하는 복수의 틈새 보이드들을 포함하는, 상기 에피택셜 성장시키는 단계;
    상기 제 2 도전형의 상기 제 2 층 에 접촉하는 제 1 전극층을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  42. 제 41 항에 있어서, 상기 장치는 발광 다이오드(LED) 장치를 포함하고, 상기 제 1 도전형은 n-형을 포함하고, 상기 제 2 도전형은 p-형을 포함하고, 상기 제 1 전극층은 p-전극층을 포함하는, 반도체 장치 제조 방법.
  43. 제 42 항에 있어서, n-형 나노와이어 코어들에 전기적으로 연결하는 제 2 전극층을 더 포함하는, 반도체 장치 제조 방법.
  44. 제 42 항에 있어서, 상기 지지부는 기판 상에 n-형 반도체 버퍼층을 포함하고, 상기 기판은 n-Si 또는 사파이어 기판을 포함하고, 상기 버퍼층은 n-GaN 또는 n-AlGaN 층을 포함하고, 상기 코어들은 n-GaN 나노와이어들을 포함하고, 적어도 한 양자 우물은 InGaN 양자 우물을 포함하고, 상기 제 2 도전형 반도체층은 p-GaN 층을 포함하는, 반도체 장치 제조 방법.
  45. 제 41 항에 있어서, 상기 제 2 도전형의 상기 제 2 연속한 층을 에피택셜 성장시키는 단계는 상부 및 사이드들 상에 상기 제 2 도전형의 상기 제 2 연속한 층에 의해 그리고 상기 제 2 도전형의 상기 제 2 연속한 층에 의해, 혹은 하부 상에 하지의 층에 의해 상기 틈새 보이드들이 완전히 둘러싸이게, 상기 틈새 보이드들을 완전히 둘러싸며;
    상기 제 1 전극층을 형성하는 단계는 상기 제 1 전극층이 완전히 둘러싸인 틈새 보이드들 내로 확장하지 않게 상기 제 2 도전형의 상기 제 2 연속한 층 상에 상기 제 1 전극층을 피착하는 단계를 포함하는, 반도체 장치 제조 방법.
  46. 제 41 항에 있어서, 상기 제 2 도전형 반도체의 상기 제 2 연속한 층은 제 2 도전형 반도체의 상기 제 1 연속한 층보다 낮은 온도에서 에피택셜 성장되는, 반도체 장치 제조 방법.
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