JP6123536B2

JP6123536B2 - 光半導体素子、及びその製造装置

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Publication number: JP6123536B2
Application number: JP2013144909A
Authority: JP
Inventors: 研一河口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-07-10
Filing date: 2013-07-10
Publication date: 2017-05-10
Anticipated expiration: 2033-07-10
Also published as: JP2015018923A

Description

本発明は、光半導体素子と、その製造方法に関する。

微小な光素子を実現する手段として、半導体ナノワイヤの利用が期待されている。レーザ、ＬＥＤなどの発光素子や、ＰＩＮフォトダイオードなどの受光素子では、利得や出力の点から、一般的に機能層となる量子井戸層や量子ドット層を多層にして、活性層の総体積を大きくしている。量子井戸や量子ドットの材料には、母材と格子定数の異なる歪系の半導体材料が用いられることが多い。これにより、動作波長を合わせる、価電子帯の縮退を分裂させるなどして、量子効率を上げている。特に、量子ドットの場合は、Ｓ−Ｋモード成長によって量子ドットを形成するために、格子不整合量が数％と大きな歪材料が用いられる。

図１は、一般的なナノワイヤデバイスの構成図である。図１（Ａ）のナノワイヤデバイス１０１では、量子井戸層（あるいは量子ドット層）１０２を含む活性層１０４は、ナノワイヤ軸を取り囲んで径方向（Ｒ方向）に積層されている。図１（Ｂ）のナノワイヤデバイス１１１では、活性層１１４は基板面と平行な面内に形成され、量子井戸(量子ドット)層１１２は軸方向又は高さ方向（Ｈ方向）に積層されている。どちらの構成も、量子井戸層（量子ドット層）１０２、１１２の層数が増えるほど歪が蓄積するため、転位を生じさせずに結晶性を維持して積層できる層の数に限界がある。その結果、得られる光学利得も限られてしまう。

なお、第１導電型のＳｉ基板をエッチングして多数のナノワイヤを形成し、ナノワイヤ上に第２導電型のエミッタ層を積層してＰＮ接合構造体とし、ＰＮ接合構造体をＩＴＯコンタクト電極で埋め込んだ太陽電池が提案されている（たとえば、特許文献１参照）。また、多数のＳｉナノワイヤの各々を第１導電型の半導体薄膜で覆った構造体を真性半導体（Ｓｉ）で埋め込み、第２導電型の半導体層で覆った光素子が知られている（たとえば、特許文献２参照）。

特表２０１２−５２９７５６号公報特表２０１１−５２７０９６号公報

従来の光デバイスと同等のサイズで、より大きな光学利得と良好な光特性を実現する光半導体素子とその製造方法を提供する。

ひとつの態様では、光半導体素子は、
半導体基板と、
前記半導体基板上に成長し、各々が歪み半導体層を有する複数のナノワイヤコアと、
前記複数のナノワイヤコアの間を埋め込んでひとつの柱状構造体を形成する半導体結晶層であって、前記半導体基板の面内方向に対して前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する半導体結晶層と、
を有し、隣接する前記ナノワイヤコアの中心間の光学距離が動作波長よりも小さいことを特徴とする。

従来の光デバイスと同等のサイズで、より大きな光学利得と良好な光特性を実現する光半導体素子が得られる。

積層された活性層を含むナノワイヤの一般的な構成例を示す概略図である。実施形態の光半導体素子の構成を示す概略図である。量子井戸層を径方向に積層した複数のナノワイヤコアを含む柱状構造体の効果を従来構成と比較して示す図である。量子井戸層を軸方向に積層した複数のナノワイヤコアを含む柱状構造体の効果を従来構成と比較して示す図である。光学距離に対するコア同士の結合係数の変化を示す図である。実施例１の光半導体素子の概略構成図である。実施例１の光半導体素子の製造工程図である。実施例１の光半導体素子の製造工程図であり、図７（Ｄ）に続く工程を示す図である。実施例１の光半導体素子の製造工程図であり、図８（Ｄ）に続く工程を示す図である。実施例２の光半導体素子の概略構成図である。実施例２の光半導体素子の製造工程図である。実施例２の光半導体素子の製造工程図であり、図１１（Ｄ）に続く工程を示す図である。実施例２の光半導体素子の製造工程図であり、図１２（Ｄ）に続く工程を示す図である。実施形態の光半導体素子の適用例を示す図である。柱状構造体に含まれるナノワイヤコアの数が２個および４個の場合の構成例を示す図である。ナノワイヤコアが４個のときの活性層の総体積増大効果を説明する図である。

実施形態では、量子井戸層や量子ドット層などの歪み半導体層を有するナノワイヤコアを２つ以上まとめて、ひとつの柱状構造体とする。このとき、隣接するナノワイヤコアの中心間の光学距離をターゲットの動作波長よりも短い距離に設定する。柱状構造体では、歪み半導体領域を複数個に分割することで、各ナノワイヤコアの歪み半導体層の積層数を増やしても、一つのナノワイヤコアにかかる歪みを結晶性が維持できる範囲に抑えることができる。柱状構造体と同じサイズのナノワイヤデバイスと比較して、歪み半導体層の総体積を大きくできるので、光学利得を大きくして光特性を向上することができる。

図２は、実施形態の光半導体素子の構成を示す概略図である。図２（Ａ）の光半導体素子１は、半導体基板６上に高さｈの柱状構造体５を有する。ひとつの柱状構造体５は、複数のナノワイヤコア３と、ナノワイヤコア３をまとめる半導体結晶層７とを有する。各ナノワイヤコア３は、ナノワイヤコア３の径方向に積層された歪み半導体層２を含む活性層４を有する。歪み半導体層２は、量子井戸層、量子ドット層などであり、一例として量子井戸層２とする。互いに隣接するナノワイヤコア３の中心間の光学距離は、動作波長より短い。半導体結晶層７は、基板６の面内方向で、ナノワイヤコア３と結晶構造および面方位が同じ(エピタキシャル関係が保たれた)層である。

図２（Ａ）の例では、柱状構造体５は、高さがｈの３個のナノワイヤコア３を含む。柱状構造体５とナノワイヤコア３の断面形状はともに正六角形である。複数のナノワイヤコア３の各々が、径方向に積層された量子井戸層２を有し、１つの柱状構造体５に含まれる量子井戸層２の総体積を、柱状構造体５と同じサイズの単一のナノワイヤデバイスと比較して大きくすることができる。

図２（Ｂ）の光半導体素子１１は、半導体基板１６上に高さｈの柱状構造体１５を有する。ひとつの柱状構造体１５は、複数のナノワイヤコア１３と、ナノワイヤコア１３をまとめる半導体結晶層１７とを有する。各ナノワイヤコア１３は、ナノワイヤコア３の軸方向または高さｈ方向に積層された量子井戸層（歪み半導体層）１２を含む活性層１４を有する。隣接するナノワイヤコア１３の中心間の光学距離は、動作波長より短い。半導体結晶層１７は、基板１６の面内方向で、ナノワイヤコア１３と結晶構造および面方位が同じ(エピタキシャル関係が保たれた)層である。

図２（Ｂ）では、柱状構造体１５は、高さがｈの３個のナノワイヤコア１３を含む。柱状構造体１５とナノワイヤコア１３の断面形状はともに正六角形である。複数のナノワイヤコア１３の各々が軸方向に積層された量子井戸層１２を有し、１つの柱状構造体１５に含まれる歪み半導体層１２の総体積を、柱状構造体１５と同じサイズの単一のナノワイヤデバイスと比較して大きくすることができる。

図３は、図２（Ａ）の光半導体素子１の効果を説明する図である。図３（Ａ）の柱状構造体５は、３個のナノワイヤコア３を含み、各ナノワイヤコア３は径方向に積層された量子井戸層２を有する。量子井戸層２を含むナノワイヤコア３の外径はｂ₂、内径はｂ₁である。

比較例として、図３（Ｂ）に柱状構造体５と同じサイズ、同じ形状を有する単一のナノワイヤデバイス１０１を示す。量子井戸層１０２を含むナノワイヤデバイス１０１の外径はａ₂、内径はａ₁である。

ナノワイヤコア３とナノワイヤデバイス１０１の高さをともにｈとする。図３（Ｂ）のナノワイヤデバイス１０１の量子井戸層１０２の体積Ｖ_QWは、式（１）で表わされる。

これに対して、量子井戸領域を３つに分割した図３（Ａ）の構成の量子井戸層２の総体積Ｖ_TQWは、式（２）で表わされる。

公平な比較のためにデバイスサイズを同じにするという制約を考慮すると、３つのナノワイヤコア３をまとめた柱状構造体５の径が、従来のナノワイヤデバイス１０１の直径以下であるという条件（式（３））が課される。

量子井戸層２の総体積と量子井戸層１０２の体積の差ΔＶ_QWは式（４）で表わされる。

柱状構造体５の量子井戸層２の総体積の方がナノワイヤデバイス１０１の量子井戸層１０２の総体積よりも大きくなるためには、式（５）の条件が導かれる。

式（４）と式（５）から、式（６）が成立する。

また、量子井戸層２の膜厚と量子井戸層１０２の膜厚は同じであるから、式（７）が満たされる。

式（６）と式（７）から式（８）が導かれる。

量子井戸層２の膜厚がナノワイヤコア３のコア径よりも十分に薄い状況を考えると、式（８）から、各ナノワイヤコア３（適宜「分割コア３」と称する）の内径ｂ₁の下限を決定する式（９）が求められる。

ナノワイヤコア３の内径ｂ₁の上限については、デバイスサイズを同じにする条件を、量子井戸層２の膜厚が十分に薄い状況で考えることにより、式（１０）が求められる。

したがって、ナノワイヤコア３の内径ｂ₁の範囲は式（１１）で決まる。

ナノワイヤコア３の内径ｂ₁をａ₁／３より大きく、ａ₁／２より小さく設定することで、同じサイズのナノワイヤデバイス１０１の量子井戸層１０２と同じ膜厚、同じ層数で、より多くの体積を得ることができる。

この効果に加え、各ナノワイヤコア３の径が小さくなると、歪に対して強くなることから、積層する量子井戸層２の数を増やすことができるという効果も得られる。量子井戸層の積層数増大の効果は、以下で説明するように、量子井戸層を軸方向に積層する場合にも当てはまる。

図４は、図２（Ｂ）の光半導体素子１１の効果を説明する図である。図４（Ａ）の柱状構造体１５は、３個のナノワイヤコア１３を含み、各ナノワイヤコア１３は軸方向に積層された量子井戸層１２を有する。各ナノワイヤコア１３の半径をｂとする。

比較例として、図４（Ｂ）に、柱状構造体１５と同じサイズ、同じ形状を有する単一のナノワイヤデバイス１１１を示す。ナノワイヤデバイス１１１の半径はａである。

ナノワイヤデバイス１１３の量子井戸層１１２の積層数をｎとすると、量子井戸層１１２の総体積Ｖ_QWは、式（１２）で表わされる。

図４（Ａ）の柱状構造体１５における量子井戸層１２の積層数をｍとすると、量子井戸層１２の総体積Ｖ_TQWは、式（１３）で表わされる。

量子井戸層１１２の総体積Ｖ_QWに対する量子井戸層１２の総体積Ｖ_TQWの比Ｒ_QWは、式（１４）で表わされる。

比Ｒ_QWが１より大きい場合（Ｒ_QW＞１）、すなわち、b²*m／a²*n＞１であれば、複数のナノワイヤコア１３に分配された量子井戸層１２の総体積が大きくなる。図４（Ｂ）のナノワイヤデバイス１１１で量子井戸層１１２が３層とすると、ｂ＝０．４５ａとなるようにナノワイヤコア１３を形成し、量子井戸層１２を５層以上積層すれば、結晶性を良好に維持したまま、利得を増大した光半導体素子１１を作製することが可能になる。

複数のナノワイヤコア３（又は１３）に対して、均一に、損失なくキャリアを注入するには、コアとコアの間を、ナノワイヤコア３（又は１３）とエピタキシャル関係を維持する半導体結晶層７（又は１７）で埋めることが望ましい。

半導体結晶層７をナノワイヤコア３とエピタキシャル関係を満たして形成するために、後述するようにナノワイヤコア３とナノワイヤコア３の間の底面に、結晶成長をマスクする層が設けられる。マスク層としては、ＳｉＯ₂やＳｉＮなど用いることができる。これによって、半導体結晶層７は、ナノワイヤコア３の径方向（面内方向）にエピタキシャルに成長し、最後には、一体化した単結晶の層となる。ナノワイヤコア３と半導体結晶層７は、面内で結晶構造と面方位を同じくするので、キャリアの注入効率が高い良質な光半導体素子１が得られる。同様のことが、複数のナノワイヤコア１３を埋め込む半導体結晶層１７についてもあてはまる。

さらに、図３のように隣接する３つのナノワイヤコア３の中心点の位置が正三角形をなすように配置されたときは、コアとコアの隙間の距離が一定値となることから、半導体結晶層７の横方向（ナノワイヤコア３の径方向）の成長によるナノワイヤコア３同士の連結が同時に起こる。この場合、ナノワイヤコア３と半導体結晶層７の界面でのボイドの発生が抑制され、良好な形状の柱状構造５を得ることができ、キャリア注入効率が向上する。同様のことが、図４のナノワイヤコア１３を用いた光半導体素子１１にも当てはまる。

柱状構造体５（又は１５）を単一の光デバイスとして動作させるには、ナノワイヤコア３（又は１３）は、コア同士の光のモードが結合される距離に配置されるのが望ましい。

図５は、二つの隣接するナノワイヤコアの規格化光学距離（光学距離／動作波長)に対する結合係数の変化を計算した結果である。ここでナノワイヤコア材料の平均屈折率と、コア間を埋める半導体材料の屈折率の差を０．１として計算している。コア間の光学距離が波長より短ければ（規格化光学距離が１．０より小さければ）、７％以上の結合が可能となる。特に、規格化光学距離が０．７以下であれば、１０％以上の結合が可能となり、より安定した動作が可能となる。

このシミュレーション結果から、コア間の光学距離（屈折率×コア間距離）は、動作波長の長さ以下、特に動作波長の０．７以下が好ましいことが分かる。

図６は、実施例１の光半導体素子２０の構成例を示す。光半導体素子２０は、図２（Ａ）の光半導体素子１に対応する構成を有し、複数のナノワイヤコア２５を含む柱状構造体３１を有する。ナノワイヤコア２５は、たとえばＳｉＯ₂膜２２をマスクとして半導体基板２１上に成長している。各ナノワイヤコア２５の径方向に活性層２６が積層されている。ナノワイヤコア２５は、たとえばｎ型不純物を含むＩｎＰで形成されている。活性層２６は、たとえばＩｎＡｓＰ歪み量子井戸層とＩｎＧａＡｓＰ障壁層を交互に積層したものである。

活性層２６で覆われたナノワイヤコア２５は、真性半導体結晶層２７でまとめられ、その周囲にさらにナノワイヤコアと逆の導電型の半導体結晶層２８が設けられる。この例では、真性半導体結晶層２７はｉ−ＩｎＰ層、半導体結晶層２９は、ｐ型の不純物を含むＩｎＰ層である。ＩｎＰナノワイヤコア２５、ｉ−ＩｎＰ層２７、ｐ型ＩｎＰ層２８は、結晶構造および面方位を同じくし、面内方向にエピタキシャル関係を満たしている。

柱状構造体３１の上面に透明絶縁膜３５が配置され、光取り出し窓として機能する。ＳｉＮ膜２９上に形成された上部電極３４は、柱状構造体３１の側面でｐ型ＩｎＰ層２８と接続する。ｎ型ＩｎＰ基板２１の裏面に底部電極３８が、形成されている。

図７〜図９は、図６の光半導体素子２０の製造工程図である。

図７（Ａ）で、面方位が（１１１）のｎ−ＩｎＰ基板２１上に、成長マスクとなるＳｉＯ₂を例えば５０ｎｍ堆積した後、ナノワイヤコアの成長場所となる部分にリソグラフィによって開口２３を形成し、成長触媒となる金属薄膜２４を堆積する。金属薄膜２４の直径は、１０〜１００ｎｍの範囲が好ましい。金属材料には、例えば金（Ａｕ）を用いる。１つの素子あたりの開口２３の数は、目的、用途に応じて決定されるが、この例では、３つの開口２３を、互いに２００ｎｍ離して正三角形の頂点位置に形成する。

図７（Ｂ）で、例えば、ＭＯＶＰＥ法によって、ｎ−ＩｎＰナノワイヤコア２５を成長温度３００〜５００℃で成長する。原料には、トリメチインジウム（ＴＭＩｎ）とホスフィン（ＰＨ₃）を用いる。ｎ型不純物としては、例えば成長時にＨ₂Ｓを供給してＳをドープする。Ｓ濃度は、例えば１×１０¹⁸〜１×１０²⁰ｃｍ^-3とする。

図７（Ｃ）で、金属薄膜２４をエッチングにより除去する。次に、再びＭＯＶＰＥ法により、ナノワイヤコア２５の側面に活性層２６を形成する。活性層２６として、ナノワイヤコア２５の径方向に、ＩｎＧａＡｓＰ障壁層とＩｎＡｓＰ歪み量子井戸層を、成長温度５００〜６００℃で交互に積層する（InGaAsP/InAsP活性層）。Ｇａの原料にはトリエチルガリウム（ＴＥＧａ）を、Ａｓ原料には、アルシン（ＡｓＨ₃）を用いる。ＩｎＡｓＰの歪み量を１．５％、膜厚を２ｎｍとすると、波長１．３μｍ帯を動作波長とする量子井戸を形成することができる。この場合、１〜３層のＩｎＡｓＰ量子井戸層を形成する。ナノワイヤコアの中心間隔の光学距離は、おおよそ２００×３．２＝６４０ｎｍであり、動作波長の４９％の長さであるため、完成後の光半導体素子は、コア同士の光のモードが結合した単体光デバイスとして動作することができる。

図７（Ｄ）で、ｉ−ＩｎＰ層２７を成長温度５００〜６００℃で成長する。成長時に、ＰＨ₃とＴＭＩｎの供給比（V/III比）を２０００〜１００００と高くすることによって、横方向成長（面内方向の成長）が維持され、ナノワイヤコア２５を適切に接続することができる。

図８（Ａ）で、ｉ−ＩｎＰ層２７の周囲にｐ−ＩｎＰ層２８を成長する。これにより、柱状構造体３１が形成される。ｐ型の不純物をドープする際に、例えばＺｎ原料であるジエチルジンク（ＤＥＺｎ）を用いる。Ｚｎ濃度は、例えば５×１０¹⁷〜２×10¹⁸ｃｍ^-3である。図示はしないが、その後、低抵抗のｐ型電極を形成するために、ｐ−ＩｎＧａＡｓ層を例えば、１０〜５０ｎｍ成長してもよい。

図８（Ｂ）で、全面にＳｉＮ膜２９をＣＶＤにより形成する。ＣＶＤにより、柱状構造体３１の側壁のＳｉＮ膜２９の膜厚が、基板２１の主面と水平な面上のＳｉＮ膜２９の膜厚よりも小さくなるように堆積することができる。基板２１と水平な面上でのＳｉＮ膜２９の膜厚は５００〜１５００ｎｍである。

図８（Ｃ）で、全面にレジスト３２を塗布する。

図８（Ｄ）で、レジスト３２を加工して柱状構造体３１の上方のＳｉＮ膜２９を露出する。

図９（Ａ）で、コントロールエッチングにより、柱状構造体３１の頭頂部のＳｉＮ膜２９を残したまま、柱状構造体３１の側壁のｐ型ＩｎＰ層２８を露出する。このエッチング過程で、柱状構造体３１の上面のＳｉＮ膜２９の膜厚が低減し、光取り出し窓３５が形成される。その後、レジスト３２を除去する。

図９（Ｂ）で、ｐ電極となる金属膜３４を蒸着により形成する。金属膜３４として、例えば、Ｔｉ／Ｐｔ／Ａｕの多層膜を用いてもよい。

図９（Ｃ）で、残したい金属膜３４の部分をレジスト３６で保護する。

図９（Ｄ）で、柱状構造体３１の頭頂部の金属膜３４をドライエッチングにより除去して、光取り出し窓３５を露出する。ＳｉＮ基板２１の裏面にｎ型の金属電極３８を形成して、表面発光型の光半導体素子２０が得られる。

図１０は、実施例２の光半導体素子４０の構成例を示す。光半導体素子４０は、図２（Ｂ）の光半導体素子１１に対応する構成を有し、複数のナノワイヤコア５０を含む柱状構造体６１を有する。各ナノワイヤコア５０の軸方向に活性層５１が積層されている。活性層５１は、第１導電型の半導体層（例えばｐ型ＡｌＧａＡｓ層）４５と、第２導電型の半導体層（例えばｎ型ＡｌＧａＡｓ層）５２の間に配置される。活性層５１は、例えばＩｎＧａＡｓ歪み量子井戸層とＧａＡｓ障壁層を交互に積層したものである。

活性層５１を有するナノワイヤコア５０は、半導体結晶層５６でまとめられて柱状構造体６１を形成する。この例では、半導体結晶層５６はｉ−ＧａＡｓ層である。半導体結晶層５６は、基板４１の面内方向で、ナノワイヤコア５０と同じ結晶構造、同じ面方位を有しエピタキシャル関係を保っている。柱状構造体６１の側壁は絶縁膜６２で覆われる。柱状構造体６１の露出した上面と側壁の一部は、透明導電（ＩＴＯ）膜６５で覆われる。半導体基板（例えばｐ型ＧａＡｓ基板）４１の裏面に電極膜６８が形成されている。

図１１〜図１３は、図１０の光半導体素子４０の製造工程図である。

図１１（Ａ）で、面方位が（１１１）のｐ型ＧａＡｓ基板４１上に、成長マスクとなるＳｉＯ₂層４２を例えば５０ｎｍ堆積した後、所定の箇所に開口４３を形成し、ナノワイヤの成長触媒となる金属薄膜４４を堆積する。金属薄膜４４の直径は、１０〜１００ｎｍの範囲が好ましい。金属材料には、例えば金（Ａｕ）を用いる。

図１１（Ｂ）で、例えばＭＯＶＰＥ法により、第１導電型のナノワイヤコア層４５を形成する。この例では、ｐ型ＡｌＧａＡｓコア層４５を、成長温度３００〜５００℃で成長する。原料ガスとして、トリメチルアルミニウム（ＴＭＡｌ）、トリエチルガリウム（ＴＥＧａ）、アルシン（ＡｓＨ₃）を用いる。ｐ型のドーピングのために、例えばＤＥＺｎを用いる。Ｚｎ濃度は、１×１０¹⁹〜１×１０²⁰ｃｍ^-3である。

図１１（Ｃ）で、ｐ型コア層４５上に活性層５１を成長する。活性層５１としてＧａＡｓ障壁層４７とＩｎＧａＡｓ歪み量子井戸層４８を形成する場合は、成長温度３００〜５００℃で、トリメチルアルミニウム（ＴＭＡｌ）、トリエチルガリウム（ＴＥＧａ）、トリメチルインジウム（ＴＭＩｎ）、アルシン（ＡｓＨ₃）の供給を制御する。

図１１（Ｄ）で、活性層５１上に第２導電型のナノワイヤコア層５２をＭＯＶＰＥ方により形成する。この例では、ｎ型ＡｌＧａＡｓ層５２を成長温度成長温度３００〜５００℃で成長する。原料ガスとして、トリメチルアルミニウム（ＴＭＡｌ）、トリエチルガリウム（ＴＥＧａ）、アルシン（ＡｓＨ₃）を用いる。ｎ型のドーピングのために、Ｈ₂Ｓを用いる。Ｓ濃度は、例えば１×１０¹⁸〜１×１０¹⁹ｃｍ^-3である。

図１２（Ａ）で、金属薄膜４４をエッチングにより除去する。これにより、ＳｉＯ₂層４２にマスクされた半導体基板４１上に、複数のナノワイヤコア５０が残る。

図１２（Ｂ）で、複数のナノワイヤコア５０を真性半導体層５６でまとめて、柱状構造体６１を形成する。真性半導体層５６として、例えば、ｉ−ＧａＡｓ層５６を成長温度５００〜６００℃で成長する。成長時に、特に、ＡｓＨ₃とＴＥＧａの供給比（V/III比）を１０００〜５０００と高くすることによって、横方向（面内方向）の成長が維持され、ナノワイヤコア５０を適切に接続することができる。

図１２（Ｃ）で、全面にＳｉＯ₂膜６２をＣＶＤにより形成する。ＳｉＯ₂膜６２の膜厚は、基板面や柱状構造体６１の上面の平坦部で５００〜１５００ｎｍである。柱状構造体６１の側壁に形成されるＳｉＯ₂膜６２の膜厚は、平坦部の膜厚に比べて小さい。

図１２（Ｄ）で、レジスト６４を塗布し、リソグラフィおよびコントロールエッチングによって、柱状構造体６１の上面と側壁のｉ−ＧａＡｓ層５６を露出させる。

図１３（Ａ）で、レジスト６４を除去する。

図１３（Ｂ）で、ｎ型電極となる透明導電膜（ＩＴＯ）６５を形成する。さらに半導体基板４１の裏面にｐ型金属電極６８を形成することで、表面発光型の光半導体素子４０が得られる。

図１４は、実施形態の光半導体素子の適用例として、光半導体素子アレイ７０を示す。光半導体素子アレイ７０には、実施例１の光半導体素子２０（図６）も、実施例２の光半導体素子４０（図１０）も適用可能である。この例では、実施例１の柱状構造体３１をアレイ状に配置している。各柱状構造体３１は、径方向に積層された活性層２６を有する３つのナノワイヤコア２５を含む。

実施例１の光半導体素子２０、及び実施例２の光半導体素子４０の典型的な発光断面積はμｍ²のオーダーであり、それ自体で通常の近赤外光検出器で検出可能な光を出力する。したがって、一つの光半導体素子２０又は４０を、単体の光源として利用することができる。柱状構造体３１又は６１の上面に適切な反射膜を形成することで、光半導体素子２０又は４０をレーザとして用いることができる。

また、光半導体素子２０、４０の面内断面積は小さいので、図１４のように光半導体素子アレイ７０に用いることができる。光半導体素子アレイ７０をレーザとして動作させる場合、光インターコネクションなどの多信号伝送装置の光源として用いることが可能である。また、受光素子として動作させる場合は、適切なマイクロレンズアレイと組み合わせることによって、高精細なイメージセンサとして利用することが可能である。

図１５は、複数のナノワイヤコアを配置した別の例を示す図である。図１５（Ａ）は、２つのナノワイヤコア８０を配置した柱状構造体８５を示す。各ナノワイヤコア８０は、径方向に積層された歪み半導体層（例えば量子井戸層）８２を有する。図１５（Ｂ）は、４つのナノワイヤコア９０を配置した柱状構造体９５の例を示す。各ナノワイヤコア９０は、径方向に積層された歪み半導体層（例えば量子井戸層）９２を有する。ナノワイヤコア８０及び９０の面内方向の断面形状は四角形である。

ナノワイヤコアの面内方向の断面形状は、半導体ナノワイヤの成長条件を制御することによって、六角形や正方形に制御することができる他、半導体基板の面方位を適切に選択することによって、安定して六角形または正方形に成長できる。面方位が（１１１）の基板を用いると、面内方向の断面形状が六角形のナノワイヤを安定して形成することができる。面方位が（１００）の基板を用いると、面内方向の水平断面形状が四角形のナノワイヤを安定して形成することができる。

図１６は、複数のナノワイヤコアを用いたときの歪み半導体層の総体積の増大効果を説明する図である。図１６（Ａ）は、４つのナノワイヤコア９０を用いた柱状構造体９５における量子井戸層９２の配置を示す。比較例として、図１６（Ｂ）に、柱状構造体９５と同じサイズ、同じ形状の単一のナノワイヤデバイス１０５に積層された量子井戸層１０４の配置を示す。

図１６（Ｂ）の量子井戸層１０４の体積Ｖ_QWは、式（１５）で表わされる。

これに対して、図１６（Ａ）の活性領域を４つに分割した構成で、量子井戸層９２の総体積Ｖ_TQWは、式（１６）で表わされる。

ここで、公平な比較のために、デバイスサイズを同じにするという制約、すなわち、４つのナノワイヤコア９０をまとめた柱状構造体９５の面内方向の断面積が、単一のナノワイヤデバイス１０５の面内方向の断面積以下であるという条件を課す。

柱状構造体９６の量子井戸層９２と、ナノワイヤデバイス１０５の量子井戸層１０４の体積差ΔＶ_QWは、式（１８）で表わされる。

図１６（Ａ）の構成の量子井戸層９２の体積が、図１６（Ｂ）の構成の量子井戸層１０４の体積よりも大きくなるためには、式（１９）の条件を満たす必要がある。

式（１８）と式（１９）から、式（２０）が導かれる。

図１６（Ａ）と図１６（Ｂ）の構成において、量子井戸層１０４と量子井戸層９２の膜厚は同じであるから、式（２１）の関係が成立する。

式（２１）を式（２０）に代入すると、式（２２）の関係になる。

量子井戸層９２、１０４の膜厚がナノワイヤコア９０の径よりも十分に薄い状況を考えれば、ナノワイヤコア９０の内径ｂ₁に関する下限が式（２３）で与えられる。

また、デバイスサイズを同じにする条件を、量子井戸層９２の膜厚が十分に薄い状況で考えることにより、内径ｂ₁に関する上限が式（２４）で与えられる。

式（２３）と式（２４）から、内径ｂ₁の範囲が求まる。

柱状構造体９５とナノワイヤデバイス１０５を比較すると、量子井戸層の積層数が同じであっても、量子井戸領域を分割した柱状構造体９５のほうが、量子井戸の体積をより大きくすることができる。

以上のように、ナノワイヤを用いて、活性層の厚さを十分に大きくした光半導体素子を作製することができる。これによって、光半導体素子の利得を増大させ、良好な光特性を実現することができる。

上述した実施例は本発明の例示であり、他の変形例も含む。たとえば、面内方向の断面形状が正方形のナノワイヤコアを形成するときは、任意の数のナノワイヤコアをエピタキシャルな関係を満たす半導体結晶層で埋め込んで、断面形状が矩形（正方形または長方形）の柱状構造体を形成することができる。

以下の説明に対し、以下の付記を提示する。
（付記１）
半導体基板と、
前記半導体基板上に成長し、各々が歪み半導体層を有する複数のナノワイヤコアと、
前記複数のナノワイヤコアの間を埋め込んでひとつの柱状構造体を形成する半導体結晶層であって、前記半導体基板の面内方向に対して前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する半導体結晶層と、
を有し、隣接する前記ナノワイヤコアの中心間の光学距離が動作波長よりも小さいことを特徴とする光半導体素子。
（付記２）
前記半導体基板上に、前記ナノワイヤコア以外の領域を覆うマスク層を有し、
前記半導体結晶層は、前記マスク層上に成長して前記面内方向で前記ナノワイヤコアと接続していることを特徴とする付記１に記載の光半導体素子。
（付記３）
前記各ナノワイヤコアは、第１導電型の不純物を含み、
前記歪み半導体層は、前記ナノワイヤコアの側壁に当該ナノワイヤコアの径方向に積層されたアンドープの歪み半導体層であり、
前記半導体結晶層は、前記複数のナノワイヤコアをまとめるアンドープの第１半導体結晶層と、前記第１半導体結晶層の周囲に配置され、前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する第２導電型の第２半導体結晶層とを含むことを特徴とする付記１又は２に記載の光半導体素子。
（付記４）
前記各ナノワイヤコアは、第１導電型の第１コア層と、第２導電型の第２コア層と、前記第１コア層と前記第２コア層の間に位置し前記歪み半導体層を含む活性層と、を有し、
前記歪み半導体層は前記ナノワイヤコアの高さ方向に積層されたアンドープの歪み半導体層であり、
前記半導体結晶層は、前記複数のナノワイヤコアをまとめるアンドープの半導体結晶層であることを特徴とする付記１又は２に記載の光半導体素子。
（付記５）
前記半導体基板は、面方位が（１１１）の化合物半導体基板であり、
前記ナノワイヤコアと前記柱状構造体の前記面内方向での断面形状は六角形であることを特徴とする付記１〜４のいずれかに記載の光半導体素子。
（付記６）
前記柱状構造体に含まれる前記ナノワイヤコアの数は３であり、
前記ナノワイヤコアの径をｂ₁、前記柱状構造体の径をａ₁とすると、
（ａ₁／３）＜ｂ₁＜（ａ₁／２）
の関係を満たすことを特徴とする付記５に記載の光半導体素子。
（付記７）
前記半導体基板は、面方位が（１００）の化合物半導体基板であり、
前記ナノワイヤコアと前記柱状構造体の前記面内方向での断面形状は四角形であることを特徴とする付記１〜４のいずれかに記載の光半導体素子。
（付記８）
前記柱状構造体に含まれる前記ナノワイヤコアの数は４であり、
前記ナノワイヤコア及び前記柱状構造体の前記断面形状は正方形であり、
前記ナノワイヤコアの径をｂ₁、前記柱状構造体の径をａ₁とすると、
（ａ₁／４）＜ｂ₁＜（ａ₁／２）
の関係を満たすことを特徴とする付記７に記載の光半導体素子。
（付記９）
前記半導体基板上に、付記１〜８のいずれかに記載の前記光半導体素子を複数個配列した光半導体素子アレイ。
（付記１０）
半導体基板上に、各々が歪み半導体層を有する複数のナノワイヤコアを、隣接する前記ナノワイヤコアの中心間の光学距離が動作波長より短くなるように形成し、
前記複数のナノワイヤコアの間を、前記ナノワイヤコアと前記半導体基板の面内方向に同じ結晶構造および同じ面方位を有する半導体結晶層で埋め込んで、柱状構造体を形成する、
工程を含むことを特徴とする光半導体素子の製造方法。
（付記１１）
前記半導体基板上に、マスク層を形成し、
前記マスク層の所定の箇所に開口を形成し、前記開口内に触媒層を配置して前記ナノワイヤコアを成長し、
前記半導体結晶層を前記マスク層上に成長して、前記面内方向で前記ナノワイヤコアと接続させる
工程をさらに含むことを特徴とする付記１０に記載の光半導体素子の製造方法。
（付記１２）
前記ナノワイヤコアを第１導電型の半導体材料で形成し、
前記ナノワイヤコアの側壁上で、アンドープの前記歪み半導体層を前記ナノワイヤコアの径方向に積層し、
前記柱状構造体の形成は、前記歪み半導体層が形成された前記複数のナノワイヤコアの間をアンドープの第１半導体結晶層で埋め込み、前記第１半導体結晶層の周囲に、前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する第２導電型の第２半導体結晶層を形成する工程を含むことを特徴とする付記１０又は１１に記載の光半導体素子の製造方法。
（付記１３）
前記ナノワイヤコアの形成は、前記半導体基板上に第１導電型の第１コア層を形成し、前記第１コア層上に、アンドープの前記歪み半導体層を含む活性層を形成し、前記活性層上に第２導電型の第２コア層を形成する工程を含み、
前記歪み半導体層が形成された前記ナノワイヤコアの間を、アンドープの前記半導体結晶層で埋め込むことを特徴とする付記１０又は１１に記載の光半導体素子の製造方法。
（付記１４）
前記半導体基板に、面方位が（１１１）の化合物半導体基板を用い、
前記ナノワイヤコアと前記柱状構造体の前記面内方向での断面形状を六角形に形成することを特徴とする付記１０〜１３のいずれかに記載の光半導体素子の製造方法。
（付記１５）
前記半導体基板に、面方位が（１００）の化合物半導体基板を用い、
前記ナノワイヤコアと前記柱状構造体の前記面内方向での断面形状を四角形に形成することを特徴とする付記１０〜１３のいずれかに記載の光半導体素子の製造方法。

１、１１、２０、４０光半導体素子
２、１２、４８、８２、９２量子井戸層（歪み半導体層）
３、１３、２５、５０、６９、９０ナノワイヤコア
４、１４、２６、５１活性層
５、１５、３１、６１、８５、９５柱状構造体
６、１６、２１、４１半導体基板
７、１７、２７、２８、５６半導体結晶層
２２、４２マスク層
２４、４４触媒層
７０光半導体素子アレイ

Claims

半導体基板と、
前記半導体基板上に成長し、各々が歪み半導体層を有する複数のナノワイヤコアと、
前記複数のナノワイヤコアの間を埋め込んでひとつの柱状構造体を形成する半導体結晶層であって、前記半導体基板の面内方向に対して前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する半導体結晶層と、
を有し、隣接する前記ナノワイヤコアの中心間の光学距離が動作波長よりも小さく、
前記各ナノワイヤコアは、第１導電型の不純物を含み、
前記歪み半導体層は、前記ナノワイヤコアの側壁に当該ナノワイヤコアの径方向に積層されたアンドープの歪み半導体層であり、
前記半導体結晶層は、前記複数のナノワイヤコアをまとめるアンドープの第１半導体結晶層と、前記第１半導体結晶層の周囲に配置され、前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する第２導電型の第２半導体結晶層とを含む
ことを特徴とする光半導体素子。
前記半導体基板上に、前記ナノワイヤコア以外の領域を覆うマスク層を有し、
前記半導体結晶層は、前記マスク層上に成長して前記面内方向で前記ナノワイヤコアと接続していることを特徴とする請求項１に記載の光半導体素子。
前記半導体基板上に、請求項１又は２に記載の前記光半導体素子を複数個配列した光半導体素子アレイ。
半導体基板上に、各々が歪み半導体層を有する複数のナノワイヤコアを、隣接する前記ナノワイヤコアの中心間の光学距離が動作波長より短くなるように形成し、
前記複数のナノワイヤコアの間を、前記ナノワイヤコアと前記半導体基板の面内方向に同じ結晶構造および同じ面方位を有する半導体結晶層で埋め込んで、柱状構造体を形成する、
工程を含み、
前記ナノワイヤコアを第１導電型の半導体材料で形成し、
前記ナノワイヤコアの側壁上で、アンドープの前記歪み半導体層を前記ナノワイヤコアの径方向に積層し、
前記柱状構造体の形成は、前記歪み半導体層が形成された前記複数のナノワイヤコアの間をアンドープの第１半導体結晶層で埋め込み、前記第１半導体結晶層の周囲に、前記ナノワイヤコアと同じ結晶構造および同じ面方位を有する第２導電型の第２半導体結晶層を形成する
ことを特徴とする光半導体素子の製造方法。
前記半導体基板上に、マスク層を形成し、
前記マスク層の所定の箇所に開口を形成し、前記開口内に触媒層を配置して前記ナノワイヤコアを成長し、
前記半導体結晶層を前記マスク層上に成長して、前記面内方向で前記ナノワイヤコアと接続させる
工程をさらに含むことを特徴とする請求項４に記載の光半導体素子の製造方法。