JP5205071B2 - 発光素子及び集積素子 - Google Patents

Description

本発明は、例えばＳｉ基板などのシリコン系材料からなる基板上に形成され、量子ドットを有する発光素子に用いて好適の発光素子及び集積素子に関する。

近年、チップ間、あるいは、ボード間の光配線への応用に向けて、シリコン（Ｓｉ）基板上にモノリシックに集積可能な発光素子（発光デバイス）が求められている。
特に、発光効率を考慮すると、直接遷移型のＩＩＩ−Ｖ族化合物半導体からなる発光素子をＳｉ基板上に形成するのが望ましい。
しかしながら、例えば、Ｓｉ基板上にＩＩＩ−Ｖ族化合物半導体からなる量子井戸構造の活性層（２次元連続膜）を成長させると、アンチフェーズドメイン（面内で極性が反転した領域）や格子不整合の歪みによる結晶欠陥が発生してしまい、良好な結晶性を有する発光素子が得られなかった。

このため、Ｓｉ基板上に形成されたＳｉＧｅＣ層（ＩＶ族半導体層；埋込層）の中に直接遷移型のＩＩＩ−Ｖ族化合物半導体からなる量子ドットが埋め込まれた構造の発光素子が提案されている（特許文献１参照）。
ＷＯ２００６／０８５３６１

しかしながら、上述の特許文献１に記載された構造の発光素子では、量子ドットとこれを埋め込む埋込層との界面が、ＩＩＩ−Ｖ族化合物半導体／ＩＶ族半導体界面となっているため、相互拡散によって量子ドット内部のＩＶ族半導体不純物濃度が上昇してしまい、これによって発光効率が低下してしまうことがわかった。
また、ＩＶ族半導体埋込層の間接遷移伝導帯のエネルギレベルに対してＩＩＩ−Ｖ族化合物半導体量子ドットの直接遷移伝導帯のエネルギレベルが比較的近い（エネルギレベル差が小さい）ため、キャリアの量子閉じ込め効果が得られず、発光効率の温度特性に影響を与えることがわかった。

そこで、ＩＶ族半導体埋込層の中に直接遷移型ＩＩＩ−Ｖ族化合物半導体からなる量子ドットが埋め込まれた構造の発光素子において、発光効率を向上させたい。

このため、本発光素子は、Ｓｉを含む基板と、基板上に形成された活性層とを備え、活性層が、直接遷移型ＩＩＩ−Ｖ族化合物半導体材料からなる量子ドットと、量子ドットの表面全体を覆う外殻部と、外殻部によって覆われた量子ドットを埋め込むＩＶ族半導体埋込層とを備え、外殻部は、量子ドット内の電子又は正孔に対するエネルギ障壁を形成しうる半導体材料によって構成されており、量子ドットの内部へのＩＶ族半導体不純物の拡散長を所望の長さ以下にすることができるような厚さを有することを要件とする。
本集積素子は、上記の発光素子と、機能素子とを備え、発光素子と機能素子とが同一基板上に集積されていることを要件とする。

したがって、本発光素子及び本集積素子によれば、ＩＶ族半導体埋込層の中に直接遷移型ＩＩＩ−Ｖ族化合物半導体からなる量子ドットが埋め込まれた構造の発光素子において、発光効率を向上させることができるという利点がある。

以下、図面により、本実施形態にかかる発光素子及び集積素子について説明する。
［第１実施形態］
まず、第１実施形態にかかる発光素子（半導体素子；半導体発光素子）について、図１〜図６を参照しながら説明する。
本実施形態にかかる発光素子は、Ｓｉ（シリコン）基板上に形成可能な量子ドット半導体発光素子（量子ドットデバイス）であって、例えば図１に示すように、Ｓｉ基板１と、Ｓｉ基板１上に形成された活性層（発光層）２とを備える。なお、ここでは、Ｓｉ基板１を用いているが、Ｓｉ系材料（即ち、Ｓｉ又はＳｉの入ったＩＶ族半導体混晶）からなる基板（Ｓｉを含む基板）であれば良い。

ここで、活性層２は、直接遷移型ＩＩＩ−Ｖ族化合物半導体材料からなる量子ドット５と、量子ドット５の表面全体を覆うシェル６と、シェル６によって覆われた量子ドット５を埋め込むＩＶ族半導体埋込層３とを備える。
なお、活性層２は量子ドット層ともいう。また、シェル（外殻部；シェル層）６によって覆われた量子ドット（コア；量子ドットコア；中心部；コア層）５を、コア・シェル型量子ドット４という。

ここでは、ＩＶ族半導体埋込層３は、間接遷移型ＩＶ族半導体材料からなり、ここでは、Ｇｅ層又はＳｉの入ったＩＶ族半導体混晶層である。
本実施形態では、ＩＶ族半導体埋込層３は、Ｓｉ_1-x-yＧｅ_xＣ_y（０≦ｘ＋ｙ≦１）からなる層である。なお、作り易さの観点からは、ＳｉＧｅ層又はＳｉＧｅＣ層（Ｓｉの入ったＩＶ族半導体混晶層）とするのが好ましい。また、ＩＶ族半導体埋込層３は、コア・シェル型量子ドット４よりもバンドギャップエネルギが大きい材料によって形成されている。このため、バリア層ともいう。

また、量子ドット５は、ＩｎＡｓ_1-xＳｂ_x（０≦ｘ≦１），Ｉｎ_1-xＧａ_xＡｓ（０≦ｘ≦１），ＩｎＡｓ_1-xＮ（０≦ｘ≦１），Ｉｎ_1-xＧａ_xＳｂ（０≦ｘ≦１），ＩｎＳｂ_1-xＮ_x（０≦ｘ≦１）の中のいずれかの材料（量子ドット材料；コア材料）を用いるのが好ましい。
シェル６は、Ｉｎ_xＧａ_1-xＡｓ_yＰ_1-y（０≦ｘ≦１，０≦ｙ≦１）又はＡｌ_xＧａ_yＩｎ_1-x-yＡｓ（０≦ｘ＋ｙ≦１）のいずれかの材料（シェル材料；直接遷移型ＩＩＩ−Ｖ族化合物半導体材料）を用いるのが好ましい。

本実施形態では、シェル６を、量子ドット５内の電子及び正孔の両方に対してエネルギ障壁を形成しうる直接遷移型ＩＩＩ−Ｖ族化合物半導体材料によって構成し、量子ドット５とシェル６とがＴｙｐｅ−１型へテロ構造（図５参照）を構成するようにしている。これにより、電子及び正孔（キャリア）が量子ドット５の内部に閉じ込められ、所望の温度条件における発光効率（発光効率の温度特性）を向上させることができる。

このように、本実施形態では、量子ドット５のバンドギャップエネルギＥ_coreが、シェル６のバンドギャップエネルギＥ_shellよりも小さくなるようにしている。つまり、シェル６は、バンドギャップエネルギが量子ドット５よりも大きい直接遷移型ＩＩＩ−Ｖ族化合物半導体材料によって構成している。
特に、所望の温度条件に応じて良好な発光効率が得られる発光素子を実現するためには、量子ドット５内の電子及び正孔に対するエネルギ障壁の高さ（量子ドット５の基底準位に対するエネルギ障壁の高さ；活性化エネルギ）が、所望の温度条件に応じた所望の高さになるような直接遷移型ＩＩＩ−Ｖ族化合物半導体材料によってシェル６を構成すれば良い。例えば、本実施形態のものでは、直接遷移伝導帯のエネルギレベルが、量子ドット５の基底準位よりも２００ｍｅＶ程度高い半導体材料を用いてシェル６を構成すれば、室温（３００Ｋ）においても発光強度（発光効率）の低下が少なく、良好な温度特性を有する発光素子を実現することができる。

なお、本実施形態では、発光効率の温度特性を向上させるために、シェル６を直接遷移型ＩＩＩ−Ｖ族化合物半導体材料によって構成しているが、これに限られるものではなく、例えば量子ドット５のＩＶ族半導体不純物濃度を低減させて、発光効率を向上させるためには、シェル６を間接遷移型ＩＩＩ−Ｖ族化合物半導体材料によって構成しても良い。
ここで、シェル６の厚さ（膜厚）は、１原子層以上であれば良い。つまり、ＩＶ族半導体埋込層３と量子ドット５とが隔離されるようにシェル６を設けることで、量子ドット５のＩＶ族半導体不純物濃度を低減させることができ、発光効率を向上させることができる。但し、トンネル効果を考慮すると、１ｎｍ以上にするのが好ましい。

一方、後述するように、量子ドット５の内部へのＩＶ族半導体不純物の拡散長を考慮すると、シェル６は、量子ドット５の内部へのＩＶ族半導体不純物の拡散長を所望の長さ以下にすることができるような厚さ（量子ドット５を所望のＩＶ族半導体不純物濃度にすることができる厚さ）を有するものとするのが好ましい。これにより、量子ドット５のＩＶ族半導体不純物濃度を十分に低減させることができ、良好な発光効率が得られるようにすることができる。本実施形態のものでは、シェル６の厚さは１０ｎｍ以上にするのが好ましい。

また、本実施形態のものでは、電流注入時に抵抗成分にならないようにするために、シェルの厚さは２０ｎｍ以下にするのが好ましい。
以下、上述のように構成されるコア・シェル型量子ドット４を備える発光素子によって、上述のような作用・効果が得られる原理を説明する。
まず、量子ドット５のＩＶ族半導体不純物濃度を低減できる原理を説明する。

不純物の拡散は、単位体積あたりの不純物原子濃度をＣ、拡散係数をＤ、時間をｔ、距離をｘとして、次式（１）で表せる。

なお、ＩＶ族半導体不純物の量子ドット５への拡散長は、拡散係数をＤ、時間をｔとして、次式（２）で表せる。

ＩＩＩ−Ｖ族化合物半導体量子ドット５がＩＶ族半導体埋込層３中に安定に存在するためには、ＩＶ族半導体不純物の量子ドット５への拡散長は、量子ドット５が不純物でつぶれてしまわない程度、即ち、量子ドットサイズの半分程度までになっている必要があると考えられる。一般的な量子ドットサイズは、小さいもので２０ｎｍ程度であるため、拡散長は１０ｎｍ程度の範囲内になっている必要があると考えられる。

ここで、図２は、ＩＶ族半導体埋込層の中に設けられたＩＩＩ−Ｖ族化合物半導体量子ドットの不純物濃度（規格化不純物濃度；Normalized impurity concentration）分布を示している。なお、図２中、横軸は量子ドットの表面からの距離を示している。
図２に示すように、量子ドットの表面における不純物濃度を１００％とした場合、量子ドットの表面から５ｎｍの位置で不純物濃度は７２％程度に低減し、１０ｎｍの位置で４８％程度に低減することがわかる。

したがって、上述のように構成されるコア・シェル型量子ドット４では、シェル６の厚さを５ｎｍ程度にすれば量子ドット５の表面の不純物濃度を７２％程度に低減でき、１０ｎｍ程度にすれば量子ドット５の表面の不純物濃度を４８％程度に低減できることになる。
このように、シェル６の厚さを１０ｎｍ以上にすれば、量子ドット５の表面の不純物濃度を４８％程度にまで低減できるため、ＩＶ族半導体不純物の拡散長を、量子ドットサイズの半分程度（量子ドット５の表面から１０ｎｍ程度）の範囲内にすることができ、量子ドット５が不純物でつぶれてしまうのを防止でき、良好な発光効率が得られるようにすることができる。

次に、発光効率の温度特性を向上させることができる原理を説明する。
量子ドットの発光効率の温度依存性は、電子の量子閉じ込めを支配する伝導帯のエネルギバンド構造によって決まり、次式（３）で表せる。なお、Ｅ_aは活性化エネルギ、κ_Bはボルツマン定数、Ｔは温度、Ｃは定数である。

なお、活性化エネルギＥ_aは、量子ドットの基底準位に対する障壁層の高さ、即ち、量子ドットの基底準位のエネルギレベルと、障壁層の伝導帯のエネルギレベルの中で最も低いバンドのエネルギレベルとの間のエネルギ差に相当する。
ここで、図３は、活性化エネルギＥ_aが５０、１００、１５０、２００ｍｅＶの場合の発光強度（規格化発光強度；Normalized intensity）の温度依存性を示している。

図３に示すように、活性化エネルギＥ_aが大きいほど室温（３００Ｋ）における発光強度の低下が少なく、室温において発光効率が低下しないことがわかる。発光強度は、室温で比較すると、活性化エネルギＥ_aが２００ｍｅＶの場合は、活性化エネルギＥ_aが５０ｍｅＶの場合の１００倍程度となる。
例えば、シェルを有しない構造で、Ｓｉ層中にＩｎＡｓ量子ドット（底辺サイズ３０ｎｍ，高さ５ｎｍ）を設けると、エネルギバンド構造は図４に示すようになる。

この場合、活性化エネルギＥ_aは、障壁層であるＳｉ層の伝導帯のエネルギレベルの中で最も低いΔバンドのエネルギレベルとＩｎＡｓ量子ドットの基底準位のエネルギレベルとの間のエネルギ差で決まり、このエネルギ差は、図４に示すように、ほぼ０ｍｅＶとなる。
このように、ＩＶ族半導体埋込層（ここではＳｉ層）でＩＩＩ−Ｖ族化合物半導体量子ドット（ここではＩｎＡｓ量子ドット）を埋め込むと、ＩＶ族半導体埋込層の間接遷移伝導帯のエネルギレベル（ＩＶ族半導体埋込層の伝導帯のΔバンドのエネルギレベル）に対してＩＩＩ−Ｖ族化合物半導体量子ドットの直接遷移伝導帯のエネルギレベル（量子ドットの基底準位のエネルギレベル）が比較的近くなる（エネルギレベル差が小さくなる；ここではほぼ同じになっている）。

このため、キャリアが量子ドット内部に閉じ込められず、温度が室温に近づくにつれて発光強度が低下してしまい、良好な発光効率の温度特性が得られない。特に、室温においてはほとんど発光しない。
一方、本実施形態のように、ＩＶ族半導体埋込層（ここではＳｉ層）３中に、量子ドット５にＩｎＡｓ、シェル６にＩｎＰを用いた［即ち、シェル６を、量子ドット５内の電子及び正孔の両方に対してエネルギ障壁を形成しうるＩＩＩ−Ｖ族化合物半導体材料によって構成し、量子ドット５とシェル６とがＴｙｐｅ−１型へテロ構造（図５参照）を構成するようにした］コア・シェル型量子ドット４を設けると、エネルギバンド構造は図５に示すようになる。

この場合、活性化エネルギＥ_aは、障壁層として機能するＩｎＰシェル６の伝導帯のエネルギレベルの中で最も低いΓバンドのエネルギレベルとＩｎＡｓコア（ＩｎＡｓ量子ドット）５の基底準位のエネルギレベルとの間のエネルギ差で決まり、このエネルギ差は、図５に示すように、２００ｍｅＶ程度となる。
このように、ＩＶ族半導体埋込層（ここではＳｉ層）３中に、量子ドット５にＩｎＡｓ、シェル６にＩｎＰを用いたコア・シェル型量子ドット４を設けると、ＩｎＡｓ量子ドット（ＩＩＩ−Ｖ族化合物半導体量子ドット）５の直接遷移伝導帯のエネルギレベル（量子ドット５の基底準位のエネルギレベル）に対して、ＩｎＰシェル（ＩＩＩ−Ｖ族化合物半導体シェル）６の直接遷移伝導帯のエネルギレベル（シェル６の伝導帯のΓバンドのエネルギレベル）が２００ｍｅＶ程度高くなり、シェル６が量子ドット５に対する障壁層として実質的に機能することになる。

これにより、キャリアの量子ドット５の内部への閉じ込めを強くすることができ、室温（３００Ｋ）においても発光強度の低下を少なくし（図３参照）、発光効率の温度特性を向上させることができ、温度によらず良好な発光（発光効率）が得られるようになる。
次に、本実施形態にかかる発光素子の製造方法について、図６を参照しながら説明する。

ここでは、Ｓｉ基板１上に、ＳｉＧｅＣ層（ＩＶ族半導体埋込層）３中に、量子ドット（ＩＩＩ−Ｖ族化合物半導体量子ドット）５にＩｎＡｓ、シェル６にＩｎＰを用いたコア・シェル型量子ドット４を設ける場合を例に説明する。
なお、結晶成長は、有機金属気相成長（ＭＯＶＰＥ）法又は分子線エピタキシー法によって行なうことができる。

まず、図６（ａ）に示すように、例えばＳｉ（００１）基板１を６５０℃に加熱した後、ジシラン（Ｓｉ₂Ｈ₆）、ゲルマン（ＧｅＨ₄）、モノメチルシラン（ＳｉＨ₃ＣＨ₃）を供給して、Ｓｉ（００１）基板１上にＳｉＧｅＣ下地層３Ａを成長させる。
次に、温度は一定のまま、原料供給を停止した状態を保持し、上記のＩＶ族原料ガスを十分に排気する。

次いで、図６（ａ）に示すように、ホスフィン（ＰＨ₃）を供給しながら、基板温度を４８０℃まで下げる。これにより、図６（ｂ）に示すように、ＳｉＧｅＣ下地層３Ａの表面にＰからなる吸着層６Ｘが形成される。
そして、図６（ｂ）に示すように、温度が安定した後、アルシン（ＡｓＨ₃）とトリメチルインジウム（ＴＭＩｎ）を供給して、図６（ｃ）に示すように、コア（ここではＩｎＡｓ量子ドット）５を形成する。ここでは、厚さが１原子層程度のＩｎＰ下地層６Ａ（これがシェル６の一部を構成する）上に、ＩｎＡｓ量子ドット５が形成されることになる。

その後、ＰＨ₃とＴＭＩｎを供給して、図６（ｄ）に示すように、厚さが１原子層程度のＩｎＰキャップ層６Ｂ（これがシェル６の一部を構成する）を形成する。これにより、ＩｎＡｓ量子ドット５の表面がＩｎＰキャップ層６Ｂによって覆われることになる。この結果、ＩｎＰ下地層６ＡとＩｎＰキャップ層６ＢとからなるＩｎＰシェル６が形成されることになる。

最後に、図６（ｄ）に示すように、Ｓｉ₂Ｈ₆、ＧｅＨ₄、ＳｉＨ₃ＣＨ₃を供給して、図６（ｅ）に示すように、表面全体が覆われるようにＳｉＧｅＣキャップ層３Ｂを成長させる。これにより、ＳｉＧｅＣ下地層３ＡとＳｉＧｅＣキャップ層３ＢとからなるＳｉＧｅＣ埋込層３が形成されることになる。この際、ＩｎＡｓ量子ドット５が形成されていない領域に形成されているＰ吸着層６Ｘは、表面側に拡散又は偏析することによって消滅する。

このようにして、図６（ｅ）に示すように、量子ドット５にＩｎＡｓ、シェル６にＩｎＰを用いたコア・シェル型量子ドット４が、ＳｉＧｅＣ埋込層３中に形成される。つまり、Ｓｉ（００１）基板１上に、ＳｉＧｅＣ埋込層（ＩＶ族半導体埋込層）３中に、量子ドット（ＩＩＩ−Ｖ族化合物半導体量子ドット）５にＩｎＡｓ、シェル６にＩｎＰを用いたコア・シェル型量子ドット４が埋め込まれた構造の発光素子が形成される。

なお、ここでは、基板側、即ち、ＩｎＡｓ量子ドット５の下側のＩｎＰシェル６（ＩｎＰ下地層６Ａ）を、ＰＨ₃を供給して形成したＰ吸着層６Ｘを用いて形成しているが、これに限られるものではなく、例えば、ＰＨ₃だけでなく、ＴＭＩｎも供給して、厚さが２原子層以上のＩｎＰ下地層を形成するようにしても良い。この場合、ＩｎＡｓ量子ドット５の上側のＩｎＰシェル６（ＩｎＰキャップ層６Ｂ）も、厚さが２原子層以上になるように形成して、厚さが２原子層以上のＩｎＰシェル６を形成しても良い。

また、ここでは、Ｓｉ基板１上にＳｉＧｅＣ埋込層３を直接成長させているが、これに限られるものではなく、ＳｉＧｅＣ埋込層３の結晶性を高めるために、例えばＳｉＧｅＣ又はＳｉＧｅからなる傾斜組成バッファ層やＳｉバッファ層（例えば低温Ｓｉバッファ層）を、Ｓｉ基板１とＳｉＧｅＣ埋込層３との間に挿入しても良い。
したがって、本実施形態にかかる発光素子によれば、ＩＶ族半導体埋込層３の中に直接遷移型ＩＩＩ−Ｖ族化合物半導体からなる量子ドット５が埋め込まれた構造の発光素子において、発光効率を向上させることができるという利点がある。

つまり、本発光素子によれば、コア・シェル型の量子ドット構造を採用し、シェル６によって量子ドット５とＩＶ族半導体埋込層３とが隔離されているため、相互拡散による不純物ドーピング効果が抑えられ、直接遷移型ＩＩＩ−Ｖ族化合物半導体からなる量子ドット５の内部のＩＶ族半導体不純物濃度を低減でき、発光効率を向上させることができるという利点がある。

また、本発光素子によれば、コア・シェル型の量子ドット構造を採用し、シェル６を、量子ドット５内の電子及び正孔の両方に対してエネルギ障壁を形成しうるＩＩＩ−Ｖ族化合物半導体材料によって構成し、量子ドット５とシェル６とがＴｙｐｅ−１型へテロ構造（図５参照）を構成するようにしているため、シェル６によって、量子ドット５へのキャリア（ここでは電子及び正孔の両方）の量子閉じ込め効果を強めることができ、所望の温度条件における発光効率（発光効率の温度特性）を向上させることができるという利点がある。

特に、本発光素子によれば、シェル６の構成（厚さやエネルギ障壁の高さ）を工夫することで、Ｓｉ基板１上に形成可能で、ＩＩＩ−Ｖ族化合物半導体量子ドットをＩＶ族半導体埋込層によって埋め込む構造で、不純物濃度が低く、高効率で発光し、また、良好な温度特性を有する量子ドット発光デバイスを実現することができる。
なお、上述の実施形態では、シェル６を、量子ドット５内の電子及び正孔の両方に対してエネルギ障壁を形成しうるＩＩＩ−Ｖ族化合物半導体材料によって構成し、量子ドット５とシェル６とがＴｙｐｅ−１型へテロ構造（図５参照）を構成するようにしているが、これに限られるものではなく、シェル６を、量子ドット５内の電子又は正孔に対するエネルギ障壁を形成しうるＩＩＩ−Ｖ族化合物半導体材料によって構成し、量子ドット５とシェル６とがＴｙｐｅ−２型へテロ構造を構成するようにしても良い。この場合もコア・シェル型の量子ドット構造になっているため、ＩＩＩ−Ｖ族化合物半導体量子ドット５の内部のＩＶ族半導体不純物濃度を低減でき、発光効率を向上させることができる。また、電子又は正孔のいずれかが量子ドット５内に閉じ込められるため、発光効率の温度特性を向上させることができる。但し、上述の実施形態のように、量子ドット５とシェル６とでＴｙｐｅ−１型へテロ構造を構成し、電子及び正孔の両方を量子ドット５内に閉じ込めるようにした方が、より発光効率の温度特性を向上させることができる。

また、上述の実施形態では、量子ドット層を単層にしているが、これに限られるものではなく、例えば多層の量子ドット層を設けるようにしても良い。多層の量子ドット層を設ける場合は、量子ドット層の間に例えばＳｉＧｅＣ又はＳｉＧｅからなるスペーサ層を設けるのが好ましい。
［第２実施形態］
次に、第２実施形態にかかる発光素子について、図７を参照しながら説明する。

本実施形態にかかる発光素子は、本発明を適用した面発光レーザ（ＶＣＳＥＬ；Vertical Cavity Surface Emitting LASER；垂直共振器型面発光レーザ）である。垂直共振器面発光レーザ）
本面発光レーザは、Ｓｉ基板上に形成可能なＳｉ系面発光レーザ（Ｓｉ系垂直共振器型発光素子）であり、図７に示すように、上述の第１実施形態において説明したコア・シェル型量子ドット４を含むＩＶ族半導体埋込層［ここではＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ＋ｙ≦１）埋込層］３を活性層２として用いた面発光レーザである。なお、図７では、上述の第１実施形態のもの（図１参照）と同一のものには同一の符号を付している。

つまり、本面発光レーザは、図７に示すように、Ｓｉ基板１０上に、基板側から順に、下部Ｓｉ／ＳｉＯ₂多層膜ＤＢＲミラー１１、単結晶Ｓｉ層１２、ｐ型ＳｉＧｅＣ層（コンタクト層）１３、活性層（発光層）２、ＳｉＯ₂絶縁層１４、ｎ型ＳｉＧｅＣ層（コンタクト層）１５、上部Ｓｉ／ＳｉＯ₂多層膜ＤＢＲミラー１６を積層させた構造になっている。そして、ｐ型ＳｉＧｅＣコンタクト層１３上に、金属によってｐ側電極１７が形成されており、ｎ型ＳｉＧｅＣコンタクト層１５上に、金属によってｎ側電極１８が形成されている。

ここで、活性層２は、上述の第１実施形態と同様に、ＩＶ族半導体埋込層［ここではＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ＋ｙ≦１）埋込層］３の中にコア・シェル型量子ドット４が埋め込まれた構造になっている。なお、図７では、２層の量子ドット層を備えるものを示している。
この活性層２の両側に、ＳｉＯ₂絶縁層１４が形成されている。

また、活性層２を上下で挟み込むように、Ｓｉ／ＳｉＯ₂多層膜ＤＢＲミラー１１，１６が設けられており、これにより、共振器構造が形成されている。
ここで、最も単純な完全周期構造のＤＢＲミラーの場合、ＤＢＲミラーの最大反射率は、各層の膜厚を光学距離に換算したものの４倍に対応する波長において得られる。つまり、各層の膜厚は、所望の発光波長を各層の屈折率で割ったものの１／４に対応する厚さとして得られる。また、反射率の最大値は、ミラーの周期数を増大させることによって高めることができる。

このため、例えば、良好なＶＣＳＥＬを実現するために必要な９９％以上の反射率を波長１．３μｍで得るためには、Ｓｉ膜の厚さを９６ｎｍとし、ＳｉＯ₂膜の厚さを２２５ｎｍとし、周期数を４以上にすれば良い。
なお、ＤＢＲミラーの構成（各層の材料、膜厚、周期数など）は、上述のものに制限されるものではなく、他の公知の材料の組み合わせによって構成された多層膜ＤＢＲミラーを用いることもできる。例えば、ＳｉＧｅ／Ｓｉ多層膜ＤＢＲミラーなどの導電性多層膜ＤＢＲミラーを用いることもできる。この場合、ｐ側電極１７は基板裏面側に設けても良い。

ここでは、多層膜ＤＢＲミラーを、絶縁膜（ＳｉＯ₂）を含むＳｉ／ＳｉＯ₂多層膜ＤＢＲミラー１１，１６としているため、活性層２と多層膜ＤＢＲミラー１１，１６との間に、それぞれ、コンタクト層（導電性半導体層）１３，１５が設けられている。つまり、活性層２と上部Ｓｉ／ＳｉＯ₂多層膜ＤＢＲミラー１６との間に、上部多層膜ＤＢＲミラー１６よりも外側の方まで延びるｎ型ＳｉＧｅＣコンタクト層１５が設けられている。また、活性層２と下部Ｓｉ／ＳｉＯ₂多層膜ＤＢＲミラー１１との間に、上部多層膜ＤＢＲミラー１６及びｎ型ＳｉＧｅＣコンタクト層１５よりも外側の方まで延びるｐ型ＳｉＧｅＣコンタクト層１３が設けられている。

このため、ＳｉＯ₂絶縁層１４は、ｐ型ＳｉＧｅＣコンタクト層１３及びｎ型ＳｉＧｅＣコンタクト層１５によって上下で挟み込まれるように設けられている。
なお、ｐ型ＳｉＧｅＣ層１３は、ｐ型ＳｉＧｅ層であっても良い。また、ｎ型ＳｉＧｅＣ層１５は、ｎ型ＳｉＧｅ層であっても良い。
次に、本実施形態にかかる発光素子（面発光レーザ）の製造方法について、図８を参照しながら説明する。

まず、図８（ａ）に示すように、Ｓｉ基板１０上に、例えばＣＶＤ法によって、Ｓｉ膜とＳｉＯ₂膜を交互に積層させて、下部Ｓｉ／ＳｉＯ₂多層膜ＤＢＲミラー１１を形成する。
次に、図８（ａ）に示すように、下部Ｓｉ／ＳｉＯ₂多層膜ＤＢＲミラー１１上に、他のＳｉ基板１２Ａをウェハボンディングし、図８（ｂ）に示すように、このＳｉ基板１２Ａをダイシング、研磨によって薄膜化する。これにより、図８（ｃ）に示すように、下部Ｓｉ／ＳｉＯ₂多層膜ＤＢＲミラー１１上に単結晶Ｓｉ層１２が形成される。

その後、図８（ｄ）に示すように、単結晶Ｓｉ層１２上に、ｐ型ＳｉＧｅＣ層（コンタクト層）１３、ＩＶ族半導体埋込層［ここではＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ＋ｙ≦１）埋込層］３の中にコア・シェル型量子ドット４を含む活性層２、ｎ型ＳｉＧｅＣ層（コンタクト層）１５Ａを順に形成する。
なお、結晶成長は、有機金属気相成長（ＭＯＶＰＥ）法又は分子線エピタキシー法によって行なうことができる。

具体的には、まず、図８（ｄ）に示すように、不純物として例えばＢ（ホウ素）を１×１０¹⁸ｃｍ^-3ドーピングしたｐ型ＳｉＧｅＣ層１３を、例えば６５０℃の成長温度で成長させる。
次に、ｐ型ＳｉＧｅＣ層１３上に、アンドープのＳｉＧｅＣ下地層３Ａ［図６（ａ）参照］を、例えば６５０℃の成長温度で、厚さ５０ｎｍ成長させる。

次いで、ＳｉＧｅＣ下地層３Ａ上に、上述の第１実施形態と同様の方法によって、コア・シェル型量子ドット４を形成する［図６（ｂ）〜（ｄ）参照］。
次に、コア・シェル型量子ドット４が埋め込まれるように、アンドープのＳｉＧｅＣキャップ層３Ｂ［図６（ｅ）参照］を、例えば４８０℃の成長温度で、厚さ５０ｎｍ成長させる。

このようにして、ｐ型ＳｉＧｅＣ層１３上に、ＳｉＧｅＣ下地層３ＡとＳｉＧｅＣキャップ層３ＢとからなるＳｉＧｅＣ埋込層（ＩＶ族半導体埋込層）３の中にコア・シェル型量子ドット４を含む活性層２が形成される。
次に、図８（ｄ）に示すように、活性層２上に、不純物として例えばＡｓ（ヒ素）を１×１０¹⁸ｃｍ^-3ドーピングしたｎ型ＳｉＧｅＣ層１５Ａを、例えば６５０℃の成長温度で成長させる。これにより、ｎ型ＳｉＧｅＣ層１５の一部が形成される。

なお、例えばＭＯＶＰＥ法によるＳｉＧｅＣ層の成長には、例えばジシラン（Ｓｉ₂Ｈ₆）、ゲルマン（ＧｅＨ₄）、モノメチルシラン（ＳｉＨ₃ＣＨ₃）を用いれば良い。
その後、図８（ｅ）に示すように、例えばリソグラフィ技術によって、積層構造の一部をｐ型ＳｉＧｅＣ層１３が露出するまでメサ型にエッチング（加工）し、全面が覆われるようにＳｉＯ₂絶縁層１４を形成する。そして、ｎ型ＳｉＧｅＣ層１５Ａの表面が露出するように、ＳｉＯ₂絶縁層１４を研磨によって平坦化した後、表面に露出したｎ型ＳｉＧｅＣ層１５Ａ及びＳｉＯ₂絶縁層１４の全面が覆われるように、図８（ｆ）に示すように、不純物として例えばＡｓ（ヒ素）を１×１０¹⁸ｃｍ^-3ドーピングしたｎ型ＳｉＧｅＣ層１５Ｂを、例えば６５０℃の成長温度で成長させる。これにより、ｎ型ＳｉＧｅＣ層１５Ａとｎ型ＳｉＧｅＣ層１５Ｂとからなるｎ型ＳｉＧｅＣ層１５が形成される。なお、ｎ型ＳｉＧｅＣ層１５の残りの部分１５Ｂに代えて、導電性多結晶ｎ型Ｓｉ層を形成しても良い。

次に、図８（ｆ）に示すように、ｎ型ＳｉＧｅＣ層１５上に、例えばＣＶＤ法によって、Ｓｉ膜とＳｉＯ₂膜を交互に積層させて、上部Ｓｉ／ＳｉＯ₂多層膜ＤＢＲミラー１６を形成する。
その後、図８（ｇ）に示すように、例えばリソグラフィ技術によって、ｎ側電極形成領域をｎ型ＳｉＧｅＣ層１５が露出するまでエッチングする。また、ｐ側電極形成領域をｐ型ＳｉＧｅＣ層１３が露出するまでエッチングする。

そして、ｎ型ＳｉＧｅＣ層１５の表面に、例えば真空蒸着法によってｎ側電極（金属電極）１８を形成する。また、ｐ型ＳｉＧｅＣ層１３の表面に、例えば真空蒸着法によってｐ側電極（金属電極）１７を形成する。
このようにして、Ｓｉ基板１０上に、上述の第１実施形態において説明したコア・シェル型量子ドット４を含むＩＶ族半導体埋込層［ここではＳｉ_1-x-yＧｅ_xＣ_y（０≦ｘ＋ｙ≦１）埋込層］３を活性層２として用いた面発光レーザが形成される。

したがって、本実施形態にかかる発光素子（面発光レーザ）によれば、上述の第１実施形態のものと同様に、ＩＶ族半導体埋込層３の中に直接遷移型ＩＩＩ−Ｖ族化合物半導体からなる量子ドット５が埋め込まれた構造の発光素子において、発光効率を向上させることができるという利点がある。
つまり、本発光素子によれば、コア・シェル型の量子ドット構造を採用し、シェル６によって量子ドット５とＩＶ族半導体埋込層３とが隔離されているため、相互拡散による不純物ドーピング効果が抑えられ、直接遷移型ＩＩＩ−Ｖ族化合物半導体からなる量子ドット５の内部のＩＶ族半導体不純物濃度を低減でき、発光効率を向上させることができるという利点がある。

また、本発光素子によれば、コア・シェル型の量子ドット構造を採用し、シェル６を、量子ドット５内の電子及び正孔の両方に対してエネルギ障壁を形成しうるＩＩＩ−Ｖ族化合物半導体材料によって構成し、量子ドット５とシェル６とがＴｙｐｅ−１型へテロ構造（図５参照）を構成するようにしているため、シェル６によって、量子ドット５へのキャリア（ここでは電子及び正孔の両方）の量子閉じ込め効果を強めることができ、所望の温度条件における発光効率（発光効率の温度特性）を向上させることができるという利点がある。

特に、本発光素子によれば、シェル６の構成（厚さやエネルギ障壁の高さ）を工夫することで、Ｓｉ基板１上に形成可能で、ＩＩＩ−Ｖ族化合物半導体量子ドット５をＩＶ族半導体埋込層３によって埋め込む構造で、不純物濃度が低く、高効率で発光し、また、良好な温度特性を有する量子ドット発光デバイスを実現することができる。
なお、上述の実施形態では、基板側にｐ型ＳｉＧｅＣ層１３及びｐ側電極１７を設けているが、これに限られるものではなく、基板側にｎ型ＳｉＧｅＣ層及びｎ側電極を設けるようにしても良い。

また、面発光レーザの構造は、上述の実施形態の構造に限定されるものではなく、他の構造のものであっても、ＩＩＩ−Ｖ族化合物半導体量子ドットを含むＩＶ族半導体埋込層を活性層として用いた面発光レーザであれば、本発明を適用することができる。
また、本実施形態では、本発明を面発光レーザに適用した場合を例に挙げて説明しているが、これに限られるものではなく、例えば発光ダイオード（ＬＥＤ；Light Emitting Diode）やＬＤ（レーザダイオード）などの他の発光素子に本発明を適用することもできる。
［その他］
なお、上述の各実施形態では、単体の発光素子として説明しているが、上述の各実施形態の発光素子を他の機能素子とともに同一Ｓｉ基板上に集積することによって集積素子を構成することもできる。なお、基板をＳｉ基板としているが、Ｓｉ系材料（即ち、Ｓｉ又はＳｉの入ったＩＶ族半導体混晶）からなる基板（Ｓｉを含む基板）であれば良い。

例えば図９に示すように、集積素子を、Ｓｉ基板２０上に、発光素子（上述の第１実施形態の発光素子又は上述の第２実施形態の面発光レーザ）２１と、受光素子（機能素子）２２と、電子回路（電子素子；機能素子）２３とを集積したものとして構成することもできる。
ここで、受光素子２２は、例えばＳｉ層とＳｉＧｅＣ層とを積層させたものとして構成される（Ｓｉ／ＳｉＧｅ受光素子）。

このような構成の集積素子では、入力された光は、受光素子２２で光信号から電気信号に変換され、電子回路２３で例えば演算などの各種処理が施された後、発光素子２１によって光信号に変換されて出力されることになる。
また、例えば図１０に示すように、集積素子を、上述の第２実施形態の面発光レーザ（発光素子）が形成されている同一Ｓｉ基板１０上に、面発光レーザを駆動するための駆動素子（電子素子；機能素子；例えばＭＯＳＦＥＴ；変調駆動回路，電子回路）３０を集積したものとして構成することもできる。なお、図１０では、上述の第２実施形態のもの（図７参照）と同一のものには同一の符号を付している。

具体的には、図１０に示すように、上述の第２実施形態の面発光レーザ（発光素子）が形成されている同一Ｓｉ基板１０上に、ｐ型ＭＯＳＦＥＴ３０をモノリシックに集積して、集積素子を構成することもできる。
このような集積素子は、例えば、以下のようにして作製することができる。
単結晶Ｓｉ層１２上に、ｎ型Ｓｉ層３１を成長させた後、イオン注入によってｐ⁺領域（ｐ⁺−Ｓｉ層）３２を形成する。その後、ＳｉＯ₂膜３３を積層し、その上にゲート電極３４を形成するとともに、ｐ⁺−Ｓｉ層３２に接するようにソース電極３５及びドレイン電極３６を形成する。この際、ドレイン電極３６は、面発光レーザの一方のｐ側電極との共通電極として構成すれば良い。これにより、面発光レーザの変調駆動回路を構成するｐ型ＭＯＳＦＥＴ３０が形成される。

なお、集積素子の構成は、これらの構成に限られるものではなく、他の構成の集積素子の発光素子部分に、上述の第１及び第２実施形態の発光素子を適用することができる。
また、本発明は、上述した各実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。

本発明の第１実施形態にかかる発光素子の構成を示す模式的断面図である。 ＩＶ族半導体埋込層の中に設けられたＩＩＩ−Ｖ族化合物半導体量子ドットの不純物濃度分布を示す図である。 活性化エネルギが５０、１００、１５０、２００ｍｅＶの場合の発光強度の温度依存性を示す図である。 Ｓｉ層中にＩｎＡｓ量子ドットを設けた場合のエネルギバンド構造を示す図である。 本発明の第１実施形態にかかる発光素子（Ｓｉ層中にＩｎＡｓコアとＩｎＰシェルとからなるコア・シェル型量子ドットを設けたもの）のエネルギバンド構造を示す図である。 （ａ）〜（ｅ）は、本発明の第１実施形態にかかる発光素子（ＳｉＧｅＣ層中にＩｎＡｓコアとＩｎＰシェルとからなるコア・シェル型量子ドットを設けたもの）の製造方法を説明するための模式的断面図である。 本発明の第２実施形態にかかる発光素子（ＩｎＡｓコアとＩｎＰシェルとからなるコア・シェル型量子ドットを含むＳｉＧｅＣ層を活性層とした面発光レーザ）の構成を示す模式的断面図である。 （ａ）〜（ｇ）は、本発明の第２実施形態にかかる発光素子（面発光レーザ）の製造方法を説明するための模式的断面図である。 本発明の各実施形態にかかる発光素子を備える集積素子の構成例を示す模式図である。 本発明の第２実施形態にかかる発光素子（面発光レーザ）を備える集積素子の他の構成例を示す模式的断面図である。

符号の説明

１ Ｓｉ基板
２ 活性層（発光層）
３ ＩＶ族半導体埋込層［Ｓｉ_1-x-yＧｅ_xＣ_y（０≦ｘ＋ｙ≦１）層；ＳｉＧｅＣ埋込層］
３Ａ ＳｉＧｅＣ下地層
３Ｂ ＳｉＧｅＣキャップ層
４ コア・シェル型量子ドット
５ ＩＩＩ−Ｖ族化合物半導体量子ドット（コア）
６ シェル
６Ａ ＩｎＰ下地層
６Ｂ ＩｎＰキャップ層
６Ｘ Ｐからなる吸着層
１０ Ｓｉ基板
１１ 下部Ｓｉ／ＳｉＯ₂多層膜ＤＢＲミラー
１２ 単結晶Ｓｉ層
１２Ａ Ｓｉ基板
１３ ｐ型ＳｉＧｅＣ層（コンタクト層）
１４ ＳｉＯ₂絶縁層
１５，１５Ａ，１５Ｂ ｎ型ＳｉＧｅＣ層（コンタクト層）
１６ 上部Ｓｉ／ＳｉＯ₂多層膜ＤＢＲミラー
１７ ｐ側電極
１８ ｎ側電極
２０ Ｓｉ基板
２１ 発光素子
２２ 受光素子
２３ 電子回路（電子素子）
３０ 駆動素子（電子素子；ｐ型ＭＯＳＦＥＴ；変調駆動回路，電子回路）
３１ ｎ型Ｓｉ層
３２ ｐ⁺−Ｓｉ層
３３ ＳｉＯ₂膜
３４ ゲート電極
３５ ソース電極
３６ ドレイン電極

Claims (8)

1. Ｓｉを含む基板と、
   前記基板上に形成された活性層とを備え、
   前記活性層が、直接遷移型ＩＩＩ−Ｖ族化合物半導体材料からなる量子ドットと、前記量子ドットの表面全体を覆う外殻部と、前記外殻部によって覆われた前記量子ドットを埋め込むＩＶ族半導体埋込層とを備え、
   前記外殻部は、前記量子ドット内の電子又は正孔に対するエネルギ障壁を形成しうる半導体材料によって構成されており、前記量子ドットの内部へのＩＶ族半導体不純物の拡散長を所望の長さ以下にすることができるような厚さを有することを特徴とする発光素子。
2. 前記活性層を上下で挟み込むように設けられた多層膜ＤＢＲミラーを備えることを特徴とする、請求項１に記載の発光素子。
3. 前記ＩＶ族半導体埋込層が、Ｓｉ_1-x-yＧｅ_xＣ_y（０≦ｘ＋ｙ≦１）からなることを特徴とする、請求項１又は２に記載の発光素子。
4. 前記コアが、ＩｎＡｓ_1-xＳｂ_x（０≦ｘ≦１），Ｉｎ_1-xＧａ_xＡｓ（０≦ｘ≦１），ＩｎＡｓ_1-xＮ（０≦ｘ≦１），Ｉｎ_1-xＧａ_xＳｂ（０≦ｘ≦１），ＩｎＳｂ_1-xＮ_x（０≦ｘ≦１）の中のいずれかの材料からなることを特徴とする、請求項１〜３のいずれか１項に記載の発光素子。
5. 前記外殻部が、ＩＩＩ−Ｖ族化合物半導体材料からなることを特徴とする、請求項１〜４のいずれか１項に記載の発光素子。
6. 前記外殻部が、Ｉｎ_xＧａ_1-xＡｓ_yＰ_1-y（０≦ｘ≦１，０≦ｙ≦１）又はＡｌ_xＧａ_yＩｎ_1-x-yＡｓ（０≦ｘ＋ｙ≦１）からなることを特徴とする、請求項１〜５のいずれか１項に記載の発光素子。
7. 前記外殻部は、厚さが１０ｎｍ以上２０ｎｍ以下であることを特徴とする、請求項１〜６のいずれか１項に記載の発光素子。
8. 請求項１〜７のいずれか１項に記載の発光素子と、
   機能素子とを備え、
   前記発光素子と前記機能素子とが同一基板上に集積されていることを特徴とする集積素子。

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