JP5880370B2 - 半導体光素子及びその製造方法 - Google Patents
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Description
本発明は、半導体光素子及びその製造方法に関する。
従来、効率が高く、良好な特性が得られるものとして、量子ドットを備える半導体光素子がある。
このような量子ドットを備える半導体光素子としては、例えばＩｎＧａＡｓ量子ドットを備える半導体光素子がある。
このＩｎＧａＡｓ量子ドットを備える半導体光素子では、歪系半導体ヘテロ結晶成長の初期に現れる島状成長（Ｓ−Ｋ成長）を利用して、ＩｎＧａＡｓ量子ドットを形成する。つまり、ＧａＡｓ結晶の表面上にＩｎＧａＡｓ結晶を成長させると、ＩｎＧａＡｓ結晶成長の開始直後は平面状に結晶成長し、平面状のＩｎＧａＡｓ結晶となるが、臨界膜厚以上になると、歪み増大の結果、結晶成長が３次元化し、３次元化したＩｎＧａＡｓ結晶となる。これを利用して、ＩｎＧａＡｓ量子ドットを形成する。
このような量子ドットを備える半導体光素子としては、例えばＩｎＧａＡｓ量子ドットを備える半導体光素子がある。
このＩｎＧａＡｓ量子ドットを備える半導体光素子では、歪系半導体ヘテロ結晶成長の初期に現れる島状成長（Ｓ−Ｋ成長）を利用して、ＩｎＧａＡｓ量子ドットを形成する。つまり、ＧａＡｓ結晶の表面上にＩｎＧａＡｓ結晶を成長させると、ＩｎＧａＡｓ結晶成長の開始直後は平面状に結晶成長し、平面状のＩｎＧａＡｓ結晶となるが、臨界膜厚以上になると、歪み増大の結果、結晶成長が３次元化し、３次元化したＩｎＧａＡｓ結晶となる。これを利用して、ＩｎＧａＡｓ量子ドットを形成する。
この場合、ＧａＡｓ層上に、平面状のＩｎＧａＡｓ結晶、即ち、ＩｎＧａＡｓ濡れ層が形成され、このＩｎＧａＡｓ濡れ層上に、３次元化したＩｎＧａＡｓ結晶、即ち、ＩｎＧａＡｓ量子ドットが形成されることになる。
Y. Arakawa et al., "Multidimensional quantum well laser and temperature dependence of its threshold current", Applied Physics Letters, 40(11), pp. 939-941, 1 June 1982
T. Kaizu et al., "Facet Formation of Uniform InAs Quantum Dots by Molecular Beam Epitaxy", Jpn. J. Appl. Phys., Vol. 42, pp. 4166-4168, (2003)
しかしながら、上述のようにしてＩｎＧａＡｓ量子ドットを形成する場合、コアレッセンスドット（巨大ドット）が多く発生してしまい、効率が低下してしまうことがある。
そこで、コアレッセンスドットの発生を抑制し、効率を向上させたい。
そこで、コアレッセンスドットの発生を抑制し、効率を向上させたい。
本半導体光素子は、ＧａＡｓ又はＡｌＧａＡｓを含む下地層と、下地層上に形成され、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層と、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層上に形成されたＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットとを備え、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層は、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットよりもＩｎ組成が高いことを要件とする。
本半導体光素子の製造方法は、ＧａＡｓ又はＡｌＧａＡｓを含む下地層を形成する工程と、下地層上に、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層を形成する工程と、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層上に、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを形成する工程とを含み、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層を形成する工程において、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットよりもＩｎ組成が高いＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層を形成することを要件とする。
したがって、本半導体光素子及びその製造方法によれば、コアレッセンスドットの発生を抑制し、効率を向上させることができるという利点がある。
以下、図面により、本発明の実施の形態にかかる半導体光素子及びその製造方法について、図１〜図１０を参照しながら説明する。
本実施形態にかかる半導体光素子は、ＩｎＧａＡｓ量子ドットを備える半導体光素子である。ここでは、半導体光素子として、例えば半導体レーザや半導体光増幅器などの半導体発光素子を例に挙げて説明する。なお、半導体光素子を光半導体素子ともいう。
本実施形態にかかる半導体光素子は、ＩｎＧａＡｓ量子ドットを備える半導体光素子である。ここでは、半導体光素子として、例えば半導体レーザや半導体光増幅器などの半導体発光素子を例に挙げて説明する。なお、半導体光素子を光半導体素子ともいう。
本半導体光素子は、図１に示すように、ＧａＡｓ層（下地層）１と、ＧａＡｓ層１上に形成されたＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２と、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２上に形成されたＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３とを備える。そして、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２は、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有する。また、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２は、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３よりもＩｎ組成が高くなっている（ｘ＞ｙ）。なお、濡れ層を、薄膜層、又は、ウェッティングレイヤともいう。
ここで、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚とは、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）量子ドットが形成されない膜厚又は発光波長に影響を与えない程度にＩｎｘＧａ１−ｘＡｓ（ｘ≦１）量子ドットが形成される膜厚であって、その上にＩｎｙＧａ１−ｙＡｓ（ｙ＜１）濡れ層が形成されずにＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットが形成される膜厚又はその上にラフネスに影響を与えない程度のＩｎｙＧａ１−ｙＡｓ（ｙ＜１）濡れ層とＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットが形成される膜厚である。
また、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を構成するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶の格子定数は、ＧａＡｓ層１を構成するＧａＡｓ結晶の格子定数よりも大きい。また、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を構成するＩｎｙＧａ１−ｙＡｓ（ｙ＜１）結晶の格子定数は、ＧａＡｓ層１を構成するＧａＡｓ結晶の格子定数よりも大きく、かつ、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を構成するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶の格子定数よりも小さい。
本実施形態では、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２としてＩｎＡｓ濡れ層を備え、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３としてＩｎ０．５Ｇａ０．５Ａｓ量子ドットを備える。そして、ＩｎＡｓ濡れ層２は、臨界膜厚が約１．７５ＭＬであるため、その膜厚は、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚である約１．５７ＭＬとなっている。また、ＩｎＡｓ濡れ層２は、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３よりもＩｎ組成が高くなっている。ここで、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚とは、ＩｎＡｓ量子ドットが形成されない膜厚又は発光波長に影響を与えない程度にＩｎＡｓ量子ドットが形成される膜厚であって、その上にＩｎ０．５Ｇａ０．５Ａｓ濡れ層が形成されずにＩｎ０．５Ｇａ０．５Ａｓ量子ドットが形成される膜厚又はその上にラフネスに影響を与えない程度のＩｎ０．５Ｇａ０．５Ａｓ濡れ層とＩｎ０．５Ｇａ０．５Ａｓ量子ドットが形成される膜厚である。
このように構成される半導体光素子の製造方法は、次の工程を含む。
つまり、本半導体光素子の製造方法は、ＧａＡｓ層１を形成する工程と、ＧａＡｓ層１上に、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を形成する工程と、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２上に、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を形成する工程とを含む。そして、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を形成する工程において、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３よりもＩｎ組成が高いＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を形成する。
つまり、本半導体光素子の製造方法は、ＧａＡｓ層１を形成する工程と、ＧａＡｓ層１上に、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を形成する工程と、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２上に、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を形成する工程とを含む。そして、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を形成する工程において、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３よりもＩｎ組成が高いＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を形成する。
本実施形態では、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を形成する工程において、臨界膜厚（約１．７５ＭＬ）未満で、かつ、臨界膜厚近傍の膜厚である約１．５７ＭＬの膜厚を有するＩｎＡｓ濡れ層２を形成する。また、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を形成する工程において、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３を形成する。この場合、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を形成する工程において、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３よりもＩｎ組成が高いＩｎＡｓ濡れ層２を形成することになる。
具体的には、ＧａＡｓ結晶の表面上に、ＩｎＡｓ結晶を、臨界膜厚（約１．７５ＭＬ）未満で、かつ、臨界膜厚近傍の膜厚である約１．５７ＭＬになるまで成長させ、続けてＩｎ０．５Ｇａ０．５Ａｓ結晶を約３．５４ＭＬで成長させる。この場合、ＩｎＡｓ結晶は平面状に結晶成長するが、Ｉｎ０．５Ｇａ０．５Ａｓ結晶を結晶成長させる際にはＩｎＡｓ結晶の膜厚は臨界膜厚寸前の膜厚になっており、歪みが蓄積した状態になっているため、続けてＩｎ０．５Ｇａ０．５Ａｓ結晶を結晶成長させると、３次元化したＩｎ０．５Ｇａ０．５Ａｓ結晶となる。これにより、ＧａＡｓ層１上にＩｎＡｓ濡れ層２が形成され、ＩｎＡｓ濡れ層２上にＩｎ０．５Ｇａ０．５Ａｓ量子ドット３が形成される。つまり、ＧａＡｓ層１を構成するＧａＡｓ結晶の表面上に、まず、ＩｎＡｓ結晶を成長させてＩｎＡｓ濡れ層２を形成し、続けて、Ｉｎ０．５Ｇａ０．５Ａｓ結晶の成長に切り替えてＩｎ０．５Ｇａ０．５Ａｓ量子ドット３を形成する。
このようにして、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有し、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３よりもＩｎ組成が高いＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２上にＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を形成することで、コアレッセンスドットの発生を抑制し、効率（ここでは発光効率）を向上させることができる。
つまり、従来のように、単純にＧａＡｓ結晶上にＩｎＧａＡｓ結晶を成長させて、ＧａＡｓ層上にＩｎＧａＡｓ濡れ層及びＩｎＧａＡｓ量子ドットを形成する場合（例えば図６参照）、ＩｎＧａＡｓ濡れ層とＩｎＧａＡｓ量子ドットのＩｎ組成は同じになる。このため、後述するように、ＩｎＧａＡｓ量子ドットのＩｎ組成を低くすると、ＩｎＧａＡｓ濡れ層は、Ｉｎ組成が低くなり、臨界膜厚が厚くなり、表面のラフネス、即ち、算術平均粗さＲａが大きくなって、コアレッセンスドットが多く発生してしまい、これには結晶欠陥が存在するため、効率（ここでは発光効率）が低下してしまうことになる。
つまり、従来のように、単純にＧａＡｓ結晶上にＩｎＧａＡｓ結晶を成長させて、ＧａＡｓ層上にＩｎＧａＡｓ濡れ層及びＩｎＧａＡｓ量子ドットを形成する場合（例えば図６参照）、ＩｎＧａＡｓ濡れ層とＩｎＧａＡｓ量子ドットのＩｎ組成は同じになる。このため、後述するように、ＩｎＧａＡｓ量子ドットのＩｎ組成を低くすると、ＩｎＧａＡｓ濡れ層は、Ｉｎ組成が低くなり、臨界膜厚が厚くなり、表面のラフネス、即ち、算術平均粗さＲａが大きくなって、コアレッセンスドットが多く発生してしまい、これには結晶欠陥が存在するため、効率（ここでは発光効率）が低下してしまうことになる。
これに対し、本実施形態では、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するものとすることで、その上にＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３が形成されるようにしながら、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３とＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２のＩｎ組成を変えるようにしている。このため、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３のＩｎ組成に関わらず、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２のＩｎ組成を、コアレッセンスドットの発生を抑制するのに必要な範囲で任意に設定することが可能である。つまり、後述するように、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３のＩｎ組成を低くしても、少なくとも、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２のＩｎ組成をＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３よりも高くすることで、従来の場合と比較して、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２は、臨界膜厚が薄くなり、表面のラフネス、即ち、算術平均粗さＲａが小さくなって、コアレッセンスドットの発生を抑制し、効率（ここでは発光効率）を向上させることができる。
以下、より詳細に説明する。
まず、本発明者が鋭意検討したところ、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３が形成される下地となるＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２の表面のラフネス、即ち、算術平均粗さＲａが、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３の成長に悪影響を及ぼし、その結果、コアレッセンスドットの発生につながっていることがわかった。ここで、算術平均粗さとは、算術表面粗さともいい、ＪＩＳ Ｂ０６０１−１９９４に定義されている表面粗さである。
まず、本発明者が鋭意検討したところ、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３が形成される下地となるＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２の表面のラフネス、即ち、算術平均粗さＲａが、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３の成長に悪影響を及ぼし、その結果、コアレッセンスドットの発生につながっていることがわかった。ここで、算術平均粗さとは、算術表面粗さともいい、ＪＩＳ Ｂ０６０１−１９９４に定義されている表面粗さである。
つまり、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２の表面、即ち、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶が３次元化する直前の平面状のＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶の表面の算術平均粗さＲａが大きくなるほどコアレッセンスドットが多く発生し、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２の表面の算術平均粗さＲａが小さくなるほどコアレッセンスドットの発生が抑制されることがわかった。
また、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２のＩｎ組成が高くなるほどＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２の表面の算術平均粗さＲａが小さくなることがわかった。
このため、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２のＩｎ組成が高くなるほど、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２の表面の算術平均粗さＲａが小さくなり、コアレッセンスドットの発生が抑制され、効率（ここでは発光効率）が向上することになる。
このため、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２のＩｎ組成が高くなるほど、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２の表面の算術平均粗さＲａが小さくなり、コアレッセンスドットの発生が抑制され、効率（ここでは発光効率）が向上することになる。
ここで、図２は、ＧａＡｓ結晶上にＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶を成長させる場合のＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶の臨界膜厚のＩｎ組成依存性、及び、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶の表面の算術平均粗さＲａのＩｎ組成依存性を示している。なお、図２では、臨界膜厚を黒丸でプロットし、算術平均粗さＲａを白丸でプロットしている。
図２に示すように、ＧａＡｓ結晶上にＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶を成長させる場合、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶は、そのＩｎ組成が高くなるほど、格子歪みが大きくなるため、臨界膜厚が薄くなり、算術平均粗さＲａが小さくなることがわかる。ここで、臨界膜厚は、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶が３次元化するまでの膜厚である。この臨界膜厚は、歪緩和する膜厚、成長厚さが歪緩和する膜厚である。
なお、ＧａＡｓ結晶上にＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶を成長させる場合に、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶の臨界膜厚が薄くなると、算術平均粗さＲａが小さくなるのは、下地となるＧａＡｓ結晶の表面の平坦性を引き継いで、その平坦性を保つことが可能となるからである。ここでは、下地となるＧａＡｓ結晶は、表面の平坦性が確保されているものとする。例えば、下地となるＧａＡｓ結晶の表面の算術平均粗さＲａは、約０．２（Å）である。
例えば、ＧａＡｓ結晶上にＩｎＡｓ結晶を成長させる場合、ＧａＡｓ結晶上にＩｎ０．５Ｇａ０．５Ａｓ結晶を成長させる場合と比較して、格子歪みが大きくなるため、臨界膜厚が薄くなり、算術平均粗さＲａが小さくなる。なお、ＧａＡｓ結晶上にＩｎＡｓ結晶を成長させる場合の臨界膜厚は約１．７５ＭＬである。
つまり、ＧａＡｓ結晶上に、格子定数の異なるＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶を成長させると、歪結晶の成長となるため、膜厚が厚くなるほど、ラフネス、即ち、算術平均粗さＲａが増大するのは避けられない。ここで、ＧａＡｓの格子定数は約５．６５（Å）であり、ＩｎＡｓの格子定数は約６．０６Åであり、Ｉｎ０．５Ｇａ０．５Ａｓの格子定数は約５．８７Åである。このため、ＧａＡｓに対して格子歪みが約３．９％のＩｎ０．５Ｇａ０．５ＡｓをＧａＡｓ結晶上に約３．５４ＭＬ成長させた場合に比べて、ＧａＡｓに対して格子歪みが約７．３％のＩｎＡｓをＧａＡｓ結晶上に約１．５２ＭＬ成長させた場合の方が、格子歪みが大きくなるため、臨界膜厚が薄くなり、ラフネスが小さくなる。
つまり、ＧａＡｓ結晶上に、格子定数の異なるＩｎｘＧａ１−ｘＡｓ（ｘ≦１）結晶を成長させると、歪結晶の成長となるため、膜厚が厚くなるほど、ラフネス、即ち、算術平均粗さＲａが増大するのは避けられない。ここで、ＧａＡｓの格子定数は約５．６５（Å）であり、ＩｎＡｓの格子定数は約６．０６Åであり、Ｉｎ０．５Ｇａ０．５Ａｓの格子定数は約５．８７Åである。このため、ＧａＡｓに対して格子歪みが約３．９％のＩｎ０．５Ｇａ０．５ＡｓをＧａＡｓ結晶上に約３．５４ＭＬ成長させた場合に比べて、ＧａＡｓに対して格子歪みが約７．３％のＩｎＡｓをＧａＡｓ結晶上に約１．５２ＭＬ成長させた場合の方が、格子歪みが大きくなるため、臨界膜厚が薄くなり、ラフネスが小さくなる。
ここで、図３（Ａ）は、ＧａＡｓ結晶上にＩｎＡｓ結晶を成長させ、臨界膜厚になる前に結晶成長を止めた場合のＩｎＡｓ結晶の表面のＡＦＭ（Atomic Force Microscope；原子間力顕微鏡）像である。なお、ここでは、ＩｎＡｓ結晶の膜厚が、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚になるように、ＩｎＡｓ結晶を約１．５２ＭＬ成長させている。また、図３（Ｂ）は、ＧａＡｓ結晶上にＩｎ０．５Ｇａ０．５Ａｓ結晶を成長させ、臨界膜厚になる前に結晶成長を止めた場合のＩｎ０．５Ｇａ０．５Ａｓ結晶の表面のＡＦＭ像である。なお、ここでは、Ｉｎ０．５Ｇａ０．５Ａｓ結晶の膜厚が、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚になるように、Ｉｎ０．５Ｇａ０．５Ａｓ結晶を約３．０５ＭＬ成長させている。
図３（Ａ）、図３（Ｂ）に示すＡＦＭ像に基づいて算術平均粗さＲａを求めたところ、ＩｎＡｓ結晶の表面の算術平均粗さＲａは、約０．４６５７（Å）であったのに対し、Ｉｎ０．５Ｇａ０．５Ａｓ結晶の表面の算術平均粗さＲａは、約０．６１４８（Å）であった。なお、ここでは、下地となるＧａＡｓ結晶の表面の算術平均粗さＲａは、約０．２（Å）である。
つまり、ＧａＡｓ結晶上にＩｎＡｓ結晶を成長させる場合、ＧａＡｓ結晶上にＩｎ０．５Ｇａ０．５Ａｓ結晶を成長させる場合と比較して、臨界膜厚が薄くなり、算術平均粗さＲａが小さくなって平坦になっている。なお、図２では、これらの算術平均粗さＲａの値をＩｎ組成に対応づけてプロットしている。
ここで、図４（Ａ）は、ＧａＡｓ結晶の表面上に約１．５６ＭＬ成長させたＩｎＡｓ濡れ層２上に、Ｉｎ０．５Ｇａ０．５Ａｓ結晶を約３．５４ＭＬ成長させてＩｎ０．５Ｇａ０．５Ａｓ量子ドット３を形成した場合のＡＦＭ像である。また、図４（Ｂ）は、ＧａＡｓ結晶の表面上にＩｎ０．５Ｇａ０．５Ａｓ結晶を約６．８２ＭＬ成長させてＩｎ０．５Ｇａ０．５Ａｓ濡れ層上にＩｎ０．５Ｇａ０．５Ａｓ量子ドットを形成した場合のＡＦＭ像である。
ここで、図４（Ａ）は、ＧａＡｓ結晶の表面上に約１．５６ＭＬ成長させたＩｎＡｓ濡れ層２上に、Ｉｎ０．５Ｇａ０．５Ａｓ結晶を約３．５４ＭＬ成長させてＩｎ０．５Ｇａ０．５Ａｓ量子ドット３を形成した場合のＡＦＭ像である。また、図４（Ｂ）は、ＧａＡｓ結晶の表面上にＩｎ０．５Ｇａ０．５Ａｓ結晶を約６．８２ＭＬ成長させてＩｎ０．５Ｇａ０．５Ａｓ濡れ層上にＩｎ０．５Ｇａ０．５Ａｓ量子ドットを形成した場合のＡＦＭ像である。
図４（Ｂ）に示すように、Ｉｎ０．５Ｇａ０．５Ａｓ濡れ層上にＩｎ０．５Ｇａ０．５Ａｓ量子ドットを形成した場合、コアレッセンスドットが多く発生しているのに対し、図４（Ａ）に示すように、平坦なＩｎＡｓ濡れ層２上にＩｎ０．５Ｇａ０．５Ａｓ量子ドット３を形成した場合には、構造揺らぎが少なく、コアレッセンスドットの発生が抑制されることが確認できた。
このように、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２のＩｎ組成が高くなるほど、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２の表面の算術平均粗さＲａが小さくなり、コアレッセンスドットの発生が抑制され、素子特性の劣化を防ぐことができ、効率（ここでは発光効率）が向上することになる。
特に、本実施形態のように、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２としてＩｎＡｓ濡れ層を備えるものとするのが好ましい。これにより、コアレッセンスドットの発生が最も抑制され、最も効率（ここでは発光効率）を向上させることができる。つまり、ＩｎＡｓ濡れ層２は、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層の中で最もＩｎ組成が高いため、表面の算術平均粗さＲａが最も小さくなる。このため、コアレッセンスドットの発生が最も抑制され、最も効率（ここでは発光効率）を向上させることができる。また、ＧａＡｓ結晶上にＩｎＧａＡｓ結晶を成長させてＩｎＧａＡｓ濡れ層２を形成する場合、Ｉｎ原子の再蒸発を抑制するために一般的には約５００℃以下の低温でＩｎＧａＡｓ結晶を成長させる。このような低温でＩｎＧａＡｓ結晶の成長を行なうと、成長表面においてＧａ原子は十分なマイグレーションが得られない。そして、ＩｎＧａＡｓ結晶は、Ｇａ原子のマイグレーションが十分でない状態で臨界膜厚まで成長することになる。これに起因して、ＩｎＧａＡｓ濡れ層２の表面の算術平均粗さＲａが大きくなることがある。このため、Ｇａ原子を含まないＩｎＡｓ濡れ層２とすることで、Ｇａ原子のマイグレーションに起因して濡れ層の表面の算術平均粗さＲａが大きくなってしまうのを防ぐことができる。これにより、コアレッセンスドットの発生をより確実に抑制することができ、より確実に効率（ここでは発光効率）を向上させることが可能となる。
特に、本実施形態のように、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２としてＩｎＡｓ濡れ層を備えるものとするのが好ましい。これにより、コアレッセンスドットの発生が最も抑制され、最も効率（ここでは発光効率）を向上させることができる。つまり、ＩｎＡｓ濡れ層２は、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層の中で最もＩｎ組成が高いため、表面の算術平均粗さＲａが最も小さくなる。このため、コアレッセンスドットの発生が最も抑制され、最も効率（ここでは発光効率）を向上させることができる。また、ＧａＡｓ結晶上にＩｎＧａＡｓ結晶を成長させてＩｎＧａＡｓ濡れ層２を形成する場合、Ｉｎ原子の再蒸発を抑制するために一般的には約５００℃以下の低温でＩｎＧａＡｓ結晶を成長させる。このような低温でＩｎＧａＡｓ結晶の成長を行なうと、成長表面においてＧａ原子は十分なマイグレーションが得られない。そして、ＩｎＧａＡｓ結晶は、Ｇａ原子のマイグレーションが十分でない状態で臨界膜厚まで成長することになる。これに起因して、ＩｎＧａＡｓ濡れ層２の表面の算術平均粗さＲａが大きくなることがある。このため、Ｇａ原子を含まないＩｎＡｓ濡れ層２とすることで、Ｇａ原子のマイグレーションに起因して濡れ層の表面の算術平均粗さＲａが大きくなってしまうのを防ぐことができる。これにより、コアレッセンスドットの発生をより確実に抑制することができ、より確実に効率（ここでは発光効率）を向上させることが可能となる。
ところで、本実施形態では、図１に示すように、さらに、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を埋め込むＧａＡｓ埋込層４を備える。このため、本実施形態では、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２及びＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３は、下地となるＧａＡｓ層１とＧａＡｓ埋込層４とに挟まれていることになる。つまり、本半導体光素子は、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３をＧａＡｓ結晶中に埋め込んだ構造、即ち、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット埋め込み構造を備える。なお、量子ドット積層構造５とする場合には、ＧａＡｓ埋込層４は、その上に形成されるＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２及びＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３の下地層となる。このように、本半導体光素子は、バンドギャップの大きい半導体結晶の中にバンドギャップの小さい半導体結晶箱（ドット）を埋め込んだ半導体結晶量子ドット構造を活性層に用いた半導体光素子である。このバンドギャップの大きい半導体結晶の中に埋め込んだバンドギャップの小さい半導体量子ドットはキャリアを３次元的に閉じ込め、エネルギー準位はデルタ関数的に離散化しており量子化されている。このような半導体量子ドットを半導体レーザの活性層に用いると、発光波長が統一され、レーザ発振に寄与しない余分な波長の発光が抑制されたものとなる。このため、このような半導体レーザは、発光効率が高く、良好な特性が得られる。
なお、本実施形態では、基板としてＧａＡｓ基板を用いることを前提に、結晶欠陥が生じるのを防止するために、ＧａＡｓ基板に格子整合するＧａＡｓ結晶を下地層及び埋込層に用いているが、これに限られるものではなく、例えばＧａＡｓ基板の格子定数との差が約０．１％以下の格子定数を有する半導体層（例えばＡｌＧａＡｓ層；ＡｌｚＧａ１−ｚＡｓ（ｚ≧０）など）を用いても良い。
本実施形態にかかる半導体光素子の具体的な構成例としては、例えば、ＧａＡｓ基板の上方に活性層を備え、この活性層が、ＧａＡｓ層１と、ＧａＡｓ層１上に形成されたＩｎＡｓ濡れ層２と、ＩｎＡｓ濡れ層２上に形成されたＩｎ０．５Ｇａ０．５Ａｓ量子ドットと３、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３を埋め込むＧａＡｓ埋込層４とを備え、さらに、これらを繰り返し積層した構造（量子ドット積層構造；ＩｎＧａＡｓ量子ドット積層構造）５を有するものとすれば良い。
このような半導体光素子の製造方法について、図５、図１を参照しながら、具体的に説明する。
なお、量子ドット積層構造を形成するための結晶成長には、例えば分子線エピタキシー（ＭＢＥ；Molecular Beam Epitaxy）法を用いれば良い。ここでは、通常の固体原料を用いたＭＢＥ法によって、量子ドット積層構造５を形成する。
なお、量子ドット積層構造を形成するための結晶成長には、例えば分子線エピタキシー（ＭＢＥ；Molecular Beam Epitaxy）法を用いれば良い。ここでは、通常の固体原料を用いたＭＢＥ法によって、量子ドット積層構造５を形成する。
つまり、まず、図示していないＧａＡｓ基板上に、基板温度約５８０℃でＡｓ及びＧａを供給して、ＧａＡｓ結晶を約１００ｎｍ成長させて、図５（Ａ）に示すように、ＧａＡｓ層１（ＧａＡｓバッファ層）を形成する。ここでは、ＧａＡｓ基板として、例えば、Ｓｉが１×１０１８ｃｍ−３程度ドープされたｎ型ＧａＡｓ基板を用い、このｎ型ＧａＡｓ基板の（００１）面上にＧａＡｓ結晶を成長させる。
次いで、Ａｓを供給したままＧａの供給を遮断し、その後、基板温度をＩｎが再蒸発しない低温（例えば約５００℃以下）まで下げて、基板温度を安定させるために約６０秒間保持する。
そして、Ａｓを供給したまま、さらにＩｎを供給して、図５（Ｂ）に示すように、ＧａＡｓ層１上に、ＩｎＡｓ結晶を成長させて、ＩｎＡｓ濡れ層２を形成する。ここでは、ＧａＡｓ結晶の表面に成長するＩｎＡｓ結晶の臨界膜厚が約１．７５ＭＬであるため、ＧａＡｓ層１上にＩｎＡｓ結晶を臨界膜厚寸前である約１．５７ＭＬまで成長させて、ＩｎＡｓ濡れ層２を形成する。このＩｎＡｓ濡れ層２は、膜厚が薄いため、表面のラフネスが小さい。
そして、Ａｓを供給したまま、さらにＩｎを供給して、図５（Ｂ）に示すように、ＧａＡｓ層１上に、ＩｎＡｓ結晶を成長させて、ＩｎＡｓ濡れ層２を形成する。ここでは、ＧａＡｓ結晶の表面に成長するＩｎＡｓ結晶の臨界膜厚が約１．７５ＭＬであるため、ＧａＡｓ層１上にＩｎＡｓ結晶を臨界膜厚寸前である約１．５７ＭＬまで成長させて、ＩｎＡｓ濡れ層２を形成する。このＩｎＡｓ濡れ層２は、膜厚が薄いため、表面のラフネスが小さい。
続いて、Ａｓ及びＩｎを供給したまま、さらにＧａを供給して、図５（Ｃ）に示すように、ＩｎＡｓ濡れ層２上に、Ｉｎ０．５Ｇａ０．５Ａｓ結晶を成長させて、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３を形成する。ここでは、Ｉｎ０．５Ｇａ０．５Ａｓ結晶を約３．５４ＭＬ成長させることで、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３を形成する。また、ここでは、ＩｎＡｓ濡れ層２が、臨界膜厚寸前の膜厚になっているため、Ｉｎ０．５Ｇａ０．５Ａｓ結晶はすぐにドット化して、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３が形成される。この場合、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３が形成されるＩｎＡｓ濡れ層２は、表面のラフネスが小さいため、コアレッセンスドットの発生が抑制される。
これに対し、ＧａＡｓ層１上にＩｎ０．５Ｇａ０．５Ａｓ結晶を成長させてＩｎ０．５Ｇａ０．５Ａｓ濡れ層２Ｘ及びＩｎ０．５Ｇａ０．５Ａｓ量子ドット３を形成する場合、図６（Ａ）、図６（Ｂ）に示すように、まず、ＧａＡｓ層１上に、表面のラフネスが大きいＩｎ０．５Ｇａ０．５Ａｓ濡れ層２Ｘが形成された後、図６（Ｃ）に示すように、このＩｎ０．５Ｇａ０．５Ａｓ濡れ層２Ｘ上にＩｎ０．５Ｇａ０．５Ａｓ量子ドット３が形成されることになる。このため、コアレッセンスドット３Ｘが多く発生することになる。
その後、基板温度を変えずに、Ｉｎの供給を遮断し、Ａｓ及びＧａを供給して、図１に示すように、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３を埋め込むように、ＧａＡｓ結晶を約１０ｎｍ成長させて、ＧａＡｓ層４（ＧａＡｓ埋込層）を形成する。これにより、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３の形状が変形しないようにしながら、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３をＧａＡｓ層４で埋め込むことができる。
続いて、基板温度を約５８０℃まで上げて、Ａｓ及びＧａを供給して、ＧａＡｓ層４上に、さらにＧａＡｓ結晶を約３０ｎｍ成長させて、ＧａＡｓ層４（ＧａＡｓ埋込層）を形成する。この場合、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３を埋め込むＧａＡｓ層４、即ち、後述するようにしてその上方に形成されるＩｎＡｓ濡れ層２及びＩｎ０．５Ｇａ０．５Ａｓ量子ドット３の下地となるＧａＡｓ層４の厚さは、約４０ｎｍとなる。なお、ＧａＡｓ層４を、ＧａＡｓ中間層ともいう。
このようにして、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３をＧａＡｓ層１、４の中に埋め込んだ構造が形成される。
その後、上述のＩｎＡｓ濡れ層形成工程、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット形成工程、ＧａＡｓ層形成工程を繰り返して（ここでは例えば８回繰り返して）、量子ドット積層構造５を形成する。
その後、上述のＩｎＡｓ濡れ層形成工程、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット形成工程、ＧａＡｓ層形成工程を繰り返して（ここでは例えば８回繰り返して）、量子ドット積層構造５を形成する。
ここで、図７は、このようにして形成した量子ドット積層構造５を備えるもののＰＬスペクトルを示している。ここでは、上述のようにして形成した量子ドット積層構造５を備えるもののＰＬスペクトルを実線Ａで示しており、比較例として、Ｉｎ０．５Ｇａ０．５Ａｓ結晶のみを成長させて濡れ層及び量子ドットを形成し、上述の場合と同様に、ＧａＡｓ中間層の厚さを約４０ｎｍとし、８層積層した量子ドット積層構造を備えるもののＰＬスペクトルを実線Ｂで示している。
図７中、実線Ａ、Ｂで示すように、上述のようにしてＩｎＡｓ濡れ層２上にＩｎ０．５Ｇａ０．５Ａｓ量子ドット３を形成した量子ドット積層構造５を備えるものの方が、比較例のようにＩｎ０．５Ｇａ０．５Ａｓ濡れ層３Ｘ上にＩｎ０．５Ｇａ０．５Ａｓ量子ドット３を形成した量子ドット積層構造を備えるものよりもＰＬ発光強度が強くなっており、これは、コアレッセンスドットの発生が抑制されて結晶欠陥が少なくなったためであると考えられる。
なお、ここでは、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３を用いる場合を例に挙げて説明しているが、量子ドット３のＩｎ組成は、これに限られるものではなく、０．５以外であっても良い。また、ここでは、ＩｎＡｓ濡れ層２を用いる場合を例に挙げて説明しているが、量子ドット３よりもＩｎ組成が高いＩｎｘＧａ１−ｘＡｓ（ｘ≦１）であれば臨界膜厚を薄くできるため、濡れ層２として用いても良く、この場合も、上述の場合と同様にその上にＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を成長させることができる。つまり、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を用い、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２をＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３よりもＩｎ組成が高いものとし、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２上にＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を形成することで、上述の場合と同様に、コアレッセンスドットの発生が抑制され、結晶欠陥が少なくなり、ＰＬ発光強度が強くなる。
また、ここでは、中間層４の厚さを約４０ｎｍとしているが、中間層４の厚さはこれに限られるものではなく、これよりも厚くても良いし、薄くても良い。この場合も、上述の場合と同様に量子ドット積層構造５を形成することができる。
ところで、上述のように構成される量子ドット積層構造５を活性層に用いて、例えば図８に示すようなファブリぺローレーザ（半導体光素子）を構成することができる。なお、ファブリペローレーザをレーザダイオードともいう。
ところで、上述のように構成される量子ドット積層構造５を活性層に用いて、例えば図８に示すようなファブリぺローレーザ（半導体光素子）を構成することができる。なお、ファブリペローレーザをレーザダイオードともいう。
ここでは、ファブリぺローレーザは、（１００）面を主面とするｎ＋型ＧａＡｓ基板１０上に、ｎ＋型ＧａＡｓバッファ層１１と、ｎ＋型ＡｌＧａＡｓ下側クラッド層１２と、活性層１３と、ｐ＋型ＡｌＧａＡｓ上側クラッド層１４と、ｐ＋型ＧａＡｓキャップ層１５（コンタクト層）とが積層された半導体積層構造を備える。なお、この半導体積層構造を、量子ドットレーザ構造又は積層量子ドットレーザ構造ともいう。
ここで、ｎ＋型ＧａＡｓバッファ層１１は、例えば約４００〜約５００ｎｍの厚さを有する。
ｎ＋型ＡｌＧａＡｓ下側クラッド層１２は、例えば約３００ｎｍの厚さを有する。
ここで、ｎ＋型ＧａＡｓバッファ層１１及びｎ＋型ＡｌＧａＡｓ下側クラッド層１２は、例えばＭＢＥ法によって、基板温度約５８０℃で形成すれば良い。
ｎ＋型ＡｌＧａＡｓ下側クラッド層１２は、例えば約３００ｎｍの厚さを有する。
ここで、ｎ＋型ＧａＡｓバッファ層１１及びｎ＋型ＡｌＧａＡｓ下側クラッド層１２は、例えばＭＢＥ法によって、基板温度約５８０℃で形成すれば良い。
活性層１３は、例えば約１００ｎｍの厚さのｎ型ＧａＡｓ層１７（下側導波層；下地層）と、ＩｎＡｓ濡れ層２、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３及び例えば約４０ｎｍの厚さのＧａＡｓ埋込層（中間層）４を繰り返し積層（ここでは８層積層）した構造１８と、非ドープのＧａＡｓ層（埋込層）１９と、例えば約１２０ｎｍの厚さのｐ型ＧａＡｓ層２０（上側導波層）とを積層した量子ドット積層構造を備える。このような量子ドット積層構造は、上述の量子ドット積層構造と同様に形成される。
ｐ＋型ＡｌＧａＡｓ上側クラッド層１４は、例えば約３００ｎｍの厚さを有する。
ｐ＋型ＧａＡｓキャップ層１５は、例えば約５０ｎｍの厚さを有する。
ここで、非ドープのＧａＡｓ層１９、ｐ型ＧａＡｓ層２０、ｐ＋型ＡｌＧａＡｓ上側クラッド層１４及びｐ＋型ＧａＡｓキャップ層１５は、例えばＭＢＥ法によって形成すれば良い。
ｐ＋型ＧａＡｓキャップ層１５は、例えば約５０ｎｍの厚さを有する。
ここで、非ドープのＧａＡｓ層１９、ｐ型ＧａＡｓ層２０、ｐ＋型ＡｌＧａＡｓ上側クラッド層１４及びｐ＋型ＧａＡｓキャップ層１５は、例えばＭＢＥ法によって形成すれば良い。
また、ファブリペローレーザは、このような半導体積層構造に対して、ｐ型ＧａＡｓ層２０が露出するまでメサエッチングを行なって形成されたメサ構造２１を備える。
そして、このメサ構造２１上に、即ち、ｐ＋型ＧａＡｓキャップ層１５上に、ｐ側電極１６を備えるとともに、ｎ＋型ＧａＡｓ基板１０の裏面側にｎ側電極２２を備える。また、図示していないが、半導体積層構造の表面は、例えばＳｉＮ等の保護膜によって覆われている。さらに、図示していないが、レーザダイオードの対向する端面には、それぞれ、高反射率ミラー及び低反射率ミラーが形成されており、レーザダイオードの光共振器を構成している。このレーザダイオードの光共振器の中に設けられた量子ドット積層構造に備えられる量子ドット３によって生成された光は、光共振器を往復する際に誘導放出によって増幅され、コヒーレント光となって低反射率ミラーが設けられた側の端面から出射するようになっている。
そして、このメサ構造２１上に、即ち、ｐ＋型ＧａＡｓキャップ層１５上に、ｐ側電極１６を備えるとともに、ｎ＋型ＧａＡｓ基板１０の裏面側にｎ側電極２２を備える。また、図示していないが、半導体積層構造の表面は、例えばＳｉＮ等の保護膜によって覆われている。さらに、図示していないが、レーザダイオードの対向する端面には、それぞれ、高反射率ミラー及び低反射率ミラーが形成されており、レーザダイオードの光共振器を構成している。このレーザダイオードの光共振器の中に設けられた量子ドット積層構造に備えられる量子ドット３によって生成された光は、光共振器を往復する際に誘導放出によって増幅され、コヒーレント光となって低反射率ミラーが設けられた側の端面から出射するようになっている。
なお、ここでは、ファブリペローレーザを例に挙げて説明しているが、これに限られるものではなく、例えばｎ＋型ＡｌＧａＡｓ下側クラッド層１２とｎ型ＧａＡｓ下側導波層１７との間、あるいは、ｐ＋型ＡｌＧａＡｓ上側クラッド層１４とｐ型ＧａＡｓ上側導波層２０との間に、回折格子を備えるものとして、ＤＦＢ（Distributed Feedback；分布帰還型）レーザとしても良い。なお、ＤＦＢレーザを、ＤＦＢレーザダイオード又はレーザダイオードともいう。
したがって、本実施形態にかかる半導体光素子及びその製造方法によれば、コアレッセンスドットの発生を抑制し、効率（ここでは発光効率）を向上させることができるという利点がある。
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲でなど種々変形することが可能である。
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲でなど種々変形することが可能である。
例えば、上述の実施形態では、半導体光素子を、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を埋め込むＧａＡｓ埋込層４を備えるものとし、その製造方法を、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を形成する工程の後に、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を埋め込むＧａＡｓ埋込層４を形成する工程を含むものとしているが、これに限られるものではない。
例えば図９に示すように、上述の実施形態の半導体光素子において、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を埋め込むＧａＡｓ埋込層４に代えて、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３の少なくとも側面を覆うＩｎＧａＡｓ歪緩和層６（ＳＲＬ；Strain Reducing Layer）と、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３及びＩｎＧａＡｓ歪緩和層６を埋め込むＧａＡｓ埋込層７とを備えるものとしても良い。つまり、半導体光素子を、ＧａＡｓ層（下地層）１と、ＧａＡｓ層１上に形成され、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２と、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２上に形成されたＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３と、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３の少なくとも側面を覆うＩｎＧａＡｓ歪緩和層６と、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３及びＩｎＧａＡｓ歪緩和層６を埋め込むＧａＡｓ埋込層７とを備え、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３よりもＩｎ組成が高いものとしても良い。なお、ＩｎＧａＡｓ歪緩和層６及びＧａＡｓ埋込層７は、上述の実施形態のように量子ドット積層構造を形成する場合には、上下の濡れ層２及び量子ドット３の間に挟まれるため、これらを中間層ともいう。また、上述の実施形態のように量子ドット積層構造を形成する場合には、ＧａＡｓ埋込層７は、その上に形成されるＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２及びＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３の下地層となる。
なお、図９では、ＩｎＧａＡｓ歪緩和層６の厚さをＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３の高さよりも低くなる場合を例に挙げて示しているが、これに限られるものではなく、ＩｎＧａＡｓ歪緩和層６を厚くしてＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３が完全に埋め込まれるようにしても良い。また、上述の実施形態の場合と同様に、下地層１及び埋込層７に、ＧａＡｓ層に代えて、例えばＧａＡｓ基板の格子定数との差が約０．１％以下の格子定数を有する半導体層（例えばＡｌＧａＡｓ層；ＡｌｚＧａ１−ｚＡｓ（ｚ≧０）など）を用いても良い。
この場合、上述の実施形態の半導体光素子の製造方法において、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を形成する工程の後に、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を埋め込むＧａＡｓ埋込層４を形成する工程に代えて、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３の少なくとも側面を覆うＩｎＧａＡｓ歪緩和層６を形成する工程と、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３及びＩｎＧａＡｓ歪緩和層６を埋め込むＧａＡｓ埋込層７を形成する工程とを含むものとすれば良い。つまり、半導体光素子の製造方法を、ＧａＡｓ層１を形成する工程と、ＧａＡｓ層１上に、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を形成する工程と、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２上に、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３を形成する工程と、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３の少なくとも側面を覆うＩｎＧａＡｓ歪緩和層６を形成する工程と、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３及びＩｎＧａＡｓ歪緩和層６を埋め込むＧａＡｓ埋込層７を形成する工程とを含み、ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を形成する工程において、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３よりもＩｎ組成が高いＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層２を形成するものとすれば良い。具体的には、上述の実施形態の半導体光素子の製造方法において、Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット３を形成した後、ＧａＡｓ結晶を約１０ｎｍ成長させる前に、ＩｎＧａＡｓ歪緩和層６を成長させれば良い。
このように、ＩｎＧａＡｓ歪緩和層６を設けることで、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット３の発光波長を制御することができる。
ここで、図１０は、Ｉｎ組成を約０．１３としたＩｎＧａＡｓ歪緩和層６を設ける場合のＩｎＧａＡｓ歪緩和層６の膜厚とＰＬ発光波長との関係を示している。
図１０中、実線Ａで示すように、ＩｎＧａＡｓ歪緩和層６の膜厚を厚くするほど、ＰＬ発光波長（ここではMain peak center wavelength）を長波長にすることができることが分かる。つまり、ＩｎＧａＡｓ歪緩和層６の膜厚を変えることで、ＰＬ発光波長を制御できることが分かる。
ここで、図１０は、Ｉｎ組成を約０．１３としたＩｎＧａＡｓ歪緩和層６を設ける場合のＩｎＧａＡｓ歪緩和層６の膜厚とＰＬ発光波長との関係を示している。
図１０中、実線Ａで示すように、ＩｎＧａＡｓ歪緩和層６の膜厚を厚くするほど、ＰＬ発光波長（ここではMain peak center wavelength）を長波長にすることができることが分かる。つまり、ＩｎＧａＡｓ歪緩和層６の膜厚を変えることで、ＰＬ発光波長を制御できることが分かる。
なお、ここでは、Ｉｎ組成を約０．１３としたＩｎＧａＡｓ歪緩和層６を設ける場合を例に挙げて説明しているが、Ｉｎ組成はこれに限られるものではなく、これよりも高くても低くても、この場合と同様に、ＩｎＧａＡｓ歪緩和層６の膜厚を変えることで、ＰＬ発光波長を制御することができる。なお、ＩｎＧａＡｓ歪緩和層６のＩｎ組成を高くした場合は、図１０の実線Ａは長波長側へシフトし、Ｉｎ組成を低くした場合は、図１０の実線Ａは短波長側へシフトする。
また、上述の実施形態及び変形例では、本発明の半導体光素子を発光素子に応用する例を示したが、受光素子（半導体受光素子）に適用しても良い。この場合、図示しないが、本発明の半導体光素子をｎ型ＧａＡｓ層とｐ型ＧａＡｓ層で挟んだ構造にすることで受光素子（発電素子；受光発電素子）を形成することができる。そして、本発明による半導体光素子に入射した光によって励起されて生成された電子がｎ型ＧａＡｓ層へ移動し、正孔がｐ型ＧａＡｓ層へ移動するようにすることで、受光素子とすることも可能である。このような構造を有する受光素子は、受光センサーとして用いることもできる。
以下、上述の実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
ＧａＡｓ又はＡｌＧａＡｓを含む下地層と、
前記下地層上に形成され、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層と、
前記ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層上に形成されたＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットとを備え、
前記ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層は、前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットよりもＩｎ組成が高いことを特徴とする半導体光素子。
（付記１）
ＧａＡｓ又はＡｌＧａＡｓを含む下地層と、
前記下地層上に形成され、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層と、
前記ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層上に形成されたＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットとを備え、
前記ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層は、前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットよりもＩｎ組成が高いことを特徴とする半導体光素子。
（付記２）
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを埋め込み、ＧａＡｓ又はＡｌＧａＡｓを含む埋込層を備えることを特徴とする、付記１に記載の半導体光素子。
（付記３）
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットの少なくとも側面を覆うＩｎＧａＡｓ歪緩和層と、
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット及び前記ＩｎＧａＡｓ歪緩和層を埋め込み、ＧａＡｓ又はＡｌＧａＡｓを含む埋込層とを備えることを特徴とする、付記１に記載の半導体光素子。
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを埋め込み、ＧａＡｓ又はＡｌＧａＡｓを含む埋込層を備えることを特徴とする、付記１に記載の半導体光素子。
（付記３）
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットの少なくとも側面を覆うＩｎＧａＡｓ歪緩和層と、
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット及び前記ＩｎＧａＡｓ歪緩和層を埋め込み、ＧａＡｓ又はＡｌＧａＡｓを含む埋込層とを備えることを特徴とする、付記１に記載の半導体光素子。
（付記４）
ＧａＡｓ又はＡｌＧａＡｓを含む下地層を形成する工程と、
前記下地層上に、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層を形成する工程と、
前記ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層上に、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを形成する工程とを含み、
前記ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層を形成する工程において、前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットよりもＩｎ組成が高いＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層を形成することを特徴とする半導体光素子の製造方法。
ＧａＡｓ又はＡｌＧａＡｓを含む下地層を形成する工程と、
前記下地層上に、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層を形成する工程と、
前記ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層上に、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを形成する工程とを含み、
前記ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層を形成する工程において、前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットよりもＩｎ組成が高いＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層を形成することを特徴とする半導体光素子の製造方法。
（付記５）
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを形成する工程の後に、前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを埋め込み、ＧａＡｓ又はＡｌＧａＡｓを含む埋込層を形成する工程を含むことを特徴とする、付記４に記載の半導体光素子の製造方法。
（付記６）
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを形成する工程の後に、
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットの少なくとも側面を覆うＩｎＧａＡｓ歪緩和層を形成する工程と、
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット及び前記ＩｎＧａＡｓ歪緩和層を埋め込み、ＧａＡｓ又はＡｌＧａＡｓを含む埋込層を形成する工程とを含むことを特徴とする、付記４に記載の半導体光素子の製造方法。
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを形成する工程の後に、前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを埋め込み、ＧａＡｓ又はＡｌＧａＡｓを含む埋込層を形成する工程を含むことを特徴とする、付記４に記載の半導体光素子の製造方法。
（付記６）
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを形成する工程の後に、
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットの少なくとも側面を覆うＩｎＧａＡｓ歪緩和層を形成する工程と、
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット及び前記ＩｎＧａＡｓ歪緩和層を埋め込み、ＧａＡｓ又はＡｌＧａＡｓを含む埋込層を形成する工程とを含むことを特徴とする、付記４に記載の半導体光素子の製造方法。
１ ＧａＡｓ層（下地層）
２ ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層（ＩｎＡｓ濡れ層）
２Ｘ Ｉｎ０．５Ｇａ０．５Ａｓ濡れ層
３ ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット（Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット）
３Ｘ コアレッセンスドット
４ ＧａＡｓ埋込層
５ 量子ドット積層構造
６ ＩｎＧａＡｓ歪緩和層
７ ＧａＡｓ埋込層
１０ ｎ＋型ＧａＡｓ基板
１１ ｎ＋型ＧａＡｓバッファ層
１２ ｎ＋型ＡｌＧａＡｓ下側クラッド層
１３ 活性層
１４ ｐ＋型ＡｌＧａＡｓ上側クラッド層
１５ ｐ＋型ＧａＡｓキャップ層
１６ ｐ側電極
１７ ｎ型ＧａＡｓ層（下地層）
１８ 積層構造
１９ 非ドープのＧａＡｓ層（埋込層）
２０ ｐ型ＧａＡｓ層
２１ メサ構造
２２ ｎ側電極
２ ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層（ＩｎＡｓ濡れ層）
２Ｘ Ｉｎ０．５Ｇａ０．５Ａｓ濡れ層
３ ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット（Ｉｎ０．５Ｇａ０．５Ａｓ量子ドット）
３Ｘ コアレッセンスドット
４ ＧａＡｓ埋込層
５ 量子ドット積層構造
６ ＩｎＧａＡｓ歪緩和層
７ ＧａＡｓ埋込層
１０ ｎ＋型ＧａＡｓ基板
１１ ｎ＋型ＧａＡｓバッファ層
１２ ｎ＋型ＡｌＧａＡｓ下側クラッド層
１３ 活性層
１４ ｐ＋型ＡｌＧａＡｓ上側クラッド層
１５ ｐ＋型ＧａＡｓキャップ層
１６ ｐ側電極
１７ ｎ型ＧａＡｓ層（下地層）
１８ 積層構造
１９ 非ドープのＧａＡｓ層（埋込層）
２０ ｐ型ＧａＡｓ層
２１ メサ構造
２２ ｎ側電極
Claims (4)
- ＧａＡｓ又はＡｌＧａＡｓを含む下地層と、
前記下地層上に形成され、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層と、
前記ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層上に形成されたＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットとを備え、
前記ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層は、前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットよりもＩｎ組成が高いことを特徴とする半導体光素子。 - 前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを埋め込み、ＧａＡｓ又はＡｌＧａＡｓを含む埋込層を備えることを特徴とする、請求項１に記載の半導体光素子。
- 前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットの少なくとも側面を覆うＩｎＧａＡｓ歪緩和層と、
前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドット及び前記ＩｎＧａＡｓ歪緩和層を埋め込み、ＧａＡｓ又はＡｌＧａＡｓを含む埋込層とを備えることを特徴とする、請求項１に記載の半導体光素子。 - ＧａＡｓ又はＡｌＧａＡｓを含む下地層を形成する工程と、
前記下地層上に、臨界膜厚未満で、かつ、臨界膜厚近傍の膜厚を有するＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層を形成する工程と、
前記ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層上に、ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットを形成する工程とを含み、
前記ＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層を形成する工程において、前記ＩｎｙＧａ１−ｙＡｓ（ｙ＜１）量子ドットよりもＩｎ組成が高いＩｎｘＧａ１−ｘＡｓ（ｘ≦１）濡れ層を形成することを特徴とする半導体光素子の製造方法。
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