KR101877296B1 - 회로패턴 도금 방법 - Google Patents

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Abstract

본 발명은 회로패턴에 도금을 형성하는 방법과 관련된다. 본 발명에 따른 회로패턴 도금 방법은 회로패턴에 팔라듐 시드층을 형성하는 단계와, 팔라듐 시드층에 팔라듐 박막을 형성하는 단계와, 팔라듐 박막에 금 시드층을 형성하는 단계, 및 금 시드층에 금 박막을 형성하는 단계를 포함한다.

Description

회로패턴 도금 방법{Circuit pattern plating method}
본 발명은 절연 기재 상에 형성된 회로패턴을 도금하는 방법에 관한 것이다.
일반적으로, 인쇄회로기판은 절연 기재 상에 전자 부품의 실장을 위한 회로패턴을 갖는다. 회로패턴은 구리로 절연 기재 상에 적층되어 형성될 수 있는데, 외부로 노출된 구리층은 자체 표면 산화막에 의한 보호(passivation) 효과가 크지 않으므로, 표면이 쉽게 산화되고 부식되는 현상을 보인다. 따라서, 구리층의 표면을 도금하여 구리층을 보호하는 방법이 사용되어 왔다. 예컨대, 구리층에 니켈(Ni)/금(Au) 도금층 또는 니켈/팔라듐(Pd)/금 도금층 등을 적층한다.
그런데, 니켈 도금층의 두께는 금 도금층 또는 팔라듐 도금층의 두께보다 수배 내지 수십배 두꺼운 편이다. 이로 인해, 종래의 회로패턴 도금 방법은 회로패턴 간의 피치를 줄이는데 한계가 있기 때문에, 미세 피치를 갖는 미세 회로패턴에 적용하기가 곤란하다.
등록특허공보 제10-1476601호(2014. 03. 04. 공개)
본 발명의 과제는 회로패턴에 적층되는 도금층의 두께를 최소화하여 미세 회로패턴에 적용 가능하게 하는 회로패턴 도금 방법을 제공함에 있다.
상기의 과제를 달성하기 위한 본 발명에 따른 회로패턴 도금 방법은 회로패턴에 팔라듐 시드층을 형성하는 단계와, 팔라듐 시드층에 팔라듐 박막을 형성하는 단계와, 팔라듐 박막에 금 시드층을 형성하는 단계, 및 금 시드층에 금 박막을 형성하는 단계를 포함한다.
여기서, 팔라듐 시드층을 형성하는 단계는 습식 치환도금을 이용하며, 팔라듐 박막을 형성하는 단계는 무전해 도금(electroless plating)을 이용할 수 있다. 금 시드층을 형성하는 단계는 습식 치환도금을 이용하며, 금 박막을 형성하는 단계는 무전해 도금을 이용할 수 있다. 또한, 회로패턴은 구리로 형성될 수 있다.
본 발명에 따르면, 회로패턴에 적층되는 도금층의 두께를 최소화하여 미세 회로패턴에 적용 가능한 효과를 갖는다.
도 1은 본 발명의 일 실시예에 따른 회로패턴 도금 방법의 순서도이다.
도 2는 본 발명의 일 실시예에 따른 회로패턴 도금 방법에 의해 회로패턴에 팔라듐/금 도금층이 적층된 상태를 도시한 도면이다.
도 3은 비교 예로서 회로패턴에 니켈/팔라듐/금 도금층이 적층된 상태를 도시한 도면이다.
본 발명에 대해 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 여기서, 동일한 구성에 대해서는 동일부호를 사용하며, 반복되는 설명, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 회로패턴 도금 방법의 순서도이다.
도 1을 참조하여, 본 발명의 일 실시예에 따른 회로패턴 도금 방법을 설명하면 다음과 같다.
먼저, S110 단계에서, 회로패턴에 팔라듐 시드층을 형성한다. 여기서, 회로패턴은 절연 기재 상에 구리로 구리층을 이루도록 형성될 수 있다. 물론, 회로패턴은 은이나 철 등과 같은 도전성 금속으로 형성되는 것도 가능하다.
회로패턴에 팔라듐 시드층을 형성하기 전에 회로패턴을 전처리(preprocessing)를 수행할 수 있다. 전처리는 세정(cleaning), 산세(Acid dip), 소프트 에칭(soft etching), 프리딥(Predip) 순으로 이루어질 수 있다.
세정 단계에서는 회로패턴 표면을 50℃, 5분 동안, 세정제로 세정함으로써, 회로패턴 표면의 오염물을 제거할 수 있다. 산세 단계에서는 회로패턴을 50℃, 2분 동안, 산액, 예컨대 10중량% 황산용액의 산액에 침적시킴으로써, 회로패턴의 불사시적 산화피막을 제거할 수 있다.
소프트 에칭 단계에서는 회로패턴을 50℃, 1,5분 동안, 소프트 에칭제로 에칭함으로써, 회로패턴에 표면 조도를 높게 형성할 수 있다. 소프트 에칭제는 1중량%의 황산용액, 100g/L 의 PMP(polymethylpentene) 등을 함유할 수 있다. 프리딥 단계에서는 회로패턴을 25℃, 1분 동안, 희염산, 3중량%의 황산용액 등에 침적시킴으로써, 회로패턴 표면을 활성화하여 팔라듐 시드층의 형성을 원활하게 할 수 있다.
팔라듐 시드층의 형성시 습식 치환도금을 이용할 수 있다. 치환도금은 서로 다른 금속 사이의 전위차를 이용하는 도금이다. 이 경우, 회로패턴을 팔라듐 이온을 함유한 수용액에 침적시킨다. 이때, 회로패턴을 팔라듐 농도가 250mg/L인 수용액에 30℃, 1.5분 동안 침적시킬 수 있다. 수용액은 5중량%의 황산용액, 염화팔라듐(PdCl2), 착화제, 안정제, pH 완충제 등을 함유할 수 있다. 착화제는 염산을 베이스로 이루어질 수 있다.
그러면, 팔라듐 이온이 팔라듐 자체로 남아 있으려는 환원력이 회로패턴의 금속, 예컨대 구리보다 훨씬 강하기 때문에, 팔라듐 이온은 구리 내부에 있는 전자를 강제적으로 빼앗는다. 이에 따라, 구리는 산화되어 이온이 되고, 팔라듐은 구리로부터 전자를 받아 환원되어 석출된다. 즉, 회로패턴의 구리 일부가 팔라듐으로 치환됨으로써, 회로패턴에 팔라듐 시드층이 형성될 수 있다.
그 다음, S120 단계에서, 팔라듐 시드층에 팔라듐 박막을 형성한다. 이때, 무전해 도금을 이용할 수 있다. 무전해 도금은 외부로부터 전기에너지를 공급받지 않고 금속염 수용액 중의 금속 이온을 환원제의 힘에 의해 자기 촉매적으로 환원시켜 피도금물의 표면에 금속을 석출시키는 방법이다.
이 경우, 팔라듐 시드층이 형성된 회로패턴을 팔라듐 이온과 환원제를 함유한 수용액에 침적시킬 수 있다. 이때, 팔라듐 시드층이 형성된 회로패턴을 pH 7.2의 수용액에 50℃, 10~20분 동안 무교반 방식으로 침적시킬 수 있다. 그러면, 수용액 중의 팔라듐 이온은 환원제에 의해 환원되어 팔라듐 시드층의 표면에 석출되어 전착됨으로써, 팔라듐 박막이 형성될 수 있다. 여기서, 수용액은 Pd(NH3)4Cl2·H2O, 차인산나트륨(Sodium Hypophosphite), 아르기닌염산염(Arginine Hydrochloride), EDA(ethylene diamine) 등을 함유하되 Pd(NH3)4Cl2·H2O를 1g/L 로 함유할 수 있다.
그 다음, S130 단계에서, 팔라듐 박막에 금 시드층을 형성한다. 이때, 금 시드층의 형성시 습식 치환도금을 이용할 수 있다. 이 경우, 팔라듐 박막이 형성된 회로패턴을 금 이온을 함유한 수용액에 침적시킨다. 이때, 팔라듐 박막이 형성된 회로패턴을 시안(CN) 베이스에 금 이온이 혼합된 수용액에 85℃, 10~20분 동안 침적시킬 수 있다. 여기서, 수용액은 시안화금칼륨(KAu(CN)2), 옥살산칼륨(K2C2O4), EDTA(ethylene diamine tetra-acetic acid) 등을 함유할 수 있다.
그러면, 금 이온이 금 자체로 남아 있으려는 환원력이 팔라듐보다 훨씬 강하기 때문에, 금 이온이 팔라듐 내부에 있는 전자를 강제적으로 빼앗는다. 이에 따라, 팔라듐은 산화되어 이온이 되고, 금은 팔라듐으로부터 전자를 받아 환원되어 석출된다. 즉, 팔라듐 박막 일부가 금으로 치환됨으로써, 팔라듐 박막에 금 시드층이 형성될 수 있다.
그 다음, S140 단계에서, 금 시드층에 금 박막을 형성한다. 이때, 금 박막의 형성시 무전해 도금을 이용할 수 있다. 이 경우, 금 시드층이 형성된 회로패턴을 금 이온과 환원제를 함유한 수용액에 침적시킬 수 있다. 이때, 금 시드층이 형성된 회로패턴을 pH 7.2의 수용액에 80℃, 10~30분 동안 침적시킬 수 있다. 여기서, 수용액은 시안화금(AuCN), 시안화칼륨(KCN), 전도염 등을 함유할 수 있다. 그러면, 수용액 중의 금 이온은 환원제에 의해 환원되어 금 시드층의 표면에 석출되어 전착됨으로써, 금 박막이 형성될 수 있다.
전술한 회로패턴 도금 방법에 의하면, 도 2에 도시된 바와 같이, 회로패턴(100)에 팔라듐 도금층(110)과, 금 도금층(120)이 순차적으로 적층되어 도금될 수 있다. 여기서, 팔라듐 도금층(110)은 팔라듐 시드층에 팔라듐 박막이 적층되어 구성되며, 금 도금층(120)은 금 시드층에 금 박막이 적층되어 구성된다. 팔라듐 도금층(110)은 0.01~1㎛의 두께를 갖도록 형성되고, 금 도금층(120)은 0.01~1㎛의 두께를 갖도록 형성될 수 있다.
이와 같이, 본 실시예에 따른 회로패턴 도금 방법은 절연 기재(1) 상의 회로패턴(100)에 적층되는 도금층(110, 120)의 전체 두께를 도 3에 도시된 비교 예보다 최소화할 수 있다. 따라서, 회로패턴(100) 간에 단락되지 않는 범주에서 회로패턴(100) 간의 피치(P)를 최소화할 수 있으므로, 미세 피치를 갖는 미세 회로패턴에 적용할 수 있게 된다.
상술하면, 도 3에 도시된 비교 예에서는, 절연 기재(1) 상의 회로패턴(10)에 니켈 도금층(11), 팔라듐 도금층(12), 금 도금층(13)이 순차적으로 도금된다. 여기서, 니켈 도금층(11)의 두께는 금 도금층(12) 또는 팔라듐 도금층(13)의 두께보다 수배 내지 수십배 두꺼우므로, 회로패턴(10) 간에 단락되지 않는 범주에서 회로패턴(10) 간의 피치(P)를 줄이는데 한계가 있다. 예컨대, 니켈 도금층(11)이 대략 5~7㎛의 두께를 갖는다면, 비교 예의 회로패턴(10)은 20㎛ 이하의 미세 피치를 갖는 미세 회로패턴에 적용하기가 곤란하다.
하지만, 본 실시예에서는 비교 예의 니켈 도금층(11)이 생략되고, 회로패턴(100)에 팔라듐 도금층(110), 금 도금층(120)이 순차적으로 도금되므로, 20㎛ 이하의 미세 피치를 갖는 미세 회로패턴에도 손쉽게 적용할 수 있게 된다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
10, 100..회로패턴
11..니켈 도금층
12, 110..팔라듐 도금층
13, 120..금 도금층
P..회로패턴 간의 피치

Claims (4)

  1. 회로패턴을 5중량%의 황산용액, 염화팔라듐, 염산 베이스의 착화제를 함유한 수용액에 침적시켜, 습식치환도금에 의해 회로패턴에 팔라듐 시드층을 형성하는 단계;
    팔라듐 시드층이 형성된 회로패턴을 Pd(NH3)4Cl2·H2O, 차인산나트륨, 아르기닌염산염, EDA(ethylene diamine)를 함유하되 Pd(NH3)4Cl2·H2O을 1g/L로 함유한 수용액에 침적시켜, 무전해 도금에 의해 팔라듐 시드층에 팔라듐 박막을 형성하는 단계;
    팔라듐 박막이 형성된 회로패턴을 시안화금칼륨, 옥살산칼륨, EDTA(ethylene diamine tetra-acetic acid)를 함유한 수용액에 침적시켜, 습식 치환도금에 의해 팔라듐 박막에 금 시드층을 형성하는 단계; 및
    금 시드층이 형성된 회로패턴을 시안화금, 시안화칼륨, 전도염을 함유한 수용액에 침적시켜, 무전해 도금에 의해 금 시드층에 금 박막을 형성하는 단계;
    를 포함하는 회로패턴 도금 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 회로패턴은 구리로 형성된 것을 특징으로 하는 회로패턴 도금 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144876A (ja) * 1991-11-18 1993-06-11 Okuno Seiyaku Kogyo Kk ボンデイング基板又はボンデイング部品の製造方法
KR20030095688A (ko) * 2002-06-14 2003-12-24 삼성전기주식회사 인쇄회로기판 및 이의 도금방법
KR20140035701A (ko) * 2012-09-14 2014-03-24 삼성전기주식회사 금 박막 형성 방법 및 인쇄회로기판

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144876A (ja) * 1991-11-18 1993-06-11 Okuno Seiyaku Kogyo Kk ボンデイング基板又はボンデイング部品の製造方法
KR20030095688A (ko) * 2002-06-14 2003-12-24 삼성전기주식회사 인쇄회로기판 및 이의 도금방법
KR20140035701A (ko) * 2012-09-14 2014-03-24 삼성전기주식회사 금 박막 형성 방법 및 인쇄회로기판

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