KR101863392B1 - 비아들에서의 선택적 텅스텐 성막을 위한 시스템 및 방법 - Google Patents
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Abstract
기판을 프로세싱하는 방법은, 금속 층, 금속 층 상에 배열된 유전체 층, 및 유전체 층에 형성된 비아 및 트렌치 중 적어도 하나를 포함하는 기판을 제공하는 단계; 제 1 성막 기간 동안 금속을 CVD (chemical vapor deposition) 를 사용하여 성막하는 단계로서, 상기 제 1 성막 기간은 상기 금속 층 상에 금속을 성막하는데 필요한 제 1 핵형성 기간보다 더 긴, 상기 성막하는 단계; 제 2 핵형성 지연 기간 전에 상기 제 1 성막 기간을 중단시키는 단계로서, 제 2 핵형성 기간은 상기 유전체 층 상에 상기 금속을 성막하는데 필요한, 상기 중단시키는 단계; 상기 성막하는 단계 및 상기 중단시키는 단계를 N회 수행하는 단계로서, N은 1이상의 정수인, 상기 수행하는 단계; 및 상기 수행하는 단계 후에, 상기 제 2 핵형성 지연 기간보다 더 긴 제 2 성막 기간 동안 상기 금속을 CVD를 사용하여 성막하는 단계를 포함한다.
Description
관련 출원에 대한 상호 참조
본원은 2011년 9월 23일자로 출원된 미국 출원 번호 제13/242,160호에 대한 우선권을 주장하고, 2010년 9월 27일자로 출원된 미국 가출원 번호 제61/386,791호의 이익을 주장한다. 위의 출원들의 전체 개시는 참조에 의해 본원에 원용된다.
분야
본 개시는 선택적 텅스텐 성막 (selective tungsten deposition) 을 사용하여 바텀 업 (bottom up) 으로부터 비아를 충전하는 시스템 및 방법에 관한 것이다.
여기에 제공된 배경기술 설명은 일반적으로 본 개시의 맥락을 제시하는 목적을 위한 것이다. 배경 기술 부분에 설명되는 범위에서 본 창안자들의 작업 및 그렇지 않으면 출원시 선행 기술로서 자격이 없을 수도 있는 설명들의 양태들은 명시적으로도 암시적으로도 본 개시에 대한 선행 기술로서 인정하는 것은 아니다.
반도체 기판들은 종종, 전도성 층들의 상호접속을 허용하기 위하여 전도성 재료로 충전된 비아들과 같은 피쳐들을 포함한다. 예를 들면, 몇몇 기판들은 텅스텐 층 상에 배열되는 중간층 유전체 (ILD) 를 포함할 수도 있다. 비아 (via) 는 텅스텐 층에의 접속을 허용하기 위하여 ILD 에서 정의될 수도 있다. 비아는 텅스텐 층에의 접속을 허용하기 위하여 텅스텐과 같은 전도성 재료로 충전될 필요가 있다. 보통, 접속부는 전력 손실 및 열을 최소화하기 위하여 낮은 저항을 갖는 것이 중요하다.
컨포멀 충전 접근법 (conformal fill approach) 이 비아를 충전하기 위하여 사용될 수도 있다. 이 접근법은 비아의 양쪽 측벽들로부터 텅스텐 막을 성장시킨다. 측벽들 간의 치수가 수축함에 따라, 텅스텐 그레인 성장 (tungsten grain growth) 이 제한된다. 결과적으로, 막의 비저항이 제한된다. 또한, 비아의 중심에 시임 (seam) 이 형성될 수 있다. 그 시임은 텅스텐으로 충전되는 체적을 제한하고 비아 저항을 손상시킨다.
요약
이 섹션은 본 개시의 일반적인 요약을 제공하고, 본 개시의 전체 범위 또는 본 개시의 특징들 모두를 포괄적으로 개시하는 것은 아니다.
기판을 프로세싱하기 위한 플라즈마 시스템은, 금속 층, 금속 층 상에 배열된 유전체 층, 및 유전체 층에 형성된 비아 및 트렌치 중 적어도 하나를 포함하는 기판을 제공하는 단계; 제 1 성막 기간 (deposition period) 동안 금속을 CVD (chemical vapor deposition) 를 사용하여 성막하는 단계로서, 상기 제 1 성막 기간은 상기 금속 층 상에 금속을 성막하는데 필요한 제 1 핵형성 기간 (first nucleation period) 보다 더 긴, 상기 성막하는 단계; 제 2 핵형성 지연 기간 전에 상기 제 1 성막 기간을 중단시키는 단계로서, 제 2 핵형성 기간은 상기 유전체 층 상에 금속을 성막하는데 필요한, 상기 중단시키는 단계; 상기 성막하는 단계 및 상기 중단시키는 단계를 N회 수행하는 단계로서, N은 1이상의 정수인, 상기 수행하는 단계; 및 상기 수행하는 단계 후에, 상기 제 2 핵형성 지연 기간보다 더 긴 제 2 성막 기간 동안 금속을 CVD를 사용하여 성막하는 단계를 포함한다.
다른 특징들에서, 금속은 텅스텐을 포함한다. 금속 층은 텅스텐을 포함한다. 본 방법은 제 1 성막 기간 전에 핵형성 층을 성막하는 단계를 포함한다. 핵형성 층은 불소 무함유 텅스텐 층 및 텅스텐/텅스텐-니트라이드 층 중 하나를 포함한다. 핵형성 층은 2 옹스트롬과 30 옹스트롬 사이의 두께를 갖는다.
다른 특징들에서, 본 방법은 상기 중단시키는 단계 후에 그리고 상기 N회 중 또 다른 1회 및 상기 제 2 성막 기간 중 적어도 하나 전에 유전체 층 상에 금속의 성장을 방해하기 위한 성장 방해 처리 (growth interruption treatment) 를 수행하는 단계를 포함한다. 성장 방해 처리는 소크 기간 (soak period) 동안 암모니아 소크를 수행하는 단계를 포함한다. 다르게는, 성장 방해 처리는 소크 기간 동안 불소 소크를 수행하는 단계를 포함한다.
다른 특징들에서, 본 방법은 제 1 성막 기간 전에 핵형성 층 (nucleation layer) 을 성막하는 단계를 포함한다. 본 방법은 콘택트 바텀 (contact bottom) 에서 비아에 있는 핵형성 층을 적어도 부분적으로 제거하기 위해 제 1 성막 기간 전에 스퍼터 식각 프로세스 (sputter etch process) 를 수행하는 단계를 포함한다.
기판을 프로세싱하는 방법은, 금속 층, 금속 층 상에 배열된 유전체 층, 및 유전체 층에 형성된 비아 및 트렌치 중 적어도 하나를 포함하는 기판을 제공하는 단계; 금속을 PVD (physical vapor deposition) 을 사용하여 성막하는 단계; 제 2 성막 기간 동안 금속을 CVD (chemical vapor deposition) 를 사용하여 성막하는 단계로서, 상기 제 2 성막 기간은 상기 금속 층 상에 금속을 성막하는데 필요한 제 1 핵형성 기간보다 더 긴, 상기 성막하는 단계; 제 2 핵형성 지연 기간 전에 상기 제 2 성막 기간을 중단시키는 단계로서, 상기 제 2 핵형성 지연 기간은 상기 유전체 층 상에 금속을 성막하는데 필요한, 상기 중단시키는 단계; 상기 CVD를 사용하여 성막하는 단계 및 상기 중단시키는 단계를 N회 수행하는 단계로서, N은 1이상의 정수인, 상기 수행하는 단계; 및 상기 수행하는 단계 후에, 상기 제 2 핵형성 지연 기간보다 더 긴 제 3 성막 기간 동안 금속을 CVD를 사용하여 성막하는 단계를 포함한다.
다른 특징들에서, 금속은 텅스텐을 포함한다. 금속 층은 텅스텐을 포함한다. 본 방법은 제 1 성막 기간 전에 핵형성 층을 성막하는 단계를 포함한다. 핵형성 층은 불소 무함유 텅스텐 층 및 텅스텐/텅스텐-니트라이드 층 중 하나를 포함한다. 핵형성 층은 2 옹스트롬과 30 옹스트롬 사이의 두께를 갖는다.
다른 특징들에서, 본 방법은 상기 중단시키는 단계 후에 그리고 상기 N회 중 또 다른 1회 및 상기 제 3 성막 기간 중 적어도 하나 전에 유전체 층 상에 금속의 성장을 방해하기 위한 성장 방해 처리를 수행하는 단계를 포함한다. 성장 방해 처리는 소크 기간 동안 암모니아 소크를 수행하는 단계를 포함한다. 다르게는, 성장 방해 처리는 소크 기간 동안 불소 소크를 수행하는 단계를 포함한다.
다른 특징들에서, PVD는 방향성 PVD를 포함한다. 다르게는, PVD는 비방향성 PVD를 포함한다. 본 방법은 제 1 성막 기간 전에 핵형성 층을 성막하는 단계를 포함한다. 본 방법은 제 2 성막 기간 및 제 3 성막 기간 전에 비아의 측벽들로부터 금속을 식각하기 위한 스퍼터 식각 프로세스를 수행하는 단계를 포함한다. 본 방법은 제 1 성막 기간 전에 핵형성 층을 성막하는 단계를 포함한다. 본 방법은 제 2 성막 기간 및 제 3 성막 기간 전에 기판의 필드, 비아의 트렌치 및 측벽들로부터 금속을 식각하기 위해 스퍼터 식각 프로세스를 수행하는 단계를 포함한다.
기판을 프로세싱하는 방법은 금속 층, 상기 금속 층 상에 배열된 유전체 층, 및 상기 유전체 층에 형성된 비아 및 트렌치 중 적어도 하나를 포함하는 기판을 제공하는 단계; 제 1 성막 기간 동안 금속을 CVD (chemical vapor deposition) 를 사용하여 성막하는 단계로서, 상기 제 1 성막 기간은 상기 금속 층 상에 상기 금속을 성막하는데 필요한 제 1 핵형성 기간 (first nucleation period) 보다 더 긴, 상기 성막하는 단계; 제 2 핵형성 지연 기간 전에 상기 제 1 성막 기간을 중단시키는 단계로서, 제 2 핵형성 기간은 상기 유전체 층 상에 상기 금속을 성막하는데 필요한, 상기 중단시키는 단계; 상기 성막하는 단계 및 상기 중단시키는 단계를 N회 수행하는 단계로서, N은 1이상의 정수인, 상기 수행하는 단계; 및 상기 수행하는 단계 후에, 상기 제 2 핵형성 지연 기간보다 더 긴 제 2 성막 기간 동안 상기 금속을 CVD를 사용하여 성막하는 단계를 포함한다. 본 방법은 상기 제 1 성막 기간 전에 핵형성 층을 성막하는 단계를 더 포함한다.
기판을 프로세싱하는 방법은 금속 층, 상기 금속 층 상에 배열된 유전체 층, 및 상기 유전체 층에 형성된 비아 및 트렌치 중 적어도 하나를 포함하는 기판을 제공하는 단계; 제 1 성막 기간 동안, 금속을 PVD (physical vapor deposition) 를 사용하여 성막하는 단계; 제 2 성막 기간 동안 상기 금속을 CVD (chemical vapor deposition) 를 사용하여 성막하는 단계로서, 상기 제 2 성막 기간은 상기 금속 층 상에 상기 금속을 성막하는데 필요한 제 1 핵형성 기간보다 더 긴, 상기 성막하는 단계; 제 2 핵형성 지연 기간 전에 상기 제 2 성막 기간을 중단시키는 단계로서, 상기 제 2 핵형성 지연 기간은 상기 유전체 층 상에 상기 금속을 성막하는데 필요한, 상기 중단시키는 단계; 상기 CVD를 사용하여 성막하는 단계 및 상기 중단시키는 단계를 N회 수행하는 단계로서, N은 1이상의 정수인, 상기 수행하는 단계; 및 상기 수행하는 단계 후에, 상기 제 2 핵형성 지연 기간보다 더 긴 제 3 성막 기간 동안 상기 금속을 CVD를 사용하여 성막하는 단계를 포함한다. 본 방법은 상기 제 1 성막 기간 전에 핵형성 층을 성막하는 단계를 더 포함한다.
기판을 프로세싱하는 방법은 금속 층, 상기 금속 층 상에 배열된 유전체 층, 및 상기 유전체 층에 형성된 비아 및 트렌치 중 적어도 하나를 포함하는 기판을 제공하는 단계; 제 1 성막 기간 동안 금속을 CVD (chemical vapor deposition) 를 사용하여 성막하는 단계로서, 상기 제 1 성막 기간은 상기 금속 층 상에 상기 금속을 성막하는데 필요한 제 1 핵형성 기간 (first nucleation period) 보다 더 긴, 상기 성막하는 단계; 제 2 핵형성 지연 기간 전에 상기 제 1 성막 기간을 중단시키는 단계로서, 제 2 핵형성 기간은 상기 유전체 층 상에 상기 금속을 성막하는데 필요한, 상기 중단시키는 단계; 상기 성막하는 단계 및 상기 중단시키는 단계를 N회 수행하는 단계로서, N은 1이상의 정수인, 상기 수행하는 단계; 및 상기 수행하는 단계 후에, 상기 제 2 핵형성 지연 기간보다 더 긴 제 2 성막 기간 동안 상기 금속을 CVD를 사용하여 성막하는 단계를 포함한다. 본 방법은 상기 제 1 성막 기간 전에 핵형성 층을 성막하는 단계를 더 포함한다.
기판을 프로세싱하는 방법은 금속 층, 상기 금속 층 상에 배열된 유전체 층, 및 상기 유전체 층에 형성된 비아 및 트렌치 중 적어도 하나를 포함하는 기판을 제공하는 단계; 제 1 성막 기간 동안, 금속을 PVD (physical vapor deposition) 를 사용하여 성막하는 단계; 제 2 성막 기간 동안 상기 금속을 CVD (chemical vapor deposition) 를 사용하여 성막하는 단계로서, 상기 제 2 성막 기간은 상기 금속 층 상에 상기 금속을 성막하는데 필요한 제 1 핵형성 기간보다 더 긴, 상기 성막하는 단계; 제 2 핵형성 지연 기간 전에 상기 제 2 성막 기간을 중단시키는 단계로서, 상기 제 2 핵형성 지연 기간은 상기 유전체 층 상에 상기 금속을 성막하는데 필요한, 상기 중단시키는 단계; 상기 CVD를 사용하여 성막하는 단계 및 상기 중단시키는 단계를 N회 수행하는 단계로서, N은 1이상의 정수인, 상기 수행하는 단계; 및 상기 수행하는 단계 후에, 상기 제 2 핵형성 지연 기간보다 더 긴 제 3 성막 기간 동안 상기 금속을 CVD를 사용하여 성막하는 단계를 포함한다. 본 방법은 상기 제 1 성막 기간 전에 핵형성 층을 성막하는 단계를 더 포함한다.
응용가능성의 추가 영역들은 여기에 제공되는 설명으로부터 분명해질 것이다. 이 요약에서 설명 및 특정 예들은 예시의 목적으로만 의도되고 본 개시의 범위를 제한하도록 의도되지 않는다.
본 개시는 상세한 설명 및 첨부 도면들로부터 더 완전히 이해될 것이고, 여기서:
도 1은 다양한 기초 재료들에 대한 성막 시간의 함수로서 텅스텐 두께를 예시하는 그래프이고;
도 2a-도 2b는 본 개시에 따른 일 충전 접근법을 사용한 비아에서 텅스텐의 성막을 예시하는 단면도들이고;
도 2c는 도 2a-도 2b의 비아에서 텅스텐을 성막하는 방법을 예시하는 플로우차트이고;
도 3a-도 3c는 본 개시에 따른 또 다른 충전 접근법을 사용한 비아에서 텅스텐의 성막을 예시하는 단면도들이고;
도 3d는 도 3a-도 3c의 비아에서 텅스텐을 성막하는 방법을 예시하는 플로우차트이고;
도 4는 컨포멀 및 바텀업 충전 접근법들을 사용하여 저항과 텅스텐 두께 사이의 관계를 예시하고;
도 5-도 6은 컨포멀 및 바텀업 충전 접근법들에 대한 정규화된 비아 저항을 예시하고;
도 7은 불소 무함유 텅스텐 (FFW) 핵형성 층이 있고 없는 양자 모두에 대한 시간 (또는 선택도) 의 함수로서 성막 두께를 예시하고;
도 8은 불소 무함유 텅스텐 (FFW) 핵형성 층이 있고 없는 양자 모두에 대한 두께의 함수로서 저항을 예시하고;
도 9a-도 9c는 본 개시에 따른 또 다른 충전 접근법을 사용한 비아에서 텅스텐의 성막을 예시하는 단면도들이고;
도 9d는 도 9a-도 9c의 비아에서 텅스텐을 성막하는 방법을 예시하는 플로우차트이고;
도 10a-도 10c는 본 개시에 따른 또 다른 충전 접근법을 사용한 비아에서 텅스텐의 성막을 예시하는 단면도들이고;
도 10d는 도 10a-도 10c의 비아에서 텅스텐을 성막하는 방법을 예시하는 플로우차트이고;
도 11a-도 11c는 본 개시에 따른 또 다른 충전 접근법을 사용한 비아에서 텅스텐의 성막을 예시하는 단면도들이고;
도 11d는 도 11a-도 11c의 비아에서 텅스텐을 성막하는 방법을 예시하는 플로우차트이다.
도 1은 다양한 기초 재료들에 대한 성막 시간의 함수로서 텅스텐 두께를 예시하는 그래프이고;
도 2a-도 2b는 본 개시에 따른 일 충전 접근법을 사용한 비아에서 텅스텐의 성막을 예시하는 단면도들이고;
도 2c는 도 2a-도 2b의 비아에서 텅스텐을 성막하는 방법을 예시하는 플로우차트이고;
도 3a-도 3c는 본 개시에 따른 또 다른 충전 접근법을 사용한 비아에서 텅스텐의 성막을 예시하는 단면도들이고;
도 3d는 도 3a-도 3c의 비아에서 텅스텐을 성막하는 방법을 예시하는 플로우차트이고;
도 4는 컨포멀 및 바텀업 충전 접근법들을 사용하여 저항과 텅스텐 두께 사이의 관계를 예시하고;
도 5-도 6은 컨포멀 및 바텀업 충전 접근법들에 대한 정규화된 비아 저항을 예시하고;
도 7은 불소 무함유 텅스텐 (FFW) 핵형성 층이 있고 없는 양자 모두에 대한 시간 (또는 선택도) 의 함수로서 성막 두께를 예시하고;
도 8은 불소 무함유 텅스텐 (FFW) 핵형성 층이 있고 없는 양자 모두에 대한 두께의 함수로서 저항을 예시하고;
도 9a-도 9c는 본 개시에 따른 또 다른 충전 접근법을 사용한 비아에서 텅스텐의 성막을 예시하는 단면도들이고;
도 9d는 도 9a-도 9c의 비아에서 텅스텐을 성막하는 방법을 예시하는 플로우차트이고;
도 10a-도 10c는 본 개시에 따른 또 다른 충전 접근법을 사용한 비아에서 텅스텐의 성막을 예시하는 단면도들이고;
도 10d는 도 10a-도 10c의 비아에서 텅스텐을 성막하는 방법을 예시하는 플로우차트이고;
도 11a-도 11c는 본 개시에 따른 또 다른 충전 접근법을 사용한 비아에서 텅스텐의 성막을 예시하는 단면도들이고;
도 11d는 도 11a-도 11c의 비아에서 텅스텐을 성막하는 방법을 예시하는 플로우차트이다.
다음의 설명은 사실상 예시적일 뿐이고 결코 본 개시, 그의 응용 또는 용도를 제한하도록 의도되지 않았다. 명료성을 위하여, 동일 참조 부호들이 유사 부분들을 식별하기 위해 도면들에서 사용될 것이다. 여기에 사용된 바처럼, A, B, 및 C 중의 적어도 하나라는 구절은 비배타적 논리합 (logical or) 을 사용하여 논리적 (A 또는 B 또는 C) 를 의미하는 것으로 이해되야 한다. 방법 내의 단계들은 본 개시의 원리들을 변경하지 않고서 상이한 순서로 실행될 수도 있다는 것이 이해되야 한다.
본 개시는 바텀 업 접근법을 사용하여 비아를 적어도 부분적으로 충전하기 위해 비한정적으로 CVD-W (chemical vapor deposition tungsten) 와 같은 금속의 선택적 성장을 이용한다. 선택적 성장 다음에 트렌치 및/또는 필드에서의 비선택적 성장이 이어진다.
비한정적으로 CVD-W와 같은 금속의 성장은 중간층 유전체 (ILD) 와 비교하여 (텅스텐 (W), 구리 (Cu) 및 다른 재료들과 같은) 금속 기판들 상에서 상이한 핵형성 지연을 갖는다. 보통, 금속 기판 상의 핵형성 지연은 ILD 상에서보다 더 짧다. 핵형성 지연 차이들은 금속 기판 상에 선택적 성장을 허용하기 위하여 사용될 수 있다. 본 개시는 컨택트 바텀 (보통 금속) 으로부터 텅스텐 성장을 허용하는 한편, 유전체 측벽들로부터 그 성장을 제한하기 위하여 선택도 (selectivity) 를 이용한다. 이 접근법을 사용하는 것은 비아의 바텀업 충전 및 시임의 제거에 이른다.
몇몇 구현들에서, 핵형성 층은 선택적 CVD-W 성장 전에 사용될 수 있다. 핵형성 층은 불소 무함유 텅스텐 (FFW) 층, 저온 펄스형 핵형성 층 텅스텐-텅스텐 니트라이드 (PNL)-W/WN 층, 또는 또 다른 적합한 핵형성 층을 포함할 수도 있다. 핵형성 층은 선택도를 손상시키기 않을 정도로 충분히 얇을 수도 있다. 단지 예를 들면, FFW 층은 2-30 옹스트롬 (Å) 으로부터의 두께를 가질 수도 있다.
추가의 두께를 필요로 하는 몇몇 구현들에서, 성장 방해 처리는 ILD 상에서 CVD-W의 성장을 방해하기 위하여 사용될 수 있다. 단지 예를 들면, 성장 방해 처리는 ILD 상의 성장을 방해하기 위하여 암모니아 (NH3) 소크를 포함할 수도 있다. 불소 처리가 또한 사용될 수도 있다. 텅스텐의 성막은 성장 방해 처리 후에 재개된다. 이 패턴은, 원하는 두께가 달성될 때까지 반복될 수 있다.
선택도를 증진시키고 낮은 비저항을 유지하기 위하여, 큰 H2 대 WF6 비가 CVD-W 핵형성 동안 적용될 수도 있다. 이것은, H2 가 연속적으로 흐르는 한편, WF6 는 펄싱되는 펄스형 핵형성 층 (PNL) 모드 또는 CVD 모드 중 어느 하나에서 달성될 수 있다. 이 접근법은 또한, 배리어 퍼스트 방식 (barrier first fashion) 에서 사용될 수 있다. 여기에 기재된 접근법을 사용하는 것은 바텀업 충전을 허용하는 한편, 텅스텐 그레인을 최대화하고 컨포멀 성장과 연관된 시임을 제거한다. 이 접근법은 최소 하드웨어 수정을 갖는 Novellus Altus® DirectFillTM 시스템 (불소 무함유 텅스텐, 프리클린+ 텅스텐 니트라이드 (WN) 또는 프리클린+PNL) 상에서 수행될 수 있다.
비제한적인 예시적 구현들이 추가 예시를 위해 아래에서 설명된다. 이제 도 1을 참조하면, 텅스텐 (W) 두께가 다양한 기초 재료들에 대해 성막 시간의 함수로서 도시된다. 알 수 있는 바처럼, 텅스텐 성장은 FFW/ILD 상에서 보다 FFW/W 상에서 더 빠르게 시작한다. 다른 말로, CVD-W의 핵형성 지연은 FFW/W에 비하여 FFW/ILD 상에서 더 길다. 본 개시는 핵형성 지연을 이용하여 CVD 텅스텐을 선택적으로 성장시키고 비아들의 바텀 업 충전을 허용하는 시스템 및 방법을 설명한다. 알 수 있는 바처럼, 여기에 설명된 선택적 성장 접근법은 FFW/ILD 상에서 텅스텐 성장이 시작하기 전에 FFW/W 상에서 대략 150 옹스트롬 (Å) 의 텅스텐 성장을 허용한다.
몇몇 구현들에서, CVD-W 성장이 시작되고, FFW/ILD 성장을 허용하는 미리결정된 기간 미만인 미리결정된 선택도 기간 동안 계속된다. 다음으로, CVD-W 성장이 종결되고 성정 방해 처리가 FFW/ILD 상에서 성장을 방해하기 위하여 수행된다. 다음으로, CVD-W 성장이 FFW/W 상에서 다시 개시되고, 미리결정된 선택도 기간 이하인 기간 동안 계속된다. 다음으로 CVD-W 성장이 비선택적 성장으로 진행할 수 있다. 몇몇 구현들에서, 비선택적 성장은 (방해 없는) 미리결정된 선택도 기간보다 더 긴 기간 동안의 CVD-W 성장을 지칭하지만, 다른 비선택적 성장 접근법들이 사용될 수도 있다. 다르게는, 다시 성장 방해 처리를 사용하여 성장이 방해될 수 있다. 그 패턴은, 원하는 두께가 달성될 때까지 반복될 수 있다.
이제 도 2a를 참조하면, 본 개시에 따른 일 충전 접근법을 사용한 비아에서 텅스텐의 성막이 도시된다. 기판 (20) 은 텅스텐 층 (24) 을 포함한다. 텅스텐 층 (24) 은 낮은 비저항 텅스텐 (LRW) 을 포함할 수도 있다. 중간층 유전체 (ILD) (22) 가 텅스텐 층 (24) 상에 배열되어 필드 (26), 트렌치 (28) 및/또는 비아 (30) 를 정의한다. 핵형성 층 (32) 이 필드 (26), 트렌치 (28) 및/또는 비아 (30) 상에 성막될 수도 있다. 단지 예를 들면, 핵형성 층 (32) 은 2-30 옹스트롬 (Å) 으로부터의 두께를 갖는 불소 무함유 텅스텐 (FFW) 을 포함할 수도 있다. 단지 예를 들면, FFW는 5Å의 두께를 가질 수도 있다.
핵형성 층 (32) 을 성막한 후에, CVD-W (38) 가 선택적 충전 접근법을 사용하여 비아 (30) 에서 성막된다. 다른 말로, 텅스텐은 CVD-W를 사용하여 성장되고 ILD 상의 성장 전에 종결된다. 성장 방해 처리가 수행될 수도 있고 다음으로 CVD-W 성장이 다시 개시될 수도 있다. 하나 이상의 CVD-W 및 성장 방해 스텝들이 원하는 두께를 달성하기 위하여 사용될 수도 있다. 원하는 두께에 도달될 때, 비선택적 CVD-W 성장이 개시될 수도 있다. 비선택적 CVD-W 성장은 미리결정된 선택도 기간보다 더 긴 기간 동안의 CVD-W 성장을 포함할 수도 있지만, 다른 방법들이 사용될 수도 있다.
이제 도 2c를 참조하면, 도 2a-도 2b의 비아에서 텅스텐을 성막하는 방법 (50) 이 도시된다. 기판은 52에서 제공된다. 기판은, 필드, 트렌치 및/또는 비아를 정의하는 ILD 및 텅스텐 영역들을 포함한다. 56에서, 핵형성 층 (32) 이 필드 (26), 트렌치 (28) 및/또는 비아 (30) 상에 성막된다.
58에서, 선택적 CVD-W 성장이 개시된다. 60에서, 본 방법은, 원하는 두께에 도달되었는지를 결정한다. 거짓 (false) 이면, 본 방법은 FFW/ILD 상에서 성장을 방해하기 위하여 성장 방해 처리를 사용하고 본 방법은 58로 복귀한다. 60이 참일 때, 본 방법은 64에서 비선택적 CVD-W 성장을 개시한다. 몇몇 구현들에서, 비선택적 CVD-W 성장이 비아 및 트렌치 지역들을 충전하고 필드 위로 연장되어 오버버든 (overburden) 을 형성하고 후속 프로세싱을 허용할 수도 있다. 예를 들면, 후속 프로세싱은 CMP (chemical mechanical polishing) 를 포함할 수도 있다.
이제 도 3a-도 3c를 참조하면, 도 2a-도 2c에 도시된 것과 유사한 다른 접근법이 도시된다. 핵형성 층 (32) 을 성막한 후에, 화살표 (70) 에 의해 식별되는 스퍼터 식각 프로세스가, 텅스텐 층 (24) 위의 비아 (30) 에서 핵형성 층 (32) 을 제거하기 위하여 사용된다. 다음으로, 선택적 CVD-W 성장이 수행되고 다음으로 비선택적 CVD-W 성장이 이어진다.
이제 도 3d를 참조하면, 도 3a-도 3c의 비아에서 텅스텐을 성막하는 방법 (80) 이 도시된다. 기판은 82에서 제공된다. 기판은, 필드, 트렌치 및/또는 비아를 정의하는 ILD 및 텅스텐 영역들을 포함한다. 86에서, 핵형성 층 (32) 이 성막된다. 90에서, 핵형성 층 (32) 을 성막한 후에, 본 방법 (80) 은, 텅스텐 층 (24) 위의 비아 (30) 에서 핵형성 층 (32) 을 식각한다. 92에서, 선택적 CVD-W 성장이 수행된다.
94에서, 비아 (30) 에서의 CVD-W가 충분한 두께를 갖지 않으면, FFW/ILD 상에서 성장을 방해하기 위한 성장 방해 처리를 사용하여 96에서 CVD-W 성장이 방해되고 본 방법은 92에서 계속된다. 충분한 두께에 도달될 때, 98에서 비선택적 CVD-W 성장이 수행된다.
이제 도 4를 참조하면, 컨포멀 접근법 및 바텀업 접근법을 사용하여 저항과 텅스텐 두께 사이의 관계가 도시된다. 인식될 수 있는 바처럼, 바텀업 CVD-W 접근법은 컨포멀 접근법에 비하여 향상된 그레인 구조를 갖는다. 단지 예를 들면, 비아 (예를 들면, 30nm 비아) 를 충전할 때, 바텀업 CVD-W 그레인 크기는 피쳐 크기 (예를 들면, 이 예에서 30nm) 만큼 클 수 있다. 컨포멀 접근법 그레인들은 피쳐의 절반 (또는 이 예에서 15nm) 으로 제한된다. 같은 피쳐를 충전하기 위해 더 커진 그레인 크기에 기인하여, 바텀업 접근법은 낮은 비아 저항을 초래한다.
이제 도 5-도 6을 참조하면, 컨포멀 및 바텀업 접근법들에 대한 정규화된 비아 저항이 도시되어 있다. 인식될 수 있는 바처럼, 바텀업 접근법은 컨포멀 접근법에 비하여 더 낮은 정규화된 비아 저항을 갖는다.
이제 도 7을 참조하면, FFW 핵형성 층이 있고 없는 시간 (또는 선택도) 의 함수로서 성막 두께가 도시된다. CVD-W 성장이 (도 3a-도 3d에 도시된 바처럼) 텅스텐 층 상에 직접 수행될 때 추가 선택도가 제공된다.
이제 도 8을 참조하면, FFW 핵형성 층이 있고 없는 두께의 함수로서 저항이 도시된다. (도 3a-도 3d에 도시된 바처럼) FFW 핵형성 층을 식각한 후에 CVD-W 성장이 텅스텐 층 상에 직접 수행될 때 더 낮은 저항이 제공된다.
이제 도 9a-도 9c를 참조하면, 본 개시에 따른 또 다른 충전 접근법을 사용한 비아에서 텅스텐의 성막이 도시된다. 기판 (200) 은 텅스텐 층 (204) 및, 필드 (206), 트렌치 (208) 및/또는 비아 (210) 를 정의하는 중간층 유전체 (ILD) (202) 를 포함한다. PVD-W (220 및 222) 가 방향성 PVD (physical vapor deposition) 접근법을 사용하여 필드 (206) 상에 성막될 수도 있다. 마찬가지로, PVD-W (224) 가 트렌치 (208) 상에 성막될 수도 있고, PVD-W (226) 가 비아 (210) 에 성막될 수도 있다.
PVD-W (220, 222, 224 및 226) 을 성막한 후에, CVD 텅스텐 (234) 이 선택적 충전 접근법을 사용하여 PVD-W (220, 222, 224 및 226) 상에 성막된다. 충분한 두께에 도달될 때, 비선택적 CVD-W 성장이 개시되고, 비선택적 CVD-W가 후속 프로세싱을 허용하기 위하여 필드 위로 연장될 때까지 계속될 수도 있다.
예를 들면, 후속 프로세싱은 CMP (chemical mechanical polishing) 를 포함할 수도 있다. 단지 예를 들면, 비아 (210) 에서 PVD-W (226) 의 두께는 50 (Å) 일 수도 있다. 트렌치에서 PVD-W (224) 의 두께는 100 (Å) 일 수도 있다. PVD-W (220 및 222) 의 두께는 200 (Å) 일 수도 있다. 다른 두께들이 사용될 수 있다.
이제 도 9d를 참조하면, 도 9a-도 9c의 비아에서 텅스텐을 성막하는 방법 (248) 이 도시된다. 기판은 250에서 제공된다. 기판은, 필드, 트렌치 및/또는 비아를 정의하는 ILD 및 텅스텐 영역들을 포함한다.
256에서, 방향성 PVD-W 프로세스가 필드, 트렌치 및/또는 비아에서 텅스텐을 성막하기 위하여 사용된다. 260에서, 선택적 CVD-W 성장이 PVD-W 상에서 개시된다. 262에서, 본 방법은, 원하는 두께에 도달되었는지를 결정한다. 거짓이면, 264에서 본 방법은 ILD 상의 성장을 방해하고 본 방법은 260으로 복귀한다. 262에서 원하는 두께에 도달될 때, 266에서 본 방법은 비선택적 CVD-W 성장을 개시한다. 몇몇 구현들에서, 비선택적 CVD-W 성장이 비아 및 트렌치 지역들을 충전하고 필드 위로 연장되어 후속 프로세싱을 허용할 수도 있다. 예를 들면, 후속 프로세싱은 CMP (chemical mechanical polishing) 를 포함할 수도 있다.
이제 도 10a-도 10c를 참조하면, 본 개시에 따른 또 다른 충전 접근법을 사용한 비아에서 텅스텐의 성막이 도시된다. 기판 (300) 은 텅스텐 층 (304) 및, 필드 (306), 트렌치 (308) 및/또는 비아 (310) 를 정의하는 중간층 유전체 (ILD) (302) 를 포함한다. PVD-W (320 및 322) 가 비방향성 PVD (physical vapor deposition) 접근법을 사용하여 필드 (306) 상에 성막될 수도 있다. 마찬가지로, PVD-W (324) 가 트렌치 (308) 상에 성막될 수도 있고, PVD-W (326) 가 비아 (310) 에 성막될 수도 있다. PVD-W (321, 323 및 325) 가 측벽들 상에 성막될 수도 있다. 인식될 수 있는 바처럼, PVD-W 층의 두께는, 필드 (306), 트렌치 (308) 및 비아 (310) 상의 PVD-W (320, 322, 324 및 326) 에 비하여 측벽들 (321, 323 및 325) 상에서 더 얇다. 에치백 프로세스 (etchback process) 가 수행될 수도 있다. PVD-W는 측벽들 상에서 가장 얇기 때문에, PVD-W는 거기에서 먼저 제거된다.
에치백 프로세스 후에, 텅스텐 (334) 이 선택적 CVD 접근법을 사용하여 (식각 후) 층들 (320', 322', 324' 및 326') 상에 성막된다. 다른 말로, 텅스텐은 하나 이상의 선택적 CVD-W 성장 및 성장 방해 스텝들을 사용하여 성장된다. 다음으로, 비선택적 CVD-W 성장이 개시되고, 비선택적 CVD-W가 후속 프로세싱을 허용하기 위하여 필드 위로 연장될 때까지 계속될 수도 있다. 예를 들면, 후속 프로세싱은 CMP (chemical mechanical polishing) 를 포함할 수도 있다.
이제 도 10d를 참조하면, 도 10a-도 10c의 비아에서 텅스텐을 성막하는 방법 (350) 이 도시된다. 350에서, 필드, 트렌치 및/또는 비아와 같은 피쳐들을 정의하는 ILD 및 텅스텐 층들을 포함하는 기판이 제공된다. 356에서, PVD-W가 필드, 트렌치 및/또는 비아와 같은 피쳐들 상에서 성막된다. 360에서, 식각 프로세스는 PVD-W를 제거한다. 측벽들로부터 PVD-W가 제거되도록 하는 충분한 양의 시간 동안 식각이 계속된다. 362에서, 선택적 CVD 성장이 개시된다.
364에서, 본 방법은, 원하는 두께에 도달되었는지를 결정한다. 거짓이면, 366에서 본 방법은 ILD 상의 성장을 방해하고 본 방법은 362로 복귀한다. 364에서 원하는 두께에 도달될 때, 370에서 본 방법은 비선택적 CVD-W 성장을 개시한다. 몇몇 구현들에서, 비선택적 CVD-W 성장이 비아 및 트렌치 지역들을 충전하고 필드 위로 연장되어 후속 프로세싱을 허용할 수도 있다. 예를 들면, 후속 프로세싱은 CMP (chemical mechanical polishing) 를 포함할 수도 있다.
이제 도 11a-도 11c를 참조하면, 본 개시에 따른 또 다른 충전 접근법을 사용한 비아에서 텅스텐의 성막이 도시된다. 기판 (400) 은 텅스텐 층 (404) 및, 필드 (406), 트렌치 (408) 및/또는 비아 (410) 를 정의하는 중간층 유전체 (ILD) (402) 를 포함한다. PVD-W (420 및 422) 가 비방향성 PVD (physical vapor deposition) 접근법을 사용하여 필드 (406) 상에 성막될 수도 있다. 마찬가지로, PVD-W (424) 가 트렌치 (408) 상에 성막될 수도 있고, PVD-W (426) 가 비아 (410) 에 성막될 수도 있다. PVD-W (421, 423 및 425) 가 측벽들 상에 성막될 수도 있다. 필드, 측벽 및 트렌치 지역들에서 선택도를 갖는 에치백 프로세스가 420'-425'에서 PVD-W를 제거하기 위하여 사용될 수도 있다. 예를 들면, 불소 라디칼 또는 불소 가스가 사용될 수도 있다.
CVD-W (434) 가 접근법으로 비아 (426) 상에서 성막된다. 다른 말로, 텅스텐은 하나 이상의 선택적 CVD-W 성장 및 성장 방해 스텝들을 사용하여 성장된다. 다음으로, 비선택적 CVD-W 성장이 개시되고, 비선택적 CVD-W가 후속 프로세싱을 허용하기 위하여 필드 위로 연장될 때까지 계속될 수도 있다. 예를 들면, 후속 프로세싱은 CMP (chemical mechanical polishing) 를 포함할 수도 있다.
이제 도 11d를 참조하면, 도 11a-도 11c의 비아에서 텅스텐을 성막하는 방법이 도시된다. 450에서, 비아, 트렌치 및/또는 필드와 같은 피쳐들을 정의하는 ILD 및 텅스텐 층들을 포함하는 기판이 제공된다. 456에서, PVD-W 가 성막된다. 460에서, 선택적 식각 프로세스는 측벽, 트렌치 및 필드로부터 PVD-W를 제거하지만 비아 (410) 로부터 (426'에서) PVD-W를 완전히 제거하지는 않는다. 462에서, 선택적 CVD 성장이 개시된다.
464에서, 본 방법은, 원하는 두께에 도달되었는지를 결정한다. 거짓이면, 466에서 본 방법은 ILD 표면 상의 성장을 방해하고 본 방법은 462로 복귀한다. 464에서 원하는 두께에 도달될 때, 470에서 본 방법은 비선택적 CVD-W 성장을 개시한다. 몇몇 구현들에서, 비선택적 CVD-W 성장이 비아 및 트렌치 지역들을 충전하고 필드 위로 연장되어 후속 프로세싱을 허용할 수도 있다. 예를 들면, 후속 프로세싱은 CMP (chemical mechanical polishing) 를 포함할 수도 있다.
본 개시의 폭넓은 교시들은 다양한 형태로 구현될 수 있다. 그러므로, 본 개시는 특정 예들을 포함하지만, 본 개시의 진정한 범위는 그렇게 제한되지 않아야 하는데, 왜냐하면 도면, 명세서 및 다음의 청구항들의 연구시 다른 수정들이 당업자에게 명백해질 것이 때문이다.
Claims (23)
- 기판을 프로세싱하는 방법으로서,
금속 층, 상기 금속 층 상에 배열된 유전체 층, 및 상기 유전체 층에 형성된 비아 및 트렌치 중 적어도 하나를 포함하는 기판을 제공하는 단계;
제 1 성막 기간 동안 금속을 CVD (chemical vapor deposition) 를 사용하여 성막하는 단계로서, 상기 제 1 성막 기간은 상기 금속 층 상에 상기 금속을 성막하는데 필요한 제 1 핵형성 지연 기간 (first nucleation delay period) 보다 더 긴, 상기 성막하는 단계;
제 2 핵형성 지연 기간 전에 상기 제 1 성막 기간을 중단시키는 단계로서, 제 2 핵형성 지연 기간은 상기 유전체 층 상에 상기 금속을 성막하는데 필요한 기간인, 상기 중단시키는 단계;
상기 성막하는 단계 및 상기 중단시키는 단계를 N회 수행하는 단계로서, N은 1이상의 정수인, 상기 수행하는 단계; 및
상기 수행하는 단계 후에, 상기 제 2 핵형성 지연 기간보다 더 긴 제 2 성막 기간 동안 상기 금속을 CVD를 사용하여 성막하는 단계를 포함하는, 기판을 프로세싱하는 방법. - 제 1 항에 있어서,
상기 금속은 텅스텐을 포함하는, 기판을 프로세싱하는 방법. - 제 1 항에 있어서,
상기 금속 층은 텅스텐을 포함하는, 기판을 프로세싱하는 방법. - 제 1 항에 있어서,
상기 제 1 성막 기간 전에 핵형성 층을 성막하는 단계를 더 포함하는, 기판을 프로세싱하는 방법. - 제 4 항에 있어서,
상기 핵형성 층은 불소 무함유 텅스텐 층 및 텅스텐/텅스텐-니트라이드 층 중 하나를 포함하는, 기판을 프로세싱하는 방법. - 제 4 항에 있어서,
상기 핵형성 층은 2 옹스트롬과 30 옹스트롬 사이의 두께를 갖는, 기판을 프로세싱하는 방법. - 제 1 항에 있어서,
상기 중단시키는 단계 후, 그리고 상기 N회 중 또 다른 1회 및 상기 제 2 성막 기간 중 적어도 하나 전에 상기 유전체 층 상에 상기 금속의 성장을 방해하기 위한 성장 방해 처리를 수행하는 단계를 더 포함하는, 기판을 프로세싱하는 방법. - 제 7 항에 있어서,
상기 성장 방해 처리는 소크 기간 동안 암모니아 소크를 수행하는 단계를 포함하는, 기판을 프로세싱하는 방법. - 제 7 항에 있어서,
상기 성장 방해 처리는 소크 기간 동안 불소 소크를 수행하는 단계를 포함하는, 기판을 프로세싱하는 방법. - 제 4 항에 있어서,
상기 금속 층을 노출시키기 위하여 콘택트 바텀에서 상기 비아에 있는 상기 핵형성 층을 제거하기 위해 상기 제 1 성막 기간 전에 스퍼터 식각 프로세스를 수행하는 단계를 더 포함하는, 기판을 프로세싱하는 방법. - 기판을 프로세싱하는 방법으로서,
금속 층, 상기 금속 층 상에 배열된 유전체 층, 및 상기 유전체 층에 형성된 비아 및 트렌치 중 적어도 하나를 포함하는 기판을 제공하는 단계;
제 1 성막 기간 동안, 금속을 PVD (physical vapor deposition) 를 사용하여 성막하는 단계;
제 2 성막 기간 동안 상기 금속을 CVD (chemical vapor deposition) 를 사용하여 성막하는 단계로서, 상기 제 2 성막 기간은 상기 금속 층 상에 상기 금속을 성막하는데 필요한 제 1 핵형성 지연 기간보다 더 긴, 상기 성막하는 단계;
제 2 핵형성 지연 기간 전에 상기 제 2 성막 기간을 중단시키는 단계로서, 상기 제 2 핵형성 지연 기간은 상기 유전체 층 상에 상기 금속을 성막하는데 필요한 기간인, 상기 중단시키는 단계;
상기 CVD를 사용하여 성막하는 단계 및 상기 중단시키는 단계를 N회 수행하는 단계로서, N은 1이상의 정수인, 상기 수행하는 단계; 및
상기 수행하는 단계 후에, 상기 제 2 핵형성 지연 기간보다 더 긴 제 3 성막 기간 동안 상기 금속을 CVD를 사용하여 성막하는 단계를 포함하는, 기판을 프로세싱하는 방법. - 제 11 항에 있어서,
상기 금속은 텅스텐을 포함하는, 기판을 프로세싱하는 방법. - 제 11 항에 있어서,
상기 금속 층은 텅스텐을 포함하는, 기판을 프로세싱하는 방법. - 제 11 항에 있어서,
상기 제 1 성막 기간 전에 핵형성 층을 성막하는 단계를 더 포함하는, 기판을 프로세싱하는 방법. - 제 14 항에 있어서,
상기 핵형성 층은 불소 무함유 텅스텐 층 및 텅스텐/텅스텐-니트라이드 층 중 하나를 포함하는, 기판을 프로세싱하는 방법. - 제 14 항에 있어서,
상기 핵형성 층은 2 옹스트롬과 30 옹스트롬 사이의 두께를 갖는, 기판을 프로세싱하는 방법. - 제 11 항에 있어서,
상기 중단시키는 단계 후, 그리고 상기 N회 중 또 다른 1회 및 상기 제 3 성막 기간 중 적어도 하나 전에 상기 유전체 층 상에 상기 금속의 성장을 방해하기 위한 성장 방해 처리를 수행하는 단계를 더 포함하는, 기판을 프로세싱하는 방법. - 제 17 항에 있어서,
상기 성장 방해 처리는 소크 기간 동안 암모니아 소크를 수행하는 단계를 포함하는, 기판을 프로세싱하는 방법. - 제 17 항에 있어서,
상기 성장 방해 처리는 소크 기간 동안 불소 소크를 수행하는 단계를 포함하는, 기판을 프로세싱하는 방법. - 제 11 항에 있어서,
상기 PVD는 방향성 PVD를 포함하는, 기판을 프로세싱하는 방법. - 제 11 항에 있어서,
상기 PVD는 비방향성 PVD를 포함하는, 기판을 프로세싱하는 방법. - 제 21 항에 있어서,
상기 제 2 성막 기간 및 상기 제 3 성막 기간 전에 상기 비아의 측벽들로부터 상기 금속을 식각하기 위한 스퍼터 식각 프로세스를 수행하는 단계를 더 포함하는, 기판을 프로세싱하는 방법. - 제 21 항에 있어서,
상기 제 2 성막 기간 및 상기 제 3 성막 기간 전에 상기 기판의 필드, 상기 트렌치 및 상기 비아의 측벽들로부터 상기 금속을 식각하기 위한 스퍼터 식각 프로세스를 수행하는 단계를 더 포함하는, 기판을 프로세싱하는 방법.
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