KR20230145215A - 서브트랙티브 금속들 및 서브트랙티브 금속 반도체 구조들 - Google Patents

서브트랙티브 금속들 및 서브트랙티브 금속 반도체 구조들 Download PDF

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Abstract

본 개시내용의 실시예들은 일반적으로 서브트랙티브 금속들, 서브트랙티브 금속 반도체 구조들, 서브트랙티브 금속 상호연결부들, 및 그러한 반도체 구조들 및 상호연결부들을 형성하기 위한 프로세스들에 관한 것이다. 일 실시예에서, 반도체 구조를 제조하기 위한 프로세스가 제공된다. 이 프로세스는 반도체 구조 상에 탈가스 동작을 수행하는 단계, 및 반도체 구조 상에 라이너 층을 증착하는 단계를 포함한다. 이 프로세스는 반도체 구조 상에 스퍼터링 동작을 수행하는 단계, 및 물리 기상 증착에 의해 라이너 층 상에 금속 층을 증착하는 단계를 더 포함하며, 라이너 층은 Ti, Ta, TaN, 또는 이들의 조합들을 포함하고, 금속 층의 저항률은 약 30 μΩ·㎝ 이하이다.

Description

서브트랙티브 금속들 및 서브트랙티브 금속 반도체 구조들
[0001] 본 개시내용의 실시예들은 일반적으로 서브트랙티브 금속(subtractive metal)들, 서브트랙티브 금속 반도체 구조들, 서브트랙티브 금속 상호연결부들, 및 그러한 반도체 구조들 및 상호연결부들을 형성하기 위한 프로세스들에 관한 것이다.
[0002] 상호연결부들은 회로 엘리먼트(circuit element)들을 전기적으로 연결하는 구조들이다. 통상적으로, 온칩 상호연결부(on-chip interconnect)들은 디바이스 구조의 다양한 층들을 통해 개구들을 생성하고 구리와 같은 전도성 재료로 개구들을 충전하여 층들 사이, 및 개별 층들 상에 위치된 디바이스 피처(device feature)들 사이에 상호연결부들을 형성하는 다마신 프로세스(damascene process)들에 의해 제조된다. 그러나, 구리 다마신 프로세스들은 50 ㎚ 미만의 피처 크기들을 갖는 칩(chip)들에는 실용적이지 않을 수 있다. 예를 들어, 결정립계 산란(grain boundary scattering)으로 인해 라인폭들이 좁을수록 금속 저항률이 증가하고, 좁은 라인들의 Cu 상호연결부들에서는 일렉트로마이그레이션(electromigration)의 위험이 증가한다. 이러한 과제를 극복하기 위해, 텅스텐(W) 및 다른 금속 상호연결부들을 포함하는 서브트랙티브 금속들이 제안되었다. 그러한 상호연결부들을 제조하는 것은 전형적으로 금속 에칭 스톱(metal etch stop)/라이너 층(liner layer)(예를 들어, TiN) 상에 W 층을 증착한 후에 W 층 및 TiN 층을 서브트랙티브 에칭하고 새로 형성된 금속 트렌치(metal trench)를 유전체 재료로 충전하는 것을 포함한다. 그러나, TiN 상에 증착된 W 및 다른 금속들은 높은 저항률, 예를 들어 40 μΩ·㎝ 이상의 저항률을 겪는다.
[0003] 개선된 서브트랙티브 금속 반도체 구조들, 서브트랙티브 금속 상호연결부들, 및 이들을 형성하기 위한 프로세스들에 대한 필요성이 존재한다.
[0004] 본 개시내용의 실시예들은 일반적으로 서브트랙티브 금속들, 서브트랙티브 금속 반도체 구조들, 서브트랙티브 금속 상호연결부들, 및 그러한 반도체 구조들 및 상호연결부들을 형성하기 위한 프로세스들에 관한 것이다.
[0005] 일 실시예에서, 반도체 구조를 제조하기 위한 프로세스가 제공된다. 이 프로세스는 반도체 구조 상에 탈가스 동작을 수행하는 단계, 및 반도체 구조 상에 라이너 층을 증착하는 단계를 포함한다. 이 프로세스는 반도체 구조 상에 스퍼터링 동작을 수행하는 단계, 및 물리 기상 증착에 의해 라이너 층 상에 금속 층을 증착하는 단계를 더 포함하며, 라이너 층은 Ti, Ta, TaN, 또는 이들의 조합들을 포함하고, 금속 층의 저항률은 약 30 μΩ·㎝ 이하이다.
[0006] 다른 실시예에서, 반도체 구조를 제조하기 위한 프로세스가 제공된다. 이 프로세스는 반도체 구조 상에 탈가스 동작을 수행하는 단계, 및 탈가스 동작 후에 물리 기상 증착에 의해 반도체 구조 상에 에칭 스톱 층을 증착하는 단계를 포함한다. 이 프로세스는 반도체 구조 상에 스퍼터링 동작을 수행하는 단계, 및 스퍼터링 동작을 수행한 후에 물리 기상 증착에 의해 반도체 구조 상에 금속 층을 증착하는 단계를 더 포함한다.
[0007] 다른 실시예에서, 상호연결 구조를 제조하기 위한 프로세스가 제공된다. 이 프로세스는 반도체 구조 상에 탈가스 동작을 수행하는 단계를 포함하며, 반도체 구조는 유전체 재료 및 비아 홀을 포함하고, 비아 홀은 금속 재료로 적어도 부분적으로 충전된다. 이 프로세스는 탈가스 동작 후에 화학 기상 증착에 의해 반도체 구조 상에 에칭 스톱 층을 증착하는 단계를 더 포함한다. 이 프로세스는 상호연결 구조를 형성하기 위해, 에칭 스톱 층을 증착한 후에 물리 기상 증착에 의해 반도체 구조 상에 금속 층을 증착하는 단계를 더 포함한다.
[0008] 본 개시내용의 상기에 기재된 특징들이 상세하게 이해될 수 있는 방식으로, 상기에서 간략하게 요약된 본 개시내용의 보다 특정한 설명이 실시예들을 참조하여 이루어질 수 있으며, 이 실시예들의 일부가 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 그 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1a는 본 개시내용의 적어도 하나의 실시예에 따른, 본원에 설명된 하나 이상의 동작들을 수행하는 데 유용한 물리 기상 증착(PVD) 챔버의 예이다.
[0010] 도 1b는 본 개시내용의 적어도 하나의 실시예에 따른, 본원에 설명된 하나 이상의 동작들을 수행하는 데 유용한 클러스터 툴의 예이다.
[0011] 도 2는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 반도체 구조의 단면도이다.
[0012] 도 3a는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 반도체 구조의 단면도이다.
[0013] 도 3b는 본 개시내용의 적어도 하나의 실시예에 따른, 에칭 스톱 층 상에 저저항률 금속 층을 형성하기 위한 예시적인 프로세스의 선택된 동작들을 도시하는 흐름도이다.
[0014] 도 3c는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 반도체 구조의 단면도이다.
[0015] 도 3d는 본 개시내용의 적어도 하나의 실시예에 따른, 에칭 스톱 층 상에 저저항률 금속 층을 형성하기 위한 예시적인 프로세스의 선택된 동작들을 도시하는 흐름도이다.
[0016] 도 4a는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 반도체 구조의 단면도이다.
[0017] 도 4b는 본 개시내용의 적어도 하나의 실시예에 따른, 다중-레벨 상호연결 구조를 형성하기 위한 예시적인 프로세스의 선택된 동작들을 도시하는 흐름도이다.
[0018] 도 5a는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 반도체 구조의 단면도이다.
[0019] 도 5b는 본 개시내용의 적어도 하나의 실시예에 따른, 다중-레벨 상호연결 구조를 형성하기 위한 예시적인 프로세스의 선택된 동작들을 도시하는 흐름도이다.
[0020] 도 6a는 본 개시내용의 적어도 하나의 실시예에 따른 예시적인 반도체 구조의 단면도이다.
[0021] 도 6b는 본 개시내용의 적어도 하나의 실시예에 따른, 다중-레벨 상호연결 구조를 형성하기 위한 예시적인 프로세스의 선택된 동작들을 도시하는 흐름도이다.
[0022] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있는 것으로 고려된다.
[0023] 본 개시내용의 실시예들은 일반적으로 서브트랙티브 금속들, 서브트랙티브 금속 반도체 구조들, 서브트랙티브 금속 상호연결부들, 및 그러한 반도체 구조들 및 상호연결부들을 형성하기 위한 프로세스들에 관한 것이다. 본 발명자들은 예를 들어 저저항률 금속 층들이 그 위에 능동적으로 형성되게 할 수 있는 새롭고 개선된 에칭 스톱/라이너 재료들을 발견했다. 본 발명자들은 또한 에칭 스톱/라이너 재료들 상에 형성된 금속 층이 낮은 저항률을 갖도록 기존의 에칭 스톱/라이너 재료들(예를 들어, TiN)의 하나 이상의 특성들을 변화시킬 수 있는 새롭고 개선된 프로세스들을 발견했다. 본 발명자들은 또한 에칭 스톱/라이너 재료들 상에 형성된 금속 층들이 낮은 저항률을 갖도록 에칭 스톱/라이너 재료들의 선택적 증착을 가능하게 하는 새롭고 개선된 프로세스들을 발견했다.
[0024] 라인 저항(line resistance) 및 비아 저항(via resistance)은 상호연결부에서 중요한 특성들이다. 전술한 바와 같이, 서브트랙티브 프로세스들을 사용하여 작은 피처 크기들의 상호연결부들을 형성하기 위한 기존의 재료들은 너무 높은 저항률들을 나타낸다. 또한, 그러한 서브트랙티브 프로세스들에 유용한 금속 에칭 스톱/라이너 재료들은 박리를 회피하기 위해 반도체 구조들의 금속 재료들과 유전체 재료들 사이의 접착을 보장해야 하며, 에칭이 반도체 구조들의 하부(underlying) 비아들 및/또는 다른 피처들에 도달하는 것을 충분히 방지해야 한다. 본원에 설명된 실시예들은 재료들이 이들 및 다른 요구사항들을 충족할 수 있게 한다.
[0025] 도 1a는 본원에 설명된 하나 이상의 동작들을 수행하는 데 유용한 프로세싱 챔버(processing chamber)(50)의 예이다. 프로세싱 챔버(50)는 중심축(54) 주위에 배열된 진공 챔버(vacuum chamber)(52)를 포함한다. 스퍼터링된 금속 소스(source of sputtered metal)를 제공하는 타깃(target)(56)은 중심축(54) 상에 있고 아이솔레이터(isolator)(58)를 통해 지지된다. 아이솔레이터(58)는 타깃(56)을 진공 챔버(52)에 밀봉하고 전기적으로 접지된 진공 챔버(52)로부터 타깃(56)을 전기적으로 격리시킨다. DC 전원(60)은 플라즈마 프로세싱 가스(plasma processing gas)를 플라즈마로 여기시키기 위해 접지된 진공 챔버(52)에 대해 타깃(56)을 음으로 바이어싱한다. 플라즈마 프로세싱 가스는 He, Ne, Ar, Kr, Xe, N2, 또는 이들의 조합들과 같은 임의의 적합한 비반응성 가스일 수 있다. 플라즈마 프로세싱 가스는 질량 유동 제어기(64)를 통해 가스 소스(62)로부터 진공 챔버(52) 내로 공급된다. 타깃 전력은 플라즈마 프로세싱 가스를 플라즈마로 여기시키고, 플라즈마의 이온들은 타깃(56)을 향해 가속되어 타깃(56)으로부터 금속 원자들을 스퍼터링한다. 플라즈마의 밀도는 반대 자기 극성의 외부 자극(70)에 의해 둘러싸인 내부 자극(68)을 갖는 마그네트론(magnetron)(66)을 배치함으로써 증가될 수 있다. 자극들(68, 70)은 타깃(56)의 면과 평행하게 진공 챔버(52) 내로 자기장을 투사하여 전자들을 포획하고, 따라서 플라즈마 밀도 및 결과적인 스퍼터링 속도를 증가시킨다. 자극들(68, 70)은 중심축(54)을 따라 연장되는 샤프트(shaft)(74)에 연결된 아암(arm)(72) 상에 지지된다. 모터(motor)(76)는, 예를 들어 방위각 균일성을 제공하기 위해, 중심축(54)을 중심으로 샤프트(74) 및 마그네트론(66)을 회전시킨다.
[0026] 진공 챔버(52) 내의 페디스털(Pedestal)(80)은 타깃(56)의 반대측에서 기판(82)을 지지한다. RF 전원(84)은 용량성 결합 회로(86)를 통해 페디스털(80)을 바이어싱한다. 진공 챔버(52) 내의 플라즈마 존재 하에서의 RF 바이어스(RF bias)는 음의 DC 자체 바이어스(self-bias)가 페디스털(80) 상에서 발생하게 하여, 스퍼터링된 금속 이온들이 기판(82)을 향해 가속되고 그 궤적들이 기판(82)에 형성된 임의의 높은 종횡비(aspect-ratio) 홀(hole)들 내로 깊게 들어가게 한다.
[0027] 프로세싱 챔버(50)는 클러스터 툴(cluster tool)의 일부일 수 있다. 클러스터 툴은 적어도 제1 챔버 및 중앙 이송 챔버(central transfer chamber)를 포함한다. 중앙 이송 챔버는 프로세싱 챔버들과 로드록 챔버(load lock chamber)들 사이에서 기판들을 셔틀링(shuttle)하는 로봇(robot)을 수용할 수 있다. 이송 챔버는 전형적으로 진공 상태로 유지되고, 하나의 챔버로부터 다른 챔버로 그리고/또는 클러스터 툴의 전방 단부에 포지셔닝된 로드록 챔버로 기판들을 셔틀링하기 위한 중간 스테이지를 제공한다. 본 개시내용에 적합화될 수 있는 클러스터 툴의 예는 캘리포니아주 산타클라라 소재의 어플라이드 머티어리얼즈, 인코포레이티드(Applied Materials, Inc.)로부터 입수 가능한 Endura® 클러스터 툴이다. 그러나, 챔버들의 정확한 배열 및 조합은 본원에 설명된 프로세스의 특정 단계들을 수행하기 위한 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은 주기적 층 증착(cyclical layer deposition; CLD), 원자 층 증착(atomic layer deposition; ALD), 화학 기상 증착(chemical vapor deposition; CVD), 물리 기상 증착(physical vapor deposition; PVD), 및/또는 다른 기판 프로세스들을 포함하지만 이에 제한되지 않는다. 클러스터 툴의 챔버에서 프로세스들을 수행함으로써, 후속 막을 증착하기 전에 산화 없이도 대기 불순물들에 의한 기판의 표면 오염이 회피될 수 있다.
[0028] 도 1b는 본원에 설명된 프로세스들의 하나 이상의 동작들을 수행하는 데 사용될 수 있는 클러스터 툴(100)의 예이다. 클러스터 툴(100)은 복수의 측면들을 갖는 중앙 이송 스테이션(central transfer station)들(121, 131)을 포함한다. 로봇들(125, 135)은 중앙 이송 스테이션들(121, 131) 내에 포지셔닝되고, 프로세싱 챔버들(102, 104, 106, 108, 110, 112, 114, 116 및 118)과 이송 챔버들(122 및 124) 사이에서 로봇 블레이드(robot blade)를 이동시키도록 구성된다. 프로세싱 챔버들(102, 104, 106, 108, 110, 112, 114, 116 및 118)은 인접한 프로세스 스테이션들로부터 격리된 별도의 프로세싱 영역들을 제공한다. 클러스터 툴(100)은 하나 이상의 PVD 챔버들, 하나 이상의 CVD 챔버들, 및/또는 중앙 이송 스테이션에 연결된 다른 챔버들을 포함할 수 있다. 프로세싱 챔버들(102, 104, 106, 108, 110, 112, 114, 116 및 118) 중 적어도 하나는 프로세싱 챔버(50)이다. 팩토리 인터페이스(factory interface)(150)는 로드록 챔버들(160, 162)에 연결된다. 팩토리 인터페이스(150)는 로딩 챔버(loading chamber)(154) 및 언로딩 챔버(unloading chamber)(156)를 포함한다. 로봇(152)은 로딩 챔버(154)로부터 로드록 챔버(160)로, 그리고 로드록 챔버(162)로부터 언로딩 챔버(156)로 기판을 이송한다.
[0029] 제어기(190)는 로봇들(125, 135) 및 프로세싱 챔버들(102, 104, 106, 108, 110, 112, 114, 116 및 118)과 통신하고 이들을 제어한다. 제어기(190)는 중앙 프로세싱 유닛(central processing unit; CPU)(192), 메모리(memory)(194), 입력들/출력들(I/O)(196) 및 지원 회로들(198)을 포함하는 컴퓨터일 수 있다. 제어기(190)의 메모리(194) 또는 컴퓨터 판독가능 매체는 비일시적 메모리(예를 들어, 랜덤 액세스 메모리(random access memory; RAM)), 판독 전용 메모리(read only memory; ROM), 플로피 디스크(floppy disk), 하드 디스크(hard disk), 광학 저장 매체들(예를 들어, 콤팩트 디스크 또는 디지털 비디오 디스크), 플래시 드라이브(flash drive), 또는 임의의 다른 형태의 로컬 또는 원격 디지털 저장장치와 같은 쉽게 이용 가능한 메모리 중 하나 이상일 수 있다. 메모리(194)는 클러스터 툴(100)의 파라미터(parameter)들 및 구성요소들을 제어하기 위해 프로세서(processor)(예를 들어, CPU(192))에 의해 동작 가능한 명령 세트를 보유할 수 있다. 지원 회로들(198)은 기존의 방식으로 프로세서를 지원하도록 CPU(192)에 결합된다. 본원에 설명된 프로세스들의 하나 이상의 동작들은 프로세서에 의해 실행될 때 프로세서로 하여금 본원에 설명된 방식으로 클러스터 툴(100) 또는 개별 프로세싱 유닛들의 동작을 제어하게 하는 소프트웨어 루틴(software routine)으로서 메모리(194)에 저장될 수 있다.
[0030] 본 개시내용의 실시예들은 일반적으로 새롭고 개선된 라이너 층들 및 그러한 라이너 층들을 형성하기 위한 프로세스들에 관한 것이다. 도 2는 기판(202) 위에 배치된 라이너 층(206)을 갖는 반도체 구조(200)를 도시한다. 기판(202)은 유전체 재료, 예를 들어 그 중에서도 실리콘, 게르마늄, 석영 및 유리와 같은 임의의 적합한 재료일 수 있거나 이를 포함할 수 있다. 반도체 구조(200)는 상호연결 구조들을 형성할 때 금속 층(210)의 적어도 일부를 제거하기 위해 반응성 이온 에칭(reactive ion etch; RIE) 프로세스에서 사용될 수 있다.
[0031] 일부 실시예들에서, 라이너 층(206)은 Ti, TiN, Ta, TaN, Mo, W, Ru, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함한다. 적어도 하나의 실시예에서, 라이너 층(206)은 약 50 Å 이하, 이를테면 약 30 Å 이하, 이를테면 약 25 Å 이하, 이를테면 약 20 Å 이하, 이를테면 약 15 Å 이하, 이를테면 약 10 Å 이하, 이를테면 약 5 Å 이하의 두께를 갖는다. 일부 실시예들에서, 금속 층(210)은 Ru, Mo, W, Cu, Co, Ir, 금속 규화물들, 금속 합금들, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함한다. 금속 층(210)은 약 40 μΩ·㎝ 이하, 이를테면 약 35 μΩ·㎝ 이하, 이를테면 약 30 μΩ·㎝ 이하, 이를테면 약 25 μΩ·㎝ 이하, 이를테면 약 20 μΩ·㎝ 이하, 이를테면 약 15 μΩ·㎝ 이하, 이를테면 약 10 μΩ·㎝ 이하, 이를테면 약 5 μΩ·㎝ 이하의 저항률을 가질 수 있다. 본원에 제공된 저항률 값들은 4점 프로브(four point probe)를 사용하여 측정된다. 라이너 층(206) 및 금속 층(210)은 예를 들어 하기에서 논의되는 프로세스(305)(도 3b) 또는 프로세스(355)(도 3d)에 의해 형성될 수 있다.
[0032] 본원에 설명된 라이너 층들(206)은 라이너 층들로서 유용한 새로운 재료들을 나타낸다. 더욱이, 후속적으로 증착되는 금속 층들(210)은 기존의 TiN 라이너들 상에 증착된 기존의 금속 층들에 비해 개선된 저항률을 갖는다.
[0033] 종래 기술의 금속 라이너들은 전형적으로 40 μΩ·㎝ 초과의 저항률을 나타낸다. 그러한 높은 저항률은 금속 층이 약 100 ㎚ 미만의 크기를 갖는 작은 결정립들로 성장하게 하는 TiN 라이너의 결정-유사 구조(crystal-like structure)로 인한 것이다. 또한, 얇은(예를 들어, 약 20 Å 이하) 라이너/에칭 스톱 층들, 이를테면 TiN 함유 층들의 기존 PVD 증착은 증착 동안에 생성된 핵생성 사이트(nucleation site)들로 인해 어렵다. 또한, 얇은 라이너/에칭 스톱 층들의 기존 CVD 증착을 수행할 때, 불순물들이 도입될 수 있다. 라이너 내의 그러한 핵생성 사이트들 및 불순물들은 금속 층이 높은 라인 저항 및 높은 비아 저항을 갖게 할 수 있다. 대조적으로, 본원에 설명된 실시예들은 라이너 층(206) 상에 저저항률 금속 층(210)(예를 들어, 약 40 μΩ·㎝ 이하)의 증착을 가능하게 한다. 또한, 라이너 층(206)은 금속들의 상호-확산(inter-diffusion)을 거의 또는 전혀 나타내지 않는다.
[0034] 본 개시내용의 실시예들은 또한 일반적으로 라이너/에칭 스톱 층으로서 사용되는 TiN과 같은 기존의 재료들을 개선하기 위한 프로세스들에 관한 것이다. 간단히 말해서, 일부 실시예들에서, 이 프로세스들은 후속적으로 증착되는 금속 층이 개선된 저항률을 갖도록, 예를 들어 TiN으로 이루어진 기존의 에칭 스톱 층들을 처리하는 데 사용될 수 있다. 추가적으로 또는 대안적으로, 이 프로세스들은 종래 기술에 비해 후속적으로 증착되는 금속 층의 저항률을 개선하기 위해 기존의 에칭 스톱 층들 상에 증착된 금속 시드 층(metal seed layer)을 처리하는 데 사용될 수 있다.
[0035] 도 3a는 에칭 스톱 층(302) 위에 배치된 금속 층(303)을 갖는 반도체 구조(300)를 도시한다. 에칭 스톱 층(302)은 기판(301) 위에 배치된다. 기판(301)은 유전체 재료, 예를 들어 그 중에서도 실리콘, 게르마늄, 석영 및 유리와 같은 임의의 적합한 재료일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 상호연결 구조가 요망되거나, 트랜지스터(transistor), 커패시터(capacitor) 또는 저항기(resistor)와 같은 라인 전단(front-end-of-line; FEOL) 디바이스에 연결되는 경우, 기판(301)은 도체(304)(예를 들어, 플러그(plug), 라인 등)를 포함할 수 있다. 추가적으로 또는 대안적으로, 반도체 구조(300)는 상호연결 구조들을 형성할 때 금속 층(303)의 적어도 일부를 제거하기 위해 RIE 프로세스에서 사용될 수 있다. 전술한 바와 같이, 기존의 TiN 에칭 스톱 층들은 TiN 자체가 약 100 ㎚ 미만의 크기를 갖는 작은 결정립들로 성장하는 결정-유사 구조를 갖기 때문에 후속으로 증착되는 금속 층이 불량한 저항률들을 갖게 할 수 있다. 도 3b와 관련하여 설명된 처리 프로세스는 종래 기술에서 볼 수 있는 이러한 문제들 및 다른 문제들을 극복한다.
[0036] 도 3b는 반도체 구조(300)를 형성하기 위한 프로세스(305)의 선택된 동작들을 도시하는 흐름도이다. 프로세스(305)는 원하는 경우 기존의 에칭 스톱 재료들의 사용을 가능하게 하지만, 다른 에칭 스톱 재료들이 사용될 수도 있다. 프로세스(305)는 금속 층(303)의 금속(들)이 약 100 ㎚에서 약 2 내지 3 ㎛까지의 크기를 갖는 큰 결정립들로 성장할 수 있도록 에칭 스톱 층(302)의 표면을 비정질화하는 처리 프로세스를 포함한다. 금속 층(303)의 금속(들)의 큰 결정립들은 금속 층(303)이 에칭 스톱 층(302)에 접착하게 하고, 약 40 μΩ·㎝ 이하의 저항률을 갖는 금속 층(303)을 초래한다.
[0037] 도 3b에 도시된 프로세스(305)의 하나 이상의 동작들은 프로세스(305)의 동작들이 단일 툴에 통합될 수 있도록 진공 중단(vacuum break) 없이 수행될 수 있다. 진공 중단(들)이 없는 프로세스들을 이용함으로써, 에칭 스톱 층의 산화가 제거(또는 적어도 완화)되고, 후속적으로 증착되는 금속 층(303)의 저항률이 종래 기술에 비해 개선된다. 따라서, 일부 실시예들에서, 프로세스(305)의 하나 이상의 동작들은 클러스터 툴(100) 또는 다른 적합한 툴에서 수행될 수 있다.
[0038] 프로세스(305)는 동작(310)에서 프로세싱 챔버의 프로세싱 볼륨(processing volume)에 기판(301)을 배치하는 것을 포함한다. 동작(315)에서, 기판(301)은, 예를 들어 오염물질들을 증발시키고 오염물질들이 기판(301) 상에 달라붙는 것을 방지하는 탈가스 프로세스(degas process)를 거친다. 탈가스 프로세스는 약 150 ℃ 내지 약 400 ℃의 온도의 불활성 가스 환경에서 예를 들어 적외선(IR) 광원 및/또는 핫-플레이트 히터(hot-plate heater)에 의해 기판(301)을 가열하는 것을 포함할 수 있다. 오염물질들을 제거하는 것을 돕기 위해 탈가스 동작 이전에 습식 세정이 또한 수행될 수 있다.
[0039] 다음에, 동작(320)에서 에칭 스톱 층(302)이 PVD 프로세스에 의해 기판(301) 상에 증착된다. 도 1a에 도시된 PVD 프로세싱 챔버가 사용될 수 있지만, 다른 PVD 챔버들도 고려된다. 에칭 스톱 층(302)은 Ti, TiN, Ta, TaN, Mo, W, Ru, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함할 수 있다. 일부 실시예들에서, 에칭 스톱 층(302)은 약 5 Å 내지 약 50 Å, 이를테면 약 10 Å 내지 약 30 Å, 이를테면 약 15 Å 내지 약 25 Å의 두께를 갖는다. 적어도 하나의 실시예에서, 에칭 스톱 층은 약 30 Å 이하, 이를테면 약 25 Å 이하, 이를테면 약 20 Å 이하, 이를테면 약 15 Å 이하, 이를테면 약 10 Å 이하의 두께를 가질 수 있다.
[0040] 동작(320)의 PVD 프로세스의 예로서, 에칭 스톱 재료를 포함하는 타깃(56)이 도 1a에 예시된 프로세싱 챔버(50)에 제공된다. 페디스털(80)은 약 100 ℃ 내지 약 400 ℃, 이를테면 약 200 ℃ 내지 약 300 ℃의 온도로 가열된 정전 척(electrostatic chuck)을 포함한다. 프로세싱 챔버(50) 내의 페디스털(80)은 타깃(56)으로부터 스퍼터링된 에칭 스톱 층(302)으로 코팅될 기판(301)을 타깃(56)과 반대측에서 지지한다. RF 전원은 용량성 결합 회로를 통해 기판(301)을 지지하는 페디스털(80)을 바이어싱한다. 페디스털은 전극으로서 작용하도록 전도성이 있다. 프로세싱 챔버(50) 내의 플라즈마 존재 하에서의 RF 바이어스는 음의 DC 자체 바이어스가 페디스털(80) 상에서 발생하게 하여, 스퍼터링된 에칭 스톱 재료 이온들이 기판(301)을 향해 가속되고 그 궤적들이 기판(301)에 형성된 임의의 높은 종횡비 홀들 내로 깊게 들어가게 한다. 일부 실시예들에서, 에칭 스톱 층(302)은 약 5 mTorr 내지 약 20 mTorr의 압력, 약 100 ℃ 내지 약 400 ℃, 이를테면 약 200 ℃ 내지 약 300 ℃의 기판 온도에서 증착된다. 프로세싱 챔버(50)에서의 가스 유동은 약 15 sccm 내지 약 150 sccm의 유량으로 설정될 수 있다. RF 전원은 1 kW 내지 약 10 kW, 이를테면 약 2 kW 내지 약 3 kW로 설정될 수 있다.
[0041] 다음에, 동작(325)에서 에칭 스톱 층(302)이 스퍼터링 프로세스(sputter process)를 거친다. 여기서, 에칭 스톱 층(302)은 He 이온들, Ne 이온들, Ar 이온들, Kr 이온들, Xe 이온들, 또는 이들의 조합들과 같은 적합한 이온들에 의해 충격을 받아서, 에칭 스톱 층(302)이 비정질화되거나 실질적으로 비정질화된다. 에칭 스톱 층(302)은 스퍼터링 프로세스의 결과로서 비정질이 되기 때문에, 그 위에 성장된 금속 층(303)은 약 40 μΩ·㎝ 이하의 저항률을 가지며, 금속 층(303)과 에칭 스톱 층(302) 사이의 접착이 관찰된다.
[0042] 동작(325)의 스퍼터링 프로세스는 캘리포니아주 산타클라라 소재의 어플라이드 머티어리얼즈, 인코포레이티드로부터 입수 가능한 PC XT™ 챔버 또는 PC XTe™ 챔버와 같은 사전-세정/전처리 챔버와 같은 스퍼터링 챔버에서 수행될 수 있지만, 다른 챔버들도 고려된다. 동작(325)의 스퍼터링 프로세스의 예로서, 에칭 스톱 층(302)이 그 위에 배치된 기판(301)은 사전-세정/전처리 챔버와 같은 프로세싱 챔버 내에 배치된다. 사전-세정/전처리 챔버는 또한 기판을 지지하는 페디스털을 포함할 수 있다. 페디스털은 약 500 ℃ 미만, 이를테면 약 200 ℃ 내지 약 450 ℃, 이를테면 약 250 ℃ 내지 약 350 ℃의 온도로 기판(301)을 가열하기 위한 가열된 정전 척을 포함한다. 사전-세정/전처리 챔버 내부의 압력은 약 5 mTorr 내지 약 100 mTorr, 이를테면 약 5 mTorr 내지 약 50 mTorr일 수 있다. He, Ne, Ar, Kr 또는 Xe, 또는 이들의 조합들과 같은 임의의 적합한 스퍼터링 가스를 포함하는 스퍼터링 가스는 사전-세정/전처리 챔버 내로 유입되고 플라즈마로 여기되어 이온들로 에칭 스톱 층(302)에 충격을 가한다. 스퍼터링 챔버 내로의 스퍼터링 가스의 가스 유량은 약 3 sccm 내지 약 100 sccm, 이를테면 약 10 sccm 내지 약 50 sccm일 수 있다. 동작(325)의 스퍼터링 프로세스는 약 5 min(분) 미만, 이를테면 약 3 min 미만, 이를테면 약 1 min 미만, 이를테면 약 30 s(초) 미만, 이를테면 약 20 s 미만, 이를테면 약 10 s 미만의 지속시간 동안 수행될 수 있다.
[0043] 동작(325)에서의 스퍼터링 프로세스는 약 500 W 내지 약 600 W의 RF 바이어스 전력 및 약 200 W 내지 약 600 W의 플라즈마 전력으로 수행될 수 있다. DC 전원은 스퍼터링 가스를 플라즈마로 여기시키기 위해 접지된 사전-세정/전처리 챔버 또는 접지된 측벽 실드(sidewall shield)에 대해 타깃을 약 500 W 내지 약 10 kW, 이를테면 약 900 W 내지 약 8 kW, 이를테면 약 1 kW 내지 약 2 kW로 음으로 바이어싱하는 데 이용될 수 있다. AC 전원(도 1a에는 도시되지 않음)은 최소 에너지 및 수직 궤적을 갖는 입자들의 특정 종(species)만이 에칭 스톱 층(302)이 그 위에 배치된 기판(301)을 가격하도록 기판(301)을 바이어싱하는 데 이용될 수 있다. 적은 에너지 및 플랫 입사각(flat angle of incidence)을 갖는 다른 종은 기판을 가격하는 것이 방지된다. AC 기판 바이어스 전력은 약 0 W 내지 약 500 W, 이를테면 약 200 W 내지 약 400 W의 전력으로 설정될 수 있다.
[0044] 다음에, 동작(330)에서 금속 층(303)이 에칭 스톱 층(302) 상에 증착된다. 일부 실시예들에서, 금속 층(303)은 Ru, Mo, W, Cu, Co, Ir, 금속 규화물들, 금속 합금들, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함한다. 금속 층(303)은 전형적으로 PVD 프로세스를 사용하여 증착된다. 동작(330)의 증착 프로세스의 예로서, 금속 층(303)을 증착하기 위해 스퍼터링될 금속(예를 들어, W, Ru 등)을 포함하는 타깃(56)이 도 1a에 예시된 프로세싱 챔버(50)와 같은 프로세싱 챔버에 제공된다. 프로세싱 챔버(50)는 또한 기판(301)을 지지하는 페디스털을 포함할 수 있다. 페디스털(80)은 약 500 ℃ 미만, 이를테면 약 200 ℃ 내지 약 450 ℃, 이를테면 약 250 ℃ 내지 약 350 ℃의 온도로 기판(301)을 가열하기 위한 가열된 정전 척을 포함한다. 프로세싱 챔버(50) 내부의 압력은 약 5 mTorr 내지 약 100 mTorr, 이를테면 약 5 mTorr 내지 약 50 mTorr일 수 있다. He, Ne, Ar, Kr, Xe, 또는 이들의 조합들과 같은 임의의 적합한 비반응성 가스를 포함하는 스퍼터링 가스는 프로세싱 챔버(50) 내로 유입되고 플라즈마로 여기되어 에칭 스톱 층(302) 상에 금속 층(303)을 증착한다.
[0045] DC 전원(60)은 스퍼터링 가스를 플라즈마로 여기시키기 위해 접지된 프로세싱 챔버(50) 또는 접지된 측벽 실드에 대해 타깃(56)을 약 500 W 내지 약 10 kW, 이를테면 약 900 W 내지 약 8 kW, 이를테면 약 1 kW 내지 약 2 kW로 음으로 바이어싱하는 데 이용될 수 있다. AC 전원(도 1a에는 도시되지 않음)이 기판을 바이어싱하는 데 이용될 수 있다. AC 전원이 사용되는 경우, AC 기판 바이어스 전력은 약 0 W 내지 약 500 W, 이를테면 약 200 W 내지 약 400 W의 전력으로 설정될 수 있다. 동작(330)에서 생성된 금속 층(303)은 약 50 Å 내지 약 500 Å, 이를테면 약 100 Å 내지 약 400 Å, 이를테면 약 200 Å 내지 약 300 Å의 두께를 가질 수 있다. 금속 층(303)은 약 40 μΩ·㎝ 이하, 이를테면 약 35 μΩ·㎝ 이하, 이를테면 약 30 μΩ·㎝ 이하, 이를테면 약 25 μΩ·㎝ 이하, 이를테면 약 20 μΩ·㎝ 이하, 이를테면 약 15 μΩ·㎝ 이하, 이를테면 약 10 μΩ·㎝ 이하, 이를테면 약 5 μΩ·㎝ 이하의 저항률을 가질 수 있다.
[0046] 도 3c는 에칭 스톱 층(351) 위에 배치된 금속 층(354) 및 기판(350) 위에 배치된 에칭 스톱 층(351)을 갖는 반도체 구조(340)를 도시한다. 금속 층은 금속 시드 층(352) 및 벌크 금속 층(bulk metal layer)을 포함한다. 기판(350)은 유전체 재료, 예를 들어 그 중에서도 실리콘, 게르마늄, 석영 및 유리와 같은 임의의 적합한 재료일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 상호연결 구조가 요망되거나, 트랜지스터, 커패시터 또는 저항기와 같은 FEOL 디바이스에 연결되는 경우, 기판(350)은 도체(345)(예를 들어, 플러그, 라인 등)를 포함할 수 있다. 추가적으로 또는 대안적으로, 반도체 구조(340)는 상호연결 구조들을 형성할 때 금속 층(354)의 적어도 일부를 제거하기 위해 RIE 프로세스에서 사용될 수 있다.
[0047] 전술한 바와 같이, 종래 기술 방법들에 의해 증착된 에칭 스톱 층들은 에칭 스톱 층 자체가 약 100 ㎚ 미만의 크기를 갖는 작은 결정립들로 성장하는 결정-유사 구조를 갖기 때문에 후속으로 증착되는 금속 층이 불량한 저항률을 갖게 할 수 있다. 도 3d에 예시된 프로세스(355)는 이러한 문제를 극복한다. 간단히 말해서, 프로세스(355)는 그 위에 증착된 금속 시드 층 및 벌크 금속 층(353)의 재료들이 약 100 ㎚ 초과, 최대 약 2 내지 3 ㎛의 크기를 갖는 큰 결정립들로 성장할 수 있도록 금속 시드 층(352)의 표면을 비정질화하는 처리 프로세스를 포함한다. 금속 층(354)의 큰 결정립들은 금속 층(354)이 에칭 스톱 층(351)에 우수하게 접착하게 하고, 약 40 μΩ·㎝ 미만의 저항률을 갖는 금속 층(354)을 생성한다. 더욱이, 프로세스(355)는 예를 들어 원하는 경우 기존의 에칭 스톱 재료의 사용을 가능하게 하지만, 다른 에칭 스톱 재료들이 또한 사용될 수 있다.
[0048] 도 3d는 에칭 스톱 층(351) 상에 금속 층(354)을 형성하기 위한 프로세스(355)의 선택된 동작들을 도시하는 흐름도이다. 도 3d에 도시된 프로세스(355)는 프로세스(355)의 동작들이 통합되도록 진공 중단 없이 수행될 수 있다. 진공 중단(들)이 없는 동작들을 이용함으로써, 금속 시드 층(352)의 산화가 제거(또는 적어도 완화)되고, 금속 층(354)의 저항률이 종래 기술에 비해 개선된다. 따라서, 일부 실시예들에서, 도 3d의 프로세스(355)의 하나 이상의 동작들은 클러스터 툴(100) 또는 다른 적합한 툴에서 수행될 수 있다.
[0049] 프로세스(355)는 동작(360)에서 프로세싱 챔버(50)(도 1a)의 프로세싱 볼륨에 기판(350)을 배치하는 것을 포함한다. 다음에, 동작(365)에서 기판(350)은 탈가스 프로세스를 거친다. 동작(365)의 탈가스 프로세스는 도 3b의 동작(315)과 동일하거나 유사할 수 있다. 오염물질들을 제거하는 것을 돕기 위해 탈가스 동작 이전에 습식 세정이 또한 수행될 수 있다. 다음에, 동작(370)에서 에칭 스톱 층(351)이 PVD 프로세스에 의해 기판(350) 상에 증착된다. 동작(370)의 에칭 스톱 층(351)의 증착은 도 3b의 동작(320)과 동일하거나 유사할 수 있다. 에칭 스톱 층(351)은 Ti, TiN, Ta, TaN, Mo, W, Ru, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함할 수 있다.
[0050] 다음에, 동작(375)에서 금속 시드 층(352)이 에칭 스톱 층(351) 상에 증착된다. 금속 시드 층(352)의 증착은 도 1a의 프로세싱 챔버(50)와 같은 PVD 챔버 또는 다른 적합한 챔버에서 PVD 프로세스를 사용하여 증착될 수 있다. 금속 시드 층(352)의 증착(동작(375))은 도 3b의 동작(330)과 동일하거나 유사할 수 있다. 동작(375)에서 증착된 금속 시드 층(352)의 두께는 약 80 Å 이하, 이를테면 약 5 Å 내지 약 50 Å, 이를테면 약 10 Å 내지 약 40 Å, 이를테면 약 15 Å 내지 약 30 Å, 이를테면 약 20 Å 내지 약 25 Å일 수 있다. 일부 실시예들에서, 금속 시드 층(352)은 Ru, Mo, W, Cu, Co, Ir, 금속 규화물들, 금속 합금들, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함한다.
[0051] 다음에, 동작(380)에서 금속 시드 층(352)이 스퍼터링 프로세스를 거친다. 여기서, 금속 시드 층(352)은 He 이온들, Ne 이온들, Ar 이온들, Kr 이온들, Xe 이온들, 또는 이들의 조합들과 같은 적합한 이온에 의해 충격을 받아서, 금속 시드 층(352)이 비정질화되거나 실질적으로 비정질화된다. 동작(380)의 스퍼터링 프로세스는 도 3b의 동작(325)과 동일하거나 유사할 수 있다.
[0052] 다음에, 동작(385)에서 벌크 금속 층(353)이 금속 시드 층(352) 상에 증착된다. 벌크 금속 층(353)의 증착은 도 1a의 프로세싱 챔버(50)와 같은 PVD 챔버에서 PVD 프로세스를 사용하여 수행될 수 있다. 동작(385)의 벌크 금속 층(353)의 증착은 도 3b의 동작(330)과 동일하거나 유사할 수 있다. 증착된 벌크 금속 층(353)의 두께는 약 450 Å 이하, 이를테면 약 400 Å 이하, 이를테면 약 100 Å 내지 약 400 Å, 이를테면 약 150 Å 내지 약 350 Å, 이를테면 약 200 Å 내지 약 300 Å일 수 있다. 일부 실시예들에서, 증착된 벌크 금속 층(353)은 Ru, Mo, W, Cu, Co, Ir, 금속 규화물들, 금속 합금들, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함한다. 일부 실시예들에서, 벌크 금속 층(353)은 금속 시드 층(352)과 동일한 재료를 포함한다. 대안적으로, 적어도 하나의 실시예에서, 벌크 금속 층(353)은 금속 시드 층(352)과 상이한 재료를 포함한다.
[0053] 결과적인 금속 층(354)은 약 550 Å 이하, 이를테면 50 Å 내지 약 500 Å, 이를테면 약 100 Å 내지 약 400 Å, 이를테면 약 200 Å 내지 약 300 Å의 두께를 갖는다. 동작(380) 및 동작(385)에서 생성된 금속 층(354)은 약 40 μΩ·㎝ 이하, 이를테면 약 35 μΩ·㎝ 이하, 이를테면 약 30 μΩ·㎝ 이하, 이를테면 약 25 μΩ·㎝ 이하, 이를테면 약 20 μΩ·㎝ 이하, 이를테면 약 15 μΩ·㎝ 이하, 이를테면 약 10 μΩ·㎝ 이하, 이를테면 약 5 μΩ·㎝ 이하의 저항률을 가질 수 있다.
[0054] 도 3d에 도시된 프로세스에서, 금속 층(354)은 먼저 증착된 금속 시드 층(352)과, 이어서 나중에 증착된 벌크 금속 층(353)을 포함한다. 금속 시드 층(352)과 벌크 금속 층(353)의 증착 사이에 스퍼터링 프로세스가 수행된다. 이론에 얽매이기를 원하지 않지만, 금속 시드 층(352)을 증착한 후에 벌크 금속 층(353)을 증착함으로써 금속 층(354)의 금속 결정립 구조 및 저항률이 개선되는 것으로 여겨진다.
[0055] 본 개시내용의 실시예들은 또한 일반적으로 사전형성된 비아 상에 선택적 금속 라이너를 형성한 후에 낮은 저항률을 갖는 금속 층을 증착하는 프로세스들에 관한 것이다. 그러한 프로세스들은 예를 들어 다중-레벨 상호연결 구조들과 같은 반도체 구조들을 형성하는 데 유용하다.
[0056] 도 4a는 비아 홀(via hole)(410)(또는 비아 플러그(via plug))이 내부에 형성된 기판(405)을 갖는 반도체 구조(400)를 도시한다. 기판(405)은 유전체 재료, 예를 들어 그 중에서도 실리콘, 게르마늄, 석영 및 유리와 같은 임의의 적합한 재료일 수 있거나 이를 포함할 수 있다. 기판(405)은 상호연결 구조를 하부의 반도체 디바이스와 연결하기 위해 하부의 반도체 구조와 접촉되는 구조를 나타낼 수 있다.
[0057] 비아 홀(410)은 Ru, W, Mo, Co, Ti, TiN, 또는 이들의 조합들과 같은 금속 재료와 같은 임의의 적합한 재료로 적어도 부분적으로 충전될 수 있다. 에칭 스톱 층(415)(또는 라이너 층)은 비아 홀(410) 위에 선택적으로 배치된다. 금속 층(420)은 기판(405)의 적어도 일부 위에 배치되고, 에칭 스톱 층(415)의 적어도 일부 위에 배치된다. 전형적으로, 에칭 스톱 층(415)을 형성하는 데 사용되는 재료는 금속 층을 형성하는 데 이용되는 재료와 상이하다. 일부 실시예들에서, 에칭 스톱 층(415)은 Ti, TiN, Ta, TaN, Mo, W, Ru, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함한다. 금속 층(420)은 Ru, Mo, W, Cu, Co, Ir, 금속 규화물들, 금속 합금들, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함할 수 있다. 도 4a에 도시된 반도체 구조(400)는 상호연결 구조들을 형성할 때 금속 층(420)의 적어도 일부를 제거하기 위해 RIE 프로세스에서 사용될 수 있다.
[0058] 에칭 스톱 층들을 증착하기 위한 기존 방법들은 전형적으로 기판의 원하지 않는 표면들 상에 잔류 에칭 스톱 재료들을 발생시킨다. 이러한 잔류 재료들은 충분히 제거하지 않는 경우에 전류 누출을 초래한다. 대조적으로, 본 발명자들은 이러한 문제들 및 다른 문제들을 극복하는 프로세스를 발견했다. 예를 들어, 프로세스(450)는 유전체 막들 대신에 금속 비아들 상에만 증착되는 선택적 금속 에칭 스톱들을 사용하여 낮은 누출의 통합을 가능하게 한다.
[0059] 도 4b는 다중-레벨 상호연결 구조(예를 들어, 하부의 비아들과 저항 접촉하는 금속 와이어(metal wire)들)와 같은 반도체 구조를 제조하기 위한 프로세스(450)의 선택된 동작들을 도시하는 흐름도이다. 프로세스(450)는 예를 들어 기판(405)의 유전체 재료 상에의 에칭 스톱 층의 증착을 최소화(또는 제거)하면서 에칭 스톱 층(415)의 선택적 증착이 기판(405)에 형성된 비아 홀(410) 상에 수행될 수 있게 한다. 도 4b에 도시된 프로세스의 하나 이상의 동작들은 동작들이 단일 툴에 통합되도록 진공 중단 없이 수행될 수 있다. 진공 중단(들)이 없는 프로세스들을 이용함으로써, 에칭 스톱 층의 산화가 제거(또는 적어도 완화)되고, 후속적으로 증착되는 금속 층(420)의 저항률이 종래 기술에 비해 개선된다. 따라서, 일부 실시예들에서, 프로세스(450)의 하나 이상의 동작들은 클러스터 툴(100) 또는 다른 적절한 툴에서 수행될 수 있다.
[0060] 프로세스(450)는 동작(455)에서 프로세싱 챔버의 프로세싱 볼륨에 기판(405)을 배치하는 것을 포함한다. 동작(460)에서, 기판(405)은, 예를 들어 오염물질들을 증발시키고 오염물질들이 기판(405) 상에 달라붙는 것을 방지하는 탈가스 프로세스를 거친다. 탈가스 프로세스는 약 150 ℃ 내지 약 400 ℃의 온도의 불활성 가스 환경에서 예를 들어 IR 광원 및/또는 핫-플레이트 히터에 의해 기판(405)을 가열하는 것을 포함할 수 있다. 오염물질들을 제거하는 것을 돕기 위해 탈가스 동작 이전에 습식 세정이 또한 수행될 수 있다.
[0061] 다음에, 동작(465)에서, 에칭 스톱 층(415)이 CVD 프로세스에 의해 기판(405) 상에 증착된다. 여기서, 에칭 스톱 층(415)은 비아 홀(410) 내의 재료 상에 선택적으로 증착되어, 기판(405)의 유전 재료에는 에칭 스톱 층(415)을 형성하는 데 사용되는 재료가 없거나 실질적으로 없다. 즉, 선택적 증착 프로세스는 기판(405)의 상부면에 에칭 스톱 층(415)을 형성하지 않아서, 에칭 스톱 층(415)이 이웃하는 라인/전도성 엘리먼트들을 단락시키는 것을 방지한다. 에칭 스톱 층(415)은 종래 기술에 비해 하부의 금속 층의 일렉트로마이그레이션 성능 및 유전체 배리어 접착성(dielectric barrier adhesion)을 개선하는 것으로 여겨진다. 에칭 스톱 층(415)은 Ti, TiN, Ta, TaN, Mo, W, Ru, Co, Ni, Au, Ag, Mn, Sn, Al, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함할 수 있다.
[0062] 선택적 증착 프로세스는 전구체 및 표면에 의존적일 수 있다. 선택적 증착 프로세스는 플라즈마 처리, 플라즈마 강화 CVD, 플라즈마 강화 ALD, 또는 이들의 임의의 조합들과 같은 임의의 적합한 기술을 사용하여 수행될 수 있다. 대안적으로, 선택적 증착 프로세스는 선택비(selectivity)를 달성하기 위해 (플라즈마 없이) 상이한 화학물질에 의한 열적 표면 처리를 사용하여 수행될 수 있다. 에칭 스톱 층(415)은 또한 도금, 전기도금, 또는 CVD, PVD, ALD 등과 같은 다른 적합한 증착 기법들을 사용하여 도포될 수 있다.
[0063] 동작(465)의 CVD 프로세스의 예로서, 금속 함유 전구체는 워크피스(workpiece)가 포지셔닝된 프로세싱 챔버 내로 약 10 sccm 내지 약 3,000 sccm, 이를테면 약 20 sccm 내지 약 1,500 sccm, 이를테면 약 30 sccm 내지 약 200 sccm(300 ㎜ 기판의 경우)의 유량으로 도입될 수 있다. 프로세스 동안의 워크피스 또는 기판 페디스털의 온도는 약 200 ℃ 내지 약 800 ℃, 이를테면 약 350 ℃ 내지 약 550 ℃, 예를 들어 약 400 ℃ 내지 약 500 ℃일 수 있다. 일부 실시예들에서, 워크피스는 약 100 ℃ 내지 약 600 ℃, 이를테면 약 120 ℃ 내지 약 500 ℃, 예를 들어 약 150 ℃ 내지 약 425 ℃의 온도로 가열되고 유지될 수 있다. 프로세싱 챔버는 약 1 mTorr 내지 약 100 Torr, 이를테면 약 1 Torr 내지 약 10 Torr, 예를 들어 약 2 Torr 내지 약 5 Torr로 가압되는 제어된 환경을 가질 수 있다.
[0064] 에칭 스톱 층(415)의 형성 동안, 기판은 금속 함유 전구체에 노출되어, 에칭 스톱 층(415)에 도핑하여 반응시키거나, 에칭 스톱 층(415)의 상부면에 합금 층을 형성할 수 있다. 도 4a에는 도시되어 있지는 않지만, 합금 층은 에칭 스톱 층(415) 위에 그리고 금속 층(420) 아래에 위치될 수 있다.
[0065] 일부 예들에서, 에칭 스톱 층(415)이 코발트로 형성되는 경우, 알루미늄 함유 전구체에 대한 워크피스의 노출은 에칭 스톱 층(415)을 코발트 함유 합금으로 선택적으로 전환시키고, 그리고/또는 에칭 스톱 층(415) 상에 코발트 함유 합금, 예를 들어 코발트-알루미늄 합금을 형성할 수 있다. 일부 실시예들에서, 에칭 스톱 층(415) 또는 코발트-알루미늄 합금 층은 선택적 Co 증착 후의 선택적 Al 증착에 의해 형성될 수 있다. 일부 실시예들에서, 에칭 스톱 층(415) 또는 코발트-알루미늄 합금 층은 선택적 Al 증착 후의 선택적 Co 증착에 의해 형성될 수 있다. 일부 실시예들에서, 코발트-알루미늄 합금은 Co―Al―Co―Al 증착들과 같은 선택적 주기적 프로세스에 의해 형성될 수 있다. 그러한 경우들에서, 기판은 원하는 두께에 도달할 때까지 교대 방식으로 코발트 함유 전구체와 알루미늄 함유 전구체에 노출될 수 있다. 일부 실시예들에서, 코발트-알루미늄 합금 층은 코발트 함유 전구체와 알루미늄 함유 전구체를 동시 유동시킴으로써 형성될 수 있다.
[0066] 적합한 코발트 함유 전구체들은 메틸시클로펜타디에닐 코발트 비스(카르보닐)(MeCpCo(CO)2), 에틸시클로펜타디에닐 코발트 비스(카르보닐)(EtCpCo(CO)2), 디코발트 옥타(카르보닐)(Co2(CO)8), 니트로실 코발트 트리스(카르보닐)((ON)Co(CO)3), 또는 이들의 조합들을 포함한다. 적합한 코발트 함유 전구체들은 또한 코발트 카르보닐 화합물들 또는 착물(complex)들, 이를테면 시클로펜타디에닐 코발트 비스(카르보닐)(CpCo(CO)2), 트리카르보닐 알릴 코발트((CO)3Co(CH2CH＝CH2)), 디코발트 헥사카르보닐 부틸아세틸렌(CCTBA, (CO)6Co2(HC≡CtBu)), 디코발트 헥사카르보닐 메틸부틸아세틸렌((CO)6Co2(MeC≡CtBu)), 디코발트 헥사카르보닐 페닐아세틸렌((CO)6Co2(HC≡CPh)), 또는 이들의 조합들을 포함한다. 적합한 코발트 함유 전구체들은 또한 코발트 아미디네이트들 또는 코발트 아미도 착물들, 이를테면 비스(디(부틸디메틸실릴)아미도) 코발트((((BuMe2Si)2N)2Co), 비스(디(에틸디메틸실릴)아미도) 코발트((((EtMe2Si)2N)2Co), 비스(디(프로필디메틸실릴)아미도) 코발트(((PrMe2Si)2N)2Co), 비스(디(트리메틸실릴)아미도) 코발트(((Me3Si)2N)2Co), 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 코발트 함유 전구체는 상기의 코발트 함유 전구체들 중 하나 초과를 포함할 수 있다.
[0067] 적합한 알루미늄 함유 전구체는 디메틸알루미늄 수소화물(DMAH), 트리메틸알루미늄(TMA, Al2Me6 또는 (AlMe3)2), 트리에틸알루미늄(Al2Et6 또는 TEA), 트리삼차부틸알루미늄(TTBA), 알루미늄 수소화물(AlH3), 또는 이들의 조합들을 포함한다. 알루미늄 함유 전구체가 본원에서 논의되지만, Ru, Mn 또는 W와 같은 다른 적합한 도핑 전구체들이 또한 에칭 스톱 층(415)과 반응하여 에칭 스톱 층(415)을 전환시키고 그리고/또는 그 위에 합금 층을 형성하는 데 사용될 수 있다는 것이 이해되어야 한다.
[0068] 다음에, 동작(470)에서 금속 층(420)이 에칭 스톱 층(415) 상에 증착된다. 금속 층(420)은 PVD 프로세스를 사용하여 약 50 Å 내지 약 500 Å, 이를테면 약 100 Å 내지 약 400 Å, 이를테면 약 200 Å 내지 약 300 Å의 두께로 증착될 수 있다. 동작(470)의 금속 층(420)의 증착은 도 3b의 동작(330)과 동일하거나 유사할 수 있다.
[0069] 일부 실시예들에서, 금속 층(420)은 Ru, Mo, W, Cu, Co, Ir, 금속 규화물들, 금속 합금들, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함한다. 적어도 하나의 실시예에서, 금속 층(420)을 형성하는 데 사용되는 재료는 에칭 스톱 층(415)을 형성하는 데 사용되는 재료와 상이하다. 예를 들어, 금속 층(420)이 W 층인 경우, 에칭 스톱 층(415)은 Ru 층일 수 있다. 즉, 금속 층(420)에는 Ru가 없거나 실질적으로 없으며, 에칭 스톱 층(415)에는 W가 없거나 실질적으로 없다. 다른 예로서, 금속 층(420)이 Ru 층인 경우, 에칭 스톱 층(415)은 W 층일 수 있다. 이러한 예에서, 금속 층(420)에는 W가 없거나 실질적으로 없으며, 에칭 스톱 층(415)에는 Ru가 없거나 실질적으로 없다. 금속 층(420)은 약 40 μΩ·㎝ 이하, 이를테면 약 35 μΩ·㎝ 이하, 이를테면 약 30 μΩ·㎝ 이하, 이를테면 약 25 μΩ·㎝ 이하, 이를테면 약 20 μΩ·㎝ 이하, 이를테면 약 15 μΩ·㎝ 이하, 이를테면 약 10 μΩ·㎝ 이하, 이를테면 약 5 μΩ·㎝ 이하의 저항률을 가질 수 있다.
[0070] 도 5a는 비아 홀(510)(또는 비아 플러그)이 내부에 형성된 기판(505)을 갖는 반도체 구조(500)를 도시한다. 기판(505)은 유전체 재료, 예를 들어 그 중에서도 실리콘, 게르마늄, 석영 및 유리와 같은 임의의 적합한 재료일 수 있거나 이를 포함할 수 있다. 기판(505)은 상호연결 구조를 하부의 반도체 디바이스와 연결하기 위해 하부의 반도체 구조와 접촉되는 구조를 나타낼 수 있다. 비아 홀(510)은 Ru, W, Mo, Co, Ti, TiN, 또는 이들의 조합들과 같은 금속 재료와 같은 임의의 적합한 재료로 적어도 부분적으로 충전될 수 있다. 에칭 스톱 층(515)(또는 라이너 층)은 비아 홀(510) 위에 선택적으로 배치된다. 접착 층(516)은 에칭 스톱 층(515)의 적어도 일부 위에 배치되고, 기판(505)의 적어도 일부 위에 배치된다. 금속 층(520)은 접착 층(516)의 적어도 일부 위에 배치된다. 반도체 구조(500)는 상호연결 구조들을 형성할 때 금속 층(520)의 적어도 일부를 제거하기 위해 RIE 프로세스에서 사용될 수 있다.
[0071] 도 5b는 다중-레벨 상호연결 구조(예를 들어, 하부의 비아들과 저항 접촉하는 금속 와이어들)와 같은 반도체 구조를 제조하기 위한 프로세스(550)의 선택된 동작들을 도시하는 흐름도이다. 프로세스(550)는 예를 들어 와이어 저항을 또는 비아 접촉 저항을 저하시키지 않고서 구조의 견고한 접착을 가능하게 한다. 도 5b에 도시된 프로세스의 하나 이상의 동작들은 동작들이 단일 툴에 통합되도록 진공 중단 없이 수행될 수 있다. 진공 중단(들)이 없는 프로세스들을 이용함으로써, 에칭 스톱 층의 산화가 제거(또는 적어도 완화)되고, 후속적으로 증착되는 금속 층(520)의 저항률이 종래 기술에 비해 개선된다. 따라서, 일부 실시예들에서, 프로세스(550)의 하나 이상의 동작들은 클러스터 툴(100) 또는 다른 적절한 툴에서 수행될 수 있다.
[0072] 프로세스(550)는 동작(555)에서 프로세싱 챔버의 프로세싱 볼륨에 기판(505)을 배치하는 것을 포함한다. 동작(560)에서, 기판(505)은, 예를 들어 오염물질들을 증발시키고 오염물질들이 기판(505) 상에 달라붙는 것을 방지하는 탈가스 프로세스를 거친다. 탈가스 프로세스는 약 150 ℃ 내지 약 400 ℃의 온도의 불활성 가스 환경에서 예를 들어 IR 광원 및/또는 핫-플레이트 히터에 의해 기판(505)을 가열하는 것을 포함할 수 있다. 오염물질들을 제거하는 것을 돕기 위해 탈가스 동작 이전에 습식 세정이 또한 수행될 수 있다.
[0073] 다음에, 동작(565)에서 에칭 스톱 층(515)이 CVD 프로세스에 의해 기판(505) 상에 증착된다. 여기서, 에칭 스톱 층(515)은 기판(505)의 유전체 재료에 에칭 스톱 층(515)을 형성하는 데 사용되는 재료가 없거나 실질적으로 없도록 비아 홀(510) 상에 선택적으로 증착된다. 에칭 스톱 층(515)은 Ti, TiN, Ta, TaN, Mo, W, Ru, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함할 수 있다. 동작(565)의 CVD 증착은 도 4b의 동작(465)과 동일하거나 유사할 수 있다.
[0074] 다음에, 동작(570)에서, 접착 층(516)은 에칭 스톱 층(515)의 적어도 일부 및 기판(505)의 적어도 일부 상에 증착된다. 접착 층(516)은 PVD 프로세스를 사용하여 약 1 Å 내지 약 100 Å, 이를테면 약 1 Å 내지 약 10 Å, 이를테면 약 3 Å 내지 약 5 Å의 두께로 증착될 수 있다. 접착 층(516)은 Ti, TiN, Ta, TaN, Mo, W, Ru, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함한다. 적어도 하나의 실시예에서, 접착 층(516)을 형성하는 데 사용되는 재료는 에칭 스톱 층(515)을 형성하는 데 사용되는 재료와 상이하다. 예를 들어, 접착 층(516)이 Ti 층인 경우, 에칭 스톱 층(515)은 Ru 층 및/또는 W 층일 수 있다. 즉, 접착 층(516)에는 Ru 및/또는 W가 없거나 실질적으로 없으며, 에칭 스톱 층(515)에는 Ti가 없거나 실질적으로 없다. 접착 층(516)을 형성하기 위한 동작(570)의 PVD 프로세스는 도 3b의 동작(330)과 동일하거나 유사할 수 있다.
[0075] 다음에, 동작(575)에서 금속 층(520)이 접착 층(516) 상에 증착된다. 금속 층(520)은 전형적으로 PVD 프로세스를 사용하여 약 50 Å 내지 약 500 Å, 이를테면 약 100 Å 내지 약 400 Å, 이를테면 약 200 Å 내지 약 300 Å의 두께로 증착된다. 동작(575)의 금속 층의 증착은 도 3b의 동작(330)과 동일하거나 유사할 수 있다.
[0076] 일부 실시예들에서, 금속 층(520)은 Ru, Mo, W, Cu, Co, Ir, 금속 규화물들, 금속 합금들, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함한다. 적어도 하나의 실시예에서, 금속 층(520)을 형성하는 데 사용되는 재료는 접착 층(516)을 형성하는 데 사용되는 재료와 상이하다. 예를 들어, 금속 층(520)이 W 층인 경우, 접착 층(516)은 Ru 층일 수 있다. 즉, 금속 층(520)에는 Ru가 없거나 실질적으로 없으며, 접착 층(516)에는 W가 없거나 실질적으로 없다. 동작(575)에서 생성된 금속 층(520)은 약 40 μΩ·㎝ 이하, 이를테면 약 35 μΩ·㎝ 이하, 이를테면 약 30 μΩ·㎝ 이하, 이를테면 약 25 μΩ·㎝ 이하, 이를테면 약 20 μΩ·㎝ 이하, 이를테면 약 15 μΩ·㎝ 이하, 이를테면 약 10 μΩ·㎝ 이하, 이를테면 약 5 μΩ·㎝ 이하의 저항률을 가질 수 있다.
[0077] 도 6a는 비아 홀(610)(또는 비아 플러그)이 내부에 형성된 기판(605)을 갖는 반도체 구조(600)를 도시한다. 기판(605)은 유전체 재료, 예를 들어 그 중에서도 실리콘, 게르마늄, 석영 및 유리와 같은 임의의 적합한 재료일 수 있거나 이를 포함할 수 있다. 기판(605)은 상호연결 구조를 하부의 반도체 디바이스와 연결하기 위해 하부의 반도체 구조와 접촉되는 구조를 나타낼 수 있다. 비아 홀(610)은 금속 재료(예를 들어, Ru, W, Mo, Co, Ti, TiN 등, 또는 이들의 조합들)로 적어도 부분적으로 충전되고, 에칭 스톱 층(615)(또는 라이너 층)으로 적어도 부분적으로 충전된다. 접착 층(616)은 에칭 스톱 층(615)의 적어도 일부 위에 배치되고, 기판(605)의 적어도 일부 위에 배치된다. 금속 층(620)은 접착 층(616)의 적어도 일부 위에 배치된다. 반도체 구조(600)는 상호연결 구조들을 형성할 때 금속 층(620)의 적어도 일부를 제거하기 위해 RIE 프로세스에서 사용될 수 있다.
[0078] 도 6b는 다중-레벨 상호연결 구조(예를 들어, 하부의 비아들과 저항 접촉하는 금속 와이어들)와 같은 반도체 구조를 제조하기 위한 프로세스(650)의 선택된 동작들을 도시하는 흐름도이다. 프로세스(650)는 낮은 저항률, 개선된 에칭 스톱 특성들 및 개선된 접착 특성들을 갖는 바람직한 피처들을 구축하기 위한 대안적인 접근법이다. 도 6b에 도시된 프로세스의 하나 이상의 동작들은 동작들이 단일 툴에 통합되도록 진공 중단 없이 수행될 수 있다. 진공 중단(들)이 없는 프로세스들을 이용함으로써, 에칭 스톱 층의 산화가 제거(또는 적어도 완화)되고, 후속적으로 증착되는 금속 층(620)의 저항률이 종래 기술에 비해 개선된다. 따라서, 일부 실시예들에서, 프로세스(650)의 하나 이상의 동작들은 클러스터 툴(100) 또는 다른 적절한 툴에서 수행될 수 있다.
[0079] 프로세스(650)는 동작(655)에서 프로세싱 챔버의 프로세싱 볼륨에 기판(605)을 배치하는 것을 포함한다. 동작(660)에서, 기판(605)은, 예를 들어 오염물질들을 증발시키고 오염물질들이 기판(605) 상에 달라붙는 것을 방지하는 탈가스 프로세스를 거친다. 탈가스 프로세스는 약 150 ℃ 내지 약 400 ℃의 온도의 불활성 가스 환경에서 예를 들어 IR 광원 및/또는 핫-플레이트 히터에 의해 기판(605)을 가열하는 것을 포함할 수 있다. 오염물질들을 제거하는 것을 돕기 위해 탈가스 동작 이전에 습식 세정이 또한 수행될 수 있다.
[0080] 이러한 단계에서, 비아 홀(610)의 적어도 일부는 비어 있다. 다음에, 동작(665)에서 에칭 스톱 층(615)은 기판(605)의 유전체 재료에 에칭 스톱 층(615)을 형성하는 데 사용되는 재료가 없거나 실질적으로 없도록 CVD 프로세스에 의해 비아 홀(610)에 선택적으로 증착된다. 동작(665)의 CVD 증착은 도 4b의 동작(465)과 동일하거나 유사할 수 있다. 에칭 스톱 층(615)은 Ti, TiN, Ta, TaN, Mo, W, Ru, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함할 수 있다.
[0081] 다음에, 동작(670)에서, 접착 층(616)은 에칭 스톱 층(615)의 적어도 일부 및 기판(605)의 적어도 일부 상에 증착된다. 접착 층(616)은 PVD 프로세스를 사용하여 약 1 Å 내지 약 100 Å, 이를테면 약 1 Å 내지 약 10 Å, 이를테면 약 3 Å 내지 약 5 Å의 두께로 증착될 수 있다. 접착 층(616)을 형성하기 위한 동작(670)의 PVD 프로세스는 도 5b의 동작(570)과 동일하거나 유사할 수 있다. 접착 층은 Ti, TiN, Ta, TaN, Mo, W, Ru, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함할 수 있다. 적어도 하나의 실시예에서, 접착 층(616)을 형성하는 데 사용되는 재료는 에칭 스톱 층(615)을 형성하는 데 사용되는 재료와 상이하다. 예를 들어, 접착 층(616)이 Ti 층인 경우, 에칭 스톱 층(615)은 Ru 층 및/또는 W 층일 수 있다. 즉, 접착 층(616)에는 Ru 및/또는 W가 없거나 실질적으로 없으며, 에칭 스톱 층(615)에는 Ti가 없거나 실질적으로 없다.
[0082] 다음에, 동작(675)에서 금속 층(620)이 접착 층(616) 상에 증착된다. 금속 층(620)은 전형적으로 PVD 프로세스를 사용하여 약 50 Å 내지 약 500 Å, 이를테면 약 100 Å 내지 약 400 Å, 이를테면 약 200 Å 내지 약 300 Å의 두께로 증착된다. 동작(675)의 금속 층(620)의 증착은 도 3b의 동작(330)과 동일하거나 유사할 수 있다. 일부 실시예들에서, 금속 층(620)은 Ru, Mo, W, Cu, Co, Ir, 금속 규화물들, 금속 합금들, 또는 이들의 조합들과 같은 임의의 적합한 재료를 포함한다. 적어도 하나의 실시예에서, 금속 층(620)을 형성하는 데 사용되는 재료는 접착 층(616)을 형성하는 데 사용되는 재료와 상이하다. 예를 들어, 금속 층(620)이 W 층인 경우, 접착 층(616)은 Ru 층일 수 있다. 즉, 금속 층(620)에는 Ru가 없거나 실질적으로 없으며, 접착 층(616)에는 W가 없거나 실질적으로 없다.
[0083] 동작(675)에서 생성된 금속 층(620)은 약 40 μΩ·㎝ 이하, 이를테면 약 35 μΩ·㎝ 이하, 이를테면 약 30 μΩ·㎝ 이하, 이를테면 약 25 μΩ·㎝ 이하, 이를테면 약 20 μΩ·㎝ 이하, 이를테면 약 15 μΩ·㎝ 이하, 이를테면 약 10 μΩ·㎝ 이하, 이를테면이를테면μΩ·㎝ 이하의 저항률을 가질 수 있다.
[0084] 예를 들어, 저저항률 금속 층들이 그 위에 능동적으로 형성되게 할 수 있는 새롭고 개선된 에칭 스톱/라이너 재료들이 본원에 설명되어 있다. 본원에 설명된 실시예들은 또한 에칭 스톱/라이너 재료 상에 형성된 금속 층이 낮은 저항률을 갖도록 기존의 에칭 스톱/라이너 재료(예를 들어, TiN)의 하나 이상의 특성들을 변화시킬 수 있는 프로세스들을 포함한다. 에칭 스톱/라이너 재료들 상에 형성된 금속 층들이 낮은 저항률을 갖도록 에칭 스톱/라이너 재료들의 선택적 증착을 가능하게 하는 프로세스들이 또한 본원에 설명되어 있다.
[0085] 상기에서는, 본 개시내용의 실시예들이 참조된다. 그러나, 본 개시내용은 설명된 특정 실시예들에 제한되지 않는다는 것이 이해되어야 한다. 대신에, 하기의 특징들과 엘리먼트들의 임의의 조합은, 상이한 실시예들과 관련이 있든지 없든지 간에, 본 개시내용을 구현 및 실시하는 데 고려된다. 또한, 본 개시내용의 실시예들은 다른 가능한 해결책들 및/또는 종래 기술에 비해 이점들을 달성할 수 있지만, 특정 이점이 주어진 실시예에 의해 달성되는지 여부는 본 개시내용을 제한하지 않는다. 따라서, 상기의 양상들, 특징들, 실시예들 및 이점들은 단지 예시적인 것일 뿐이며, 청구항(들)에 명시적으로 기재된 경우를 제외하고는 첨부된 청구범위의 엘리먼트들 또는 제한들인 것으로 간주되지 않는다. 마찬가지로, "본 개시내용"에 대한 언급은 본원에 개시된 임의의 발명 주제의 일반화로서 해석되어서는 안 되며, 청구항(들)에 명시적으로 기재된 것을 제외하고는 첨부된 청구범위의 엘리먼트 또는 제한인 것으로 간주되어서는 안 된다.
[0086] 본 개시내용의 목적들을 위해, 그리고 달리 명시되지 않는 한, 용어들 "라이너" 및 "에칭 스톱"은 상호 교환 가능하게 사용된다. 따라서, 라이너 재료들과 관련하여 본원에 설명된 실시예들은 에칭 스톱 재료들도 포함하며, 그 반대도 마찬가지이다.
[0087] 본 개시내용의 목적들을 위해, 그리고 달리 명시되지 않는 한, 본원의 상세한 설명 및 청구범위 내의 모든 수치 값들은 표시된 값이 "약" 또는 "대략"에 의해 수식되며, 당업자가 예상할 수 있는 실험적 오차 및 편차들을 고려한다. 본 개시내용의 목적들을 위해, 그리고 달리 명시되지 않는 한, 본원의 상세한 설명 및 청구범위 내의 모든 수치 값들은 표시된 값이 "약" 또는 "대략"에 의해 수식되며, 당업자가 예상할 수 있는 실험적 오차 및 편차들을 고려한다. 간결화를 위해, 본원에서는 특정 범위들만이 명시적으로 개시되어 있다. 그러나, 임의의 하한치의 범위들은 명시적으로 열거되지 않은 범위를 열거하기 위해 임의의 상한치와 조합될 수 있을 뿐만 아니라, 임의의 하한치의 범위들은 명시적으로 열거되지 않은 범위를 열거하기 위해 임의의 다른 하한치와 조합될 수 있으며, 동일한 방식으로, 임의의 상한치의 범위들은 명시적으로 열거되지 않은 범위를 열거하기 위해 임의의 다른 상한치와 조합될 수 있다. 추가적으로, 범위 내에는 명시적으로 열거되지 않은 경우에도 종점들 사이의 모든 점 또는 개별 값이 포함된다. 따라서, 모든 점 또는 개별 값은 명시적으로 열거되지 않은 범위를 열거하기 위해 임의의 다른 점 또는 개별 값 또는 임의의 하한치 또는 상한치와 조합되는 자체의 하한치 또는 상한치로서 사용될 수 있다.
[0088] 본원에서 사용되는 바와 같이, 단수표현은 다르게 명시되거나 문맥상 명백히 달리 나타내지 않는 한, "적어도 하나"를 의미한다.
[0089] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 그 범위는 하기의 청구범위에 의해 결정된다.

Claims (20)

  1. 반도체 구조(semiconductor structure)를 제조하기 위한 프로세스로서,
    상기 반도체 구조 상에 탈가스 동작(degas operation)을 수행하는 단계;
    상기 반도체 구조 상에 라이너 층(liner layer)을 증착하는 단계;
    상기 반도체 구조 상에 스퍼터링 동작(sputter operation)을 수행하는 단계; 및
    물리 기상 증착에 의해 상기 라이너 층 상에 금속 층을 증착하는 단계를 포함하며,
    상기 라이너 층은 Ti, Ta, TaN, 또는 이들의 조합들을 포함하고, 그리고
    상기 금속 층의 저항률은 약 30 μΩ·㎝ 이하인,
    반도체 구조를 제조하기 위한 프로세스.
  2. 제1 항에 있어서,
    상기 탈가스 동작, 상기 라이너 층을 증착하는 단계, 상기 스퍼터링 동작, 및 상기 금속 층을 증착하는 단계는 단일의 클러스터 툴(cluster tool)에서 수행되는,
    반도체 구조를 제조하기 위한 프로세스.
  3. 제1 항에 있어서,
    상기 라이너 층의 두께는 약 25 Å 이하인,
    반도체 구조를 제조하기 위한 프로세스.
  4. 제1 항에 있어서,
    상기 금속 층의 저항률은 약 20 μΩ·㎝ 이하인,
    반도체 구조를 제조하기 위한 프로세스.
  5. 제1 항에 있어서,
    상기 라이너 층의 두께는 약 20 Å 이하이거나;
    상기 금속 층의 저항률은 약 15 μΩ·㎝ 이하이거나; 또는
    이들의 조합인,
    반도체 구조를 제조하기 위한 프로세스.
  6. 반도체 구조를 제조하기 위한 프로세스로서,
    상기 반도체 구조 상에 탈가스 동작을 수행하는 단계;
    상기 탈가스 동작 후에 물리 기상 증착에 의해 상기 반도체 구조 상에 에칭 스톱 층(etch stop layer)을 증착하는 단계;
    상기 반도체 구조 상에 스퍼터링 동작을 수행하는 단계; 및
    상기 스퍼터링 동작을 수행한 후에 물리 기상 증착에 의해 상기 반도체 구조 상에 금속 층을 증착하는 단계를 포함하는,
    반도체 구조를 제조하기 위한 프로세스.
  7. 제6 항에 있어서,
    상기 탈가스 동작, 상기 에칭 스톱 층을 증착하는 단계, 상기 스퍼터링 동작을 수행하는 단계, 및 상기 금속 층을 증착하는 단계는 단일의 클러스터 툴에서 수행되는,
    반도체 구조를 제조하기 위한 프로세스.
  8. 제6 항에 있어서,
    상기 반도체 구조 상에 상기 스퍼터링 동작을 수행하는 단계는 상기 에칭 스톱 층 상에 스퍼터링 동작을 수행하는 단계를 포함하는,
    반도체 구조를 제조하기 위한 프로세스.
  9. 제6 항에 있어서,
    상기 에칭 스톱 층을 증착한 후에, 그리고 상기 스퍼터링 동작을 수행하기 전에, 상기 프로세스는 물리 기상 증착에 의해 상기 에칭 스톱 층 상에 금속 시드 층(metal seed layer)을 증착하는 단계를 더 포함하며;
    상기 반도체 구조 상에 상기 스퍼터링 동작을 수행하는 단계는 상기 금속 시드 층 상에 상기 스퍼터링 동작을 수행하는 단계를 포함하는,
    반도체 구조를 제조하기 위한 프로세스.
  10. 제9 항에 있어서,
    상기 스퍼터링 동작은 약 30 초 이하 동안 수행되거나;
    상기 금속 시드 층은 약 80 Å 이하의 두께를 갖거나;
    상기 금속 층은 약 100 Å 이상의 두께를 갖거나; 또는
    이들의 조합인,
    반도체 구조를 제조하기 위한 프로세스.
  11. 제6 항에 있어서,
    상기 금속 층은 약 40 μΩ·㎝ 이하의 저항률을 갖는,
    반도체 구조를 제조하기 위한 프로세스.
  12. 제11 항에 있어서,
    상기 금속 층의 저항률은 약 30 μΩ·㎝ 이하인,
    반도체 구조를 제조하기 위한 프로세스.
  13. 제6 항에 있어서,
    상기 에칭 스톱 층은 Ti, TiN, Ta, TaN, Mo, W, Ru, 또는 이들의 조합들을 포함하고;
    상기 금속 층은 Ru, Mo, W, Cu, Co, Ir, 또는 이들의 조합들을 포함하는,
    반도체 구조를 제조하기 위한 프로세스.
  14. 제11 항에 있어서,
    상기 금속 층은 Ru, W, 또는 둘 모두를 포함하는,
    반도체 구조를 제조하기 위한 프로세스.
  15. 상호연결 구조(interconnect structure)를 제조하기 위한 프로세스로서,
    반도체 구조 상에 탈가스 동작을 수행하는 단계―상기 반도체 구조는 유전체 재료 및 비아 홀(via hole)을 포함하고, 상기 비아 홀은 금속 재료로 적어도 부분적으로 충전됨―;
    상기 탈가스 동작 후에 화학 기상 증착에 의해 상기 반도체 구조 상에 에칭 스톱 층을 증착하는 단계; 및
    상기 상호연결 구조를 형성하기 위해, 상기 에칭 스톱 층을 증착한 후에 물리 기상 증착에 의해 상기 반도체 구조 상에 금속 층을 증착하는 단계를 포함하는,
    상호연결 구조를 제조하기 위한 프로세스.
  16. 제15 항에 있어서,
    상기 탈가스 동작, 상기 에칭 스톱 층을 증착하는 단계 및 상기 금속 층을 증착하는 단계는 단일의 클러스터 툴에서 수행되는,
    상호연결 구조를 제조하기 위한 프로세스.
  17. 제15 항에 있어서,
    상기 에칭 스톱 층은 상기 금속 재료로 적어도 부분적으로 충전된 상기 비아 홀 상에 선택적으로 증착되고;
    상기 에칭 스톱 층을 증착한 후에, 상기 프로세스는 물리 기상 증착에 의해 상기 에칭 스톱 층의 적어도 일부 및 상기 유전체 재료의 적어도 일부 상에 접착 층을 증착하는 단계를 더 포함하며;
    상기 금속 층을 증착하는 단계는 상기 접착 층 상에 상기 금속 층을 증착하는 단계를 포함하는,
    상호연결 구조를 제조하기 위한 프로세스.
  18. 제15 항에 있어서,
    상기 비아 홀의 적어도 일부에 상기 금속 재료가 없는 경우, 상기 에칭 스톱 층은 상기 비아 홀 내에 형성되는,
    상호연결 구조를 제조하기 위한 프로세스.
  19. 제15 항에 있어서,
    상기 에칭 스톱 층은 Ti, TiN, Ta, TaN, Mo, W, Ru, 또는 이들의 조합들을 포함하고;
    상기 금속 층은 Ru, Mo, W, Cu, Co, Ir, 또는 이들의 조합들을 포함하며;
    상기 에칭 스톱 층은 상기 금속 층과 상이한 재료를 포함하는,
    상호연결 구조를 제조하기 위한 프로세스.
  20. 제15 항에 있어서,
    상기 금속 층의 저항률은 약 30 μΩ·㎝ 이하인,
    상호연결 구조를 제조하기 위한 프로세스.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372633B1 (en) * 1998-07-08 2002-04-16 Applied Materials, Inc. Method and apparatus for forming metal interconnects
US7186648B1 (en) * 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US6974768B1 (en) 2003-01-15 2005-12-13 Novellus Systems, Inc. Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films
US7396755B2 (en) * 2005-05-11 2008-07-08 Texas Instruments Incorporated Process and integration scheme for a high sidewall coverage ultra-thin metal seed layer
US7528066B2 (en) 2006-03-01 2009-05-05 International Business Machines Corporation Structure and method for metal integration
US8969195B2 (en) * 2008-02-22 2015-03-03 International Business Machines Corporation Methods of manufacturing semiconductor devices and a semiconductor structure
US8017523B1 (en) 2008-05-16 2011-09-13 Novellus Systems, Inc. Deposition of doped copper seed layers having improved reliability
WO2016130787A1 (en) * 2015-02-13 2016-08-18 Applied Materials, Inc. Interconnect structures and methods of formation
US10636702B2 (en) * 2018-09-27 2020-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive interconnect structures in integrated circuits

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