KR101842738B1 - Sn 합금 범프의 제조 방법 - Google Patents

Sn 합금 범프의 제조 방법 Download PDF

Info

Publication number
KR101842738B1
KR101842738B1 KR1020137018729A KR20137018729A KR101842738B1 KR 101842738 B1 KR101842738 B1 KR 101842738B1 KR 1020137018729 A KR1020137018729 A KR 1020137018729A KR 20137018729 A KR20137018729 A KR 20137018729A KR 101842738 B1 KR101842738 B1 KR 101842738B1
Authority
KR
South Korea
Prior art keywords
layer
alloy
bump
composition
plating
Prior art date
Application number
KR1020137018729A
Other languages
English (en)
Other versions
KR20130142170A (ko
Inventor
다케시 핫타
아키히로 마스다
Original Assignee
미쓰비시 마테리알 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시 마테리알 가부시키가이샤 filed Critical 미쓰비시 마테리알 가부시키가이샤
Publication of KR20130142170A publication Critical patent/KR20130142170A/ko
Application granted granted Critical
Publication of KR101842738B1 publication Critical patent/KR101842738B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • CCHEMISTRY; METALLURGY
    • C22METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22CALLOYS
    • C22C13/00Alloys based on tin
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02Electroplating of selected surface areas
    • C25D5/022Electroplating of selected surface areas using masking means
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10Electroplating with more than one layer of the same or of different metals
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/48After-treatment of electroplated surfaces
    • C25D5/50After-treatment of electroplated surfaces by heat-treatment
    • C25D5/505After-treatment of electroplated surfaces by heat-treatment of electroplated tin coatings, e.g. by melting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457Solder materials or compositions; Methods of application thereof
    • H05K3/3473Plating of solder
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00Electroplating characterised by the article coated
    • C25D7/12Semiconductors
    • C25D7/123Semiconductors first coated with a seed layer or a conductive layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/034Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346Plating
    • H01L2224/03462Electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/0347Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05023Disposition the whole internal layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146Plating
    • H01L2224/11462Electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/115Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/11502Pre-existing or pre-deposited material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/118Post-treatment of the bump connector
    • H01L2224/11848Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849Reflowing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/119Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13023Disposition the whole bump connector protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13083Three-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/043Reflowing of solder coated conductors, not during connection of components, e.g. reflowing solder paste
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrochemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Electroplating And Plating Baths Therefor (AREA)

Abstract

Sn 합금 범프의 조성 컨트롤이 용이한 Sn 합금 범프의 제조 방법을 제공한다. Sn 과 다른 1 종 또는 2 종 이상의 금속의 합금으로 형성된 Sn 합금 범프의 제조 방법으로서, 기판 (1) 상에 형성되어 있는 레지스트 개구부 (2a) 내의 전극 패드 (3) 상에 Sn 층 (4a) 을 전해 도금에 의해 형성하는 공정과, Sn 층 (4a) 상에 Sn 과 다른 금속의 합금층 (4b) 을 전해 도금에 의해 적층하는 공정과 레지스트 (2) 를 제거한 후에 Sn 층 (4a) 과 적층된 합금층 (4b) 을 용융시켜 Sn 합금 범프 (5) 를 형성하는 공정을 갖는다.

Description

Sn 합금 범프의 제조 방법{METHOD FOR MANUFACTURING Sn ALLOY BUMP}
본 발명은, 전자 부품을 기판에 실장하는 플립칩 실장시 등에 바람직한 Sn 합금 범프의 제조 방법에 관한 것이다.
현재, 전자 부품을 프린트 기판 등에 실장하는 경우에, 범프를 사용한 플립칩 실장에 의해 표면 실장하는 방법이 많이 채용되고 있다. 상기 범프를 형성하는 방법으로는, 예를 들어 기판 상에 형성한 레지스트 개구부 내의 전극 패드 상에, 땜납층을 전해 도금에 의해 형성하고, 레지스트 제거 후에 리플로우를 실시함으로써, 땜납층을 용융시켜 대략 구상 (球狀) 의 범프를 형성하고 있다.
최근, 납 (Pb) 을 함유하는 땜납 재료가 환경 면에서 바람직하지 않기 때문에, 전자 부품의 접합에 사용하는 땜납은, 납프리화가 진행되고 있고, 범프의 재료 에 대해서도 Sn 을 주성분으로 하는 Sn-Ag 또는 Sn-Cu 2 원계 땜납이나 Sn-Ag-Cu 3 원계 땜납 등이 검토되고 있다. 예를 들어, 특허문헌 1 에는, 기재 상에 Sn-Ag-Cu 3 원계 박막을 형성하는 방법으로서, 기재를 Sn 화합물과 Ag 화합물과 Cu 화합물을 함유한 도금욕에 침지시켜, 전기 도금에 의해 형성하는 방법이 기재되어 있다. 또, 특허문헌 2 에는, Sn-Ag 합금 도금을 실시하고, 이어서 Sn-Cu 합금 도금을 실시한 후, 얻어진 다층 합금 도금층을 리플로우시키는 Sn-Ag-Cu 땜납 합금의 형성 방법이 제안되어 있다.
일본 공개특허공보 2006-291323호 일본 공개특허공보 2003-342784호
상기 종래의 기술에는, 이하의 과제가 남아 있다. 즉, 최근의 미세화에 의해 파인 피치화되어 고어스펙트비 패턴된 레지스트의 개구부 (비아) 에 합금 도금을 형성하는 경우, Sn-Ag-Cu 합금 도금액을 사용하는 경우 또는 Sn-Ag 와 Sn-Cu 의 도금액에 의한 2 층 도금을 실시하는 경우에서는, 개구부의 바닥부에 있어서 Ag 나 Cu 의 석출이 억제되기 때문에, 바닥부일수록 Ag 나 Cu 가 적어져 Sn 이 많이 석출되는 문제가 있었다. 이 때문에, 개구부의 높이 방향으로 조성의 편차가 생겨, 결과적으로 Sn 합금 범프의 조성 컨트롤이 곤란하다는 문제가 있었다. 특히, 몇 번이나 전해 도금을 반복하면 도금액 중의 산 농도가 높아져 점도가 올라가, 한층 더 Ag 가 바닥부에 잘 석출되지 않기 때문에, 리플로우 후에 안정적인 조성을 얻는 것이 곤란하였다.
본 발명은, 상기 서술한 과제를 감안하여 이루어진 것으로, Sn 합금 범프의 높이 방향에 있어서의 조성 컨트롤을 용이하게 할 수 있는 Sn 합금 범프의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위해서 이하의 구성을 채용하였다. 즉, 본 발명의 Sn 합금 범프의 제조 방법은, Sn 과 다른 1 종 또는 2 종 이상의 금속의 합금으로 형성된 Sn 합금 범프의 제조 방법으로서, 기판 상에 형성되어 있는 레지스트 개구부 내의 전극 상에 Sn 층을 전해 도금에 의해 형성하는 공정과, 상기 Sn 층 상에 Sn 과 상기 다른 금속의 합금층을 전해 도금에 의해 적층하는 공정과, 상기 레지스트를 제거한 후에 상기 Sn 층과 상기 합금층을 용융시켜 Sn 합금 범프를 형성하는 공정을 갖는 것을 특징으로 한다.
이 Sn 합금 범프의 제조 방법에서는, 전극 상에 Sn 층을 전해 도금에 의해 형성하고, 그 Sn 층 상에 Sn 과 상기 다른 금속 (상기 다른 1 종 또는 2 종 이상의 금속) 의 합금층을 전해 도금에 의해 적층하기 때문에, 합금층을 도금할 때에 미리 형성한 Sn 층에 의해 개구부의 깊이가 경감되기 때문에, 높이 방향의 다른 금속의 조성 편차를 억제할 수 있다. 또한, 적층하는 합금층에 있어서의 다른 금속은, Sn 층과 합금층이 용융되어 Sn 합금 범프로 할 때의 목적의 조성에 따라, Sn 과 다른 금속의 합금 도금만인 경우보다 조성을 높게 설정함으로써, Sn 합금 범프의 조성 컨트롤을 실시할 수 있다.
또, 본 발명의 Sn 합금 범프의 제조 방법은, 상기 다른 금속이 Ag 이고, 상기 Sn 층 상에 상기 합금층으로서 Sn-Ag 층을 전해 도금에 의해 형성하는 공정과, 상기 레지스트를 제거한 후에 상기 Sn 층과 상기 Sn-Ag 층을 용융시켜 상기 Sn 합금 범프로서 Sn-Ag 범프를 형성하는 공정을 갖는 것을 특징으로 한다. 즉, 이 Sn 합금 범프의 제조 방법에서는, Sn 층 상에 Sn-Ag 층을 전해 도금에 의해 형성하고, Sn 층과 Sn-Ag 층을 용융시키기 때문에, Ag 석출에 의한 높이 방향의 Ag 조성의 편차를 저감시킨 Sn-Ag 합금 범프를 형성할 수 있다.
또, 본 발명의 Sn 합금 범프의 제조 방법은, 상기 다른 금속이, 2 종의 금속이고, 상기 Sn 층 상에 Sn 과 상기 2 종 중 일방의 합금층 및 Sn 과 상기 2 종 중 타방의 합금층의 2 층을 전해 도금에 의해 적층하는 공정과, 상기 레지스트를 제거한 후에 상기 Sn 층과 적층된 상기 합금층의 2 층을 용융시켜 Sn 합금 범프를 형성하는 공정을 갖는 것을 특징으로 한다. 즉, 이 Sn 합금 범프의 제조 방법에서는, Sn 층 상에 Sn 과 상기 2 종 중 일방과의 합금층 및 Sn 과 상기 2 종 중 타방의 합금층의 2 층을 전해 도금에 의해 적층하기 때문에, 합금층의 2 층을 도금할 때에 미리 형성한 Sn 층에 의해 개구부의 깊이가 경감되기 때문에, 높이 방향의 2 종의 금속의 조성 편차를 억제할 수 있다.
또한, 본 발명의 Sn 합금 범프의 제조 방법은, 상기 2 종 중 일방의 금속이 Ag 임과 함께 타방의 금속이 Cu 이고, 상기 Sn 층 상에 Sn-Ag 층과 Sn-Cu 층의 2 층을 전해 도금에 의해 형성하는 공정과, 상기 레지스트를 제거한 후에 상기 Sn 층과 상기 Sn-Ag 층과 상기 Sn-Cu 층을 용융시켜 상기 Sn 합금 범프로서 Sn-Ag-Cu 범프를 형성하는 공정을 갖는 것을 특징으로 한다. 즉, 이 Sn 합금 범프의 제조 방법에서는, Sn 층 상에 Sn-Ag 층과 Sn-Cu 층의 2 층을 전해 도금에 의해 형성하고, Sn 층과 Sn-Ag 층과 Sn-Cu 층을 용융시키기 때문에, Ag 나 Cu 의 석출에 의한 높이 방향의 Ag 나 Cu 의 조성의 편차를 저감시킨 Sn-Ag-Cu 합금 범프를 형성할 수 있다.
본 발명에 의하면, 이하의 효과를 발휘한다. 즉, 본 발명에 관련된 Sn 합금 범프의 제조 방법에 의하면, 전극 상에 Sn 층을 전해 도금에 의해 형성하고, 그 Sn 층 상에 Sn 과 다른 금속의 합금층을 전해 도금에 의해 적층하기 때문에, 높이 방향의 다른 금속의 조성 편차를 억제할 수 있고, 각 층을 용융시켜 형성하는 범프의 조성을 제어할 수 있다. 따라서, 본 발명의 Sn 합금 범프의 제조 방법에 의하면, 고어스펙트비 패턴에 대응한 조성 균일성이 높은 Sn 합금 범프를 얻을 수 있어, 파인 피치화에 대응하는 것이 가능해진다.
도 1 은 본 발명에 관련된 Sn 합금 범프의 제조 방법의 제 1 실시형태에 있어서, 제조 공정을 공정순으로 나타내는 개략적인 주요부 단면도이다.
도 2 는 본 발명에 관련된 Sn 합금 범프의 제조 방법의 제 2 실시형태에 있어서, 제조 공정을 공정순으로 나타내는 개략적인 주요부 단면도이다.
도 3 은 본 발명에 관련된 Sn 합금 범프의 제조 방법의 실시예에 있어서, 리플로우 프로파일을 나타내는 그래프이다.
이하, 본 발명에 관련된 Sn 합금 범프의 제조 방법의 제 1 실시형태에 대해, 도 1 을 참조하여 설명한다.
제 1 실시형태에 있어서의 Sn 합금 범프의 제조 방법은, Sn 과 Ag 등의 다른 1 종 또는 2 종 이상의 금속의 합금으로 형성된 Sn 합금 범프의 제조 방법으로서, 도 1 에 나타내는 바와 같이, 기판 (1) 상에 형성되어 있는 레지스트 (2) 의 개구부 (2a) 내의 전극 패드 (3) 상에 Sn 층 (4a) 을 전해 도금에 의해 형성하는 공정과, Sn 층 (4a) 상에 Sn 과 상기 다른 금속의 합금층 (4b) 을 전해 도금에 의해 적층하는 공정과, 레지스트 (2) 를 제거한 후에 Sn 층 (4a) 과 적층된 합금층 (4b) 을 리플로우 처리에 의해 용융시켜 Sn 합금 범프 (5) 를 형성하는 공정을 갖고 있다.
예를 들어, 상기 다른 금속이 Ag 인 경우에 대해 설명하면, 도 1 의 (a) 에 나타내는 바와 같이, 먼저 기판 (1) 상에 형성되어 있는 레지스트 (2) 의 개구부 (2a) 내의 전극 패드 (3) 상에 Sn 층 (4a) 을 전해 도금에 의해 형성한다. 이 Sn 층 (4a) 은, 예를 들어 개구부 (2a) 의 깊이의 절반까지 형성된다. 상기 기판 (1) 은, 반도체 웨이퍼, 프린트 기판 또는 히트 싱크 기판 등이고, 표면에 레지스트 (2) 가 패터닝되어, 1.0 이상의 고어스펙트비 패턴으로 범프용 개구부 (2a) 가 형성되어 있다.
또, 상기 전극 패드 (3) 는, 예를 들어 Cu 도금막 (3a) 과 Ni 도금막 (3b) 을 적층한 금속막이다. 상기 개구부 (2a) 는, 예를 들어 깊이 : 120 ㎛, 개구 직경 : 70 ㎛ 가 되고, 어스펙트비가 1.7 인 고어스펙트비 패턴이 된다. 또한, 범프 피치는 100 수십 ㎛ 의 파인 피치도 가능하다.
다음으로, 도 1 의 (b) 에 나타내는 바와 같이, Sn 층 (4a) 상에 Sn-Ag 층인 합금층 (4b) 을 전해 도금에 의해 형성한다. 이 Sn-Ag 층인 합금층 (4b) 은, Sn 층 (4a) 과 동일한 높이로 개구부 (2a) 의 나머지 절반을 매립하도록 형성된다. 즉, Sn 층 (4a) 에 의해 끌어올려져 실질적인 어스펙트비가 작아진 개구부 (2a) 를 매립하도록 합금층 (4b) (Sn-Ag 층) 이 형성된다.
또한, 적층하는 합금층 (4b) 에 있어서의 상기 다른 금속은, Sn 층 (4a) 과 합금층 (4b) 이 용융되어 Sn 합금 범프로 할 때의 목적의 조성에 따라, Sn 과 다른 금속의 합금 도금만인 경우보다 조성을 높게 설정함으로써, Sn 합금 범프의 조성을 컨트롤할 수 있다. 즉, 제 1 실시형태에 있어서, Sn-Ag 층인 합금층 (4b) 은, 리플로우 처리 후에 Sn 층 (4a) 과 용융시킨 Sn 합금 범프의 Ag 조성에 대응시켜, Sn-Ag 도금만으로 Sn 합금 범프를 형성하는 경우에 비하여 Ag 조성을 높게 설정하고 있다. 예를 들어, Sn 합금 범프의 목표로 하는 Ag 조성이 2.5 wt% 인 경우, Sn 층 (4a) 과 동일한 높이의 Sn-Ag 층 (합금층 (4b)) 에서는, Ag 조성을 5 wt% 로 설정한다.
다음으로, 상기 레지스트 (2) 를 제거하고, 도 1 의 (c) 에 나타내는 바와 같이, Sn 층 (4a) 과 합금층 (4b) (Sn-Ag 층) 을 리플로우 처리에 의해 용융시켜 대략 구상의 Sn 합금 범프 (5) 로서 Sn-Ag 범프를 형성한다. 또한, 리플로우 처리로는, 예를 들어 열풍식의 리플로우로를 사용하여, 범프 표면에 산화막 제거를 목적으로 하여 플럭스를 도포한 상태에서, 질소 분위기하에서 가열한다.
이와 같이 제 1 실시형태의 Sn 합금 범프의 제조 방법에서는, 전극 패드 (3) 상에 Sn 층 (4a) 을 전해 도금에 의해 형성하고, 그 Sn 층 (4a) 상에 Sn 과 다른 금속의 합금층 (4b) 을 전해 도금에 의해 적층하기 때문에, 합금층 (4b) 을 도금할 때에 미리 형성한 Sn 층 (4a) 에 의해 개구부 (2a) 의 깊이가 경감되기 때문에, 높이 방향의 상기 다른 금속의 조성 편차를 억제할 수 있다. 따라서, 리플로우 처리 후의 Sn 합금 범프 (5) 의 조성 컨트롤이 용이해진다.
특히, 제 1 실시형태에서는, Sn 층 (4a) 상에 Sn-Ag 층인 합금층 (4b) 을 전해 도금에 의해 형성하고, Sn 층 (4a) 과 합금층 (4b) (Sn-Ag 층) 을 용융시키기 때문에, Ag 석출에 의한 높이 방향의 Ag 조성의 편차를 저감시켜, Ag 조성을 컨트롤한 Sn-Ag 합금 범프를 형성할 수 있다.
다음으로, 본 발명에 관련된 Sn 합금 범프의 제조 방법의 제 2 실시형태에 대해, 도 2 를 참조하여 설명한다. 또한, 이하의 실시형태의 설명에 있어서, 상기 실시형태에 있어서 설명한 동일한 구성 요소에는 동일한 부호를 붙여, 그 설명은 생략한다.
제 2 실시형태와 제 1 실시형태의 상이한 점은, 제 1 실시형태에서는 Sn 층 (4a) 상에 Sn 과 1 종의 금속 (Ag) 의 합금층 (4b) 을 형성하여 리플로우 처리에 의해 Sn 합금 범프를 형성하고 있는 것에 반하여, 제 2 실시형태에서는, 상기 다른 금속이 2 종의 금속이고, Sn 과 2 종의 금속의 합금으로 형성된 Sn 합금 범프의 제조 방법으로서, 도 2 에 나타내는 바와 같이, Sn 층 (4a) 상에 Sn 과 상기 2 종 중 일방의 제 1 합금층 (24b) 및 Sn 과 상기 2 종 중 타방의 제 2 합금층 (24c) 의 2 층을 전해 도금에 의해 적층하고, 이것을 리플로우 처리하는 점이다.
예를 들어, 제 2 실시형태로서 상기 2 종 중 일방의 금속이 Ag 임과 함께 타방의 금속이 Cu 인 경우에 대해 설명하면, 도 2 의 (a) 에 나타내는 바와 같이, 먼저 기판 (1) 상에 형성되어 있는 레지스트 (2) 의 개구부 (2a) 내의 전극 패드 (3) 상에 Sn 층 (4a) 을 전해 도금에 의해 형성한다. 다음으로, 도 2 의 (b) 에 나타내는 바와 같이, Sn 층 (4a) 상에 Sn-Cu 층인 제 1 합금층 (24b) 과 Sn-Ag 층인 제 2 합금층 (24c) 의 2 층을 전해 도금에 의해 적층하여 형성한다.
이들 Sn-Cu 층인 제 1 합금층 (24b) 및 Sn-Ag 층인 제 2 합금층 (24c) 은, 개구부 (2a) 의 나머지 절반을 매립하도록 형성된다. 예를 들어, 상기 각 층의 두께는, Sn 층 (4a) : 제 1 합금층 (24b) (Sn-Cu 층) : 제 2 합금층 (24c) (Sn-Ag 층) = 1 : 1 : 3 의 비율로 형성한다.
또한, 제 1 합금층 (24b) 및 제 2 합금층 (24c) 에 있어서의 상기 2 종의 금속은, Sn 층 (4a) 과 제 1 합금층 (24b) 과 제 2 합금층 (24c) 이 용융되어 Sn 합금 범프 (25) 로 할 때의 목적의 조성에 따라, Sn 과 상기 2 종의 금속의 합금 도금만인 경우보다 조성을 높게 설정함으로써, Sn 합금 범프의 조성 컨트롤을 실시할 수 있다.
즉, 제 2 실시형태에 있어서, 제 1 합금층 (24b) (Sn-Cu 층) 및 제 2 합금층 (24c) (Sn-Ag 층) 은, 리플로우 처리 후에 용융시킨 Sn 합금 범프의 Ag 조성 및 Cu 조성에 대응시켜, Sn-Ag-Cu 도금만으로 Sn 합금 범프를 형성하는 경우에 비하여 Ag 조성 및 Cu 조성을 높게 설정하고 있다. 예를 들어, Sn 합금 범프 (25) 의 목표로 하는 조성이, Sn-3Ag-0.5Cu (질량%) 인 경우, 제 1 합금층 (24b) (Sn-Cu 층) 의 Cu 조성을 2.5 wt% 로 설정하고, 제 2 합금층 (24c) (Sn-Ag 층) 의 Ag 조성을 5 wt% 로 설정한다.
다음으로, 상기 레지스트 (2) 를 제거하고, 도 2 의 (c) 에 나타내는 바와 같이, Sn 층 (4a) 과 제 1 합금층 (24b), 제 2 합금층 (24c) 을 리플로우 처리에 의해 용융시켜 대략 구상의 Sn 합금 범프 (25) 로서 Sn-Ag-Cu 범프를 형성한다. 또한, Sn 층 (4a) 상에, 제 1 합금층 (24b) (Sn-Cu 층), 제 2 합금층 (24c) (Sn-Ag 층) 의 순으로 적층하고 있지만, 반대로 제 2 합금층 (24c) (Sn-Ag 층), 제 1 합금층 (24b) (Sn-Cu 층) 의 순으로 적층해도 상관없다.
이와 같이 제 2 실시형태의 Sn 합금 범프의 제조 방법에서는, Sn 층 (4a) 상에 Sn 과 상기 2 종 중 일방의 제 1 합금층 (24b) 및 Sn 과 상기 2 종 중 타방의 제 2 합금층 (24c) 의 2 층을 전해 도금에 의해 적층하기 때문에, 제 1 합금층 (24b) 을 도금할 때에 미리 형성한 Sn 층 (4a) 에 의해 개구부 (2a) 의 깊이가 경감되고, 또한 제 2 합금층 (24c) 을 도금할 때에 제 1 합금층 (24b) 에 의해 개구부 (2a) 의 깊이가 보다 경감되기 때문에, 높이 방향의 상기 2 종의 금속의 조성 편차를 억제할 수 있다.
특히, 제 2 실시형태에서는, Sn 층 (4a) 상에 Sn-Ag 층의 제 1 합금층 (24b) 과 Sn-Cu 층의 제 2 합금층 (24c) 의 2 층을 전해 도금에 의해 형성하고, Sn 층 (4a) 과 제 1 합금층 (24b) 과 제 2 합금층 (24c) 을 용융시키기 때문에, Ag 나 Cu 의 석출에 의한 높이 방향의 Ag 나 Cu 의 조성의 편차를 저감시켜, Ag 조성 및 Cu 조성을 컨트롤한 Sn-Ag-Cu 합금 범프를 형성할 수 있다.
실시예
다음으로, 본 발명에 관련된 Sn 합금 범프의 제조 방법에 대해, 상기 실시형태에 기초하여 제작한 실시예에 의해 평가한 결과를 설명한다.
기판으로는, 직경 12 인치 (30.48 ㎝) 의 웨이퍼를 사용하여, 그 표면에 개구 직경 80 ㎛ 의 고어스펙트비 패턴의 개구부를 200 ㎛ 피치로 형성한 두께 : 120 ㎛ 의 레지스트를 패턴 형성하였다. 먼저, 제 1 실시형태에 대응한 실시예 1 로서, Sn 도금액 및 Sn-Ag 도금액의 신액 (新液) 을 사용하여, 이하의 조건에서 전해 도금을 실시하였다.
즉, Sn 도금을 두께 : 60 ㎛, Sn-Ag 도금을 두께 : 60 ㎛ 로 2 층 도금을 실시하고, Sn 층과 합금층 (Sn-Ag 층) 을 적층하였다. 이 때, 리플로우 후의 Sn 합금 범프에 있어서의 Ag 조성이 2.5 wt% 가 되도록 조건을 설정하여 전해 도금을 실시하였다. 즉, 도금액 중의 Ag 농도를 Sn-Ag 도금만으로 Sn 합금 범프를 형성하는 경우의 2 배로 조정하였다.
또한, 레지스트 제거 후에 리플로우 처리를 실시하여, 실시예 1 의 Sn 합금 범프를 형성하였다. 이 때의 리플로우 처리는, 열풍식의 리플로우로에서 실시하고, 범프 표면의 산화막 제거를 목적으로 하여 범프 표면에 플럭스를 도포하여, 질소 분위기하 (산소 농도 100 ppm 이하) 에서 도 3 에 나타내는 리플로우 프로파일 조건에서 실시하였다.
또, 비교예 1 로서 Sn-Ag 도금만으로 실시예 1 과 동일한 고어스펙트비 패턴의 개구부에 두께 : 120 ㎛ 로 Sn-Ag 층의 단층을 형성하고, 실시예 1 과 동일한 리플로우 처리로 Sn 합금 범프를 형성하였다. 이 때, 리플로우 후의 Sn 합금 범프에 있어서의 Ag 조성이 2.5 wt% 가 되도록 조건을 설정하여 전해 도금을 실시하였다. 또한, 실시예 2 및 비교예 2 로서, 약 1000 장의 웨이퍼에 도금 처리를 실시한 후의 Sn-Ag 도금액으로, 실시예 1 및 비교예 1 과 각각 동일한 조건에서 전해 도금을 실시하고, 상기와 동일한 리플로우 처리로 Sn 합금 범프를 형성하였다. 또한, 이들의 액 중의 Ag 농도는, 실시예 1 및 비교예 1 의 조건과 동등한 농도로 설정하였다.
이들 실시예 1, 2 및 비교예 1, 2 의 Sn 합금 범프에 대해, Ag 조성을 XRF (형광 X 선 분석) 로 측정한 결과, 평균 범프 조성이, 실시예 1 : 2.5 wt%, 비교예 1 : 2.5 wt%, 실시예 2 : 2.4 wt%, 비교예 2 : 2.0 wt% 였다. 이와 같이, 신액의 도금액을 사용한 실시예 1 및 비교예 1 에서는, 목표로 하는 Ag 조성이 얻어진 것에 반하여 1000 장의 웨이퍼의 도금 처리 후에 상당하는 도금액을 사용한 경우, 비교예 2 에서는, Ag 조성이 목표로 하는 조성보다 낮아져 있는 것에 반하여, 실시예 2 에서는, 목적으로 하는 Ag 조성이 거의 유지되고 있다.
다음으로, 제 2 실시형태에 대응한 실시예 3 으로서 Sn 도금액, Sn-Cu 도금액 및 Sn-Ag 도금액의 신액을 사용하여, 이하의 조건에서 전해 도금을 실시하였다. 즉, 실시예 1 과 동일한 웨이퍼를 사용하여 Sn 도금을 두께 : 24 ㎛, 막 중 Cu 조성이 2.5 wt% 가 되는 조건에서 Sn-Cu 도금을 두께 24 ㎛, 막 중 Ag 조성이 5 wt% 가 되는 조건에서 Sn-Ag 도금을 두께 : 72 ㎛ 로 3 층 도금을 실시하고, 리플로우 처리 후의 Sn 합금 범프의 조성이 Sn-3Ag-0.5Cu 가 되도록 전해 도금을 실시하였다. 또한, 레지스트 제거 후에 리플로우 처리를 실시하여, 실시예 2 의 Sn 합금 범프를 형성하였다.
또한, 약 1000 장의 웨이퍼 도금 처리 후에 상당하는 전해를 가한 후, 동일한 조건에서 상기 도금 처리를 실시하였다. 그들의 리플로우 처리 후의 Sn 합금 범프에 있어서의 Ag 조성을 XRF 로 측정한 결과, 평균 범프 조성은 전해에 의한 영향을 받지 않고, 일정하였다.
또한, 본 발명의 기술 범위는 상기 실시형태 및 상기 실시예에 한정되는 것은 아니며, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지 변경을 가하는 것이 가능하다.
예를 들어, 상기 제 2 실시형태와 같이, Sn 층 상에 제 1 합금층 (24b) (Sn-Cu 층) 과 제 2 합금층 (24c) (Sn-Ag 층) 의 2 층을 적층하고, 이들을 리플로우 처리로 용융시켜 Sn-Ag-Cu 3 원계의 범프를 형성하는 것이 바람직하지만, Sn 층 상에 Sn 과 2 종의 금속인 Ag 및 Cu 의 합금층으로서 Sn-Ag-Cu 층을 적층하고, 이들을 리플로우 처리로 용융시켜 Sn-Ag-Cu 3 원계의 범프를 형성해도 상관없다.
1 : 기판 2 : 레지스트
2a : 개구부 3 : 전극 패드 (전극)
4a : Sn 층 4b : 합금층
5, 25 : Sn 합금 범프 24b : 제 1 합금층
24c : 제 2 합금층

Claims (4)

  1. Sn 과 1 종 또는 2 종 이상의 다른 금속의 합금으로 형성된 Sn 합금 범프의 제조 방법으로서,
    기판 상에 형성되어 있는 레지스트의 개구부 내의 전극 상에 Sn 층을 전해 도금에 의해 형성하는 공정과,
    상기 Sn 층 상에 Sn 과 상기 다른 금속의 합금층을 전해 도금에 의해 적층하는 공정과,
    상기 레지스트를 제거한 후에 상기 Sn 층과 상기 합금층을 용융시켜 Sn 합금 범프를 형성하는 공정을 갖고,
    상기 다른 금속이, 2 종의 금속이고,
    상기 Sn 층 상에 Sn 과 상기 2 종의 금속 중 일방의 합금층 및 Sn 과 상기 2 종의 금속 중 타방의 합금층의 2 층을 전해 도금에 의해 적층하는 공정과,
    상기 레지스트를 제거한 후에 상기 Sn 층과 적층된 상기 합금층의 2 층을 용융시켜 Sn 합금 범프를 형성하는 공정을 갖는 것을 특징으로 하는 Sn 합금 범프의 제조 방법.
  2. 제 1 항에 있어서,
    상기 2 종의 금속 중 일방의 금속이 Ag 임과 함께 타방의 금속이 Cu 이고, 상기 Sn 층 상에 Sn-Ag 층과 Sn-Cu 층의 2 층을 전해 도금에 의해 형성하는 공정과,
    상기 레지스트를 제거한 후에 상기 Sn 층과 상기 Sn-Ag 층과 상기 Sn-Cu 층을 용융시켜 상기 Sn 합금 범프로서 Sn-Ag-Cu 범프를 형성하는 공정을 갖는 것을 특징으로 하는 Sn 합금 범프의 제조 방법.
  3. 삭제
  4. 삭제
KR1020137018729A 2011-01-26 2012-01-16 Sn 합금 범프의 제조 방법 KR101842738B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2011-013661 2011-01-26
JP2011013661A JP5659821B2 (ja) 2011-01-26 2011-01-26 Sn合金バンプの製造方法
PCT/JP2012/000217 WO2012101975A1 (ja) 2011-01-26 2012-01-16 Sn合金バンプの製造方法

Publications (2)

Publication Number Publication Date
KR20130142170A KR20130142170A (ko) 2013-12-27
KR101842738B1 true KR101842738B1 (ko) 2018-03-27

Family

ID=46580555

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137018729A KR101842738B1 (ko) 2011-01-26 2012-01-16 Sn 합금 범프의 제조 방법

Country Status (7)

Country Link
US (1) US8822326B2 (ko)
EP (1) EP2669937B1 (ko)
JP (1) JP5659821B2 (ko)
KR (1) KR101842738B1 (ko)
CN (1) CN103339718B (ko)
TW (1) TWI536472B (ko)
WO (1) WO2012101975A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6059071B2 (ja) * 2013-04-23 2017-01-11 東京応化工業株式会社 被膜形成方法
KR102233334B1 (ko) * 2014-04-28 2021-03-29 삼성전자주식회사 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법
JPWO2016056656A1 (ja) * 2014-10-10 2017-09-14 石原ケミカル株式会社 合金バンプの製造方法
CN107881534A (zh) * 2017-11-10 2018-04-06 广州东有电子科技有限公司 一种具备金属电极的器件与基板的互连方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070232051A1 (en) * 2006-03-16 2007-10-04 Advanced Semiconductor Engineering Inc. Method for forming metal bumps

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638847B1 (en) * 2000-04-19 2003-10-28 Advanced Interconnect Technology Ltd. Method of forming lead-free bump interconnections
JP3682227B2 (ja) * 2000-12-27 2005-08-10 株式会社東芝 電極の形成方法
JP3895638B2 (ja) 2002-05-24 2007-03-22 株式会社荏原製作所 すず−銀−銅はんだ合金の形成方法並びに当該合金を使用する鉛フリーバンプおよび半導体素子の製造方法
JP2005232484A (ja) * 2004-02-17 2005-09-02 Fcm Kk 端子、それを有する部品および製品
EP1766673A1 (en) * 2004-06-30 2007-03-28 Unitive International Limited Methods of forming lead free solder bumps and related structures
JP3711141B1 (ja) 2005-04-13 2005-10-26 Fcm株式会社 Sn−Ag−Cu三元合金薄膜を形成する方法
TWI250834B (en) * 2004-11-03 2006-03-01 Phoenix Prec Technology Corp Method for fabricating electrical connections of circuit board
US8314500B2 (en) * 2006-12-28 2012-11-20 Ultratech, Inc. Interconnections for flip-chip using lead-free solders and having improved reaction barrier layers
JP4724192B2 (ja) * 2008-02-28 2011-07-13 株式会社東芝 電子部品の製造方法
US20120325671A2 (en) * 2010-12-17 2012-12-27 Tel Nexx, Inc. Electroplated lead-free bump deposition
JP5927850B2 (ja) * 2011-11-11 2016-06-01 富士通株式会社 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070232051A1 (en) * 2006-03-16 2007-10-04 Advanced Semiconductor Engineering Inc. Method for forming metal bumps

Also Published As

Publication number Publication date
KR20130142170A (ko) 2013-12-27
EP2669937A4 (en) 2016-07-27
EP2669937A1 (en) 2013-12-04
JP2012153939A (ja) 2012-08-16
US20130309862A1 (en) 2013-11-21
CN103339718B (zh) 2016-05-25
JP5659821B2 (ja) 2015-01-28
EP2669937B1 (en) 2023-10-11
WO2012101975A1 (ja) 2012-08-02
TWI536472B (zh) 2016-06-01
US8822326B2 (en) 2014-09-02
CN103339718A (zh) 2013-10-02
TW201250883A (en) 2012-12-16

Similar Documents

Publication Publication Date Title
KR101688262B1 (ko) 기판 상에 솔더 합금 성막을 형성하는 방법
US20070170586A1 (en) Printed circuit board for semiconductor package and method of manufacturing the same
KR102064345B1 (ko) 배선 기판 및 배선 기판의 제조 방법
EP2840596A1 (en) Solder bump and forming method therefor, and substrate having solder bump and manufacturing method for substrate having solder bump
KR101842738B1 (ko) Sn 합금 범프의 제조 방법
US20060011482A1 (en) Electrocodeposition of lead free tin alloys
CN114171484B (zh) 芯材料、电子部件和凸点电极的形成方法
US20150314396A1 (en) Layered solder material for bonding dissimilar electrodes, and method for bonding dissimilar electrodes to electronic components
CN113767469B (zh) 芯材料、电子部件和凸点电极的形成方法
JP2011096803A (ja) 半導体装置とその製造方法
JP3895638B2 (ja) すず−銀−銅はんだ合金の形成方法並びに当該合金を使用する鉛フリーバンプおよび半導体素子の製造方法
JP2017188488A (ja) はんだバンプの製造方法、及び、分散めっき液
KR20100104484A (ko) 기계적 신뢰성이 향상된 무연 솔더 범프의 제조방법
KR20090032234A (ko) 나노 입자를 포함한 2원계 합금도금을 이용한 3원계 무연 솔더 미세범프와 그 형성방법
Dai et al. Newly developed in-situ formation of SnAg and SnAgCu solder on copper pillar bump
JP2015201541A (ja) バンプ電極の製造方法
JP2016178217A (ja) バンプ電極の製造方法
KR20180043629A (ko) 솔더 입자
JP2015198193A (ja) はんだバンプ用めっき方法及びバンプ電極の製造方法
JP2016184695A (ja) バンプ電極の製造方法
Olsen Pulsed current electrodeposition of Sn and Sn-Cu films
Yaakup et al. Tin-Based Lead-Free Solder Bumps for Flip-Chip Application
Hanim INTERMETALLIC EVOLUTION FOR ISOTHERMAL AGING UP TO 2000HOURS ON Sn-4Ag-0.5 Cu AND Sn-37Pb SOLDERS WITH Ni/Au LAYERS MA Azmah Hanim, A. Ourdjini 2, O. Saliza Azlina 3, I. Siti Rabiatul Aisha 4
KR20120010528A (ko) 희생층을 이용한 무연 솔더 범프의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant