KR101764082B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101764082B1
KR101764082B1 KR1020167013984A KR20167013984A KR101764082B1 KR 101764082 B1 KR101764082 B1 KR 101764082B1 KR 1020167013984 A KR1020167013984 A KR 1020167013984A KR 20167013984 A KR20167013984 A KR 20167013984A KR 101764082 B1 KR101764082 B1 KR 101764082B1
Authority
KR
South Korea
Prior art keywords
semiconductor wafer
ring
center position
grinding
wafer
Prior art date
Application number
KR1020167013984A
Other languages
English (en)
Other versions
KR20160078422A (ko
Inventor
가즈나리 나카타
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20160078422A publication Critical patent/KR20160078422A/ko
Application granted granted Critical
Publication of KR101764082B1 publication Critical patent/KR101764082B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042—Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/682—Mask-wafer alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68721—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge clamping, e.g. clamping ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68764—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a movable susceptor, stage or support, others than those only rotating on their own vertical axis, e.g. susceptors on a rotating caroussel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

반도체 웨이퍼(2)의 중앙부에 디바이스 영역(17)을 형성하고, 디바이스 영역(17)의 외주에 디바이스 영역(17)보다 두꺼운 링 형상 보강부(18)를 형성한다. 디바이스 영역(17)과 링 형상 보강부(18)를 형성한 후에 반도체 웨이퍼(2)에 웨트 처리를 행한다. 웨트 처리를 행한 후에, 반도체 웨이퍼(2)를 회전시켜 건조시킨다. 반도체 웨이퍼(2)의 중심 위치와 링 형상 보강부(18)의 중심 위치가 상이하다.

Description

반도체 장치의 제조 방법{METHOD FOR PRODUCING SEMICONDUCTOR DEVICE}
본 발명은, 건조 후의 이물 잔류와 얼룩의 발생을 억제할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조에 있어서, LSI에서는 3차원 실장 등에 의한 패키지의 고밀도화가 행해지고 있고, 프로세스 완료시의 웨이퍼 두께는 25㎛ 정도까지 축소되고 있다. 또한, IGBT(절연 게이트형 바이폴라 트랜지스터)나 MOSFET(MOS형 전계 효과 트랜지스터) 등의 파워 디바이스는, 산업용 모터나 자동차용 모터 등의 인버터 회로, 대용량 서버의 전원 장치, 및 무정전 전원 장치 등의 반도체 스위치로서 널리 사용되고 있다.
이들 파워 반도체 장치의 제조에서는, 온 특성 등으로 대표되는 통전 성능을 개선하기 위해, 반도체 웨이퍼를 얇게 가공하는 것이 행해지고 있다. 최근에는, 비용/특성 측면을 개선하기 위해, FZ(Floating Zone)법에 의해 제작된 웨이퍼 재료를 50㎛ 정도까지 박형화하는 극박 웨이퍼 프로세스를 이용하여 반도체 장치가 제조되고 있다.
일반적으로, 웨이퍼의 박형 가공에는, 백 그라인드나 폴리시에 의한 연마, 및 기계 연마로 발생한 가공 왜곡을 제거하기 위한 웨트 에칭이나 드라이 에칭이 적용되고, 그 후, 이면측에 이온 주입이나 열처리에 의한 확산층 형성이나 스퍼터법 등에 의해 전극 형성이 이루어진다. 이와 같은 상황에 있어서, 웨이퍼의 이면 가공시에 있어서의 웨이퍼 균열의 발생 빈도는 높아지고 있다.
그래서, 최근에는 웨이퍼 외주부를 두껍게 남긴 채로, 웨이퍼 중심부만을 얇게 가공하는 가공 방법이 제안되어 있다(예컨대, 특허 문헌 1 참조). 이와 같은 리브(rib) 구조를 형성한 리브 웨이퍼(ribbed wafer)를 이용하는 것에 의해, 웨이퍼의 휨이 큰 폭으로 완화되어, 프로세스 장치에서의 웨이퍼 반송이 용이해진다. 또한, 웨이퍼의 핸들링을 행할 때에, 웨이퍼의 강도가 큰 폭으로 향상되고, 웨이퍼의 균열이나 벗겨짐을 경감할 수 있다. 또한, 이와 같은 리브 웨이퍼에 대하여, 연삭 가공시에 이산화탄소와 순수로 이루어지는 연삭수를 공급하는 것에 의해, 연삭수의 대전을 억제하고, 연삭면으로의 이물 부착을 막는 방법이 제안되어 있다(예컨대, 특허 문헌 2 참조). 또한, 리브 웨이퍼의 반송에 있어서는, 리브의 내주벽을 역 테이퍼 형상으로 경사시켜, 측벽을 안쪽으로부터 지지하는 것에 의해, 이물 부착을 억제하는 방법이 제안되어 있다(예컨대, 특허 문헌 3 참조).
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 2007-19379호 공보
(특허 문헌 2) 일본 특허 공개 2012-9662호 공보
(특허 문헌 3) 일본 특허 공개 2012-190930호 공보
순수에 이산화탄소를 추가하는 종래 기술에서는, 대전을 억제할 수는 있지만, 건조 후에 웨이퍼 중앙부에 이물이 잔류하고, 얼룩이 발생한다고 하는 문제가 있었다. 또한, 리브의 내주벽을 역 테이퍼 형상으로 경사시키는 종래 기술에서는, 연삭면에 직접 접촉하는 일이 없기 때문에, 이물의 수를 감소시킬 수 있다. 그러나, 리브부가 반송 장치에 접촉하기 때문에, 접촉부로부터 이물이 발생한다고 하는 문제가 있었다. 또한, 리브의 내주벽이 역 테이퍼 형상이 되기 때문에, 일단 이물이 박화(薄化) 부분에 부착되면, 이물 제거가 곤란해진다고 하는 문제가 있었다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 그 목적은 건조 후의 이물 잔류와 얼룩의 발생을 억제할 수 있는 반도체 장치의 제조 방법을 얻는 것이다.
본 발명과 관련되는 반도체 장치의 제조 방법은, 반도체 웨이퍼의 중앙부에 디바이스 영역을 형성하고, 상기 디바이스 영역의 외주에 상기 디바이스 영역보다 두꺼운 링 형상 보강부를 형성하는 공정과, 상기 디바이스 영역과 상기 링 형상 보강부를 형성한 후에 상기 반도체 웨이퍼에 웨트 처리를 행하는 공정과, 상기 웨트 처리를 행한 후에, 상기 반도체 웨이퍼를 회전시켜 건조시키는 공정을 구비하고, 상기 반도체 웨이퍼의 중심 위치와 상기 링 형상 보강부의 중심 위치가 상이한 것을 특징으로 한다.
본 발명에서는, 반도체 웨이퍼의 중심 위치와 링 형상 보강부의 중심 위치가 상이하기 때문에, 반도체 웨이퍼를 회전시켜 건조시킬 때에 수분을 효율적으로 배출할 수 있다. 이 결과, 건조 후의 이물 잔류와 얼룩의 발생을 억제할 수 있다.
도 1은 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법의 플로차트이다.
도 2는 본 발명의 실시의 형태 1과 관련되는 백 그라인드 장치를 나타내는 상면도이다.
도 3은 1축 또는 2축의 연삭 스테이지에 의한 연삭 가공을 나타내는 측면도이다.
도 4는 반도체 웨이퍼와 연삭숫돌의 위치 관계를 나타내는 상면도이다.
도 5는 리브 웨이퍼를 나타내는 상면도이다.
도 6은 도 5의 Ⅰ-Ⅱ에 따른 단면도이다.
도 7은 반도체 웨이퍼의 중심 위치와 링 형상 보강부의 중심 위치의 차이와 이물의 수의 관계를 측정한 결과를 나타내는 도면이다.
도 8은 링 형상 보강부의 높이와 이물의 수의 관계를 측정한 결과를 나타내는 도면이다.
도 9는 본 발명의 실시의 형태 2와 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 10은 본 발명의 실시의 형태 3과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다.
본 발명의 실시의 형태와 관련되는 반도체 장치의 제조 방법에 대하여 도면을 참조하여 설명한다. 동일한 또는 대응하는 구성 요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시의 형태 1.
도 1은 본 발명의 실시의 형태 1과 관련되는 반도체 장치의 제조 방법의 플로차트이다. 여기서는 반도체 장치로서 종형(vertical type) 반도체 디바이스를 제조한다.
우선, 예컨대 n형 등의 반도체 웨이퍼를 준비한다(스텝 S1). 다음으로, 반도체 웨이퍼의 표면(제 1 주면)에 이온 주입에 의해 p형이나 n형의 불순물을 도입하여 pn 접합을 갖는 트랜지스터를 형성한다. 폴리실리콘 등을 이용하여 게이트 전극을 형성한다(스텝 S2). 다음으로, 표면에 알루미늄 등의 금속 재료를 이용하여 이미터 전극과, 게이트 전극을 외부로 인출하기 위한 게이트 배선을 형성한다(스텝 S3).
다음으로, 반도체 웨이퍼의 이면(제 2 주면)에, 연삭숫돌을 이용한 백 그라인드에 의한 박화 가공을 행한다(스텝 S4). 이때에 리브 구조를 형성하는 것에 의해, 반도체 웨이퍼의 휨이 큰 폭으로 완화되어, 프로세스 장치에서의 웨이퍼 반송이 용이해진다. 또한, 반도체 웨이퍼의 강도가 큰 폭으로 향상되고, 반도체 웨이퍼의 핸들링을 행할 때에 반도체 웨이퍼의 균열이나 벗겨짐을 경감할 수 있다.
다음으로, 이면에 이온 주입에 의해 불순물을 도입하고, 확산노(diffusion furnace)나 레이저를 이용한 불순물의 활성화를 행하여 확산층을 형성한다(스텝 S5). 다음으로, 이면에, 외부로 전기를 인출하기 위한 콜렉터 전극, 회로 기판과 접속을 행하기 위한 접합층을 형성한다(스텝 S6). 구체적으로는, 이면측으로부터 차례로, 알루미늄에 의한 콜렉터 전극, 니켈에 의한 땜납과의 접합층을 형성한다. 또한, 콜렉터 전극과 접합층의 사이에는, 금속간의 확산을 억제하기 위한 티탄이나 바나듐 등의 금속 재료를 이용한다. 니켈 표면이 산화하면 땜납과의 습윤성(wettability)이 나빠져, 확실한 접합을 할 수 없게 되기 때문에, 니켈 표면에 금이나 은 등의 외부와의 반응성이 부족한 금속을 보호막으로서 이용한다.
마지막으로, 반도체 웨이퍼에 형성된 복수의 반도체 장치를 다이싱에 의해 분할 예정 라인을 따라 분할한다. 그 후, 다이싱된(diced) 반도체 장치의 조립을 실시한다(스텝 S7).
도 2는 본 발명의 실시의 형태 1과 관련되는 백 그라인드 장치를 나타내는 상면도이다. 웨이퍼 카세트(1)에 세트된 반도체 웨이퍼(2)는, 반송 로봇(3)에 의해, 얼라인먼트 기구(4)까지 반송된다. 그 후, 예컨대, 웨이퍼 외주 위치를 계측하는 것에 의해, 반도체 웨이퍼의 중심 위치를 구하고, 소정량만큼 척 중심 위치와 비키어 놓고, 반송 암(5)을 이용하여, 연삭 처리 스테이지(6)의 웨이퍼 이송부(7)까지 이동시킨다. 그 후, 연삭 처리 스테이지(6)를, 지면 반시계방향으로 회전시켜, 1축 연삭 스테이지(8)의 위치까지 이동시킨다. 1축 연삭 스테이지에 있어서 소정량의 연삭 가공을 행한다. 연삭 처리 스테이지(6)를 더 지면 반시계방향으로 회전시켜, 2축 연삭 스테이지(9)까지 이동시킨다. 2축 연삭 스테이지에 있어서도 1축 연삭 스테이지와 마찬가지로 소정량의 연삭 가공을 행한다. 웨이퍼 세정 기구(10)에 의해 반도체 웨이퍼(2)를 세정한 후에 웨이퍼 카세트(11)에 수납한다.
도 3은 1축 또는 2축의 연삭 스테이지에 의한 연삭 가공을 나타내는 측면도이다. 도 4는 반도체 웨이퍼와 연삭숫돌의 위치 관계를 나타내는 상면도이다. 흡착 스테이지(12) 및 스테이지 커버(13)는 1축 연삭 스테이지(8) 또는 2축 연삭 스테이지(9)에 대응하고 있다. 보호 테이프(14)를 이용하여 반도체 웨이퍼(2)를 흡착 스테이지(12)에 붙이고, 소정의 방향으로 예컨대 300rpm 정도의 속도로 회전시킨다. 연삭숫돌(15)이 세트된 연삭 휠(16)이 위쪽으로부터 4000rpm 정도의 속도로 천천히 반도체 웨이퍼(2)에 접촉하여, 연삭 가공을 진행하여 간다.
도 5는 리브 웨이퍼를 나타내는 상면도이다. 도 6은 도 5의 Ⅰ-Ⅱ에 따른 단면도이다. 이 리브 웨이퍼의 제조 방법을 설명한다. 우선, 반도체 웨이퍼(2)의 중앙부를 연삭하는 것에 의해, 중앙부에 디바이스 영역(17)을 형성하고, 디바이스 영역(17)의 외주에 디바이스 영역(17)보다 두꺼운 링 형상 보강부(18)(리브)를 형성한다. 연삭에 의해 형성된 오목부의 측벽 높이가 링 형상 보강부(18)의 높이 H가 된다.
본 실시의 형태의 특징으로서, 반도체 웨이퍼(2)의 중심 위치(19)와 링 형상 보강부(18)의 중심 위치(20)가 상이하다. 또, 반도체 웨이퍼(2)의 중심 위치(19)란 반도체 웨이퍼(2)의 외주의 원의 중심이다. 링 형상 보강부(18)의 중심 위치(20)란 링 형상 보강부(18)의 내주의 원의 중심이다.
다음으로, 반도체 웨이퍼(2)에 불화수소산과 질산을 포함하는 혼산에 의한 에칭과 순수에 의한 린스 등의 웨트 처리를 행한다. 다음으로, 반도체 웨이퍼(2)를 회전시켜 건조시킨다. 이때에 반도체 웨이퍼(2)의 중심 위치를 회전 중심으로 한다.
반도체 웨이퍼(2)의 중심 위치와 링 형상 보강부(18)의 중심 위치가 상이하기 때문에, 반도체 웨이퍼(2)를 회전시켜 건조시킬 때에 수분을 효율적으로 배출할 수 있다. 이 결과, 건조 후의 이물 잔류와 얼룩의 발생을 억제할 수 있다. 또한, 반도체 웨이퍼(2)의 중앙부를 연삭하는 것에 의해 높은 단차의 링 형상 보강부(18)를 용이하게 형성할 수 있다.
도 7은 반도체 웨이퍼의 중심 위치와 링 형상 보강부의 중심 위치의 차이와 이물의 수의 관계를 측정한 결과를 나타내는 도면이다. 디바이스 영역(17)의 두께가 50㎛, 링 형상 보강부(18)의 높이가 600㎛인 리브 웨이퍼에 대하여 연삭 가공시에 형성되는 파쇄층을 제거하기 위해, 불화수소산과 질산을 포함하는 혼산에 의해 20㎛만큼 에칭을 행하고, 순수에 의한 린스를 행했다. 마찬가지로 불화수소산과 질산을 포함하는 혼산에 의한 에칭과 순수에 의한 린스를 행했다. 그 후, 0.13㎛ 이상의 이물의 수를, 레이저 산란 방식의 이물 검사 장치(탑콘사(TOPCON Corporation)에서 제조한 웨이퍼 표면 검사 장치 WM-7)로 측정했다. 반도체 웨이퍼의 중심 위치와 링 형상 보강부의 중심 위치의 차이를 20㎛ 이상으로 하는 것에 의해, 가공 후의 이물을 효과적으로 저감할 수 있는 것을 알 수 있었다. 따라서, 반도체 웨이퍼(2)의 중심 위치와 링 형상 보강부(18)의 중심 위치의 차이는 20㎛ 이상인 것이 바람직하다.
도 8은 링 형상 보강부의 높이와 이물의 수의 관계를 측정한 결과를 나타내는 도면이다. 디바이스 영역(17)의 두께가 50㎛, 반도체 웨이퍼(2)의 중심 위치와 링 형상 보강부(18)의 중심 위치의 차이가 20㎛인 리브 웨이퍼에 대하여 마찬가지로 불화수소산과 질산을 포함하는 혼산에 의한 에칭과 순수에 의한 린스를 행했다. 그 후, 0.13㎛ 이상의 이물의 수를 이물 검사 장치로 측정했다. 링 형상 보강부(18)의 높이가 300㎛를 넘으면, 혼산에 의한 에칭과 순수에 의한 린스 후의 이물은 효과적으로 저감할 수 있는 것을 알 수 있었다. 따라서, 링 형상 보강부(18)의 높이를 300㎛ 이상으로 하는 것이 바람직하다.
실시의 형태 2.
도 9는 본 발명의 실시의 형태 2와 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다. 우선, 도 9(a)에 나타내는 바와 같이, 반도체 웨이퍼(2)의 표면에 보호 테이프(14)를 붙인다. 계속하여, 도 2에 나타내는 백 그라인드 장치에 있어서 박화 가공을 행한다. 즉, 도 9(b)에 나타내는 바와 같이, 제 1 연삭숫돌로 반도체 웨이퍼(2)를 연삭하여 제 1 오목부(21)를 형성한다. 다음으로, 도 9(c)에 나타내는 바와 같이, 제 1 연삭숫돌보다 연마용 입자 사이즈가 작은 제 2 연삭숫돌로 제 1 오목부(21) 내를 연삭하여 제 2 오목부(22)를 형성한다. 이것에 의해 디바이스 영역(17)과 링 형상 보강부(18)를 형성한다.
본 실시의 형태에서는 제 1 오목부(21)의 중심 위치가 링 형상 보강부(18)의 중심 위치이다. 이 때문에, 연마용 입자 사이즈가 큰 제 1 연삭숫돌을 이용하여 효율적으로 높은 단차의 링 형상 보강부(18)를 형성할 수 있다.
실시의 형태 3.
도 10은 본 발명의 실시의 형태 3과 관련되는 반도체 장치의 제조 방법을 나타내는 단면도이다. 우선, 도 10(a)에 나타내는 바와 같이, 반도체 웨이퍼(2)의 표면에 보호 테이프(14)를 붙인다. 계속하여, 도 2에 나타내는 백 그라인드 장치에 있어서 박화 가공을 행한다. 즉, 도 10(b)에 나타내는 바와 같이, 제 1 연삭숫돌로 반도체 웨이퍼(2)를 연삭하여 제 1 오목부(21)를 형성한다. 다음으로, 도 10(c)에 나타내는 바와 같이, 제 1 연삭숫돌보다 연마용 입자 사이즈가 작은 제 2 연삭숫돌로 제 1 오목부(21) 내를 연삭하여 제 2 오목부(22)를 형성한다. 이것에 의해 디바이스 영역(17)과 링 형상 보강부(18)를 형성한다.
본 실시의 형태에서는 제 2 오목부(22)의 중심 위치가 링 형상 보강부(18)의 중심 위치이다. 이 때문에, 연마용 입자 사이즈가 작은 제 2 연삭숫돌을 이용하여 높은 단차의 링 형상 보강부(18)를 형성하기 때문에, 연삭 가공에 의해 도입되는 파쇄층을 저감할 수 있고, 웨이퍼 가공시의 균열에 의한 탈락 등을 감소시킬 수 있다.
2 : 반도체 웨이퍼
17 : 디바이스 영역
18 : 링 형상 보강부
21 : 제 1 오목부
22 : 제 2 오목부

Claims (8)

  1. 반도체 웨이퍼의 중앙부에 디바이스 영역을 형성하고, 상기 디바이스 영역의 외주에 상기 디바이스 영역보다 두꺼운 링 형상 보강부를 형성하는 공정과,
    상기 디바이스 영역과 상기 링 형상 보강부를 형성한 후에 상기 반도체 웨이퍼에 웨트 처리를 행하는 공정과,
    상기 웨트 처리를 행한 후에, 상기 반도체 웨이퍼를 회전시켜 건조시키는 공정
    을 구비하고,
    상기 반도체 웨이퍼의 중심 위치와 상기 링 형상 보강부의 중심 위치가 상이하고,
    상기 반도체 웨이퍼를 회전시켜 건조시킬 때에, 상기 반도체 웨이퍼의 중심 위치를 회전 중심으로 하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 웨이퍼의 중심 위치와 상기 링 형상 보강부의 중심 위치의 차이는 20㎛ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 웨이퍼의 중앙부를 연삭하는 것에 의해 상기 디바이스 영역과 상기 링 형상 보강부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    제 1 연삭숫돌로 상기 반도체 웨이퍼를 연삭하여 제 1 오목부를 형성하고, 상기 제 1 연삭숫돌보다 연마용 입자 사이즈가 작은 제 2 연삭숫돌로 상기 제 1 오목부 내를 연삭하여 제 2 오목부를 형성하는 것에 의해 상기 디바이스 영역과 상기 링 형상 보강부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 오목부의 중심 위치는 상기 링 형상 보강부의 중심 위치인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 2 오목부의 중심 위치는 상기 링 형상 보강부의 중심 위치인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 링 형상 보강부의 높이는 300㎛ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020167013984A 2013-11-26 2013-11-26 반도체 장치의 제조 방법 KR101764082B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/081754 WO2015079489A1 (ja) 2013-11-26 2013-11-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20160078422A KR20160078422A (ko) 2016-07-04
KR101764082B1 true KR101764082B1 (ko) 2017-08-01

Family

ID=53198481

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167013984A KR101764082B1 (ko) 2013-11-26 2013-11-26 반도체 장치의 제조 방법

Country Status (6)

Country Link
US (1) US9704813B2 (ko)
JP (1) JP6128232B2 (ko)
KR (1) KR101764082B1 (ko)
CN (1) CN105765701B (ko)
DE (1) DE112013007641B4 (ko)
WO (1) WO2015079489A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10109475B2 (en) * 2016-07-29 2018-10-23 Semiconductor Components Industries, Llc Semiconductor wafer and method of reducing wafer thickness with asymmetric edge support ring encompassing wafer scribe mark
JP6723892B2 (ja) * 2016-10-03 2020-07-15 株式会社ディスコ ウエーハの加工方法
WO2019116457A1 (ja) * 2017-12-13 2019-06-20 三菱電機株式会社 半導体装置及び電力変換装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124292A (ja) * 2006-11-14 2008-05-29 Disco Abrasive Syst Ltd 加工装置のウエーハ位置調整治具
JP2009176896A (ja) * 2008-01-23 2009-08-06 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2009259941A (ja) * 2008-04-15 2009-11-05 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4185704B2 (ja) * 2002-05-15 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2007019379A (ja) 2005-07-11 2007-01-25 Disco Abrasive Syst Ltd ウェーハの加工方法
JP4913517B2 (ja) * 2006-09-26 2012-04-11 株式会社ディスコ ウエーハの研削加工方法
JP4986568B2 (ja) * 2006-10-11 2012-07-25 株式会社ディスコ ウエーハの研削加工方法
JP2008130808A (ja) * 2006-11-21 2008-06-05 Disco Abrasive Syst Ltd 研削加工方法
JP2009004406A (ja) * 2007-06-19 2009-01-08 Disco Abrasive Syst Ltd 基板の加工方法
JP2009010178A (ja) * 2007-06-28 2009-01-15 Disco Abrasive Syst Ltd ウェーハの加工方法
JP5275611B2 (ja) 2007-10-23 2013-08-28 株式会社ディスコ 加工装置
JP2012009662A (ja) 2010-06-25 2012-01-12 Disco Abrasive Syst Ltd ウエーハの研削方法
JP2012190930A (ja) 2011-03-09 2012-10-04 Disco Abrasive Syst Ltd ウエーハ及びウエーハの搬送方法
JP5772092B2 (ja) * 2011-03-11 2015-09-02 富士電機株式会社 半導体製造方法および半導体製造装置
JP2013012690A (ja) 2011-06-30 2013-01-17 Toshiba Corp 半導体ウエハの加工方法及び加工装置、並びに、半導体ウエハ
JP5981154B2 (ja) * 2012-02-02 2016-08-31 三菱電機株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124292A (ja) * 2006-11-14 2008-05-29 Disco Abrasive Syst Ltd 加工装置のウエーハ位置調整治具
JP2009176896A (ja) * 2008-01-23 2009-08-06 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2009259941A (ja) * 2008-04-15 2009-11-05 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
CN105765701A (zh) 2016-07-13
KR20160078422A (ko) 2016-07-04
JPWO2015079489A1 (ja) 2017-03-16
WO2015079489A1 (ja) 2015-06-04
US20160197046A1 (en) 2016-07-07
DE112013007641T5 (de) 2016-08-11
JP6128232B2 (ja) 2017-05-17
DE112013007641B4 (de) 2021-03-11
CN105765701B (zh) 2018-09-28
US9704813B2 (en) 2017-07-11

Similar Documents

Publication Publication Date Title
KR101475384B1 (ko) 반도체장치의 제조방법
US8507362B2 (en) Process of forming ultra thin wafers having an edge support ring
US8343851B2 (en) Wafer temporary bonding method using silicon direct bonding
JP4185704B2 (ja) 半導体装置の製造方法
US8987122B2 (en) Method of manufacturing semiconductor device
CN106992122B (zh) 半导体装置的制造方法
TWI640036B (zh) 晶圓之加工方法
KR101764082B1 (ko) 반도체 장치의 제조 방법
US11545395B2 (en) Techniques for wafer stack processing
KR101440393B1 (ko) 반도체장치의 제조방법
US8278189B2 (en) Method for thinning wafer
JP5011740B2 (ja) 半導体装置の製造方法
JP6245376B2 (ja) 半導体装置の製造方法
CN110890281B (zh) 半导体装置的制造方法
JP6762396B2 (ja) 半導体装置の製造方法
JP4724729B2 (ja) 半導体装置の製造方法
CN112289694A (zh) 晶圆键合方法
JP2008243849A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant