KR101757252B1 - 가변 ｐｆｃ 및 계통 연계형 버스 전압 제어 - Google Patents

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플렉스트로닉스 에이피, 엘엘씨
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Abstract

전력 변환기를 위한 보상 신호를 생성하는 장치가 제공된다. 이 장치는 주파수-동기 클록, 버스 전압 데이터 생성기, 스택, 및 보상 신호 생성기로 이루어진다. 주파수-동기 클록은 AC-라인 주파수의 고조파를 포함하는 전력 변환기 전압 버스에 결합된다. 클록 생성기 주파수는 AC 라인 주파수의 제 2 고조파에 동기가 맞추어지고, 장치를 통한 동기 동작을 위해 사용되는 시스템 클록을 생성한다. 버스-전압 데이터 생성기는 전력 변환기의 크기 조정된-버스 전압을 입력하고, 결합된 시스템 클록에 의해 결정된 샘플링 비율로 버스-전압 데이터를 생성한다. 버스-전압 생성기의 출력은 스택에 입력된다. 스택의 출력은 제 2 고조파 리플을 제거하기 위하여 합산기에 결합되고, 보상 신호를 생성하기 위한 변형된 PID' 필터에 의해 사용된다.

Description

가변 ＰＦＣ 및 계통 연계형 버스 전압 제어{VARIABLE PFC AND GRID-TIED BUS VOLTAGE CONTROL}
본 발명은 역률 보정(PFC : Power Factor Correction) 변환기와 계통 연계형 인버터(grid-tied inverter)를 포함하지만 이에 국한하지 않는 전력 변환기를 위한 보상 신호의 생성에 관한 것이다. 보다 구체적으로, 본 발명은 전형적으로 100Hz 또는 120Hz인 제 2 고조파의 AC 라인-주파수 리플을 실질적으로 갖지 않는 고속-루프 응답 보상 신호를 생성하기 위한 방법 및 장치에 관한 것이다.
도 5는 전력 변환기를 위한 보상 신호를 생성하기 위한 예시적인 종래 기술의 디바이스이다. 도시된 예에서, 보상 신호는 역률 보정(PFC) 변환기를 위한 것이다. PFC 변환기는 전력 변환기로 하여금 전력 변환기에 전력을 공급하는 네트워크에 저항성 부하로서 보이도록 한다. 변환 디바이스가 저항성 부하로서 보이게 함으로써, 생성된 전력에 대한 네트워크로부터 요구되는 전력은 최적화되고, 따라서 시스템은 더욱 효율적이 되고, 전력 변환기가 네트워크에 낮은-역률 부하를 제공하는 경우보다 낮은 전류를 유도한다. 종래 기술의 PFC 조정 루프는 출력 버스 상에서 제 2 고조파 리플(예, 100Hz 또는 120Hz)의 보상을 방지하기 위하여 PFC 변환기를 위한 저속(전형적으로 10Hz-20Hz)의 보상 신호를 생성한다. 제 2 고조파 리플의 보상은 PFC 변환기의 역률을 감소시키고, 따라서 종래 기술의 PFC 조정 루프는 보상 루프를 버스 상의 100Hz 또는 120Hz 리플을 무시하는 점까지 속도를 낮춤으로써 이러한 문제를 회피한다.
도 5는 PFC 변환기(540)를 위한 보상 신호(536)를 생성하기 위한 종래 기술의 회로(500)를 도시한다. 버스 전압(542)은 크기조정된-버스 전압(521)을 생성하는 전압 분할기(520, 520')에 제공된다. 크기조정된-버스 전압(521)은 에러 증폭기(533)의 반전 입력(531)에 입력된다. 기준 전압원(534)은 에러 증폭기(533)의 비반전 입력(532)에 기준 전압을 제공한다. 기준 전압원(534)은 전형적으로 원하는 버스 전압(542)을 위해 크기조정된 일정한 값이다. 필터 보상 네트워크(535)의 100ms의 응답 시간은 크기조정된-버스 전압(521)으로부터 제 2 고조파 리플을 충분히 제거하기 위한 전형적인 응답시간이고, PFC 변환기 제어기(540)를 위한 에러 기준 신호(536)를 생성한다.
PFC 변환기 제어기(540)에 입력되는 보상 신호(536)로부터 100Hz/120Hz 라인 리플의 제거는 PFC 변환기(541)가 크기조정된-버스 전압(521)에서 고조파 라인 리플에 응답하는 것을 방지한다. 느린 속도의 루프 응답이 기준 버스 신호로부터 실질적으로 모든 라인-주파수 리플을 제거하는 것을 허용하지만, 종래 기술의 설계는 PFC 변환기(541)에 과도적인 큰 부하의 인가시 야기되는 과도적인 전압 이탈을 제한하는데 양호하지 못하다. 도 6은 큰 부하의 과도 현상에 종속되는 전통적인 종래 기술의 PFC 변환기 시스템에 대한 다양한 파형을 도시한다. 파형(6A)은 시간 함수로서 부하 전류의 곡선을 도시하는데, 이 곡선은 출력 부하에서 스텝형 곡선을 포함한다. 부하 전류 파형(6A)은 시간(400ms)에 상승하고 시간(600ms)에 감소하는 일정한 전력 부하에 대응한다. 부하 전류에서 리플은 버스 전압에서의 변동과 부하가 일정한 전력으로 동작한다는 사실의 직접적인 결과이다. PFC 변환기가 주로 DC-DC 변환기인 제 2 스테이지 변환기에 연결되고, DC-DC 변환기는 일정한 전력 부하로서 작용하기 때문에, 도 6에 도시된 곡선은 전형적인 설계 상황에 대응한다.
파형(6B)은 전통적인 종래 기술의 PFC 변환기의 AC 입력 전류의 곡선이다. AC 입력 전류의 포락선은 400ms와 대략 450ms 사이에서 상승한다. 600ms에서 AC 부하의 제거 이후, AC 입력 전류는 대략 50ms 이후 부하-이전 레벨로 다시 떨어진다.
파형(6C)은 전통적인 종래 기술의 PFC 변환기에 접속된 PFC 출력 버스 전압의 곡선이다. 증가된 부하의 인가시점인 시간(400ms)에, 버스 전압은 400ms와 430ms 시간 사이에서 대략 50V 만큼 떨어진다. 이러한 전압 강하는 전통적인 종래 기술의 PFC 변환기가 드롭아웃(drop out)되게 하는 바람직하지 않은 부작용을 초래할 수 있다. 버스 전압은 대략 500ms의 시간에 도시된 약간의 오버슈트를 가지고 회복된다. 상승된 버스 부하가 제거된(t=600ms) 이후, 버스 전압은 600ms와 630ms 시간 사이에 대략 30V 만큼 오버슈트된다. 버스 전압은 대략 700ms에서 이전 값으로 다시 회복되는 것으로 도시되었다. 또한, 음으로 진행하는 전압 이탈(도 6, 곡선(6C), 400-460 ms)은 제 2 스테이지의 변환기가 큰 전압 영역에 걸쳐 동작하도록 하여, 부하의 과도 현상을 곧바로 따르는 전원의 출력전압 유지 시간(holdup time)을 감소시키고, 또한 변환기 원가를 증가시키고, 전체적인 변환기의 효율을 떨어뜨린다. 큰 전압의 과도 현상의 영향을 제한하기 위하여, 대형 전해질 커패시터가 PFC 스테이지의 출력부에 놓여, 원가의 증가 및 PFC 변환기의 크기 증가를 초래한다.
부하의 과도 현상으로부터 초래되는 버스-전압의 과도 현상은 과전압 보호가 전원을 일시적으로 중단시키게 할 수 있다. 느린 속도로 보상된 에러 신호의 응답(도 6에서 6D)에 기인하여, 제어되지 못하는 과도 현상의 다른 결과는, 제 2 스테이지 변환기(전원)에서 큰 전압의 동작 범위를 필요로 하는 전자 디바이스에 대한 것이다.
파형(6D)은 PFC 변환기를 위한 보상 신호를 생성하도록 구성된 종래 기술의 보상 신호(도 5에서 536)을 도시한다. 보상 에러 신호(536)의 느린 속도의 응답 시간 때문에, PFC 변환기(540)는 라인 전압의 제 2 고조파에 응답하지 않아야 하는 필요성으로 인해 부하의 과도 현상(도 6의 곡선(6A))에 신속하게 응답할 수 없다. 보상 신호는 도 6에 곡선(6D)로 명확하게 도시되었다. 대략 60ms의 응답시간이 부하의 과도 현상에 응답하기 위하여 필요하다.
결과적으로, 종래 기술의 PFC 변환기 설계는 다수의 설계 단점을 갖는다. 첫 번째로 전압의 과도 현상으로 인해 더 높은 전압 등급의 반도체가 필요하고, 따라서 PFC 변환기는 더 높은 제조 원가를 초래한다. 두 번째로 제 2 스테이지 변환기는 더 높은 전압 범위를 처리하기 위하여 대형 트랜스를 필요로 하고, 따라서 PFC 변환기에 낮은 효율과 더 높은 원가로 나쁜 영향을 제공한다. 부가적으로 부하의 과도 현상을 따르는 출력전압 유지 시간은 감소되어 성능 문제를 야기한다. 시스템 설계 선택사항 역시 제한되는데, 왜냐하면 조정되지 않은 변환기 스테이지가 PFC 스테이지와 협력하여 사용될 수 없어서 잠재적인 성능 상승과 원가 절감을 제한하기 때문이다.
계통 연계형 인버터는 계통 주파수의 제 2 고조파를 포함하는 버스 상의 전압 변동을 무시하면서 DC 버스를 조절해야만 하는 전력 변환기의 다른 예이다. 일부 광기전성 인버터와 같은 계통 연계형 인버터는 PFC 변환기와 동일한 제어 및 보상 문제를 갖는다. 도 9는 전형적인 계통 연계형 인버터(900)의 개략적인 묘사를 도시한다. 광기전성 어레이(920) 또는 다른 전력원은 현재 사용 가능한 전력에 (예, 광기전성 인버터의 경우 광 레벨의 함수로서) 의존하는 일정한 비율로 DC-DC 변환기(910)를 통해 고압 벌크 커패시터(940)를 충전시킨다. 스위치(Q9 - Q12, 951-954)와 인덕터(L6)(955)에 의해 형성된 풀 브리지 인버터는 그후 계통 전압과 동위상의 거의 정현파 전류를 생성한다. DC 입력 전력이지만 정현파 출력 전류의 결과로서, 벌크 커패시터(C3) 양단의 전압은 상당한 양의 제 2 고조파(예, 100/120 Hz) 리플을 포함한다. 인버터는 벌크 커패시터(C3)(940) 양단의 전압을 원하는 레벨로 조절하기 위하여, 계통으로 인가하는 정현파 전류의 진폭을 조정해야만 한다. 이러한 조절을 달성하기 위한 제어 루프는 PFC 보상 신호를 생성하기 위하여 이미 기술한 것과 정확히 동일한 문제점을 갖는다.
필요로 하는 것은 버스 전압을 나타내는 보상 신호를 생성하거나, 또는 100/120Hz 리플을 실질적으로 갖지 않지만 PFC 변환기(또는 계통 연계형 인버터) 버스 전압 상의 과도 현상에 대한 고속의 응답을 갖는 회로이다.
본 발명은 전력원의 AC 라인-주파수의 고조파 리플을 실질적으로 갖지 않는 보상 신호를 생성하는 장치 및 방법을 제공한다. 보상 신호는 전력원의 AC 라인-주파수의 고조파 리플을 실질적으로 갖지 않는 목표 값으로부터 버스 전압의 편향을 나타내고, 디지털 또는 아날로그 신호가 될 수 있다. 에러 신호는 버스 전압의 과도 현상에 대한 고속의 루프 응답을 제공한다. 예시적인 실시예가 주로 에러 정보의 디지털 처리와 함께 본 명세서에서 기술되지만, 아날로그 필터를 포함하는 다른 구현이 고려된다. 고려된 또 다른 구현은 필터링된 버스 정보의 디지털 표현이다. 이러한 정보는 크기조정된-버스 전압 또는 에러 전압 정보일 수 있다. 더욱이, PLL이 아날로그 또는 디지털 회로로 구현될 수 있고, 버스 전압 데이터를 포함하는 스택이 아날로그 전하 결합 디바이스로 구현될 수 있으며, 마찬가지로 보상 모듈 필터가 아날로그 회로로 구현될 수 있다.
본 발명의 일 양상은 전력 변환기를 위한 보상 신호를 생성하는 디바이스이다. 이러한 디바이스는 주파수 동기 시스템 클록, 버스 전압 데이터 생성기, 버스 전압 데이터의 스택 및 보상 모듈로 이루어진다. 주파수 동기 시스템 클록은 AC 라인 전압 주파수의 배수인 주파수를 갖는다. 버스 전압 샘플러는 스택 입력에 시스템 클록 주파수의 버스 전압 데이터를 제공한다. 버스 전압 데이터는 아날로그 또는 디지털이 될 수 있고, 버스 전압 데이터 또는 버스 전압 데이터와 목표 버스 전압 사이의 차이를 나타내는 에러 데이터를 나타낼 수 있다. 스택은 하나 이상의 출력을 갖는데, 버스-전압 데이터는 보상 모듈에 출력된다. 스택은 AC 라인-주파수의 제 2 고조파의 하나 이상의 완전한 주기를 나타내는 스택 길이를 갖는다. 보상 모듈은 보상 신호 출력을 형성하는 스택으로부터의 데이터를 처리한다. 한 주파수에서 취해지고, AC 라인 주파수에 동기가 맞추어진 스택 데이터를 처리하고, 동시에 버스 전압에 대한 과도 현상에 대한 고속의 응답을 제공함으로써 전력원 AC 라인 주파수의 두배인 주파수를 최소화하기 위하여, 보상 신호가 형성된다.
일 실시예에 있어서, 주파수 동기 클록은 AC-라인 전압 주파수의 두 배인 주파수에 선택적으로 동기를 맞추기 위하여 구성된 위상-동기-루프이다. 주파수-동기 클록은 64Hz 와 140Hz 사이의 주파수에만 동기를 맞추도록 구성될 수 있다.
다른 실시예에서, 스택은 디지털 또는 아날로그 구현을 가질 수 있다. 아날로그 스택은 버스-전압 데이터를 샘플링하는 전하 결합 어레이를 포함한다. 주파수-동기 시스템 클록은 아날로그 디바이스이고, 버스 에러 데이터는 아날로그이다. 기준 신호에 대해 크기 조정된-버스 전압을 비교하는 것은 아날로그 버스-에러 데이터를 형성한다. 아날로그 버스-에러 데이터는 스택에 출력된다.
일 실시예에 있어서, 보상 모듈은 스택에 결합된 AC 라인 전압의 절반의 주기에 걸쳐 버스 전압 데이터를 합산하여 합산기 출력을 생성하는 합산 수단, 크기 조정된 비례 출력과 크기 조정된 적분 출력을 갖는 합산기 출력에 결합된 크기 조정된 비례 성분 및 크기 조정된 적분 성분, 스택에 결합되며 크기 조정된 비례 출력을 갖는 AC 라인 전압의 절반의 주기에 의해 분리된 두 개의 버스 전압 데이터 샘플을 처리하도록 구성된 크기 조정된 미분 성분, 및 크기 조정된 비례 출력, 크기 조정된 적분 출력 및 크기 조정된 미분 출력을 합산하여 보상 신호를 형성하도록 구성된 PID 합산기를 포함한다. 임의의 PID 제어기에 대해, P, I 및 D 신호 모두가 모든 경우에 사용되는 것은 아니다. P, I 및 D 신호의 다른 조합은 다른 제어기 루프 응답을 제공할 것이다. 보상 신호는 전력 변환기 버스에 결합된 입력을 갖고, PID 합산기에 결합된 정궤환(feedforward) 출력을 갖는 크기 조정된 정궤환 성분을 더 포함할 수 있는데, 여기에서 보상 신호는 크기 조정된 정궤환 신호 성분을 더 포함한다. 보상 모듈은 디지털 성분, 아날로그 성분 또는 이들의 조합으로 구현될 수 있다.
추가 실시예에 있어서, 디바이스는 보상 신호를 수신하도록 구성된 변환기 입력을 갖는 변환기 모듈을 더 포함한다. 변환기 모듈은 변환기 출력에서 디지털 보상 신호를 아날로그 보상 신호로 변환하도록 구성된다. 변환기 출력은 전력 변환기와 인터페이스하도록 구성된다.
또 다른 실시예에 있어서, 버스-전압 샘플러는 버스-전압 데이터, 또는 버스-전압 값과 목표 전압 값 사이의 차이를 나타내는 에러 데이터를 생성할 수 있다. 데이터는 아날로그 또는 디지털일 수 있다.
또 다른 실시예에 있어서, 디바이스는 ASIC(application specific integrated circuit : 주문형 집적 회로)으로 구현될 수 있다. PLL의 대형 필터 성분의 일부는 ASIC 외부에서 구현될 수 있다. 더욱이, ASIC은 디바이스의 부분으로서 전력 변환기 제어기를 포함할 수 있다.
본 발명의 또 다른 양상에 있어서, AC 전력원의 고조파, 특히 제 2 고조파를 실질적으로 갖지 않는 전력 변환기를 위한 보상 신호를 생성하기 위한 방법을 개시한다. 이러한 방법은, AC-라인 전압 주파수의 정수배에 동기가 맞추어진 주파수를 갖는 주파수-동기 시스템 클록을 생성하는 단계, 상기 주파수의 버스-전압 데이터를 생성하는 단계, 버스-전압 데이터를 대기열에 입력하는 단계, 버스-전압 데이터를 보상하여 보상 신호를 형성하는 단계를 포함하는데, 보상은 AC-라인 전압 주파수의 짝수 배인 보상 신호 주파수 성분을 최소화시킨다. 주파수-동기 시스템 클록은 버스-전압 라인 주파수의 배수로 생성된다. 버스-전압 데이터는 시스템 클록 비율의 크기가 조정된 배수로 생성될 수 있다. 버스-전압 데이터는 시스템 클록 비율의 스택 내에서 대기열에 입력된다. 스택 출력은 임의의 방식으로 데이터를 출력하도록 구성될 수 있지만, 바람직하게는 가장 최근의 그리고 가장 오래된 버스-전압 데이터를 출력하도록 구성된다. 바람직하게, 스택 길이는 AC 라인 주기의 절반을 나타내는 버스-전압 데이터를 유지하도록 선택되지만, 그 대신에 스택 길이가 정수 개의 절반-주기를 나타내는 버스-전압 데이터를 유지하도록 선택될 수도 있다. 또 다른 단계에서 방법은 버스-전압 데이터를 보상하는 단계와 보상 신호를 형성하는 단계를 포함한다.
일 실시예에 있어서, 주파수-동기 클록을 생성하는 방법은 AC-라인 전압 주파수의 두배에 선택적으로 동기를 맞추도록 구성된 위상-동기-루프이다. 주파수-동기 클록을 생성하는 방법은 64Hz에서 140Hz까지의 범위 내의 주파수에만 동기를 맞추도록 구성될 수 있다.
또 다른 실시예에 있어서, 대기열에 입력하는 단계는 디지털 또는 아날로그일 수 있다. 대기열에 입력하는 단계는 버스-전압 데이터를 샘플링하는 전하 결합 어레이로 이루어진 스택으로 구현된다. 더욱이, 전압-버스 데이터를 생성하는 단계는 아날로그 또는 디지털일 수 있고, 샘플 데이터 또는 에러 데이터를 제공한다.
일 실시예에 있어서, 보상은 보상 모듈을 포함하고, 보상 모듈은, 스택에 결합된 AC-라인 전압 주파수의 절반 주기에 걸쳐 버스-전압 데이터를 합산하여 합산기 출력을 생성하는 합산 수단, 크기 조정된 비례 출력과 크기 조정된 적분 출력을 갖는 상기 합산기 출력에 결합된 크기 조정된 비례 성분과 크기 조정된 적분 성분, 상기 스택에 결합되며 크기 조정된 비례 출력을 갖는 AC-라인 전압의 절반 주기만큼 분리된 두 개의 버스-전압 데이터 샘플을 처리하도록 구성된 크기 조정된 미분 성분, 및 크기 조정된 비례 출력, 크기 조정된 적분 출력 및 크기 조정된 미분 출력을 합산하도록 구성되어 보상 신호를 형성하는 PID 합산기를 포함한다. 임의의 PID 제어기에 대해, P, I 및 D 신호 모두가 모든 경우에 사용되는 것은 아니다. 보상 신호는 전력 변환기 버스에 결합된 입력을 갖고, PID 합산기에 결합된 정궤환 출력을 갖는 크기 조정된 정궤환 성분을 더 포함할 수 있는데, 여기에서 보상 신호는 크기 조정된 정궤환 신호 성분을 더 포함한다. 보상 모듈은 디지털 성분 또는 아날로그 성분으로 구현될 수 있다.
추가 실시예에 있어서, 디바이스는 보상 신호를 수신하도록 구성된 변환기 입력을 갖는 변환기 모듈을 더 포함한다. 변환기 모듈은 변환기 출력에서 디지털 보상 신호를 아날로그 보상 신호로 변환하도록 구성된다. 변환기 출력은 전력 변환기 제어기와 인터페이스하도록 구성된다.
또 다른 실시예에 있어서, 버스-전압 데이터를 생성하는 단계는 버스-전압 데이터, 또는 버스-전압 값과 목표 전압 값 사이의 차이를 나타내는 에러 데이터를 생성할 수 있다. 데이터는 아날로그 또는 디지털일 수 있다.
일 실시예에 있어서, 단계들의 일부, 전부 또는 조합이 아날로그 성분 및 기술을 통해 수행될 수 있다. 주파수-동기 시스템 클록은 아날로그일 수 있고, 버스-에러 데이터는 아날로그일 수 있다. 버스-에러 데이터의 스택은 아날로그 전하 결합 디바이스일 수 있는데, 지연 라인의 길이는 버스-전압 리플의 하나 이상의 주기이다. 아날로그 필터링은 목표-전압 보상 신호의 성분으로서 버스-에러 데이터의 크기 조정된 미분 성분과 크기 조정된 비례 성분을 형성할 수 있다. 추가 실시예에 있어서, 필터는 목표-전압 보상 신호의 부분으로서 버스-에러 데이터의 크기 조정된 적분 성분을 포함한다. 추가 실시예에 있어서, 크기 조정된 정궤환 성분이 목표-전압 보상 신호에 더해진다.
본 발명의 제 3의 양상은 전력 변환기를 위한 보상 신호를 생성하는 디바이스를 제작하는 방법을 개시한다. 이 방법은, AC-라인 전압 주파수를 갖는 AC-라인에 결합된 주파수-동기 클록를 제공하는 단계로서, 상기 클록은 AC-라인 전압 주파수의 정수배에 주파수 동기되는 주파수를 생성하도록 구성되는, 주파수-동기 클록를 제공하는 단계, 주파수-동기 클록에 결합되고 버스-전압을 갖는 전력 변환기 버스에 결합되어 상기 주파수의 버스-전압 데이터를 생성하는 버스-전압 샘플러를 제공하는 단계, 상기 버스-전압 샘플러에 결합된 스택을 제공하는 단계로서, 상기 스택은 AC-라인 전압의 절반 주기의 시간 간격에 걸치는 버스 데이터-샘플을 포함하도록 크기가 정해지는, 스택을 제공하는 단계, 및 상기 스택에 동작 가능하게 결합되고, 상기 버스-전압 데이터로부터 보상 신호를 생성하도록 구성된 보상 모듈을 제공하는 단계를 포함하는데, 상기 보상 신호 모듈은 보상 신호를 생성하도록 구성되고, 여기에서 AC-라인 전압 주파수의 짝수 배수의 주파수 성분이 최소화된다.
일 실시예에 있어서, 제공된 주파수-동기 클록은 AC-라인 전압 주파수의 두 배에 선택적으로 동기를 맞추도록 구성된 위상-동기-루프이다. 제공된 주파수-동기 클록은 64Hz에서 140Hz까지의 범위 내의 주파수에만 동기를 맞추도록 구성될 수 있다.
또 다른 실시예에 있어서, 스택을 제공하는 단계는 디지털 또는 아날로그 성분으로 이루어질 수 있다. 스택은 버스-전압 데이터를 샘플링하는 전하 결합 어레이를 통해 구현될 수 있다. 더욱이, 전압-버스 데이터를 생성하는 단계는 아날로그 또는 디지털일 수 있고, 샘플 데이터 또는 에러 데이터를 제공할 수 있다.
일 실시예에 있어서, 보상 모듈은, 스택에 결합된 AC-라인 전압 주파수의 절반 주기에 걸쳐 버스-전압 데이터를 합산하여 합산기 출력을 생성하는 합산 수단, 크기 조정된 비례 출력과 크기 조정된 적분 출력을 갖는 상기 합산기 출력에 결합된 크기 조정된 비례 성분과 크기 조정된 적분 성분, 상기 스택에 결합되며 크기 조정된 비례 출력을 갖는 AC-라인 전압의 절반 주기만큼 분리된 두 개의 버스-전압 데이터 샘플을 처리하도록 구성된 크기 조정된 미분 성분, 및 크기 조정된 비례 출력, 크기 조정된 적분 출력 및 크기 조정된 미분 출력을 합산하도록 구성되어 보상 신호를 형성하는 PID 합산기를 포함한다. 임의의 PID 제어기에 대해, P, I 및 D 신호 모두가 모든 경우에 사용되는 것은 아니다. 보상 신호는 전력 변환기 버스에 결합된 입력을 갖고, PID 합산기에 결합된 정궤환 출력을 갖는 크기 조정된 정궤환 성분을 더 포함할 수 있는데, 여기에서 보상 신호는 크기 조정된 정궤환 신호 성분을 더 포함한다. 보상 모듈은 디지털 성분 또는 아날로그 성분으로 구현될 수 있다.
추가 실시예에 있어서, 방법은 보상 신호를 수신하도록 구성된 변환기 입력을 갖는 변환기 모듈을 제공하는 단계를 더 포함한다. 변환기 모듈은 변환기 출력에서 디지털 보상 신호를 아날로그 보상 신호로 변환하도록 구성된다. 변환기 출력은 전력 변환기와 인터페이스하도록 구성된다.
또 다른 실시예에 있어서, 버스-전압 샘플러 데이터를 제공하는 단계는 버스 전압 데이터 또는 버스-전압 값과 목표 전압 값 사이의 차이를 나타내는 에러 데이터를 생성할 수 있다. 데이터는 아날로그 또는 디지털일 수 있다.
일 실시예에 있어서, 단계들의 일부, 전부 또는 조합이 아날로그 성분 및 기술을 통해 수행될 수 있다. 주파수-동기 시스템 클록은 아날로그일 수 있고, 버스-에러 데이터는 아날로그일 수 있다. 버스-에러 데이터의 스택은 아날로그 전하 결합 어레이일 수 있는데, 지연 라인의 길이는 버스-전압 리플의 하나 이상의 주기이다. 아날로그 필터링은 목표-전압 보상 신호의 성분으로서 버스-에러 데이터의 크기 조정된 미분 성분과 크기 조정된 비례 성분을 형성할 수 있다. 추가 실시예에 있어서, 필터는 목표-전압 보상 신호의 부분으로서 버스-에러 데이터의 크기 조정된 적분 성분을 포함한다. 추가 실시예에 있어서, 크기 조정된 정궤환 성분이 목표-전압 보상 신호에 더해진다.
본 발명의 이들 양상과 다른 양상, 특징 및 장점은 도면과 상세한 설명을 참조하여 이해되며, 첨부된 청구범위에서 특별히 지시된 다양한 요소 및 조합을 통해 실현된다. 상술한 일반적인 설명과 다음의 도면의 간략한 설명 모두 그리고 본 발명의 상세한 설명은 본 발명의 양호한 실시예의 예시 및 설명이고, 청구하는 본 발명에 대해 제한하는 것이 아님이 이해될 것이다.
본 발명에 따라, 100/120Hz 리플을 실질적으로 갖지 않지만 PFC 변환기(또는 계통 연계형 인버터) 버스 전압 상의 과도 현상에 대한 고속의 응답을 갖는 회로를 제공한다.
도 1은 본 발명의 일 실시예에 따라 제 2 고조파의 AC-라인 주파수의 리플을 실질적으로 갖지 않는 전력 변환기를 위한 고속 루프 응답의 보상 신호를 생성하는 회로의 블록도.
도 2는 도 1의 PLL의 블록도의 일 실시예를 도시하는 도면.
도 3은 제 2 고조파의 AC-라인 주파수의 리플을 갖는 전력 변환기의 버스 전압으로부터 제 2 고조파의 AC-라인 주파수의 리플을 실질적으로 갖지 않는 보상 신호를 생성하는 방법을 도시하는 도면.
도 4는 제 2 고조파의 라인 주파수의 리플을 실질적으로 갖지 않는 전력 변환기를 위한 고속 루프 응답의 보상 신호를 생성하는 장치를 제작하는 방법을 도시하는 도면.
도 5는 전력 변환기를 위한 저속 응답의 보상 신호를 생성하기 위한 종래 기술을 도시하는 도면.
도 6은 종래 기술의 시스템에 대해 과도적인 부하 변화에 따른 버스-전압, 입력 전류, 및 보상 신호를 도시하는 그래프.
도 7은 고속-루프 응답의 보상 신호를 갖는 시스템에 대해 과도적인 부하 변화에 따른 버스-전압, 입력 전류, 및 보상 신호를 도시하는 그래프.
도 8은 입력 변화에 따라 표준 PID 필터와 변경된 PID 필터 사이의 신호 차이를 도시하는 그래프.
도 9는 종래 기술의 광기전성 계통 연계형 인버터의 블록도.
본 발명의 일정 실시예는 PFC 변환기 또는 계통-연계형 인버터를 포함하지만 이에 국한되지 않는 전력 변환기를 위한 고속-루프 보상 신호를 생성하기 위한 장치 및 방법에 관한 것이다. 보상 신호는 전력 변환기 부하의 변화에 고속 응답을 갖지만, 전형적으로 100/120Hz인 AC 전력원 주파수의 제 2 고조파에 응답하지 않도록 설계된다. 본 발명의 다음의 설명은 최상의 현재 알려진 실시예를 포함하는 본 발명의 교육을 가능케하기 위한 것으로 제공된다. 당업자는 본 발명의 유익한 결과를 여전히 얻으면서 설명된 실시예에 많은 변화가 이루어질 수 있음을 인식할 것이다. 본 발명의 요구되는 이점의 일부는 다른 특징을 사용하지 않고 본 발명의 특징의 일부를 선택함으로써 얻어질 수 있음은 자명할 것이다. 따라서, 당업자는, 본 발명에 대한 많은 변경과 개조가 가능하고, 일정한 환경에서는 심지어 바람직할 수 있고, 본 발명의 일부임을 인식할 것이다. 따라서, 본 발명의 범주가 청구범위에 의해 한정되기 때문에, 다음의 설명은 본 발명의 제한으로서가 아니라 본 발명의 원리의 예시로서 제공된다.
다음의 설명은 도시를 위해 일반적인 전력 변환기를 사용하지만, 설명된 모든 원리는 PFC 변환기 또는 계통 연계형 인버터를 위한 것이지만 이에 국한되는 것은 아닌 보상 신호의 생성에 동일하게 적용된다.
본 발명의 양호한 실시예에 있어서, PLL은 전력 변환기의 AC 전력원의 제 2 고조파, 전형적으로 100Hz 또는 120Hz에 대한 주파수-동기 클록을 제공한다. PLL은 정류된 AC 전력원의 라인-주파수 또는 AC 전력원 라인-주파수의 정수배에 주파수-동기된 클록을 제공한다. 주파수-동기 시스템 클록의 주파수-동기 클록, 또는 정수배 또는 정수 분수, 또는 이들의 조합은 다른 회로 모듈에 분배된다. 버스-전압 샘플러는 버스-전압에 대한 정보를 제공한다. 바람직하게, 버스-전압 샘플러는 버스 전압과 목표 전압 사이의 차이에 비례하는 에러 값을 나타내는 버스-전압 데이터를 제공하지만, 버스-전압 데이터가 그 보다도 에러 값이 아닌 버스-전압 값의 샘플을 나타낼 수 있다. 스택은 AC-라인 주기의 절반의 정수배와 동일한 기간에 걸쳐 샘플링된 버스-전압 데이터를 포함한다.
PID 신호는 아날로그 또는 디지털 방법을 통해 세 개의 값을 합산함으로써 생성된다. 변형된 비례(P') 신호는 스택 합계의 크기 조정된 값이다. 변형된 적분(I') 신호는 제 2 값에 의해 크기 조정된 스택 합계의 적분된 값이다. 변형된 미분(D') 신호는 가장 오래된 스택 버스-전압 에러 데이터와 제 3의 값에 의해 크기 조정된 현재의 버스-전압 데이터 사이의 차이이다. 세 개의 크기 조정 값은 전원 설계 분야의 당업자에 의해 공통적으로 실시되는 기술에 기초하여 고속이지만 안정적인 보상 루프를 생성하도록 선택된다. P', I' 및 D' 신호는 실질적으로 제 2 고조파 라인 주파수 내용을 갖지 않는다. P' 신호는 제 2 고조파 라인 주파수 내용을 전혀 포함하지 않는 것으로 이미 도시되었는데, 그 이유는 스택이 주파수-동기 클록에 기인하여 라인-주파수의 절반 주기를 정확하게 나타내는 동일하게 이격된 버스-전압 데이터를 포함하기 때문이다. I' 신호는 P' 신호의 적분이어서, 이 역시 어떠한 제 2 고조파 라인 주파수 내용도 실질적으로 갖지 않는다. D' 신호는 정확히 절반의 라인 주기만큼 시간상 떨어져 있는 두 개의 샘플(가장 오래된 스택 샘플과 현재의 에러) 사이의 차이이다. 안정 상태의 변환기 동작의 경우, 가장 오래된 버스-전압 에러 데이터와 새로운 버스-전압 에러 데이터는 동일하여, D' 신호는 0이고, 따라서 실질적으로 제 2 고조파의 라인 주파수 내용을 갖지 않는다. 그러므로 최종 PID' 제어기는 100/120 Hz 고조파를 무시하지만, 버스 전압 상의 과도 현상에 대해 제어 방식으로 응답한다.
디지털 PID' 목표-전압 보상 신호는 디지털로 구현된 PFC 변환기 제어기의 디지털 입력에 직접 결합될 수 있거나, 아날로그로 변환되어 아날로그 PFC 변환기 제어기와 함께 사용될 수 있다.
도 1은 전력 변환기 제어기(200)을 위한 고속 루프 응답의 보상 신호(197)를 생성하기 위한 시스템의 일 실시예의 블록도(100)을 도시한다. 시스템은 제 2 고조파의 라인 주파수 검출기(113), 위상-동기 루프(PLL)(110), 버스-전압 샘플러 또는 데이터 생성기(120), 스택(140), 변형된 미분 데이터(D') 생성기(130), 전압 크기 조정기(170), 합산기(180), 비례 데이터 크기 조정기(192), 적분기(191), 적분기 데이터 크기 조정기(193), 미분 크기 조정기(194), 정궤환 크기 조정기(195), 보상 신호 성분 합산기(196), 및 선택적인 신호 변환기(160)를 포함한다.
제 2 고조파의 라인 주파수 검출기(113)는 AC 라인 입력 주파수의 두배의 강한 신호 성분을 생성하기 위한, 해당 기술분야에서 알려진 임의의 수단일 수 있다. 실제, 제 2 고조파의 라인 주파수 검출기(113)는 전형적으로 전파 정류 AC 라인 전압을 고정된 기준 레벨과 비교함으로써 생성될 것이지만, 입력 라인 주파수의 제 2 고조파와 동일한 주파수의 펄스를 생성하기 위한 많은 다른 방법이 존재한다. PLL(110)은 주파수-동기 클록를 생성하는 하나의 수단이지만, 다른 수단 역시 고려될 수 있다. PLL(110)은 AC-라인 주파수의 제 2 고조파, 전형적으로 100Hz 또는 120Hz에 동기를 맞추고, 제 2 고조파의 라인 주파수의 배수인 위상-동기 시스템 클록(112)를 생성한다. 주파수 곱셈은 PLL(110)의 부궤환 경로에 주파수 분할기를 위치시킴으로써 달성된다. 따라서 예컨대 주파수 분할기가 64의 계수로 주파수를 분할하고 AC 라인 주파수가 50Hz 라면, 제 2 고조파의 라인 주파수 검출기는 100Hz의 비율로 펄스를 생성할 것이고, PLL(110)은 6.4kHz 주파수의 주파수-동기 시스템 클록을 생성할 것이다. PLL(110)을 (라인 주파수의 제 2 고조파가 아니라) AC 라인 주파수에 동기를 맞추고, 입력 주파수를 추가적인 2의 계수로 곱함으로써 동일한 결과를 얻을 수 있다. PLL(110)은 아날로그, 디지털 또는 이들의 조합일 수 있다. PLL(110)의 집적된 ASIC 형태가 사용될 수도 있다. 아날로그 필터 성분의 일부는 ASIC로 경제적으로 구현하기에는 너무 클 수 있어서, PLL ASIC 설계의 외부에 유지된다.
주파수-동기 시스템 클록 출력(112)은, 스택(140)을 포함하는 주파수-동기 시스템 클록과의 동기를 필요로 하고, 실제 디지털적으로 구현되는 시스템의 모든 요소를 포함할 시스템 성분에 결합된다.
전형적으로 저항으로 이루어진 전압 분할기인 전압 크기 조정기(170)는 버스-전압 데이터 생성기(120)에 입력되는 크기 조정된 버스 입력(124)을 생성하기 위하여 버스 전압(171)을 크기 조정한다. 크기 조정기(170)의 목적은 버스-전압 데이터 샘플을 다른 전자 회로와 호환되는 레벨로 낮추는 것이다. 버스 전압(171)은 수백 볼트가 될 수 있다.
버스-전압 샘플러(120)는 다수의 다른 형태로 데이터를 생성할 수 있다. 버스-전압 데이터 출력(121)은 디지털 또는 아날로그일 수 있다. 더욱이, 버스-전압 데이터는 크기 조정된 버스-전압 또는 목표 전압으로부터 크기 조정된 에러 값을 나타낼 수 있다. 도 1에 도시된 바와 같이, 크기 조정된 버스 전압(124)과 기준 신호 생성기(122) 사이의 차이를 나타내는 에러 신호가 생성된다. 기준 전압(122)은 버스-전압 샘플러(120)의 다른 입력(123)에 결합된다. 기준 전압(123)과 크기 조정된 버스 전압(124)은, 버스 전압(171)이 목표 레벨이 되었을 때 차이 즉 에러가 0이 되도록 선택된다. 동작시, 버스 전압과, 따라서 크기 조정된-버스 전압 입력(124)은 신호상에서 100/120Hz 리플을 가져서, 기준 전압(122)과 크기 조정된 버스 전압(124) 사이의 차이는 이러한 리플을 반영할 것이다. 에러 버스-전압 샘플 대신에 버스-전압 샘플이 생성되는 구성에서, 합산기(180), 스택(140), 또는 다른 전자 회로(미도시)에서의 다른 전자 회로가 데이터에서의 DC 바이어스를 제외시킬 수 있지만, 연산 하드웨어의 요구되는 동작 범위를 줄이기 위하여 버스-전압 샘플보다는 에러 샘플을 사용하는 것이 유리하다. 기준 전압(122), 또는 전압 크기 조정기(170) 내의 크기 조정 계수를 변경함으로써, 다른 목표 버스 전압(171)이 선택될 수 있음은 당업자에게 자명하다. 기준 전압(122)을 위한 전형적인 값은 대략 2.5V 또는 1.25V이다. 버스-전압 샘플러(120)는 스택(140)에 버스-전압 데이터(121)를 제공한다.
버스-전압 데이터(121)은 입력(142)상의 스택(140)에 입력된다. 주파수 동기 시스템-클록(112)은 버스-전압 데이터가 스택(140)에서 입력되고, 출력되고, 저장되는 비율 및 위치를 제어하기 위하여 PLL(110)로부터 스택(140)에 제공된다. 스택(140)은 AC-라인 전압의 절반 주기의 시간 간격을 나타내는 샘플을 유지하도록 크기가 정해진다. 이러한 스택 크기의 배수가 본 개시물에 의해 고려될 수 있다. 바람직하게, 스택은 디지털이고, 디지털 버스-전압 데이터를 수신하지만, 아날로그 구현도 고려될 수 있다. 스택(140)의 아날로그 형태는 전하 결합 어레이로 불리는 전하 결합 디바이스의 체인으로 구현될 수 있다. 버스-전압 데이터의 샘플은 전하 결합 어레이 내의 전압 전하로서 저장된다.
합산기(180)는 AC-라인의 제 2 고조파의 한 주기와 동일한 AC-라인의 절반 주기에 걸쳐 스택(140)으로부터 버스-전압 데이터(121)를 평균한다. 버스-전압 데이터(121)가 AC-라인 주파수의 제 2 고조파에 주파수 동기되기 때문에, 제 2 고조파 성분의 합산은 변환기가 일정한 부하를 가질 경우 실질적으로 0으로 평균될 것이다. 잡음과 분해능 한계는 전형적으로 제 2 고조파의 일부 잔류 데이터를 제공할 것이다. 합산(180)은 아날로그 수단 또는 디지털 수단에 의해 계산될 수 있다. 버스-전압 데이터(121)가 에러 값을 나타내지 않는다면, 각 버스-전압 데이터(121) 샘플로부터 DC 옵셋이 감해지는 것이 바람직하다. 바람직하게, 합산은 가장 오래된 샘플을 감산하고 새로운 샘플을 더하여 샘플의 이동 합을 유지함으로써 계산된다.
도시된 실시예에 있어서, 스택(140)은 가장 최근 값을 위한 출력, 에러(n), 및 AC 라인의 절반 주기 또는 AC-라인의 제 2 고조파의 완전한 주기만큼 지연된 에러값(에러(n-64))을 제공한다. 미분 생성기(130)는 아날로그 또는 디지털일 수 있는 차이값(D')을 생성한다. 가장 오래된 버스-전압 데이터 출력(145) 상의 버스-전압 데이터 샘플은 64개의 버스-전압 데이터 샘플로서 도시된 스택 길이만큼 지연된다. 스택 길이는 AC 라인의 절반 주기 또는 AC-라인의 제 2 고조파의 완전 주기를 담당하도록 크기가 정해진다. 따라서, 제 2 고조파 리플의 한 주기의 시간에 동기가 맞추어진 스택 깊이를 선택함으로써, 미분 신호 성분(D')은 AC의 제 2 고조파를 갖지 않게 된다. 이는 시스템 클록(112)과 스택 깊이 사이의 관계를 도시한다. 시스템 클록(112)을 두 배로 하는 것은 스택 깊이를 두 배로 하는 것을 필요로 한다.
변형된 PID' 필터를 사용하는 보상 신호 생성기의 구현이 도 1에 도시되었다. 도시된 실시예는 변형된 PID'(비례, 적분, 미분) 필터를 포함하고, 선택적으로 정궤환 신호를 포함한다. 정궤환 신호는 버스 전압(171)에 결합된다. 개시된 시스템은 종래 기술의 보상 신호와는 다른 보상 신호를 생성한다. 변형된 PID' 필터는 AC-라인 주파수-동기 버스-전압 데이터를 사용하고, 이러한 데이터는 생성된 보상 신호(197)로부터 AC-라인의 제 2 고조파를 제거할 수 있는 장점을 제공한다. 버스-전압 데이터(121)의 절반 주기 합(180)이 생성되어, 변형된 적분 신호(I')가 생성되는 변형된 비례 신호(P')를 생성하기 위하여 사용된다. 합산기(180)는 스택(140)으로부터 스택 버스-전압 데이터(121)의 AC-라인 절반 주기의 전체를 입력하는 것을 포함하지만 이에 국한되지 않는 임의의 표준 수단에 의해 생성되거나, 스택으로부터 밀려나오는 가장 오래된 스택 값(데이터(n-64))을 감하고 가장 새로운 스택 값(데이터(n))을 더하여 이동 합을 계산함으로써 생성될 수 있다. 변형된 P' 값은 변형된 I' 보상 신호 성분을 생성하기 위하여 변형된 적분기(191)에 의해 사용된다. 변형된 미분 값(D')은 현재의 버스-전압 데이터(데이터(n))와 절반-주기 지연된 버스-전압 데이터(데이터(n-64))를 D'를 출력하는 미분 생성기(130)에 입력함으로써 생성된다. 미분 생성기(130)는 아날로그 또는 디지털일 수 있다. P' 데이터는 KP(192)에 의해 크기가 조정되고, I' 데이터는 KI(193)에 의해 크기가 조정되고, D' 데이터는 KD(194)에 의해 크기가 조정된다. 크기가 조정된 P', I' 및 D' 값은 합산 디바이스(196)에 입력되어, 복합 보상 신호(197)를 생성한다. 전력 제어기 설계 분야의 당업자는 PID' 필터의 원하는 응답을 제공하기 위하여 KP(192), KI(193) 및 KD(194)의 크기 조정 값을 결정할 수 있다. 부가적으로, 보상 신호는 KF(195)에 의해 크기 조정된 정궤환 신호(Vfeedfwd)를 포함할 수 있다. 크기 조정된 정궤환 신호는 또한 합산기(196)에 입력되어 보상 신호(197)의 한 성분을 형성할 수 있다. 보상 신호(197)는 선택적인 변환기(160)에 입력될 수 있고, 선택적인 변환기(160)는 보상 신호를 전력 변환기 제어기(200)와 호환되는 신호로 변환한다. 변환기(160)는 디지털 목표 버스-전압 보상 신호를 아날로그 신호로 변환할 수 있다. 보상 신호(197)는 버스 전압(171)의 변화에 응답하는 전력 변환기 제어기(200)를 위한 크기 조정된 고속 응답 제어 신호를 제공한다. 더욱이, 보상 신호(197)은 AC 100/120Hz의 라인 리플을 실질적으로 갖지 않고, 따라서 전력 변환기(201)의 버스 전압은 이러한 리플에 응답하지 않음으로써 더 양호한 과도 현상의 응답 특성을 갖는다.
블록도 내의 파선은 ASIC(주문형 집적회로)과 같은 단일 집적회로로 구현되는 것이 바람직한 성분을 나타낸다. PLL의 필터 성분은 성분의 크기로 인해 전형적으로 ASIC에 포함되지 않는다.
도 2는 필터 성분을 포함하는 도 1의 PLL(110)의 블록도를 도시한다. PLL 클록 생성 회로는 위상 검출기(114), 노치 필터 성분(115), 노치 필터(116), VCO(전압 제어 발진기)(117), 및 클록 분할기(118)를 포함한다. PLL 회로(110)의 입력은 AC-라인 주파수의 두배인 제 2 고조파 입력이다. 위상 검출기(114)는 제 2 고조파 펄스(113)와 주파수 분할기(118)의 출력 사이의 위상 차이에 기초하여 출력 신호를 생성한다. 위상 검출기(114)의 출력은 64Hz와 140Hz 사이의 통과 대역을 갖는 노치 필터(116)에 입력된다. 필터 성분(115)은 노치 필터(116)에 결합된다. 노치 필터(116)의 출력은 VCO(117)에 결합된다. VCO(117)의 출력은 주파수-동기 시스템 클록(112)이다. 주파수-동기 시스템 클록 출력(112)은 주파수 분할기(118)에 결합된다. 파선은 단일의 집적 회로 내에 형성될 수 있는 성분을 나타낸다. 본 설명에 있어서, VCO는 제 2 고조파 생성기 출력의 64배 또는 AC-라인 주파수의 128배인 주파수를 갖는다. 주파수 분할기(118)는 VCO(117) 클록 주파수를 제 2 고조파 생성기의 출력과 동일한 주파수로 하향 분할한다. 노치 필터(116)는 PLL(110)로 하여금 AC 라인 주파수의 예상된 범위에 대응하는 좁은 주파수 대역에 걸쳐서만 응답하도록 제한한다.
동작시, PLL(110)은 VCO 클록 주파수를 이동시켜, 시스템 클록(112)가 AC 라인-주파수와 주파수 동기되고, 따라서 버스 전압(171) 상의 리플 성분과 주파수 동기되게 된다. PLL(110)은 시스템 클록 출력(112)을 제공한다.
도 8은 실제 PID(비례, 적분, 미분) 제어기와 50Hz의 입력 AC 라인에 대해 본 발명의 PID' 제어기에 의해 생성된 신호 사이의 신호 차이를 도시한다. 도 8의 파형(8E)(Vbus)는 양 및 음의 스텝을 격는 버스 전압을 도시한다. 왼쪽에서 오른쪽으로: Vbus는 385V에서 시작한다. t=400ms에서, Vbus는 1ms 동안 425V로 상승한다. 그후 Vbus는 t=501ms 까지 425V로 유지된다. t=501ms에서 Vbus는 1ms 동안 385V로 감소한다. Vbus의 이탈은 임의의 특정 폐루프 변환기 동작을 나타내는 것은 아니다. PID와 PID' 신호 사이의 차이를 도시하기 위하여, 100Hz 리플은 도 8의 8E의 Vbus 신호상에 포함되지 않는다. 리플을 갖지 않는 버스상에서 실제 PID 제어기를 사용한다면, 비례 신호(P)는 Vbus의 파형을 따른다. 파형(8D)에서, 스택 평균이 실제 비례 신호(P)와 동일한 값을 갖기 위해서는 Vbus의 더 높은 전압 값으로 전체 레지스터 스택이 채워질 필요가 있고, 레지스터 스택이 새로운 Vbus 값에 대응하는 에러 신호로 채워지기 위해 10ms(50Hz로 동작하는 변환기의 절반 주기)가 걸리기 때문에, P'가 P 뒤로 쳐짐을 주목해야 한다. 주파수 동기 클록에 구동되는 스택 및 합산기는 제 2 고조파 리플을 제거하고 따라서 변형된 응답 PID' 필터를 제공하는 것이 필요하다. P'의 계단 스텝형 과도 응답은 레지스터 스택 값에 대한 이산 변화의 결과이다.
파형(8A)은 시간(400ms)에서 버스 전압에서 스텝형 상승과 시간(500ms)에서 버스 전압에서 스텝형 감소에 대한 미분 응답("D")을 도시한다. 파형(8B)은 본 발명의 버스 전압에서 스텝형 상승에 대한, D'에 대한 영향, 즉 변형된 미분 응답 신호를 도시한다. 미분 신호(D 및 D')는 과도 현상의 시작에 대한 유사한 고속 응답을 갖지만, D는 Vbus 과도 현상의 종료에 따라 곧 바로 0V로 감소하는 반면, D'는 과도 현상의 시작에 뒤이어 10ms(50Hz로 동작하는 변환기의 절반 주기)까지 0으로 감소하지 않는다.
파형(8C)은 변형된 적분 신호(I')를 도시한다. 변형된 적분 신호(I')는 대략 4ms의 약간의 지연을 갖는 실제 적분 신호(I)와 유사하다. 지연은 과도 현상시에 P' 아래의 영역과 P 아래의 영역 사이의 차이에 의해 야기된다.
변형된 PID' 신호는 실제 PID 신호로부터 벗어나는 것을 알 수 있지만, 또한 과도 현상 정보가 P', I' 및 D'에서 과도 현상의 시작을 즉시 따르는 것을 알 수 있다. 실제, 변형된 신호(P', I' 및 D')를 사용하는 PID' 제어기를 제작할 수 있다. 변형된 제어 신호를 사용하는 응답은 실제 PID 신호로 구현된 제어의 응답과는 다르지만, 결과는 변형된 신호를 통해 고속 응답 및 안정된 제어를 구현하는데 적합하다.
도 7은 보상 신호의 생성시 제거된 제 2 고조파 리플을 가지고 있던 버스 전압 데이터로부터 생성된 보상 신호를 사용하는 전력 변환기의 이점을 도시한다. 파형(7A)은 부하에서 스텝형 상승을 도시한다. 부하 상승은 시간(400ms)에서 발생하고, 600ms에서 감소한다. 파형(7B)은 대응 AC 전류 유도를 도시한다. 예상되는 바와 같이, 유도 AC 전류는 400ms와 600ms 사이에서 증가하여 증가된 부하에 충족한다. 변환기가 과도 현상에 신속하게 응답할 때 전류 유도에서의 약간의 오버슈트가 존재한다. 파형(7C)은 본 발명의 목표 버스-전압 보상 신호를 갖는 전력 변환기로부터 출력되는 버스 전압을 도시한다. 도 6의 종래 기술과 비교하여 버스 전압에서의 작은 변화를 주목해야 한다. 도 6의 종래 기술의 파형(6C)에 볼 수 있는 50V의 편향과 비교하여, 버스 전압은 안정 상태로부터 오직 약 2V만큼 벗어난다. 파형(7D)은 본 발명에 의해 생성된 보상 신호 파형을 나타낸다. 도 6의 종래 기술의 파형(6D)와 비교하여, 보상 파형은 과도 현상에 대한 매우 고속의 응답을 나타냄을 알 수 있다.
도 3은 보상된 신호가 실질적으로 100/120Hz 라인-주파수 리플을 갖지 않는 전력 변환기에 대한 디지털 또는 아날로그의 보상 신호를 생성하는 방법의 흐름도(300)를 도시한다. 단계(310)에서, AC 라인-주파수에 위상 동기된 주파수-동기 시스템 클록이 생성된다. 시스템 클록은 아날로그 성분, 디지털 성분 또는 이들의 조합을 포함하는 PLL을 포함하는 다수의 수단에 의해 생성될 수 있다. PLL이 동기를 맞추는 AC 라인 주파수는 64Hz에서 140Hz까지 사이의 주파수에만 동기를 맞추도록 설계될 수 있다. PLL이 동기를 맞출 주파수 범위를 제한하는 것은 100/120Hz 제 2 고조파 AC 라인-주파수 리플 이외의 주파수에 우발적으로 동기를 맞추는 가능성을 감소시킨다. 주파수-동기 시스템 클록은 동기 버스-전압 데이터 생성, 데이터를 대기열에 입력, 및 보상 신호의 생성을 위해 시스템의 나머지에 제공된다. 주파수-동기 시스템 클록의 생성은 이산 성분으로 구현될 수 있거나, 집적된 성분일 수 있다. 더욱이, 주파수-동기 시스템 클록은 더 큰 시스템의 집적 회로의 부분일 수 있다.
단계(320)에서, 버스-전압 데이터는 주파수-동기 시스템 클록의 비율로 생성된다. 디지털 샘플은 A/D(아날로그-디지털) 변환기에 의해 생성될 수 있고, 버퍼링될 수 있다. 임의의 A/D 변환기가, 변환기가 원하는 시스템 클록 비율로 샘플을 취할 수 있는 한, 버스-전압 데이터를 생성하기 위하여 사용될 수 있다. 샘플의 분해능(비트 수)은 버스 전압 상에 존재하는 AC 라인 리플을 처리하기 위한 충분한 감도를 제공하도록 선택될 수 있다. A/D가 갖는 분해능의 비트가 더 적을수록, 버스 샘플에서 양자화 잡음이 더 커지고, AC 리플 성분을 포함하지 않는 제어 신호를 생성할 때 감도가 더 낮아진다. 더욱이, 버스 전압이 더 클수록, A/D에 의해 요구되는 범위는 더 크다. 12-비트의 분해능을 갖는 A/D는 대략 100mV 분해능을 갖는 400V 버스를 제공하지만, 대략 20mV의 분해능을 갖는 80V의 버스-전압을 제공한다. 10-비트 A/D는 100V 버스 전압 또는 20V 에러 범위를 갖는 시스템에 대해 실질적으로 동일한 분해능을 제공한다. 따라서, A/D에 대한 분해능의 비트 수는 제어 신호 상에서 최소 요구되는 레벨의 AC-리플에 부합하도록 선택될 수 있다. 버퍼링된 샘플은 대기열에 입력하기 위한 출력이다. 버스-전압 데이터는 아날로그 형태로 대기열에 입력되면, 이후 버스-전압 데이터는 스택에 입력되기 전에 레벨이 이동되거나, 크기 조정되거나 버퍼링될 수 있다.
단계(330)에서, 버스-전압 데이터는 스택에 저장된다. 바람직하게, 스택은 스택 크기만큼 지연된 데이터를 출력하는 방식을 제공하고, 또한 가장 최근의 샘플 값에 대한 출력을 제공한다. 그러나, 다른 스택 구성이 사용될 수 있다. 버스-전압 데이터는 스택으로 이동하고, 스택으로부터 주파수-동기 시스템 클록 비율로 출력된다. 스택은 마지막으로 입력된 버스-전압 데이터 값과 가장 오래된 버스-전압 데이터 값 사이에서 AC 라인의 절반 주기의 버스-전압 데이터 지연을 제공하도록 크기가 정해진다. 스택 크기는 정류된 버스 입력 신호의 한 주기와 등가이다. 편리한 스택 깊이는 64개 샘플이지만, 다른 스택 크기도 본 발명의 범주 내에 든다. 바람직한 스택은 디지털 성분의 당업자가 알고 있는 디지털 기술로 구현된다. 또한, 스택의 아날로그 형태가 고려된다. 전하 결합 디바이스가 아날로그 버스-전압 데이터 샘플을 저장하기 위하여 사용될 수 있다.
단계(340)에서, 보상 신호는 AC-입력 전압으로부터의 제 2 고조파 리플을 실질적으로 갖지 않는 버스-전압 데이터로부터 생성된다. 비례 보상 신호 성분과 적분 신호 성분을 위한 리플이 없는 데이터는 스택 값의 이동 합산을 유지하는 합산기에 의해 생성된다. 스택 내의 데이터가 AC-라인 전압 리플과 주파수 동기되고 제 2 고조파 AC 라인 리플의 한 주기를 정확기 나타내기 때문에, 스택 값은 합산되어 0이 될 것이다. 따라서, 비례 및 적분 보상 신호의 생성 성분은 제 2 AC-라인 전압 고조파를 갖지 않는다. 미분 보상 신호 성분은 시간상 AC-라인 전압의 제 2 고조파의 한 주기만큼 분리된 버스-전압 데이터로부터 생성된다. 따라서, 이러한 미분 성분은 제 2 고조파 리플을 갖지 않는다. 이들 세 가지 성분 각각은 변형된 PID'(비례, 적분, 미분) 성분 신호로부터 크기가 조정된다. 보상 신호 생성기는 아날로그 또는 디지털일 수 있다. 신호가 디지털인 것이 바람직하다.
선택적인 단계(350)에서, 보상 신호는 전력 변환기 제어기(도 1의 200)와 호환되는 포맷으로 변환된다. 보상 신호가 디지털이고 전력 변환기 제어기가 아날로그 보상 신호를 취한다면, 보상 신호는 디지털에서 아날로그로 변환된다.
도 4는 라인-주파수 리플을 갖지 않는 보상 신호를 생성하기 위한 장치를 제작하는 방법의 흐름도(400)를 도시한다. 단계(410)에서, AC-라인 주파수에 주파수 동기될 수 있는 주파수-동기 시스템 클록 생성기가 제공된다. 제공된 시스템 클록 생성기는 아날로그 또는 디지털 PLL일 수 있다. 제공된 시스템 클록이 동기를 맞추는 AC 라인 주파수는 64Hz에서 140Hz까지로 제한될 수 있다. 제공된 주파수-동기 시스템 클록 생성기는 보상 신호의 동기 샘플링, 스택킹(stacking) 및 생성을 위한 시스템 클록을 제공하도록 구성된다. 제공된 시스템 클록은 이산 성분으로 구현될 수 있거나, 집적 회로일 수 있다. 더욱이, 제공된 주파수-동기 시스템 클록은 전력 변환기 제어기의 전부 또는 일 부분을 포함할 수 있는 대형 시스템의 ASIC의 부분일 수 있다.
단계(420)에서, 동기 시스템 클록 비율로 버스-전압 샘플의 생성을 위한 버스-전압 데이터 생성기가 제공된다. 샘플을 아날로그 또는 디지털일 수 있다. 버스-전압 입력은 버스-전압 에러 신호를 생성하기 위한 일정한 값과 비교하는 미분 증폭기에 의해 처리될 수 있다. 버스-전압 데이터는 A/D(아날로그-디지털)변환기에 의해 생성되어, 버퍼링될 수 있다. 임의의 A/D 변환기가, 변환기가 원하는 시스템 클록 비율과 원하는 분해능으로 샘플을 취할 수 있는한, 샘플을 생성하기 위하여 사용될 수 있다.
단계(430)에서, 스택이 제공된다. 스택은 버스-전압 데이터를 입력 및 출력한다. 스택 출력은 가장 최근 버스-전압 데이터 출력 및 지연된 버스-전압 출력을 포함하지만 이에 국한되지 않는 다양한 방식으로 구성될 수 있다. 스택에서 버스-전압 데이터는 아날로그 또는 디지털 형태일 수 있다. 버스-전압 에러 데이터는 주파수-동기 시스템 클록 비율로 스택으로 입력되어 스택으로부터 출력된다. 스택 출력은 가장 최근의 데이터 샘플과 AC-라인의 제 2 고조파의 하나 이상의 완전한 주기만큼 지연된 데이터 샘플을 출력하도록 구성될 수 있다. 스택은 AC 라인의 절반 주기의 버스 샘플 지연을 제공하지만, 절반 주기의 정수배 역시 고려될 수 있다. 편리한 스택 깊이는 64개 샘플이지만, 다른 스택 크기도 본 발명의 범주 내에 든다.
단계(440)에서, 보상 신호 생성기가 제공된다. 보상 신호 생성기는 방법 단계(340)에 대해 상술한 방법을 통해 보상 신호를 제공한다.
동작 단계(450)에서, 보상 신호 변환기가 제공된다. 보상 신호는 디지털일 수 있는데, 전력 변환기는 아날로그 신호를 기대한다. 신호 변환기는 디지털에서 아날로그, 아날로그에서 디지털, 레벨 매칭, 및 임피던스 매칭을 포함하지만 이에 국한되는 않는 임의의 필요한 변환을 제공한다.
113: 제 2고조파의 라인 주파수 검출기 110: 위상-동기 루프(PLL)
114: 위상 검출기 115: 노치 필터 성분
116: 노치 필터 117: VCO(전압 제어 발진기)
120: 버스-전압 샘플러 130: 변형된 미분 데이터(D') 생성기
140: 스택 170: 전압 크기 조정기
180: 합산기 191: 적분기
192: 비례 데이터 크기 조정기 193: 적분기 데이터 크기 조정기
194: 미분 크기 조정기 195: 정궤환 크기 조정기
196: 보상 신호 성분 합산기 197: 고속 루프 응답의 보상 신호

Claims (35)

  1. 전력 변환기를 위한 보상 신호를 생성하는 디바이스로서,
    a) AC-라인 전압 주파수를 갖는 AC-라인에 결합된 주파수-동기 클록으로서, AC-라인 전압 주파수의 정수배에 주파수 동기된 주파수를 생성하며, 주파수-동기 클록은 AC-라인 전압 주파수의 두 배에 선택적으로 동기를 맞추도록 구성된 위상-동기-루프인, 주파수-동기 클록과,
    b) 주파수-동기 클록과, 버스-전압을 갖는 전력 변환기 버스에 동작 가능하게 결합된 버스-전압 샘플러(sampler)로서, 주파수로 버스-전압 데이터를 생성하는, 버스-전압 샘플러와,
    c) 버스-전압 샘플러에 동작 가능하게 결합된 버스-전압 데이터의 스택으로서, AC-라인 전압의 절반 주기의 시간 간격으로부터 샘플링된 버스-전압 데이터를 포함하도록 구축된, 버스-전압 데이터의 스택과,
    d) 스택에 동작 가능하게 결합되어 버스-전압 데이터로부터 보상 신호를 생성하도록 구성된 보상 모듈로서, AC-라인 전압 주파수의 짝수 배의 주파수 성분이 최소화되는 보상 신호를 생성하도록 구성되는, 보상 모듈을
    포함하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  2. 제 1항에 있어서, 주파수-동기 클록은 64Hz와 140Hz 사이의 주파수에만 동기를 맞추도록 구성되는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  3. 제 1항에 있어서, 스택은 전하 결합 어레이를 포함하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  4. 제 1항에 있어서, 보상 모듈은,
    스택에 결합된 AC 라인 전압의 하나 이상의 완전한 절반-주기의 시간 기간에 걸쳐 샘플링되는 버스 전압 데이터를 합산하여, 합산기 출력을 생성하는 합산 수단과,
    계산 모듈로서,
    크기 조정된 비례 출력을 갖는 합산기 출력에 결합된 크기 조정된 비례 성분,
    크기 조정된 적분 출력을 갖는 합산기 출력에 결합된 크기 조정된 적분 성분, 및
    스택에 결합되며, 크기 조정된 비례 출력을 갖는 AC-라인 전압의 하나 이상의 완전한 절반 주기의 제 2 시간 기간만큼 분리된 두 개의 버스-전압 데이터 샘플을 처리하도록 구성된 크기 조정된 미분 성분
    중 하나 이상을 포함하는, 계산 모듈과,
    크기 조정된 비례 출력, 크기 조정된 적분 출력 및 크기 조정된 미분 출력을 합산하여, 보상 신호를 형성하도록 구성된 PID 합산기를
    포함하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  5. 제 4항에 있어서, 보상 모듈은 전력 변환기 버스에 결합된 입력과 PID 합산기에 결합된 정궤환(feedforward) 출력을 갖는 크기 조정된 정궤환 성분을 더 포함하고, 보상 신호는 크기 조정된 정궤환 신호 성분을 더 포함하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  6. 제 4항에 있어서, 보상 신호 모듈은 계산을 디지털적으로 구현하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  7. 제 6항에 있어서, 보상 신호를 수신하도록 구성된 변환기 입력을 갖는 변환기 모듈을 더 포함하고, 변환기 입력은 디지털이고, 변환기는 디지털 보상 신호를 변환기 출력에 제공되는 아날로그 보상 신호로 변환하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  8. 제 7항에 있어서, 변환기의 아날로그 출력을 수신하도록 구성된 전력 변환기 제어기를 더 포함하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  9. 제 4항에 있어서, 보상 신호 모듈은 아날로그 성분으로 신호를 처리하고, 아날로그 보상 신호 출력을 갖는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  10. 제 9항에 있어서, 보상 신호 입력을 갖고, 아날로그 보상 신호를 수신하도록 구성되고, 변환기 모듈에 결합된 전력 변환기 제어기를 더 포함하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  11. 제 1항에 있어서, 버스-전압 샘플러는 목표-전압과 버스-전압 사이의 크기 조정된 차이를 나타내는 데이터-샘플을 생성하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  12. 제 1항에 있어서, 버스-전압 샘플러는 아날로그 버스-전압 데이터를 생성하고, 스택은 아날로그 버스-전압 데이터를 저장하기 위하여 아날로그 전하 결합 디바이스를 사용하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  13. 제 1항에 있어서, 버스-전압 샘플러는 디지털 버스-전압 데이터를 생성하고, 스택은 디지털 버스-전압 데이터를 저장하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  14. 제 1항에 있어서, 디바이스는 ASIC(application specific integrated circuit : 주문형 집적 회로)로 구현되고, 위상-동기-루프는 ASIC 외부에 있을 수 있는 위상-동기-루프 필터 성분을 포함하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  15. 제 14항에 있어서, ASIC의 부분으로서 전력 변환기 제어기를 더 포함하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스.
  16. 전력 변환기를 위한 보상 신호를 생성하는 방법으로서,
    a) AC-라인 전압 주파수의 정수배에 동기가 맞추어진 주파수를 갖는 주파수-동기 클록을 생성하는 단계로서, 주파수-동기 클록은 AC-라인 전압 주파수의 두 배에 선택적으로 동기를 맞추도록 구성된 위상-동기-루프인, 주파수-동기 클록을 생성하는 단계와,
    b) 전력 변환기 버스-전압으로부터 주파수의 버스-전압 데이터를 생성하는 단계와,
    c) 버스-전압 데이터를 대기열에 입력하는 단계로서, AC-라인 전압의 절반 주기의 시간 간격에 걸치는 버스-전압 데이터를 포함하도록 스택이 구축되는, 버스-전압 데이터를 대기열에 입력하는 단계와,
    d) 버스-전압 데이터를 보상하여, 보상 신호를 형성하는, 보상 단계로서, 보상 단계는 AC-라인 전압 주파수의 짝수 배인 보상 신호의 주파수 성분을 최소화시키는, 보상 단계를
    포함하는, 전력 변환기를 위한 보상 신호를 생성하는 방법.
  17. 제 16항에 있어서, 주파수-동기 클록은 64Hz와 140Hz 사이의 주파수에만 동기를 맞추도록 구성되는, 전력 변환기를 위한 보상 신호를 생성하는 방법.
  18. 제 16항에 있어서, 대기 행렬에 입력하는 단계는 아날로그 지연 라인 내에서 이루어지고, 대기 행렬에 입력하는 단계는 AC-라인 전압의 하나 이상의 절반-주기 동안 이루어지는, 전력 변환기를 위한 보상 신호를 생성하는 방법.
  19. 제 16항에 있어서, 보상 단계는 버스-전압 데이터로부터 크기 조정된 미분 성분 신호, 크기 조정된 비례 성분 신호, 및 크기 조정된 적분 성분 신호 중 적어도 하나를 포함하는 보상 신호를 형성하는, 전력 변환기를 위한 보상 신호를 생성하는 방법.
  20. 제 19항에 있어서, 보상 단계는 보상 신호를 형성할 때 크기 조정된 정궤환 성분 신호를 더 포함하는, 전력 변환기를 위한 보상 신호를 생성하는 방법.
  21. 제 16항에 있어서, 보상 신호는 디지털인, 전력 변환기를 위한 보상 신호를 생성하는 방법.
  22. 제 21항에 있어서, 보상 신호를 아날로그 신호로 변환하는 단계를 더 포함하는, 전력 변환기를 위한 보상 신호를 생성하는 방법.
  23. 제 16항에 있어서, 보상 신호는 아날로그인, 전력 변환기를 위한 보상 신호를 생성하는 방법.
  24. 제 16항에 있어서, 버스-전압 데이터를 생성하는 단계는 목표-전압과 버스-전압 사이의 크기 조정된 차이를 나타내는, 전력 변환기를 위한 보상 신호를 생성하는 방법.
  25. 제 16항에 있어서, 버스-전압 데이터를 생성하는 단계는 아날로그이고, 버스-전압 데이터를 대기열에 입력하는 단계는 데이터-샘플을 저장하기 위하여 아날로그 전하 결합 디바이스를 사용하는, 전력 변환기를 위한 보상 신호를 생성하는 방법.
  26. 제 16항에 있어서, 버스 데이터 샘플을 생성하는 단계는 디지털 버스-전압 데이터를 제공하고, 대기열에 입력하는 단계는 디지털 스택을 사용하는, 전력 변환기를 위한 보상 신호를 생성하는 방법.
  27. 제 16항에 있어서, 역률 보정 단계를 더 포함하는, 전력 변환기를 위한 보상 신호를 생성하는 방법.
  28. 전력 변환기를 위한 보상 신호를 생성하는 디바이스를 제작하는 방법으로서,
    a) AC-라인 전압 주파수를 갖는 AC-라인에 결합된 주파수-동기 클록를 제공하는 단계로서, 클록은 AC-라인 전압 주파수의 정수배에 주파수 동기되는 주파수를 생성하도록 구성되며, 주파수-동기 클록은 AC-라인 전압 주파수의 두 배에 선택적으로 동기를 맞추도록 구성된 위상-동기-루프인, 주파수-동기 클록를 제공하는 단계와,
    b) 주파수-동기 클록에 결합되고 버스-전압을 갖는 전력 변환기 버스에 결합되어 주파수의 버스-전압 데이터를 생성하는 버스-전압 샘플러를 제공하는 단계와,
    c) 버스-전압 샘플러에 결합된 스택을 제공하는 단계로서, 스택은 AC-라인 전압의 절반 주기의 시간 간격에 걸치는 버스 데이터-샘플을 포함하도록 구축되는, 스택을 제공하는 단계와,
    d) 스택에 동작 가능하게 결합되고, 버스-전압 데이터로부터 보상 신호를 생성하도록 구성된 보상 모듈을 제공하는 단계를 포함하는데,
    보상 신호 모듈은 AC-라인 전압 주파수의 짝수 배수의 주파수 성분이 최소화되는 보상 신호를 생성하도록 구성되는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스를 제작하는 방법.
  29. 제 28항에 있어서, 주파수-동기 클록은 64Hz와 140Hz 사이의 주파수에만 동기를 맞추도록 구성되는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스를 제작하는 방법.
  30. 제 28항에 있어서, 스택은 전하 결합 어레이를 포함하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스를 제작하는 방법.
  31. 제 28항에 있어서, 보상 모듈은,
    스택에 결합된 AC 라인 전압의 하나 이상의 완전한 절반-주기에 걸쳐 샘플링된 버스 전압 데이터를 합산하여, 합산기 출력을 생성하는 합산 수단과,
    계산 모듈로서,
    크기 조정된 비례 출력을 갖는 합산기 출력에 결합된 크기 조정된 비례 성분,
    크기 조정된 적분 출력을 갖는 합산기 출력에 결합된 크기 조정된 적분 성분, 및
    스택에 결합되며, 크기 조정된 비례 출력을 갖는 AC-라인 전압의 하나 이상의 완전한 절반 주기만큼 분리된 두 개의 버스-전압 데이터 샘플을 처리하도록 구성된 크기 조정된 미분 성분
    중 하나 이상을 포함하는, 계산 모듈과,
    크기 조정된 비례 출력, 크기 조정된 적분 출력 및 크기 조정된 미분 출력을 합산하여, 보상 신호를 형성하도록 구성된 PID 합산기를
    포함하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스를 제작하는 방법.
  32. 제 31항에 있어서, 정궤환 신호에 결합된 크기 조정된 정궤환 성분을 더 구비하고, 보상 신호는 크기 조정된 정궤환 성분 신호를 더 포함하는, 전력 변환기를 위한 보상 신호를 생성하는 디바이스를 제작하는 방법.
  33. 전력 변환기의 보상 신호를 생성하는 보상 신호 생성 디바이스에 있어서,
    a) AC-라인 전압 주파수를 갖는 AC-라인에 결합되고, AC-라인 전압 주파수의 정수배에 주파수 동기된 클록을 생성하는 위상-동기-루프와,
    b) 주파수-동기 클록 생성기에 결합됨과 동시에, 상기 전력 변환기의 출력 버스에 결합되고, 버스-전압을 상기 클록의 주파수로 샘플링해서, 상기 버스-전압과 목표-전압 사이의 차이를 나타내는 버스-전압 데이터를 생성하는 버스-전압 데이터 생성기와,
    c) 상기 버스-전압 데이터 생성기에 결합되고, 상기 버스-전압 데이터를, AC-라인 전압의 절반-주기의 시간 간격에 걸쳐서 저장하는 스택과,
    d) 상기 스택에 결합되고, 상기 버스-전압 데이터로부터 상기 보상 신호를 생성하는 보상 신호 모듈을 구비하고,
    상기 보상 신호 모듈은, 상기 보상 신호를, 그 AC-라인 전압 주파수의 짝수 배의 주파수 성분이 최소화되도록 생성하는 것을 특징으로 하는 보상 신호 생성 디바이스.
  34. 전력 변환기의 보상 신호를 생성하는 보상 신호 생성 방법에 있어서,
    a) AC-라인 전압 주파수의 정수배에 동기가 맞추어진 주파수를 갖는 주파수-동기 클록을 생성하는 단계와,
    b) 상기 전력 변환기의 버스-전압을 상기 주파수로 샘플링해서, 상기 버스-전압과 목표-전압 사이의 차이를 나타내는 버스-전압 데이터를 생성하는 단계와,
    c) 상기 버스-전압 데이터를, AC-라인 전압의 절반-주기의 시간 간격에 걸쳐서 스택에서 대기열에 입력하는 단계와,
    d) 상기 버스-전압 데이터를 보상하여, 상기 보상 신호를 생성하는 단계를 가지고,
    상기 버스-전압 데이터를 보상하는 단계에서는, 상기 보상 신호의 AC-라인 전압 주파수의 짝수 배의 주파수 성분을 최소화시키는 것을 특징으로 하는 보상 신호 생성 방법.
  35. 삭제
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