JP2581243B2 - 無効電力補償装置の制御方法 - Google Patents
無効電力補償装置の制御方法Info
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- JP2581243B2 JP2581243B2 JP2017246A JP1724690A JP2581243B2 JP 2581243 B2 JP2581243 B2 JP 2581243B2 JP 2017246 A JP2017246 A JP 2017246A JP 1724690 A JP1724690 A JP 1724690A JP 2581243 B2 JP2581243 B2 JP 2581243B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電鉄負荷などのように比較的低速な無効電力
補償にて電圧変動を抑制する無効電力補償装置の制御方
法に関する。
補償にて電圧変動を抑制する無効電力補償装置の制御方
法に関する。
［従来技術］ 逆並列接続サイリスタとリアクトルよりなるサイリス
タ制御リアクトル（以下TCR部という）とコンデンサと
リアクトルからなる交流フィルタ部を備える無効電力補
償装置（以下SVC装置という）のサイリスタを位相制御
してリアクトル電流を制御し、系統の電圧変動を抑制す
るため無効電力を調整するとき、サイリスタが正負非対
称に制御されるとリアクトルが偏励磁し、本来の機能を
果たさない。
タ制御リアクトル（以下TCR部という）とコンデンサと
リアクトルからなる交流フィルタ部を備える無効電力補
償装置（以下SVC装置という）のサイリスタを位相制御
してリアクトル電流を制御し、系統の電圧変動を抑制す
るため無効電力を調整するとき、サイリスタが正負非対
称に制御されるとリアクトルが偏励磁し、本来の機能を
果たさない。
第２図は従来のSVC装置を示す。電源インピーダンス
２を有する電源１に系統母線３が接続され、これに負荷
４が接続されている。この負荷４に対し、SVC装置が設
置されるが、この装置はリアクトル12と逆並列接続サイ
リスタ13,14の直列接続によるTCR部とコンデンサ15とリ
アクトル６の直列回路によるフィルタ部とが系統母線３
に並列に接続してなる。
２を有する電源１に系統母線３が接続され、これに負荷
４が接続されている。この負荷４に対し、SVC装置が設
置されるが、この装置はリアクトル12と逆並列接続サイ
リスタ13,14の直列接続によるTCR部とコンデンサ15とリ
アクトル６の直列回路によるフィルタ部とが系統母線３
に並列に接続してなる。
TCR部のサイリスタ13,14を制御し、リアクトル12の通
電電流を調節するため、負荷４の線路に負荷電流検出CT
18が結合され、系統電圧を取り出すため、系統母線３に
電圧検出PT5が結合され、それぞれ系統電圧信号と負荷
電流信号が取り出され、両信号はＱ検出回路６に入力し
て演算により無効電力が検出される。一方、前記PT5は
電源同期回路７に接続され、同期信号が取り出される。
電電流を調節するため、負荷４の線路に負荷電流検出CT
18が結合され、系統電圧を取り出すため、系統母線３に
電圧検出PT5が結合され、それぞれ系統電圧信号と負荷
電流信号が取り出され、両信号はＱ検出回路６に入力し
て演算により無効電力が検出される。一方、前記PT5は
電源同期回路７に接続され、同期信号が取り出される。
前記Ｑ検出回路よりの無効電力信号はファンクション
回路８に入力し、ここでサイリスタによって補償すべき
電流制御の位相制御角が演算され、電源位相を基準にサ
イリスタの位相制御パルスが正側のパルス発生器で発生
し、この位相制御パルスから半サイクル後にサイリスタ
の負側の位相制御パルスを決定するとき、遅延回路17を
用い、基準（例えば50HZ）の電源周波数に同期させるこ
とによりサイリスタを正負対象に制御する。これにより
変動する負荷の発生する無効電力による系統電圧の変動
を抑制することができる。
回路８に入力し、ここでサイリスタによって補償すべき
電流制御の位相制御角が演算され、電源位相を基準にサ
イリスタの位相制御パルスが正側のパルス発生器で発生
し、この位相制御パルスから半サイクル後にサイリスタ
の負側の位相制御パルスを決定するとき、遅延回路17を
用い、基準（例えば50HZ）の電源周波数に同期させるこ
とによりサイリスタを正負対象に制御する。これにより
変動する負荷の発生する無効電力による系統電圧の変動
を抑制することができる。
第３図のP1は電源に同期した位相制御パルスを示す
が、この位相制御パルスからt1時間（50HZの場合10msに
設定）に位相制御パルスP2を発生させる。周波数が一定
であれば、正負対称にサイリスタは制御されるので、リ
アクトルは偏励磁を起こさない。
が、この位相制御パルスからt1時間（50HZの場合10msに
設定）に位相制御パルスP2を発生させる。周波数が一定
であれば、正負対称にサイリスタは制御されるので、リ
アクトルは偏励磁を起こさない。
しかし、電源周波数がわずかでも変動するとt1を一定
としているので、サイリスタは正負非対称制御し、リア
クトルが偏励磁されることになる。実際にサイリスタの
正側、負側の制御位相角が数度正負非対称となるとリア
クトル電流は非対称となる。なお、リアクトルにかえ高
インピーダンストランスが用いられることが多いが、そ
の動作についてもリアクトルと同効である。
としているので、サイリスタは正負非対称制御し、リア
クトルが偏励磁されることになる。実際にサイリスタの
正側、負側の制御位相角が数度正負非対称となるとリア
クトル電流は非対称となる。なお、リアクトルにかえ高
インピーダンストランスが用いられることが多いが、そ
の動作についてもリアクトルと同効である。
［発明の構成］ 本発明は上記電源周波数のわずかの変動にも逆並列接
続したサイリスタに正負対称の位相制御パルスを付与で
きるように構成したもので、リアクトルの偏励磁を防止
できる無効電力補償装置の制御方法にある。
続したサイリスタに正負対称の位相制御パルスを付与で
きるように構成したもので、リアクトルの偏励磁を防止
できる無効電力補償装置の制御方法にある。
以下、第１図に示す実施例により本発明を説明する。
第２図と同一部分は同一符号で示す。
第２図と同一部分は同一符号で示す。
図示のように電源インピータンス２を有する電源１に
接続された系統母線３に負荷４が接続され、これに対
し、リアクトル12と逆並列接続サイリスタ13,14を直列
接続したTCR部とコンデンサ15、リアクトル16を直列接
続した交流フィルタ部よりなるSVC装置が系統母線３に
接続される。
接続された系統母線３に負荷４が接続され、これに対
し、リアクトル12と逆並列接続サイリスタ13,14を直列
接続したTCR部とコンデンサ15、リアクトル16を直列接
続した交流フィルタ部よりなるSVC装置が系統母線３に
接続される。
なお、本発明では原理的に、交流フィルタ部は直接関
与するところはなく、サイリスタ制御リアクトルの制御
が対象である。負荷４の回路に負荷電流検出CT18が結合
され、系統母線３に系統電圧検出用PT5が結合され、系
統電圧信号と負荷電流信号が取り出される。前記両信号
を入力するＱ検出回路６が設けられ、ここで演算された
負荷無効電力信号はファンクション回路８に入力し、サ
イリスタ制御位相角の演算が行われ、電源同期回路７よ
りの信号により、電源位相を基準にサイリスタ正側パル
ス発生器９にてサイリスタ位相制御パルスを発生するこ
とにおいては従来とかわるところはない。
与するところはなく、サイリスタ制御リアクトルの制御
が対象である。負荷４の回路に負荷電流検出CT18が結合
され、系統母線３に系統電圧検出用PT5が結合され、系
統電圧信号と負荷電流信号が取り出される。前記両信号
を入力するＱ検出回路６が設けられ、ここで演算された
負荷無効電力信号はファンクション回路８に入力し、サ
イリスタ制御位相角の演算が行われ、電源同期回路７よ
りの信号により、電源位相を基準にサイリスタ正側パル
ス発生器９にてサイリスタ位相制御パルスを発生するこ
とにおいては従来とかわるところはない。
一方、電源同期回路７より分周波fnが取り出される。
この分周波はF/Vコンバータ21に入力し、この出力は係
数器22を介し、積分23に入力し、その出力は比較器24に
入力する。また比較器24には基準値25が入力する。比較
器24の出力はサイリスタ負側パルス発生器26に入力し、
負側サイリスタ位相制御パルスを発生し、サイリスタ負
側パルスアンプ11に入力するとともに、フリップフロッ
プ回路27に入力する。また、サイリスタ正側パルス発生
器９の出力はサイリスタ正側パルスアンプ10に入力する
とともにフリップフロップ回路27に入力し、前記アンプ
10,11よりのサイリスタ位相制御パルスはサイリスタ13,
14の点弧極に入力する。点線で囲む20は前記説明の21,2
2,23 24、25、26、27によるサイリスタ負側パルス発生
部を示すものである。
この分周波はF/Vコンバータ21に入力し、この出力は係
数器22を介し、積分23に入力し、その出力は比較器24に
入力する。また比較器24には基準値25が入力する。比較
器24の出力はサイリスタ負側パルス発生器26に入力し、
負側サイリスタ位相制御パルスを発生し、サイリスタ負
側パルスアンプ11に入力するとともに、フリップフロッ
プ回路27に入力する。また、サイリスタ正側パルス発生
器９の出力はサイリスタ正側パルスアンプ10に入力する
とともにフリップフロップ回路27に入力し、前記アンプ
10,11よりのサイリスタ位相制御パルスはサイリスタ13,
14の点弧極に入力する。点線で囲む20は前記説明の21,2
2,23 24、25、26、27によるサイリスタ負側パルス発生
部を示すものである。
ここでまずこの負側パルス発生部20の各部分について
説明する。
説明する。
入力となる電源同期回路７より分周器によって取り出
される電源同期分周波fnは、例えば、電源周波数に応じ
て以下のように変化する。（７はPLL回路とする。） 49Hz……fn49＝49×27＝6.272kHz 50Hz……fn50＝50×27＝6.400kHz（基準） 51Hz……fn51＝51×27＝6.528kHz 次にF/Vコンバータは、例えば０〜10kHz/0〜10Vに対
応する構成とする。
される電源同期分周波fnは、例えば、電源周波数に応じ
て以下のように変化する。（７はPLL回路とする。） 49Hz……fn49＝49×27＝6.272kHz 50Hz……fn50＝50×27＝6.400kHz（基準） 51Hz……fn51＝51×27＝6.528kHz 次にF/Vコンバータは、例えば０〜10kHz/0〜10Vに対
応する構成とする。
係数器22は なお、10Vを基準値とし、fn50＝6.400kHzを基準とす
る。
る。
積分器23は、V0＝1/τ∫Vin・dt, Vinは係数器22よりの入力信号。
基準値25はVS＝10V/50Hzとする。
フリップフロップ回路27は積分器23をセット・リセッ
トする。
トする。
比較器24は積分器23の出力信号V0と基準値VSを比較す
る。
る。
サイリスタ負側パルス発生器26は比較器24の出力信号
が反転した時点でロジック信号を出力する。
が反転した時点でロジック信号を出力する。
積分器23のセットタイミングはサイリスタ正側パルス
発生器９の制御パルスでセットされ、サイリスタ負側パ
ルス発生器26のパルス立下りで行なう。
発生器９の制御パルスでセットされ、サイリスタ負側パ
ルス発生器26のパルス立下りで行なう。
［動作］ 以下系統電源周波数50Hzを基準に±1Hz電源周波数が
変化したときのサイリスタ負側パルスP2のタイミング時
間について説明する。
変化したときのサイリスタ負側パルスP2のタイミング時
間について説明する。
（１）電源周波数が49Hzの場合 この場合、半サイクル遅れ時間 fn＝6.272kHz,VF（F/Vコンバータ変換値）＝6.272V,Vin
＝VF・Ｋ＝9.803V、積分定数は10msであるので、基準値
（10V）までの時間Ｔは、 V0＝1/τ∫Vin・dtから、 半サイクル遅れ時間t49と合致し、サイリスタ負側制御
位相パルスを発生する。
＝VF・Ｋ＝9.803V、積分定数は10msであるので、基準値
（10V）までの時間Ｔは、 V0＝1/τ∫Vin・dtから、 半サイクル遅れ時間t49と合致し、サイリスタ負側制御
位相パルスを発生する。
（２）電源周波数が51Hzの場合、 この場合、半サイクル遅れ時間 VF＝6.528V,Vin＝VF・Ｋ≒10.20V Ｔ＝10V/10.20・10ms≒9.8ms……半サイクル遅れ時間と
合致し、サイリスタ負側制御位相パルスを発生する。
合致し、サイリスタ負側制御位相パルスを発生する。
以上説明から理解されるように、本発明は、電源周波
数の分周波を用い、電源周波数が基準である50Hzあるい
は60Hzである時、この基準となる電源周波数より周波数
が低下した場合、または上った場合、交流正側のサイリ
スタ正側パルス発生器９よりのサイリスタ位相制御パル
スの発生時を起点に、この正側サイリスタ位相制御パル
ス信号によってフリップフロップ回路27を付勢して積分
器23を動作の状態とし、この動作状態において、電源周
波数が49Hzに低下している場合、その分周波であるfn＝
6.272kHzに到達しても、これを電圧信号に変換した積分
器23よりの電圧信号は、電源の基準周波数である50Hzで
決められた基準電圧信号Vsに到達せず、更に暫時経過し
て前記Vsに到達し、サイリスタ負側制御位相パルスを発
生する。このVsへの到達によって、サイリスタ正側パル
スの発生から、49Hzにおるサイリスタ負側パルスの発生
時期が補正され、サイリタス正側と負側とは49Hzにおい
て対称制御されることになる。
数の分周波を用い、電源周波数が基準である50Hzあるい
は60Hzである時、この基準となる電源周波数より周波数
が低下した場合、または上った場合、交流正側のサイリ
スタ正側パルス発生器９よりのサイリスタ位相制御パル
スの発生時を起点に、この正側サイリスタ位相制御パル
ス信号によってフリップフロップ回路27を付勢して積分
器23を動作の状態とし、この動作状態において、電源周
波数が49Hzに低下している場合、その分周波であるfn＝
6.272kHzに到達しても、これを電圧信号に変換した積分
器23よりの電圧信号は、電源の基準周波数である50Hzで
決められた基準電圧信号Vsに到達せず、更に暫時経過し
て前記Vsに到達し、サイリスタ負側制御位相パルスを発
生する。このVsへの到達によって、サイリスタ正側パル
スの発生から、49Hzにおるサイリスタ負側パルスの発生
時期が補正され、サイリタス正側と負側とは49Hzにおい
て対称制御されることになる。
電源周波数が51Hzに上った場合、その分周波であるfn
＝6.528kHzで積分器23で動作するので、電源の基準周波
数である50Hzで決められた基準信号Vsには早目に到達
し、サイリスタ負側制御位相パルスを発生する。
＝6.528kHzで積分器23で動作するので、電源の基準周波
数である50Hzで決められた基準信号Vsには早目に到達
し、サイリスタ負側制御位相パルスを発生する。
前記点線で囲むサイリスタ負側パルス発生部は、ディ
ジタル回路で演算することもできる。
ジタル回路で演算することもできる。
［発明の効果］ 以上説明のように、本発明によれば電源周波数と同期
してサイリスタを正負対称に制御できるので、リアクト
ル、高インピーダンストランスの偏励磁を防止すること
ができる。また、従来の装置のように、電源周波数がか
わっても遅延回路を調整する必要はない。
してサイリスタを正負対称に制御できるので、リアクト
ル、高インピーダンストランスの偏励磁を防止すること
ができる。また、従来の装置のように、電源周波数がか
わっても遅延回路を調整する必要はない。
本発明は比較的低速応答で仕様を満足するSVCの制御
方法として好適な制御方法である。
方法として好適な制御方法である。
第１図は本発明の実施例をブロック図で示す。 第２図は従来のSVC装置におけるTCR部制御回路説明図を
ブロック図で示す。 第３図は第２図装置におけるTCR部制御波形図を示す。 １……電源、２……電源インピーダンス、３……系統母
線、４……負荷、５……電圧検出PT、６……Ｑ検出回
路、７……電源同期回路、８……ファンクション回路、
９……サイリスタ正側パルス発生器、10……サイリスタ
正側パルスアンプ、11……サイリスタ負側パルスアン
プ、12……リアクトル、15……フィルタ用コンデンサ、
16……フィルタ用リアクトル、17……遅延回路、18……
負荷電流検出CT、19……比較器、20……サイリスタ負側
パルス発生部、21……F/Vコンバータ、22……係数器、2
3……積分器、24……比較器、25……基準値（Vs）、26
……サイリスタ負荷パルス発生器、27……フリップフロ
ップ回路。
ブロック図で示す。 第３図は第２図装置におけるTCR部制御波形図を示す。 １……電源、２……電源インピーダンス、３……系統母
線、４……負荷、５……電圧検出PT、６……Ｑ検出回
路、７……電源同期回路、８……ファンクション回路、
９……サイリスタ正側パルス発生器、10……サイリスタ
正側パルスアンプ、11……サイリスタ負側パルスアン
プ、12……リアクトル、15……フィルタ用コンデンサ、
16……フィルタ用リアクトル、17……遅延回路、18……
負荷電流検出CT、19……比較器、20……サイリスタ負側
パルス発生部、21……F/Vコンバータ、22……係数器、2
3……積分器、24……比較器、25……基準値（Vs）、26
……サイリスタ負荷パルス発生器、27……フリップフロ
ップ回路。
Claims (1)
- 【請求項１】すなくともサイリスタ制御リアクトル部を
備え、系統母線に接続され、系統の電圧変動を抑制する
無効電力補償装置の制御方法において、前記サイリスタ
制御リアクトル部のサイリスタに対する交流正側の制御
位相パルス信号はＱ検出回路の無効電力信号をファンク
ション回路に入力して位相制御角を求め、電源周期回路
の電源周期信号により電源位相を基準にサイリスタの位
相制御パルス信号を発生させ、前記交流正側の制御位相
パルス信号から半サイクル後に発生させる交流負側の制
御位相パルス信号は前記電源同期回路から分周波を取り
出し、分周波をF/Vコンバータで対応する電圧信号に変
換し、この電圧信号に係数器で基準周波で定まる係数を
掛けて前記交流正側の制御位相パルス信号の発生時を起
点に動作状態となる積分器に入力し、前記積分器の出力
信号と前記基準周波数で定められた基準電圧信号とを比
較器で比較して前記積分器の出力信号が基準電圧信号に
到達した時点でサイリスタ負側制御位相パルスを発生さ
せ交流正、負対称に前記サイリスタを制御することによ
り、サイリスタと直列に接続したリアクトルの偏励磁を
防止することを特徴とする無効電力補償装置の制御方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017246A JP2581243B2 (ja) | 1990-01-26 | 1990-01-26 | 無効電力補償装置の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017246A JP2581243B2 (ja) | 1990-01-26 | 1990-01-26 | 無効電力補償装置の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222015A JPH03222015A (ja) | 1991-10-01 |
| JP2581243B2 true JP2581243B2 (ja) | 1997-02-12 |
Family
ID=11938594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017246A Expired - Fee Related JP2581243B2 (ja) | 1990-01-26 | 1990-01-26 | 無効電力補償装置の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581243B2 (ja) |
-
1990
- 1990-01-26 JP JP2017246A patent/JP2581243B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03222015A (ja) | 1991-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |