JPH03222015A - 無効電力補償装置の制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は電鉄負荷などのように比較的低速な無効電力補
償にて電圧変動を抑制する無効電力補償装置の制御方式
に関する。

［従来技術］ 逆並列接続サイリスタとリアクトルよりなるサイリスタ
制御リアクトル（以下ＴＣＲ部という）とコンデンサと
リアクトルからなる交流フィルタ部を備える無効電力補
償装置（以下ＳＶＣ装置という）のサイリスタを位相制
御してリアクトル電流を制御し、系統の電圧変動を抑制
するため無効電力を調整するとき、サイリスタが正負非
対称に制御されるとリアクトルが偏励磁し、本来の機能
を果たさない。

第２図は従来のＳｖＣ装置を示す。電源インピーダンス
２を有する電源１に系統母線３が接続され、これに負荷
４が接続されている。この負荷４に対し、５ｖｃｖｉｔ
置が設置されるが、この装置はリアクトル１２と逆並列
接続サイリスタ１３．１４の直列接続によるＴＣＲ部と
コンデンサ１５とリアクトル１６の直列回路によるフィ
ルタ部とが系統母線３に並列に接続してなる。

ＴＣＲ部のサイリスタ１３．１４を制御し、リアクトル
１２の通電電流を調節するため、負荷４の線路に負荷電
流検出ＣＴ１Ｂが結合され、系統電圧を取り出すため、
系統母線３に電圧検出ＰＴ５が結合され、それぞれ系統
電圧信号と負荷電流信号が取り出され、両信号はＱ検出
回路６に入力して演算により無効電力が検出される。一
方、前記ＰＴ５は電源同期回路７に接続され、同期信号
が取り出される。

前記Ｑ検出回路６よりの無効電力信号はファンクシ日ソ
回路８に入力し、ここでサイリスタによって補償すべき
電流制御の位相制御角が演算され、電源位相を基準にサ
イリスタの位相制御パルスが正側のパルス発生器で発生
し、この位相制御パルスから半サイクル後にサイリスタ
の負側の位相制御パルスを決定するとき、遅延回路Ｉ７
を用い、電源周波数に同期させることにより周波数変動
があってもサイリスタを正負対称に制御する。

これにより変動する負荷の発生する無効電力にょる系統
電圧の変動を抑制することができる。

第３図のＰ、は電源に同期した位相制御パルスを示すが
、この位相制御パルスからｔ８時間（５０Ｈｚの場合１
０−５に設定）に位相制御パルスＰ２を発生させる。周
波数が一定であれば、正負対称にサイリスタは制御され
るので、リアクトルは偏励磁を起こさない。

しかし、電源周波数がわずかでも変動するとｔ。

を一定としているので、サイリスクは正負非対称制御し
、リアクトルが偏励磁されることになる。

実際にサイリスタの正側、負側の制御位相角が散文正負
非対称となるとリアクトル電流は非対称となる。なお、
リアクトルにかえ高インピーダンストランスが用いられ
ることが多いが、その動作についてもリアクトルと同効
である。

［発明の構成コ 本発明は上記電源周波数のわずかの変動にも逆並列接続
したサイリスクに正負対称の位相制御パルスを付与でき
るように構成したもので、リアクトルの偏励磁を防止で
きる無効電力補償装置の制御方式にある。

以下、第１図に示す実施例により本発明を説明する。第
２図と同一部分は同一符号で示す。

図示のように電源インピーダンス２を有する電源１に接
続された系統母線３に負荷４が接続され、これに対し、
リアクトルＩ２と逆並列接続サイリスタ１３．１４を直
列接続したＴＣＲ部とコンデンサ１５、リアクトルＩ６
を直列接続した交流フィルタ部よりなるＳＶＣ装置が系
統母線３に接続される。

なお、本発明では原理的に、交流フィルタ部は直接関与
するところはなく、サイリスタ制御リアクトルの制御が
対象である。負荷４の回路に負荷電流検出ＣＴｌ８が結
合され、系統母線５に系統電圧検出用ＰＴ５が結合され
、系統電圧信号と負荷電流信号が取り出される。前記両
信号を入力とするＱ検出回路６が設けられ、ここで演算
された負荷無効電力信号はファンクション回路８に入力
し、サイリスタ制御位相角の演算が行われ、電源同期回
路７よりの信号により、電源位相を基準にサイリスタ正
側パルス発生器９にてサイリスタ位相制御パルスを発生
することにおいては従来とかわるところはない。

一方、電源同期回路７より分周波ｆｎが取り出される。

この分周波はＦ／Ｖコンバータ２１に入力し、この出力
は係数器２２を介し、積分器２３に入力し、その出力は
比較器２４に入力する。また比較器２４には基準値２５
が入力する。比較器２４の出力はサイリスタ負側パルス
発生器２Ｂに入力し、負側サイリスク位相制御パルスを
発生し、サイリスタ負側パルスアンプＩＩに入力すると
ともに、フリップフロップ回路２７に入力する。また、
サイリスタ正側パルス発生器９の出力はサイリスタ正側
パルスアンプｌＯに入力するとともにフリップフロップ
回路２７に入力し、前記アンプ１０．＋１よりのサイリ
スタ位相制御パルスはサイリスク１３．１４の点弧極に
入力する。点線で囲む２０は前記説明の２１．２２．２
３２４．２５．２６．２７はサイリスタ負側パルス発生
部を示すものである。

ここでまずこの負側パルス発生部２０の各部分について
説明する。

入力となる電源同期回路７より分周器によって取り出さ
れる電属同期分周波で９は、例えば、電源周波数に応じ
て以下のように変化する。（７はＰＬＬ回路とする。） ４ＳＨ２−−ｆｆ１４ｅ＝４９Ｘ２’＝［ｉ、２７２ｋ
Ｈｚ５０Ｈｚ　　・−ｆ、１６ｏ＝５０Ｘ２７＝６．４
００ｋＨｚ（基準）５１１１ｚ　　−−−ｆｎｅ＋＝５
１Ｘ２’＝６．５２８ｋＨ２次にＦ／Ｖ：Ｉ　７バータ
は、例えば０−１０ｋＨｚ１０−ＩＯＶに対応する構成
とする。

なお、ＩＯｖを基準値とし、ｆ、５ｏ＝　６．４００ｋ
Ｈｚを基準とする。

積分器２３は、Ｖｏ”　Ｉ／　ＴＪＶ　＋　ｎ　・ｄ　
ｔ　＋積分定数（τ）力信号。

基準値２５はＶｓ＝　ｌ０Ｖ１５０Ｈｚとする。

フリップフロップ回路２７は積分器２３をセット リセットする。

比較器２４は積分器２３の出力信号Ｖ。と基準値ｖｓを
比較する。

サイリスタ負側パルス発生器２６は比較器２４の出力信
号が反転した時点でロジック信号を出力する。

積分器２３のセットタイミングはサイリスタ正側パルス
発生器９の制御パルスでセットされ、サイリスタ負側パ
ルス発生器２Ｂのパルス立下りで行なう。

［動作コ 以下系統電源周波数５０Ｈｚを基準に±ＩＨｚ電源周波
数が変化したときのサイリスタ負側パルスＰ２のタイミ
ング時間について説明する。

（１）電源周波数が４９Ｈｚの場合 １０．２ｍｓ、ｆ、１＝　８．２７２ｋＨｚ、Ｖ、（Ｆ
／Ｖコンバータ変換値）：　ｌｉ、２７２Ｖ、Ｖ、ｌｌ
：　Ｖ、・Ｋ＝　９．８０３Ｖ、積分定数はｌ０ｍ５で
あるので、基準値（ＩＯＶ）までの時間Ｔは、 １０ｍ５→１０．２ｍｓ・・・半サイクル遅れ時間ｔ４
９と合致し、サイリスタ負側制御位相パルスを発生する
。

（２）電源周波数が５１ｔｌｚの場合 −９，８ｍｓ、ｆ、＝　　６．５２８ｋＨｚ、Ｙ、＝　
　８．５２１１．Ｖ、ｆｌ＝ＶＰ−Ｋ”ｔ　１０．２０
Ｖ Ｔ　＝　ＩＯＶ／１０．２０１１）＋ｓ＋　９．８ｍ５
−半サイクル遅れ時間と合致し、サイリスタ負側制御位
相パルスを発生する。

以上説明から理解されるように、本発明は、電源周波数
の分周波を用い、電源周波数が基準である５０Ｈｚある
いは１ｉＯＨｚである時、この基準となる電源周波数よ
り周波数が低下した場合、または上った場合、交流正側
のサイリスタ正側パルス発生器９よりのサイリスタ位相
制御パルスの発生時を起点に、この正側サイリスタ位相
制御パルス信号によってフリップフロップ回路２７を付
勢して積分器２３を動作の状態とし、この動作状態にお
いて、電源周波数が４９Ｈｚに低下している場合、その
分周波であるｆ、＝　ｌｔｉ、２７２ｋＨｚに到達して
も、これを電圧信号に変換した積分器２３よりの電圧信
号は、電源の基準周波数である５０Ｈｚで決められた基
準電圧信号ｖｓに到達せず、更に暫時経過して前記Ｖｓ
に到達し、サイリスタ負側制御位相パルスを発生する。

このｖｓへの到達によって、サイリスタ正側パルスの発
生から、４９Ｈｚにおけるサイリスタ負側パルスの発生
時期が補正され、サイリスタ正側と負側とは４９Ｈｚに
おいて対称制御されることになる。

電源周波数が５１Ｈｚに上った場合、その分周波である
ｆ、＝　８．５２８ｋｌｌｚで積分器２３が動作するの
で、電源の基準周波数である５Ｈｚで決められた基準信
号ｖｓには早目に到達し、サイリスタ負側制御位相パル
スを発生する。

前記点線で囲むサイリスタ負側パルス発生部は、ディジ
タル回路で演算することもできる。

［発明の効果コ 以上説明のように、本発明によれば電源周波数と同期し
てサイリスタを正負対称に制御できるので、リアクトル
、高インピーダンストランスの偏励磁を防止することが
できる。また、従来の装置のように、電源周波数がかわ
っても遅延回路を調整する必要はない。

本発明は比較的低速応答で仕様を満足するＳｖＣの制御
方法として好適な制御方式である。

【図面の簡単な説明】

第１図は本発明の実施例をブロック図で示す。 第２図は従来のＳｖＣ装置におけるＴＣＲ部制列制御回
路説明図ロック図で示す。 第３図は第２図装置におけるＴＣＲ部制御波形図を示す
。 １・・・電源、２・・・電源インピーダンス、３・・・
系統母線、４・・・負荷、５・・・電圧検出ＰＴ１６・
・・Ｑ検出回路、７・・・電源同期回路、８・・・ファ
ンクンヨン回路、９・・・サイリスタ正側パルス発生器
、１ｏ・・・サイリスタ正側パルスアンプ、１１・・・
サイリスタ負側パルスアンプ、１２・・・リアクトル、
１５・・・フィルタ用コンデンサ、Ｉ６・・・フィルタ
用リアクトル、１７・・・遅延回路、１８・・・負荷電
流検出ＣＴ、　１９・・・比較器、２０・・・サイリス
ク負側パルス発生部、２１・・・Ｆ／Ｖコンバータ、２
２・・・係数器、２３・・・積分器、２４・・・比較器
、２５・・・基準値（Ｖｓ）、２１１ｉ・・・サイリス
タ負荷パルス発生器、２７・・・フリップフロップ回路
。 夷 図 算 図

Claims (1)

【特許請求の範囲】
1. （１）すくなくともサイリスタ制御リアクトル部を備え
   、系統母線に接続され、系統の電圧変動を抑制する無効
   電力補償装置の制御において、前記サイリスタ制御リア
   クトル部のサイリスタに対する交流正側の制御位相パル
   ス信号は演算ならびに電源同期信号により求め、該信号
   から半サイクル後に発生させる交流負側の制御位相パル
   ス信号は前記交流正側の制御位相パルス信号の発生時を
   起点に、前記電源同期信号および電源の既基準周波数に
   基づき、演算により半サイクルの遅れ時間を演算して求
   め、交流正、負対称に前記サイリスタを制御することに
   より、サイリスタと直列に接続したリアクトルの偏励磁
   を防止することを特徴とする無効電力補償装置の制御方
   式。