JP4003501B2 - 三相ｐｗｍ整流器の制御装置 - Google Patents
三相ｐｗｍ整流器の制御装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力される三相交流電力を直流電力に変換する三相ＰＷＭ整流器に関し、特に、入力される交流波形に同期した直流出力リップルを低減するように制御する三相ＰＷＭ整流器の制御装置に関する。
【０００２】
【従来の技術】
三相ＰＷＭ整流器は、通信用機器の電源やバッテリー充電器などに広く用いられている。
【０００３】
このような三相ＰＷＭ整流器を通信用機器の電源として用いる場合、出力電圧リップルに対する評価雑音を数ｍＶから数１０ｍＶに抑える必要がある。この評価雑音は、５０Ｈｚから５０００Ｈｚまでのリップル成分に重みを付けて加算したもので、この重みは、例えば『安藤電気株式会社製 雑音レベル測定器 ＡＤ−９４３０形 説明書 １−１頁』に記載されている。
【０００４】
以下、図１３に示す第１の従来の三相ＰＷＭ整流器を参照してその基本的な動作を説明する。交流入力端子Ｒ，Ｓ，Ｔには、図示しない三相の系統交流電源が接続される。
【０００５】
交流入力端子Ｒ，Ｓ，Ｔからの系統交流電圧がそれぞれ交流リアクトルＬＡ，ＬＢ，ＬＣに入力され、交流リアクトルＬＡ，ＬＢ，ＬＣからの系統交流電圧がそれぞれスイッチング素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２とダイオードＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２，ＤＣ１，ＤＣ２により直流電圧に整流され、さらに、コンデンサＣｏにより平滑されて直流出力端子Ｐ，Ｎを介して図示しない負荷に直流電力が出力される。
【０００６】
ここで、直流電圧検出器１０２は、コンデンサＣｏの端子間電圧を検出し、直流電圧検出信号Ｖｏを出力する。
【０００７】
減算器１１０では、予め設定しておいた基準出力電圧信号Ｖ* から直流電圧検出信号Ｖｏを引いた差信号ΔＶが誤差増幅器１１１に出力される。さらに、誤差増幅器１１１では、この差信号ΔＶが誤差増幅されて基準電流振幅信号Ｉ* として乗算器１１２Ａ〜１１２Ｃに出力される。なお、基準電流振幅信号Ｉ* は、基準出力電圧信号Ｖ* に対して、直流電圧検出信号Ｖｏが大きいときに、小さい数値となる。
【０００８】
一方、交流電圧検出器１００Ａ，１００Ｂ，１００Ｃは、交流入力端子Ｒ，Ｓ，Ｔに入力される系統交流電圧を検出し、それぞれ交流電圧検出信号ｖＡ，ｖＢ，ｖＣを出力する。乗算器１１２Ａ〜１１２Ｃでは、それぞれ交流電圧検出信号ｖＡ〜ｖＣと基準電流振幅信号Ｉ* とが乗算されて基準交流電流信号ＩＡ* ，ＩＢ* ，ＩＣ* が減算器１１３Ａ〜１１３Ｃに出力される。
【０００９】
さらに、交流電流検出器１０１Ａ，１０１Ｂ，１０１Ｃは、交流入力端子Ｒ，Ｓ，Ｔに流れる系統交流電流を検出し、それぞれ交流電流検出信号ｉＡ，ｉＢ，ｉＣを出力する。減算器１１３Ａ〜１１３Ｃでは、それぞれ基準交流電流信号ＩＡ* ，ＩＢ* ，ＩＣ* から交流電流検出信号ｉＡ ，ｉＢ ，ｉＣ を引いた差信号ΔＩＡ，ΔＩＢ，ΔＩＣが誤差増幅器１１４Ａ〜１１４Ｃに出力される。
【００１０】
次いで、誤差増幅器１１４Ａ〜１１４Ｃでは、この差信号ΔＩＡ，ΔＩＢ，ΔＩＣが誤差積分されて基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* として比較器１１５Ａ〜１１５Ｃに出力される。なお、誤差増幅器１１１および１１４Ａ〜１１４Ｃは比例積分制御器などとする。
【００１１】
ここで、比較波発生器１１６では、系統交流周波数（例えば５０Ｈｚ）よりも充分に周波数が高い例えば２４ｋＨｚの三角波からなる比較波Ｈが発生されて比較器１１５Ａ〜１１５Ｃに出力されている。比較器１１５Ａ〜１１５Ｃでは、基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* と比較波Ｈとの電圧における大小関係が比較され、図１４に示すように、前者が大きいときは１、それ以外は０となる比較信号ＳＡ，ＳＢ，ＳＣがゲート駆動回路１０３Ａ〜１０３Ｃに出力される。
【００１２】
図１３に戻り、ゲート駆動回路１０３Ａでは、比較器１１５Ａからの比較信号ＳＡが入力され、比較信号ＳＡが１のとき、スイッチング素子ＱＡ１を導通させ、比較信号ＳＡが０のとき、スイッチング素子ＱＡ２を導通させるオンオフ信号をそれぞれスイッチング素子ＱＡ１，ＱＡ２に出力する。なお、他のゲート駆動回路１０３Ｂ，１０３Ｃは、ゲート駆動回路１０３Ａと同様に動作するので、その説明を省略する。
【００１３】
以上のような動作により、交流入力端子Ｒ，Ｓ，Ｔに供給される図示しない三相の系統交流電源からの交流電力が直流電力に変換され、直流出力端子Ｐ，Ｎから図示しない負荷に給電される。この際、直流電圧検出信号Ｖｏが予め設定しておいた基準出力電圧信号Ｖ* よりも小さい時に基準電流振幅信号Ｉ* が大きくなるように制御され、さらに、その基準電流振幅信号Ｉ* の大きさに従った力率１の系統交流電流が三相の系統交流電源から交流入力端子Ｒ，Ｓ，Ｔに供給される。
【００１４】
図１５は、図１３に示す第１の従来の三相ＰＷＭ整流器の過渡特性を改善した第２の従来の三相ＰＷＭ整流器の構成を示す図である。
【００１５】
その特徴は、図１３に示す第１の従来の三相ＰＷＭ整流器に対して、誤差増幅器１１１と乗算器１１２Ａ〜１１２Ｃとの間に減算器１１９を付加し、電流検出器１０４、ローパスフィルタ１１７、比例ゲイン１１８を新たに設けたことにあり、その他の構成は図１３に示す第１の従来の三相ＰＷＭ整流器の構成と同様であり、同一構成には同一符号を付して示している。
【００１６】
同図において、電流検出器１０４は、直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏに流れる電流を検出して電流検出信号ｉD をローパスフィルタ１１７に出力する。
【００１７】
ローパスフィルタ１１７は、電流検出器１０４から出力される電流検出信号ｉD から高周波成分を除去したフィルタ信号を出力するアナログフィルタである。
【００１８】
比例ゲイン１１８は、ローパスフィルタ１１７から出力されるフィルタ信号に対して、予め設定しておいた制御ゲインを掛けて新たなフィルタ信号を生成して減算器１１９に出力する。
【００１９】
減算器１１９は、誤差増幅器１１１から出力される基準電流振幅信号Ｉ* から制御ゲインが掛けられたフィルタ信号を引いて、この差を新たな基準電流振幅信号Ｉ* ´として乗算器１１２Ａ〜１１２Ｃに出力する。
【００２０】
第２の従来の三相ＰＷＭ整流器の構成によれば、電流検出器１０４により直流出力端子Ｐ，Ｎ間に接続されているコンデンサＣｏに流れる電流を検出し、出力される電流検出信号ｉD から高周波成分が除去され制御ゲインを掛けたフィルタ信号を生成しておき、基準電流振幅信号Ｉ* からフィルタ信号を引いて基準電流振幅信号Ｉ* を補正するので、直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏに流れる充放電電流を基準電流振幅信号Ｉ* にフィードバックすることができ、コンデンサＣｏによる充放電を抑え、直流出力電圧の変動を抑えることができるという利点を有している。
【００２１】
【発明が解決しようとする課題】
ところで、交流入力端子Ｒ，Ｓ，Ｔに供給されている三相の系統交流電圧にアンバランスなどが生じた場合、直流出力端子Ｐ，Ｎから出力される直流出力電圧に系統交流周波数または系統交流周波数の整数倍の周波数を主成分とする直流電圧脈動が生じる。
【００２２】
制御回路をディジタル化することで、装置間のばらつきを低減することができ、さらに、制御回路を構成する部品点数を削減することができるという効果がある。
【００２３】
しかしながら、制御回路をディジタル化した場合、直流電圧検出器１０２や電流検出器１０４には検出分解能があり、例えば１０ビットのＡ／Ｄ変換器を用いると、１０ビットのＡ／Ｄ変換器はフルスケールに対して０．１％以下を読めない。
【００２４】
例えば、図１３に示す構成において、直流出力端子Ｐ，Ｎから出力される直流出力電圧が３５０Ｖになるように制御する場合、直流電圧検出器１０２の検出範囲を０〜４００Ｖとすると、０．４Ｖ以下の電圧脈動を制御回路が検出できない。従って、直流出力電圧の脈動は、理論上０．４Ｖ以下にすることができないといった問題があった。
【００２５】
また、図１５に示す構成によれば、直流出力端子Ｐ，Ｎ間に接続されているコンデンサＣｏに流れる充放電時の電流リップルが零になるようにフィードバックすることで、直流出力電圧の脈動を低減するようにしている。
【００２６】
しかしながら、コンデンサＣｏに流れる電流を電流検出器１０４により検出してアナログフィルタであるローパスフィルタ１１７に入力する場合、ローパスフィルタ１１７により遅延が生じるので、比例ゲイン１１８に設定する制御ゲインを大きくできないといった問題があった。一方、ローパスフィルタ１１７の遅れ時間を小さくすると、電流検出器１０４の入力に低周波数の電圧脈動を含むスイッチングリップルが重畳するといった問題があった。
【００２７】
本発明は、上記に鑑みてなされたもので、その目的としては、直流出力電圧に重畳される直流リップルや直流電圧の変動成分を低減することができる三相ＰＷＭ整流器の制御回路を提供することにある。
【００２８】
【課題を解決するための手段】
請求項１記載の発明は、上記課題を解決するため、三相交流入力端子からの三相交流を入力し、複数のスイッチ素子をオンオフして前記三相交流を直流電力に変換し、前記直流電力をコンデンサを接続した直流出力端子から出力する三相ＰＷＭ整流器において、前記直流出力端子間に接続されたコンデンサの電流を検出して電流検出信号を出力する電流検出器と、この電流検出信号を入力して高周波成分を取り除いたフィルタ信号を出力するアナログフィルタと、補正信号を前記三相交流の１周期分記憶する記憶手段と、前記フィルタ信号を１周期前のタイミングの補正信号に加算し、これを新たな補正信号として前記記憶手段に記憶する遅延積分手段と、前記遅延積分手段から出力される補正信号を用いて前記スイッチ素子のオンオフ時比率を演算する演算手段とを備えたことを要旨とする。
【００２９】
請求項２記載の発明は、上記課題を解決するため、前記遅延積分手段は、入力信号を前記三相交流の１周期間遅延させて出力信号として出力する遅延演算手段と、該遅延演算手段からの出力信号と前記アナログフィルタからのフィルタ信号とを前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、を有し、該加算手段からの加算信号を該遅延演算手段の入力信号とするとともに、前記補正信号として出力することを要旨とする。
【００３０】
請求項３記載の発明は、上記課題を解決するため、前記遅延積分手段は、入力信号を前記三相交流の１周期間遅延させて出力信号として出力する遅延演算手段と、該遅延演算手段からの出力信号と前記アナログフィルタからのフィルタ信号とを前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、を有し、該加算手段からの加算信号を該遅延演算手段の入力信号にして、該遅延演算手段からの出力信号を前記補正信号として出力することを要旨とする。
【００３１】
請求項４記載の発明は、上記課題を解決するため、前記遅延積分手段は、前記三相交流の１周期をＴとし、このＴよりも充分短い時間をΔＴとするとき、入力信号を（Ｔ−ΔＴ）間遅延させて出力信号として出力する遅延演算手段と、該遅延演算手段からの出力信号を入力信号として入力してΔＴ間遅延させて出力信号として出力する遅延手段と、該遅延手段からの出力信号と前記アナログフィルタからのフィルタ信号とを該系前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、を有し、該加算手段からの加算信号を該遅延演算手段の入力信号にして、該遅延演算手段からの出力信号を前記補正信号として出力することを要旨とする。
【００３２】
請求項５記載の発明は、上記課題を解決するため、前記遅延積分手段は、入力信号を前記三相交流の１周期間遅延させて出力信号として出力する遅延演算手段と、該遅延演算手段からの出力信号と前記アナログフィルタからのフィルタ信号とを前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、カットオフ周波数が前記三相交流の周波数よりも低く設定され、該加算手段からの加算信号を入力信号として入力して低周波数成分を抽出した信号を出力信号として出力するフィルタと、該加算手段からの加算信号と該フィルタからの出力信号とを減算して減算信号を出力する減算手段と、を有し、該減算手段からの減算信号を該遅延演算手段の入力信号とするとともに、前記補正信号として出力することを要旨とする。
【００３３】
請求項６記載の発明は、上記課題を解決するため、前記遅延積分手段は、入力信号を前記三相交流の１周期間遅延させて出力信号として出力する遅延演算手段と、カットオフ周波数が搬送波周波数の約１／２に設定され、該遅延演算手段からの出力信号を入力信号として入力して高周波成分を除去した信号を出力信号として出力するフィルタと、該フィルタからの出力信号と前記アナログフィルタからのフィルタ信号とを前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、を有し、該加算手段からの加算信号を該遅延演算手段の入力信号にして、該遅延演算手段からの出力信号を前記補正信号として出力することを要旨とする。
【００３４】
請求項７記載の発明は、上記課題を解決するため、前記遅延演算手段は、前記交流電圧検出手段から出力された交流電圧検出信号の極性を示す符号信号を出力する符号検出手段と、該符号信号の１周期間に入力される制御クロックを計数して周期クロック数を出力する周期計数手段と、前記制御クロックを計数して書込アドレスを出力する書込アドレス計数手段と、該書込アドレスから該周期クロック数を引いた値を読出アドレスとして算出する減算手段と、前記制御クロックの周期毎に、該書込アドレスにより入力信号を書き込むとともに、該読出アドレスにより入力信号を読み出して出力信号として出力するメモリ手段とを有することを要旨とする。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００３６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る三相ＰＷＭ整流器１０の構成を示す図である。
【００３７】
図１において、三相ＰＷＭ整流器１０は、図示しない三相の系統交流電源に接続されている交流入力端子Ｒ，Ｓ，Ｔと、図示しない負荷に接続されている直流出力端子Ｐ，Ｎが設けられている。三相の系統交流電源から交流入力端子Ｒ，Ｓ，Ｔに力率１で交流電力を入力して直流電力に変換し、直流出力端子Ｐ，Ｎから負荷に直流電力を供給する。
【００３８】
三相ＰＷＭ整流器１０の主回路は、交流入力端子Ｒ，Ｓ，Ｔからの系統交流電圧がそれぞれ入力される交流リアクトルＬＡ，ＬＢ，ＬＣと、交流リアクトルＬＡ，ＬＢ，ＬＣからの系統交流電圧をそれぞれ入力してオンオフ信号に応じて直流電圧に整流する、例えば、ＩＧＢＴのスイッチング素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２と、それぞれのスイッチング素子のコレクタ−エミッタ間に逆方向に接続されたダイオードＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２，ＤＣ１，ＤＣ２と、スイッチング素子およびダイオードにより整流された電圧を平滑するコンデンサＣｏで構成される。
【００３９】
また、三相ＰＷＭ整流器１０の制御部は、交流入力端子Ｒ，Ｓ，Ｔからの系統交流電圧をそれぞれ検出して交流電圧検出信号ＶＡ，ＶＢ，ＶＣを出力する交流電圧検出器１００Ａ，１００Ｂ，１００Ｃと、交流入力端子Ｒ，Ｓ，Ｔに流れる系統交流電流をそれぞれ検出して交流電流検出信号ＩＡ，ＩＢ，ＩＣを出力する交流電流検出器１０１Ａ，１０１Ｂ，１０１Ｃと、コンデンサＣｏの端子間電圧を検出して直流電圧検出信号Ｖｏを出力する直流電圧検出器１０２と、コンデンサＣｏに流れる電流を検出して電流検出信号ｉD を出力する電流検出器１０４と、後述する制御回路２０に設けられた比較器１１５Ａ〜１１５Ｃからの比較信号ＳＡ，ＳＢ，ＳＣに応じてオンオフ信号をスイッチング素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２に出力するゲート駆動回路１０３Ａ〜１０３Ｃと、制御回路２０で構成される。制御回路２０には、減算器１１０、誤差増幅器１１１、ローパスフィルタ１１７、比例ゲイン１１８、減算器１１９、乗算器１１２Ａ〜１１２Ｃ、減算器１１３Ａ〜１１３Ｃ、誤差増幅器１１４Ａ〜１１４Ｃ、比較器１１５Ａ〜１１５Ｃ、比較波発生器１１６に加えて、遅延積分器１２０が設けられている。
【００４０】
減算器１１０は、予め設定しておいた基準出力電圧信号Ｖ* から直流電圧検出信号Ｖｏを引いた差信号ΔＶを誤差増幅器１１１に出力する。誤差増幅器１１１は、この差信号ΔＶを誤差増幅して第１の基準電流振幅信号Ｉ* を増幅器１１９に出力する。
【００４１】
ローパスフィルタ１１７は、電流検出器１０４から出力された検出電流信号ｉD から高周波成分を除去したフィルタ信号を出力するアナログフィルタである。
【００４２】
遅延積分器１２０は、ローパスフィルタ１１７から出力されるフィルタ信号に補正を加えて補正信号ｉＲとして比例ゲイン１１８に出力する。この遅延積分器１２０は、補正信号を三相交流の１周期分記憶する記憶手段を構成し、ローパスフィルタ１１７から出力されるフィルタ信号を１周期前のタイミングの補正信号に加算し、これを新たな補正信号として前記記憶手段に記憶するように動作するものである。
【００４３】
なお、演算回路３０は、減算器１１０、誤差増幅器１１１、減算器１１９、乗算器１１２Ａ〜１１２Ｃ、減算器１１３Ａ〜１１３Ｃ、誤差増幅器１１４Ａ〜１１４Ｃを構成しており、上述した遅延積分器１２０から出力される補正信号を用いてスイッチング素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２のオンオフ時比率を演算する演算手段を構成している。
【００４４】
詳しくは、図２に示すように、遅延積分器１２０には、ローパスフィルタ１１７から出力されるフィルタ信号と系統交流電源の１周期前のタイミングの補正信号をそれぞれ系統交流電源の同位相毎に加算して加算信号を生成するとともに、この加算信号を補正信号ｉＲとして出力する加算器１２２と、加算器１２２からの加算信号を入力して系統交流電源の１周期間遅延させて補正信号として加算器１２２に出力する遅延演算器１２１とが設けられている。
【００４５】
特に、図３に示すように、遅延積分器１２０は、加算器１２２から出力される加算信号を補正信号ｉＲとして出力するようにして構成されている。
【００４６】
遅延演算器１２１は、補正信号ｉＲを系統交流電源の１周期間遅延させて加算器１２２に出力するために、複数の遅延器１２３を直列接続するようにして構成されており、遅延器１２３は系統交流電源の周波数よりも充分短い時間の遅延を行う。ディジタル制御を行う場合、この遅延時間を制御周期とすればよく、制御周波数を例えば２４ｋＨｚとし、系統交流周波数を例えば５０Ｈｚとすると、４８０個の遅延器１２３により遅延演算器１２１を実現することができる。なお、遅延演算器１２１として４８０ワードのメモリを用いてもよい。
【００４７】
比例ゲイン１１８は、遅延積分器１２０から出力される補正信号ｉＲに対して、予め設定しておいた制御ゲインを掛けて補正信号ｉＲのゲイン調整を行い減算器１１９に出力する。
【００４８】
減算器１１９は、誤差増幅器１１１により出力される第１の基準電流振幅信号Ｉ* から比例ゲイン１１８によりゲイン調整された補正信号ｉＲを引いてこの差を第２の基準電流振幅信号Ｉ*’として乗算器１１２Ａ〜１１２Ｃに出力する。
【００４９】
乗算器１１２Ａ〜１１２Ｃは、交流電圧検出器１００Ａ，１００Ｂ，１００Ｃから出力される交流電圧検出信号ｖＡ，ｖＢ，ｖＣと、減算器１１９から出力される第２の基準電流振幅信号Ｉ*’とをそれぞれ乗算して基準交流電流信号ＩＡ*
，ＩＢ* ，ＩＣ* を減算器１１３Ａ〜１１３Ｃに出力する。
【００５０】
減算器１１３Ａ〜１１３Ｃは、それぞれ基準交流電流信号ＩＡ* ，ＩＢ* ，ＩＣ* から交流電流検出信号ｉＡ ，ｉＢ ，ｉＣ を引いた差信号ΔＩＡ，ΔＩＢ，ΔＩＣを誤差増幅器１１４Ａ〜１１４Ｃに出力する。
【００５１】
誤差増幅器１１４Ａ〜１１４Ｃは、この差信号ΔＩＡ，ΔＩＢ，ΔＩＣを誤差積分して基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* として比較器１１５Ａ〜１１５Ｃに出力する。
【００５２】
比較波発生器１１６は、系統交流周波数（例えば５０Ｈｚ）よりも充分に周波数が高い例えば２４ｋＨｚの三角波からなる比較波Ｈを発生して比較器１１５Ａ〜１１５Ｃに出力する。比較器１１５Ａ〜１１５Ｃは、基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* と比較波Ｈとを比較し、図１４に示すように、前者が大きいときは１、それ以外は０となる比較信号ＳＡ，ＳＢ，ＳＣをゲート駆動回路１０３Ａ〜１０３Ｃに出力する。
【００５３】
次に、第１の実施の形態に係る三相ＰＷＭ整流器１０の動作について説明する。
【００５４】
交流入力端子Ｒ，Ｓ，Ｔからの系統交流電圧がそれぞれ交流リアクトルＬＡ，ＬＢ，ＬＣに入力され、交流リアクトルＬＡ，ＬＢ，ＬＣからの系統交流電圧をスイッチング素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２とダイオードＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２，ＤＣ１，ＤＣ２により直流電圧に整流され、さらに、コンデンサＣｏにより平滑されて直流出力端子Ｐ，Ｎに出力される。
【００５５】
ここで、直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏの端子間電圧は、直流電圧検出器１０２により検出され直流電圧検出信号Ｖｏとして減算器１１０に出力される。減算器１１０では、予め設定しておいた基準出力電圧信号Ｖ* から直流電圧検出信号Ｖｏを引いた差信号ΔＶが誤差増幅器１１１に出力される。さらに、誤差増幅器１１１では、この差信号ΔＶが誤差増幅されて第１の基準電流振幅信号Ｉ* が減算器１１９に出力される。なお、第１の基準電流振幅信号Ｉ* は、基準出力電圧信号Ｖ* に対して、直流電圧検出信号Ｖｏが大きいときに、小さい数値となる。
【００５６】
一方、直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏに流れる電流は、電流検出器１０４により検出され電流検出信号ｉD としてローパスフィルタ１１７に出力される。さらに、ローパスフィルタ１１７では、電流検出器１０４により出力された電流検出信号ｉD から高周波成分を除去したフィルタ信号が遅延積分器１２０に出力される。
【００５７】
遅延積分器１２０では、ローパスフィルタ１１７から出力されるフィルタ信号と遅延演算器１２１から出力される系統交流電源の１周期前のタイミングの補正信号を加算器１２２によりそれぞれ系統交流電源の同位相毎に加算して加算信号を生成し、加算器１２２からの加算信号を遅延演算器１２１に入力して系統交流電源の１周期間遅延させて補正信号として加算器１２２に出力するとともに、この加算信号を補正信号ｉＲとして比例ゲイン１１８に出力する。
【００５８】
比例ゲイン１１８では、遅延積分器１２０から出力される補正信号ｉＲに対して、予め設定しておいた制御ゲインを掛けて補正信号ｉＲのゲイン調整が行われ減算器１１９に出力される。
【００５９】
減算器１１９では、誤差増幅器１１１から出力される第１の基準電流振幅信号Ｉ* から比例ゲイン１１８から出力される補正信号ｉＲが引かれてこの差を第２の基準電流振幅信号Ｉ*’として乗算器１１２Ａ〜１１２Ｃに出力される。
【００６０】
一方、交流入力端子Ｒ，Ｓ，Ｔに入力される系統交流電圧は、交流電圧検出器１００Ａ，１００Ｂ，１００Ｃにより検出されそれぞれ交流電圧検出信号ｖＡ，ｖＢ，ｖＣとして乗算器１１２Ａ〜１１２Ｃに出力される。
【００６１】
乗算器１１２Ａ〜１１２Ｃでは、それぞれ交流電圧検出信号ｖＡ〜ｖＣと第２の基準電流振幅信号Ｉ*’とが乗算されて基準交流電流信号ＩＡ* ，ＩＢ* ，ＩＣ* が減算器１１３Ａ〜１１３Ｃに出力される。
【００６２】
さらに、交流リアクトルＬＡ，ＬＢ，ＬＣからスイッチング素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２に供給されているそれぞれの系統交流電流は、交流電流検出器１０１Ａ，１０１Ｂ，１０１Ｃにより検出され交流電流検出信号ｉＡ，ｉＢ，ｉＣとして出力される。減算器１１３Ａ〜１１３Ｃでは、それぞれ基準交流電流信号ＩＡ* ，ＩＢ* ，ＩＣ* から交流電流検出信号ｉＡ，ｉＢ，ｉＣを引いた差信号ΔＩＡ，ΔＩＢ，ΔＩＣが誤差増幅器１１４Ａ〜１１４Ｃに出力される。
【００６３】
次いで、誤差増幅器１１４Ａ〜１１４Ｃでは、この差信号ΔＩＡ，ΔＩＢ，ΔＩＣが誤差積分されて基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* として比較器１１５Ａ〜１１５Ｃに出力される。
【００６４】
ここで、比較波発生器１１６では、系統交流周波数（例えば５０Ｈｚ）よりも充分に周波数が高い例えば２４ｋＨｚの三角波からなる比較波Ｈが発生されて比較器１１５Ａ〜１１５Ｃに出力されている。比較器１１５Ａ〜１１５Ｃでは、基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* と比較波Ｈとの電圧の大小関係が比較され、図１４に示すように、前者が大きいときは１、それ以外は０となる比較信号ＳＡ，ＳＢ，ＳＣがゲート駆動回路１０３Ａ〜１０３Ｃに出力される。
【００６５】
図１に戻り、ゲート駆動回路１０３Ａでは、比較器１１５Ａから出力される比較信号ＳＡが入力され、比較信号ＳＡが１のとき、スイッチング素子ＱＡ１を導通させ、比較信号ＳＡが０のとき、スイッチング素子ＱＡ２を導通させるオンオフ信号をそれぞれスイッチング素子ＱＡ１，ＱＡ２に出力する。なお、他のゲート駆動回路１０３Ｂ，１０３Ｃも、ゲート駆動回路１０３Ａと同様に動作するので、その説明を省略する。
【００６６】
このように、三相ＰＷＭ整流器１０によれば、電流検出器１０４により直流出力端子Ｐ，Ｎ間に接続されているコンデンサＣｏに流れる電流を検出し、出力される電流検出信号ｉD から高周波成分がローパスフィルタ１１７により除去され、さらに、高周波成分が除去された電流検出信号ｉD が遅延積分器１２０にフィルタ信号として入力されて系統交流電源の１周期間遅延された補正信号とこのフィルタ信号とをそれぞれ系統交流電源の同位相毎に加算された新たな補正信号ｉＲが生成され、予め設定しておいた制御ゲインを掛けて補正信号ｉＲのゲイン調整が行われ、第１の基準電流振幅信号Ｉ* から補正信号ｉＲを引いて第１の基準電流振幅信号Ｉ* を補正するので、直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏに流れる充放電電流を第２の基準電流振幅信号Ｉ*’にフィードバックすることができる。
【００６７】
すなわち、遅延積分器１２０から出力された補正信号ｉＲに制御ゲインを掛けられた補正信号ｉＲを用いて、第１の基準電流振幅信号Ｉ* を補正することにより、基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* が変化して、オン期間のパルス幅の比率を表す時比率が制御される。
【００６８】
コンデンサＣｏを充電する向きに電流が流れる場合（ｉＤ＞０）、コンデンサＣｏの端子間電圧が上昇する向きでリップルが発生する。すなわち、スイッチング素子とダイオードとで構成される整流器は交流電流を流し過ぎたことになる。この図４では、系統交流電源の特定の位相で、常にコンデンサＣｏを充電する向きに電流が流れる場合、遅延積分器１２０の出力がプラスに増大する。これにより、この特定位相で第２の基準電流振幅信号Ｉ*’を絞ることが達成でき、コンデンサＣｏの電流リップルを低減することができる。
【００６９】
詳しくは、図４に示すように、コンデンサＣｏの直流出力端子Ｐ，Ｎに発生した電圧１０ｍＶの直流リップル（図４（ａ））に注目すると、電圧１０ｍＶの直流リップルは数周期（例えば４Ｔ）後に５ｍＶ（図４（ｂ））以下まで低減することができる。
【００７０】
（変形例１）
次に、図５に示す遅延積分器２２０は、第１の実施の形態に係る三相ＰＷＭ整流器１０における遅延積分器１２０の変形例である。
【００７１】
この変形例１の特徴は、図５に示す遅延積分器２２０のように、加算器１２２から出力される加算信号を遅延演算器１２１により系統交流電源の１周期間遅延させて補正信号ｉＲとして出力するとともに、遅延演算器１２１から出力される補正信号ｉＲを加算器１２２に入力するように構成されている。
【００７２】
遅延積分器２２０では、ローパスフィルタ１１７から出力されるフィルタ信号と系統交流電源の１周期間遅延させた補正信号ｉＲを加算器１２２によりそれぞれ系統交流電源の同位相毎に加算して加算信号を生成し、加算器１２２から出力される加算信号を系統交流電源の１周期間遅延させて補正信号として加算器１２２に出力するとともに、補正信号ｉＲとして出力する。
【００７３】
すなわち、遅延積分器２２０から出力された補正信号ｉＲに制御ゲインを掛けられた補正信号ｉＲを用いて、第１の基準電流振幅信号Ｉ* を補正することにより、基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* が変化して、時比率が制御される。
【００７４】
コンデンサＣｏを充電する向きに電流が流れる場合（ｉＤ＞０）、コンデンサＣｏの端子間電圧が上昇する向きでリップルが発生する。すなわち、スイッチング素子とダイオードとで構成される整流器は交流電流を流し過ぎたことになる。系統交流電源の特定の位相で、常にコンデンサＣｏを充電する向きに電流が流れる場合、遅延積分器２２０の出力がプラスに増大する。これにより、この特定位相で第２の基準電流振幅信号Ｉ*’を絞ることが達成でき、コンデンサＣｏの電流リップルを低減することができる。
【００７５】
このように、ローパスフィルタ１１７から高周波成分が除去された電流検出信号ｉD が遅延積分器２２０にフィルタ信号として入力されて系統交流電源の１周期間遅延された補正信号とこのフィルタ信号とをそれぞれ系統交流電源の同位相毎に加算された新たな補正信号ｉＲが生成され、予め設定しておいた制御ゲインを掛けて補正信号ｉＲのゲイン調整が行われ、第１の基準電流振幅信号Ｉ* から補正信号ｉＲを引いて第１の基準電流振幅信号Ｉ* を補正するので、直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏに流れる充放電電流を第２の基準電流振幅信号Ｉ*’にフィードバックすることができる。
【００７６】
（第２の実施の形態）
本発明の第２の実施の形態に係る三相ＰＷＭ整流器１０の構成は、図３に示す遅延積分器１２０に代わって、図６に示す遅延積分器２３０を用いることにある。
【００７７】
本実施の形態における特徴は、図６に示す遅延積分器２３０のように、加算器１２２から出力される加算信号を複数の遅延器１２３により系統交流電源の１周期間よりも２個の遅延器１２４による２制御同期分短かく遅延させて遅延信号ｉＲとして出力するとともに、最後段に設けられた遅延器１２３から出力される遅延信号ｉＲを２個の遅延器１２４により２制御周期分だけ遅延させた後に加算器１２２に補正信号として入力するように構成されている。この２個の遅延器１２４は、ローパスフィルタ１１７による遅れ時間に相当する時間（２制御周期分）だけ補正信号ｉＲを遅延させて加算器１２２に出力するように構成されている。
【００７８】
遅延積分器２３０では、ローパスフィルタ１１７から出力されるフィルタ信号と、複数の直列接続されている遅延器１２３から出力される補正信号ｉＲが２個の遅延器１２４により２制御周期分だけ遅延させた後に補正信号として加算器１２２に入力され、フィルタ信号とこの補正信号をそれぞれ系統交流電源の同位相毎に加算された新たな補正信号が生成され、加算器１２２から出力される加算信号が複数の直列接続されている遅延器１２３により系統交流電源の１周期間よりも２個の遅延器１２４による２制御同期分短かく遅延させて補正信号ｉＲとして比例ゲイン１１８に出力される。
【００７９】
ここで、図７（ａ）には、ローパスフィルタ１１７から遅延積分器２３０に出力されるフィルタ信号が示されている。一方、図７（ｂ）には、複数の直列接続されている遅延器１２３により構成されている遅延演算器１２１から出力される補正信号ｉＲが示され、さらに、ローパスフィルタ１１７による遅れ時間に相当する時間だけ遅延させて２個の遅延器１２４から加算器１２２に出力した補正信号を示している。
【００８０】
すなわち、遅延積分器２３０から出力された補正信号ｉＲに制御ゲインを掛けられた補正信号ｉＲを用いて、第１の基準電流振幅信号Ｉ* を補正することにより、基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* が変化して、時比率が制御される。
【００８１】
コンデンサＣｏを充電する向きに電流が流れる場合（ｉＤ＞０）、コンデンサＣｏの端子間電圧が上昇する向きでリップルが発生する。すなわち、スイッチング素子とダイオードとで構成される整流器は交流電流を流し過ぎたことになる。この図７では、系統交流電源の特定の位相で、常にコンデンサＣｏを充電する向きに電流が流れる場合、遅延積分器２３０の出力がプラスに増大する。これにより、この特定位相で第２の基準電流振幅信号Ｉ*’を絞ることが達成でき、コンデンサＣｏの電流リップルを低減することができる。
【００８２】
このように、遅延積分器２３０に、遅延演算器１２１から出力される補正信号ｉＲを２制御周期分だけ遅延して加算器１２２に出力する２個の遅延器１２４を設けることで、ローパスフィルタ１１７による遅れ時間を補正することができる。なお、遅延器１２４は２個に限ったことではない。
【００８３】
（第３の実施の形態）
本発明の第３の実施の形態に係る三相ＰＷＭ整流器１０の構成は、図３に示す遅延積分器１２０に代わって、図８に示す遅延積分器２４０を用いることにある。
【００８４】
図１に示す三相ＰＷＭ整流器１０の構成では、誤差増幅器１１１と遅延積分器１２０の二つの積分器を有しており、この二つの積分器から出力される信号に付加されている符合が異なる場合、遅延積分器１２０から出力される補正信号ｉＲが増大して発散することが考えられる。
【００８５】
そこで、図８に示す遅延積分器２４０の特徴は、図３に示す遅延積分器１２０の構成に加えて、加算器１２２から出力される加算信号から直流成分を抽出して直流成分の符号を反転して減算器１２７に出力するローパスフィルタ１２５を設けたことにある。
【００８６】
ローパスフィルタ１２５は、カットオフ周波数が系統交流周波数（例えば５０Ｈｚ）よりも低く設定された急峻な遮断特性を有するＩＩＲ（Infinite Impulse Response ）フィルタから構成されており、加算器１２２から出力される加算信号から直流成分を抽出して符号を反転して減算器１２７に出力する。
【００８７】
すなわち、遅延積分器２４０には、ローパスフィルタ１１７から出力されるフィルタ信号と第１の補正信号をそれぞれ系統交流電源の同位相毎に加算して加算信号を生成する加算器１２２と、加算器１２２からの加算信号から第２の補正信号を引いて減算信号を生成する第１の減算器１２８と、第１の減算器１２８からの第１の減算信号に所定のゲインを掛けるゲイン器１２６と、第１の減算信号に所定のゲインを掛けた後に１制御周期分だけ遅延した信号を第２の補正信号として第１の減算器１２８に出力する遅延器１２４と、加算器１２２からの加算信号から遅延器１２４により出力された第２の補正信号を引いて第２の減算信号を生成するとともに、この第２の減算信号を補正信号ｉＲとして出力する第２の減算器１２７と、第２の減算器１２７からの補正信号ｉＲを系統交流電源の１周期間遅延させて第１の補正信号として加算器１２２に出力する遅延演算器１２１とが設けられている。
【００８８】
特に、加算器１２２から出力される加算信号に含まれる直流成分は、ローパスフィルタ１２５により抽出されてこの直流成分を第２の減算信号として第２の減算器１２７に与えるようにしている。
【００８９】
すなわち、ローパスフィルタ１２５では、第１の減算器１２８からの第１の減算信号にゲイン器１２６により所定のゲインを掛けた後に遅延器１２４により１制御周期分だけ遅延した信号を第２の補正信号として第１の減算器１２８に出力するので、加算器１２２から出力される加算信号に含まれる直流成分を抽出することができる。さらに、第２の減算器１２７では、加算器１２２から出力される加算信号から直流成分を引くので、第２の減算器１２７から直流成分が除去された補正信号ｉＲが出力される。
【００９０】
この結果、第２の減算器１２７からは直流成分が除去された信号が出力され、遅延積分器２４０から出力される補正信号ｉＲが直流的に発散することを防止することができる。
【００９１】
（第４の実施の形態）
本発明の第４の実施の形態に係る三相ＰＷＭ整流器１０の構成は、図６に示す遅延積分器２３０に代わって、図９に示す遅延積分器２５０を用いることにある。
【００９２】
本実施の形態における特徴は、図９に示す遅延積分器２５０のように、遅延器１２４、ゲイン器１３０、加算器１３１により構成されるローパスフィルタ１２９を有することにある。
【００９３】
ローパスフィルタ１２９は、カットオフ周波数が制御周波数（例えば２４ＫＨｚ）の約１／２程度に設定されたＦＩＲ（Finite Impulse Response ）フィルタから構成されており、遅延演算器１２１からの補正信号ｉＲが４個の直列接続されている遅延器１２４に制御周期毎にシフトされて入力され、それぞれの遅延器１２４に接続されているそれぞれのゲイン器１３０を介してそれぞれの補正信号ｉＲにゲイン（k0，k1，k2）が掛けらる。ただし、ゲイン（k0，k1，k2）には、以下の（１）式に示される関係がある。
【００９４】
【数１】
k0＋２＊k1＋２＊k2≒１
この後、それぞれの積がそれぞれの加算器１３１により加算され、最後に加算器１２２に入力され、ローパスフィルタ１１７から出力されるフィルタ信号とこの補正信号をそれぞれ系統交流電源の同位相毎に加算された新たな補正信号が生成され、加算信号が遅延演算器１２１により系統交流電源の１周期間遅延された後に補正信号ｉＲとして比例ゲイン１１８に出力される。
【００９５】
図１０（ａ）には、上述した図６に示す遅延積分器２３０を用いた場合に、コンデンサＣｏの直流出力端子Ｐ，Ｎに急峻な直流リップルが発生する様子が示されている。
【００９６】
一方、図１０（ｂ）には、図９に示す遅延積分器２５０を用いた場合に、コンデンサＣｏの直流出力端子Ｐ，Ｎから減衰特性を有する直流リップルが発生する様子が示されている。この結果、遅延積分器２５０から出力される補正信号ｉＲに制御周波数の半分程度以上の高周波成分が重畳されることを防止することができる。
【００９７】
（第５の実施の形態）
本発明の第５の実施の形態に係る三相ＰＷＭ整流器１０の構成は、図３，５，６，８，９に示す遅延演算器１２１に代わって、図１１に示す遅延器３００を用いることにある。
【００９８】
図１１に示すように、遅延器３００は、デュアルポートＲＡＭ３１０、周期演算器３２０から構成されている。
【００９９】
デュアルポートＲＡＭ３１０は、入力信号ＩＮを書込アドレスＡ１に従ってデータＤ１に記憶するとともに、読出アドレスＡ２に従って記憶されているデータＤ２を読み出して出力信号ＯＵＴとして出力する。
【０１００】
周期演算器３２０は、符号検出器３２１、カウンタ３２３、ラッチ３２５、カウンタ３２７、減算器３２９から構成されている。
【０１０１】
符号検出器３２１は、図１に示す交流電圧検出器１００Ａにより交流入力端子Ｒに入力される系統交流電圧を検出して出力された交流電圧検出信号ｖＡをＶｉｎとして入力し、交流電圧検出信号ｖＡが０Ｖ以上の正の場合に符号Ｓ＝１を出力し、それ以外は符号Ｓ＝０を出力する。
【０１０２】
カウンタ３２３は、リセット信号に応じてカウント値をリセットした後、入力される制御ＣＬＫ（例えば２４ＫＨｚ）をカウントしてカウント値ＣＮＴをラッチ３２５に出力する。
【０１０３】
ラッチ３２５は、符号検出器３２１から出力される符号Ｓが０から１に切替わったタイミングで、カウンタ３２３によりカウントされたカウント値ＣＮＴの値Ｎを保持する。
【０１０４】
カウンタ３２７は、入力される制御ＣＬＫをカウントしてカウント値を書込アドレスＡ１としてデュアルポートＲＡＭ３１０と減算器３２９に出力する。
【０１０５】
減算器３２９は、カウンタ３２７から出力される書込アドレスＡ１と、ラッチ３２５から出力される値Ｎとに基づいて、書込アドレスＡ１から値Ｎを引いて読出アドレスＡ２を算出し、デュアルポートＲＡＭ３１０に出力する。
【０１０６】
次に、図１２に示すタイミングチャートを参照して、遅延器３００の動作について説明する。
【０１０７】
符号検出器３２１では、図１に示す交流電圧検出器１００Ａにより交流入力端子Ｒに入力される系統交流電圧を検出して出力された交流電圧検出信号ｖＡをＶｉｎとして入力し、図１２に示すように、交流電圧検出信号ｖＡが０Ｖ以上の正の場合に符号Ｓ＝１を出力し、それ以外は符号Ｓ＝０を出力する。
【０１０８】
そして、カウンタ３２３では、リセット信号に応じてカウント値をリセットした後、入力される制御ＣＬＫをカウントしてカウント値ＣＮＴをラッチ３２５に出力する。さらに、ラッチ３２５は、符号検出器３２１から出力される符号Ｓが０から１に切替わったタイミングで、カウンタ３２３によりカウントされたカウント値ＣＮＴの値Ｎを保持する。例えば、この値Ｎは、系統交流電源の１周期間に相当する値であって、この値Ｎに制御ＣＬＫの周期を乗算することにより系統交流電源の１周期が知れる。
【０１０９】
ここで、カウンタ３２７では、入力される制御ＣＬＫをカウントしてカウント値を書込アドレスＡ１としてデュアルポートＲＡＭ３１０と減算器３２９に出力する。そして、減算器３２９は、カウンタ３２７から出力される書込アドレスＡ１と、ラッチ３２５からの値Ｎとに基づいて、以下に示される（２）式から読出アドレスＡ２を算出し、デュアルポートＲＡＭ３１０に出力する。
【０１１０】
【数２】
書込アドレスＡ１−値Ｎ＝読出アドレスＡ２ （２）
この結果、デュアルポートＲＡＭ３１０では、入力信号ＩＮを書込アドレスＡ１に従ってデータＤ１を記憶するとともに、読出アドレスＡ２に従って記憶されているデータＤ２を読み出して出力信号ＯＵＴとして出力するので、例えば系統交流電源の周波数が変動した場合でも、系統交流電源の周波数の変動に応じて最新の値Ｎ分の遅延動作が可能になるので、系統交流電源の周波数に応じて変動する周期的な直流出力電圧に重畳される直流リップルを低減することができる。
【０１１１】
また、系統交流電源の周波数が例えば５０Ｈｚ系から６０Ｈｚ系に変更された場合でも、変更後の系統交流電源の周波数に応じて変動する周期的な直流リップルを低減することができる。
【０１１２】
【発明の効果】
請求項１記載の本発明によれば、直流出力端子間に接続されたコンデンサによる充放電を抑え、出力直流電圧の変動を抑えることができ、かつ、周期的に発生する直流出力電圧の脈動などの直流リップルを低減することができる。
【０１１３】
請求項２記載の本発明によれば、直流出力端子間に接続されたコンデンサに流れる充放電電流を第２の基準電流振幅信号にフィードバックすることができる。この結果、直流出力端子間に接続されたコンデンサによる充放電を抑え、出力直流電圧の変動を抑えることができ、かつ、周期的に発生する直流出力電圧の脈動などの直流リップルを低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る三相ＰＷＭ整流器１０の構成を示す図である。
【図２】ローパスフィルタ１１７と遅延積分器１２０との接続関係を示す図である。
【図３】遅延積分器１２０の内部構成と加算器１２２との接続関係を示す図である。
【図４】直流リップルの入力波形（ａ）、直流リップルの出力波形（ｂ）を示す図である。
【図５】第１の実施の形態に係る三相ＰＷＭ整流器１０における遅延積分器の変形例を示す図である。
【図６】本発明の第２の実施の形態に係る三相ＰＷＭ整流器１０における遅延積分器２３０の構成を示す図である。
【図７】ローパスフィルタ１１７から遅延積分器２３０に出力されるフィルタ信号（ａ）と、遅延積分器２３０から出力される補正信号ｉＲ（ｂ）を示す図である。
【図８】本発明の第３の実施の形態に係る三相ＰＷＭ整流器１０における遅延積分器２４０の構成を示す図である。
【図９】本発明の第４の実施の形態に係る三相ＰＷＭ整流器１０における遅延積分器２５０の構成を示す図である。
【図１０】ローパスフィルタ１２９がない場合に出力される直流リップル（ａ）と、ローパスフィルタ１２９がある場合に出力される直流リップル（ｂ）の様子を示す図である。
【図１１】本発明の第５の実施の形態に係る三相ＰＷＭ整流器１０における遅延器３００の構成を示す図である。
【図１２】遅延器３００の動作について説明するためのタイミングチャートである。
【図１３】第１の従来の三相ＰＷＭ整流器の構成を示す図である。
【図１４】比較器１１５Ａ〜１１５Ｃの動作について説明するためのタイミングチャートである。
【図１５】第２の従来の三相ＰＷＭ整流器の構成を示す図である。
【符号の説明】
１０ 三相ＰＷＭ整流器
２０ 制御回路
３０ 演算回路
１００Ａ，１００Ｂ，１００Ｃ 交流電圧検出器
１０１Ａ，１０１Ｂ，１０１Ｃ 交流電流検出器
１０２ 直流電圧検出器
１０３Ａ〜１０３Ｃ ゲート駆動回路
１０４ 電流検出器
１１０，１１９ 減算器
１１１ 誤差増幅器
１１２Ａ〜１１２Ｃ 乗算器
１１３Ａ〜１１３Ｃ 減算器
１１４Ａ〜１１４Ｃ 誤差増幅器
１１５Ａ〜１１５Ｃ 比較器
１１６ 比較波発生器
１１７，１２５，１２９ ローパスフィルタ
１１８ 比例ゲイン
１２０，２２０，２３０，２４０，２５０ 遅延積分器
１２１ 遅延演算器
１２２，１３１ 加算器
１２３，１２４，３００ 遅延器
１２６ ゲイン器
１２７，１２８ 減算器
１３０ ゲイン器
３１０ デュアルポートＲＡＭ
３２０ 周期演算器
３２１ 符号検出器
３２３ カウンタ
３２５ ラッチ
３２７ カウンタ
３２９ 減算器
Ｃｏ コンデンサ
ＬＡ，ＬＢ，ＬＣ 交流リアクトル
ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２ スイッチング素子
ＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２，ＤＣ１，ＤＣ２ ダイオード
【発明の属する技術分野】
本発明は、入力される三相交流電力を直流電力に変換する三相ＰＷＭ整流器に関し、特に、入力される交流波形に同期した直流出力リップルを低減するように制御する三相ＰＷＭ整流器の制御装置に関する。
【０００２】
【従来の技術】
三相ＰＷＭ整流器は、通信用機器の電源やバッテリー充電器などに広く用いられている。
【０００３】
このような三相ＰＷＭ整流器を通信用機器の電源として用いる場合、出力電圧リップルに対する評価雑音を数ｍＶから数１０ｍＶに抑える必要がある。この評価雑音は、５０Ｈｚから５０００Ｈｚまでのリップル成分に重みを付けて加算したもので、この重みは、例えば『安藤電気株式会社製 雑音レベル測定器 ＡＤ−９４３０形 説明書 １−１頁』に記載されている。
【０００４】
以下、図１３に示す第１の従来の三相ＰＷＭ整流器を参照してその基本的な動作を説明する。交流入力端子Ｒ，Ｓ，Ｔには、図示しない三相の系統交流電源が接続される。
【０００５】
交流入力端子Ｒ，Ｓ，Ｔからの系統交流電圧がそれぞれ交流リアクトルＬＡ，ＬＢ，ＬＣに入力され、交流リアクトルＬＡ，ＬＢ，ＬＣからの系統交流電圧がそれぞれスイッチング素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２とダイオードＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２，ＤＣ１，ＤＣ２により直流電圧に整流され、さらに、コンデンサＣｏにより平滑されて直流出力端子Ｐ，Ｎを介して図示しない負荷に直流電力が出力される。
【０００６】
ここで、直流電圧検出器１０２は、コンデンサＣｏの端子間電圧を検出し、直流電圧検出信号Ｖｏを出力する。
【０００７】
減算器１１０では、予め設定しておいた基準出力電圧信号Ｖ* から直流電圧検出信号Ｖｏを引いた差信号ΔＶが誤差増幅器１１１に出力される。さらに、誤差増幅器１１１では、この差信号ΔＶが誤差増幅されて基準電流振幅信号Ｉ* として乗算器１１２Ａ〜１１２Ｃに出力される。なお、基準電流振幅信号Ｉ* は、基準出力電圧信号Ｖ* に対して、直流電圧検出信号Ｖｏが大きいときに、小さい数値となる。
【０００８】
一方、交流電圧検出器１００Ａ，１００Ｂ，１００Ｃは、交流入力端子Ｒ，Ｓ，Ｔに入力される系統交流電圧を検出し、それぞれ交流電圧検出信号ｖＡ，ｖＢ，ｖＣを出力する。乗算器１１２Ａ〜１１２Ｃでは、それぞれ交流電圧検出信号ｖＡ〜ｖＣと基準電流振幅信号Ｉ* とが乗算されて基準交流電流信号ＩＡ* ，ＩＢ* ，ＩＣ* が減算器１１３Ａ〜１１３Ｃに出力される。
【０００９】
さらに、交流電流検出器１０１Ａ，１０１Ｂ，１０１Ｃは、交流入力端子Ｒ，Ｓ，Ｔに流れる系統交流電流を検出し、それぞれ交流電流検出信号ｉＡ，ｉＢ，ｉＣを出力する。減算器１１３Ａ〜１１３Ｃでは、それぞれ基準交流電流信号ＩＡ* ，ＩＢ* ，ＩＣ* から交流電流検出信号ｉＡ ，ｉＢ ，ｉＣ を引いた差信号ΔＩＡ，ΔＩＢ，ΔＩＣが誤差増幅器１１４Ａ〜１１４Ｃに出力される。
【００１０】
次いで、誤差増幅器１１４Ａ〜１１４Ｃでは、この差信号ΔＩＡ，ΔＩＢ，ΔＩＣが誤差積分されて基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* として比較器１１５Ａ〜１１５Ｃに出力される。なお、誤差増幅器１１１および１１４Ａ〜１１４Ｃは比例積分制御器などとする。
【００１１】
ここで、比較波発生器１１６では、系統交流周波数（例えば５０Ｈｚ）よりも充分に周波数が高い例えば２４ｋＨｚの三角波からなる比較波Ｈが発生されて比較器１１５Ａ〜１１５Ｃに出力されている。比較器１１５Ａ〜１１５Ｃでは、基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* と比較波Ｈとの電圧における大小関係が比較され、図１４に示すように、前者が大きいときは１、それ以外は０となる比較信号ＳＡ，ＳＢ，ＳＣがゲート駆動回路１０３Ａ〜１０３Ｃに出力される。
【００１２】
図１３に戻り、ゲート駆動回路１０３Ａでは、比較器１１５Ａからの比較信号ＳＡが入力され、比較信号ＳＡが１のとき、スイッチング素子ＱＡ１を導通させ、比較信号ＳＡが０のとき、スイッチング素子ＱＡ２を導通させるオンオフ信号をそれぞれスイッチング素子ＱＡ１，ＱＡ２に出力する。なお、他のゲート駆動回路１０３Ｂ，１０３Ｃは、ゲート駆動回路１０３Ａと同様に動作するので、その説明を省略する。
【００１３】
以上のような動作により、交流入力端子Ｒ，Ｓ，Ｔに供給される図示しない三相の系統交流電源からの交流電力が直流電力に変換され、直流出力端子Ｐ，Ｎから図示しない負荷に給電される。この際、直流電圧検出信号Ｖｏが予め設定しておいた基準出力電圧信号Ｖ* よりも小さい時に基準電流振幅信号Ｉ* が大きくなるように制御され、さらに、その基準電流振幅信号Ｉ* の大きさに従った力率１の系統交流電流が三相の系統交流電源から交流入力端子Ｒ，Ｓ，Ｔに供給される。
【００１４】
図１５は、図１３に示す第１の従来の三相ＰＷＭ整流器の過渡特性を改善した第２の従来の三相ＰＷＭ整流器の構成を示す図である。
【００１５】
その特徴は、図１３に示す第１の従来の三相ＰＷＭ整流器に対して、誤差増幅器１１１と乗算器１１２Ａ〜１１２Ｃとの間に減算器１１９を付加し、電流検出器１０４、ローパスフィルタ１１７、比例ゲイン１１８を新たに設けたことにあり、その他の構成は図１３に示す第１の従来の三相ＰＷＭ整流器の構成と同様であり、同一構成には同一符号を付して示している。
【００１６】
同図において、電流検出器１０４は、直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏに流れる電流を検出して電流検出信号ｉD をローパスフィルタ１１７に出力する。
【００１７】
ローパスフィルタ１１７は、電流検出器１０４から出力される電流検出信号ｉD から高周波成分を除去したフィルタ信号を出力するアナログフィルタである。
【００１８】
比例ゲイン１１８は、ローパスフィルタ１１７から出力されるフィルタ信号に対して、予め設定しておいた制御ゲインを掛けて新たなフィルタ信号を生成して減算器１１９に出力する。
【００１９】
減算器１１９は、誤差増幅器１１１から出力される基準電流振幅信号Ｉ* から制御ゲインが掛けられたフィルタ信号を引いて、この差を新たな基準電流振幅信号Ｉ* ´として乗算器１１２Ａ〜１１２Ｃに出力する。
【００２０】
第２の従来の三相ＰＷＭ整流器の構成によれば、電流検出器１０４により直流出力端子Ｐ，Ｎ間に接続されているコンデンサＣｏに流れる電流を検出し、出力される電流検出信号ｉD から高周波成分が除去され制御ゲインを掛けたフィルタ信号を生成しておき、基準電流振幅信号Ｉ* からフィルタ信号を引いて基準電流振幅信号Ｉ* を補正するので、直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏに流れる充放電電流を基準電流振幅信号Ｉ* にフィードバックすることができ、コンデンサＣｏによる充放電を抑え、直流出力電圧の変動を抑えることができるという利点を有している。
【００２１】
【発明が解決しようとする課題】
ところで、交流入力端子Ｒ，Ｓ，Ｔに供給されている三相の系統交流電圧にアンバランスなどが生じた場合、直流出力端子Ｐ，Ｎから出力される直流出力電圧に系統交流周波数または系統交流周波数の整数倍の周波数を主成分とする直流電圧脈動が生じる。
【００２２】
制御回路をディジタル化することで、装置間のばらつきを低減することができ、さらに、制御回路を構成する部品点数を削減することができるという効果がある。
【００２３】
しかしながら、制御回路をディジタル化した場合、直流電圧検出器１０２や電流検出器１０４には検出分解能があり、例えば１０ビットのＡ／Ｄ変換器を用いると、１０ビットのＡ／Ｄ変換器はフルスケールに対して０．１％以下を読めない。
【００２４】
例えば、図１３に示す構成において、直流出力端子Ｐ，Ｎから出力される直流出力電圧が３５０Ｖになるように制御する場合、直流電圧検出器１０２の検出範囲を０〜４００Ｖとすると、０．４Ｖ以下の電圧脈動を制御回路が検出できない。従って、直流出力電圧の脈動は、理論上０．４Ｖ以下にすることができないといった問題があった。
【００２５】
また、図１５に示す構成によれば、直流出力端子Ｐ，Ｎ間に接続されているコンデンサＣｏに流れる充放電時の電流リップルが零になるようにフィードバックすることで、直流出力電圧の脈動を低減するようにしている。
【００２６】
しかしながら、コンデンサＣｏに流れる電流を電流検出器１０４により検出してアナログフィルタであるローパスフィルタ１１７に入力する場合、ローパスフィルタ１１７により遅延が生じるので、比例ゲイン１１８に設定する制御ゲインを大きくできないといった問題があった。一方、ローパスフィルタ１１７の遅れ時間を小さくすると、電流検出器１０４の入力に低周波数の電圧脈動を含むスイッチングリップルが重畳するといった問題があった。
【００２７】
本発明は、上記に鑑みてなされたもので、その目的としては、直流出力電圧に重畳される直流リップルや直流電圧の変動成分を低減することができる三相ＰＷＭ整流器の制御回路を提供することにある。
【００２８】
【課題を解決するための手段】
請求項１記載の発明は、上記課題を解決するため、三相交流入力端子からの三相交流を入力し、複数のスイッチ素子をオンオフして前記三相交流を直流電力に変換し、前記直流電力をコンデンサを接続した直流出力端子から出力する三相ＰＷＭ整流器において、前記直流出力端子間に接続されたコンデンサの電流を検出して電流検出信号を出力する電流検出器と、この電流検出信号を入力して高周波成分を取り除いたフィルタ信号を出力するアナログフィルタと、補正信号を前記三相交流の１周期分記憶する記憶手段と、前記フィルタ信号を１周期前のタイミングの補正信号に加算し、これを新たな補正信号として前記記憶手段に記憶する遅延積分手段と、前記遅延積分手段から出力される補正信号を用いて前記スイッチ素子のオンオフ時比率を演算する演算手段とを備えたことを要旨とする。
【００２９】
請求項２記載の発明は、上記課題を解決するため、前記遅延積分手段は、入力信号を前記三相交流の１周期間遅延させて出力信号として出力する遅延演算手段と、該遅延演算手段からの出力信号と前記アナログフィルタからのフィルタ信号とを前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、を有し、該加算手段からの加算信号を該遅延演算手段の入力信号とするとともに、前記補正信号として出力することを要旨とする。
【００３０】
請求項３記載の発明は、上記課題を解決するため、前記遅延積分手段は、入力信号を前記三相交流の１周期間遅延させて出力信号として出力する遅延演算手段と、該遅延演算手段からの出力信号と前記アナログフィルタからのフィルタ信号とを前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、を有し、該加算手段からの加算信号を該遅延演算手段の入力信号にして、該遅延演算手段からの出力信号を前記補正信号として出力することを要旨とする。
【００３１】
請求項４記載の発明は、上記課題を解決するため、前記遅延積分手段は、前記三相交流の１周期をＴとし、このＴよりも充分短い時間をΔＴとするとき、入力信号を（Ｔ−ΔＴ）間遅延させて出力信号として出力する遅延演算手段と、該遅延演算手段からの出力信号を入力信号として入力してΔＴ間遅延させて出力信号として出力する遅延手段と、該遅延手段からの出力信号と前記アナログフィルタからのフィルタ信号とを該系前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、を有し、該加算手段からの加算信号を該遅延演算手段の入力信号にして、該遅延演算手段からの出力信号を前記補正信号として出力することを要旨とする。
【００３２】
請求項５記載の発明は、上記課題を解決するため、前記遅延積分手段は、入力信号を前記三相交流の１周期間遅延させて出力信号として出力する遅延演算手段と、該遅延演算手段からの出力信号と前記アナログフィルタからのフィルタ信号とを前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、カットオフ周波数が前記三相交流の周波数よりも低く設定され、該加算手段からの加算信号を入力信号として入力して低周波数成分を抽出した信号を出力信号として出力するフィルタと、該加算手段からの加算信号と該フィルタからの出力信号とを減算して減算信号を出力する減算手段と、を有し、該減算手段からの減算信号を該遅延演算手段の入力信号とするとともに、前記補正信号として出力することを要旨とする。
【００３３】
請求項６記載の発明は、上記課題を解決するため、前記遅延積分手段は、入力信号を前記三相交流の１周期間遅延させて出力信号として出力する遅延演算手段と、カットオフ周波数が搬送波周波数の約１／２に設定され、該遅延演算手段からの出力信号を入力信号として入力して高周波成分を除去した信号を出力信号として出力するフィルタと、該フィルタからの出力信号と前記アナログフィルタからのフィルタ信号とを前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、を有し、該加算手段からの加算信号を該遅延演算手段の入力信号にして、該遅延演算手段からの出力信号を前記補正信号として出力することを要旨とする。
【００３４】
請求項７記載の発明は、上記課題を解決するため、前記遅延演算手段は、前記交流電圧検出手段から出力された交流電圧検出信号の極性を示す符号信号を出力する符号検出手段と、該符号信号の１周期間に入力される制御クロックを計数して周期クロック数を出力する周期計数手段と、前記制御クロックを計数して書込アドレスを出力する書込アドレス計数手段と、該書込アドレスから該周期クロック数を引いた値を読出アドレスとして算出する減算手段と、前記制御クロックの周期毎に、該書込アドレスにより入力信号を書き込むとともに、該読出アドレスにより入力信号を読み出して出力信号として出力するメモリ手段とを有することを要旨とする。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００３６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る三相ＰＷＭ整流器１０の構成を示す図である。
【００３７】
図１において、三相ＰＷＭ整流器１０は、図示しない三相の系統交流電源に接続されている交流入力端子Ｒ，Ｓ，Ｔと、図示しない負荷に接続されている直流出力端子Ｐ，Ｎが設けられている。三相の系統交流電源から交流入力端子Ｒ，Ｓ，Ｔに力率１で交流電力を入力して直流電力に変換し、直流出力端子Ｐ，Ｎから負荷に直流電力を供給する。
【００３８】
三相ＰＷＭ整流器１０の主回路は、交流入力端子Ｒ，Ｓ，Ｔからの系統交流電圧がそれぞれ入力される交流リアクトルＬＡ，ＬＢ，ＬＣと、交流リアクトルＬＡ，ＬＢ，ＬＣからの系統交流電圧をそれぞれ入力してオンオフ信号に応じて直流電圧に整流する、例えば、ＩＧＢＴのスイッチング素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２と、それぞれのスイッチング素子のコレクタ−エミッタ間に逆方向に接続されたダイオードＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２，ＤＣ１，ＤＣ２と、スイッチング素子およびダイオードにより整流された電圧を平滑するコンデンサＣｏで構成される。
【００３９】
また、三相ＰＷＭ整流器１０の制御部は、交流入力端子Ｒ，Ｓ，Ｔからの系統交流電圧をそれぞれ検出して交流電圧検出信号ＶＡ，ＶＢ，ＶＣを出力する交流電圧検出器１００Ａ，１００Ｂ，１００Ｃと、交流入力端子Ｒ，Ｓ，Ｔに流れる系統交流電流をそれぞれ検出して交流電流検出信号ＩＡ，ＩＢ，ＩＣを出力する交流電流検出器１０１Ａ，１０１Ｂ，１０１Ｃと、コンデンサＣｏの端子間電圧を検出して直流電圧検出信号Ｖｏを出力する直流電圧検出器１０２と、コンデンサＣｏに流れる電流を検出して電流検出信号ｉD を出力する電流検出器１０４と、後述する制御回路２０に設けられた比較器１１５Ａ〜１１５Ｃからの比較信号ＳＡ，ＳＢ，ＳＣに応じてオンオフ信号をスイッチング素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２に出力するゲート駆動回路１０３Ａ〜１０３Ｃと、制御回路２０で構成される。制御回路２０には、減算器１１０、誤差増幅器１１１、ローパスフィルタ１１７、比例ゲイン１１８、減算器１１９、乗算器１１２Ａ〜１１２Ｃ、減算器１１３Ａ〜１１３Ｃ、誤差増幅器１１４Ａ〜１１４Ｃ、比較器１１５Ａ〜１１５Ｃ、比較波発生器１１６に加えて、遅延積分器１２０が設けられている。
【００４０】
減算器１１０は、予め設定しておいた基準出力電圧信号Ｖ* から直流電圧検出信号Ｖｏを引いた差信号ΔＶを誤差増幅器１１１に出力する。誤差増幅器１１１は、この差信号ΔＶを誤差増幅して第１の基準電流振幅信号Ｉ* を増幅器１１９に出力する。
【００４１】
ローパスフィルタ１１７は、電流検出器１０４から出力された検出電流信号ｉD から高周波成分を除去したフィルタ信号を出力するアナログフィルタである。
【００４２】
遅延積分器１２０は、ローパスフィルタ１１７から出力されるフィルタ信号に補正を加えて補正信号ｉＲとして比例ゲイン１１８に出力する。この遅延積分器１２０は、補正信号を三相交流の１周期分記憶する記憶手段を構成し、ローパスフィルタ１１７から出力されるフィルタ信号を１周期前のタイミングの補正信号に加算し、これを新たな補正信号として前記記憶手段に記憶するように動作するものである。
【００４３】
なお、演算回路３０は、減算器１１０、誤差増幅器１１１、減算器１１９、乗算器１１２Ａ〜１１２Ｃ、減算器１１３Ａ〜１１３Ｃ、誤差増幅器１１４Ａ〜１１４Ｃを構成しており、上述した遅延積分器１２０から出力される補正信号を用いてスイッチング素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２のオンオフ時比率を演算する演算手段を構成している。
【００４４】
詳しくは、図２に示すように、遅延積分器１２０には、ローパスフィルタ１１７から出力されるフィルタ信号と系統交流電源の１周期前のタイミングの補正信号をそれぞれ系統交流電源の同位相毎に加算して加算信号を生成するとともに、この加算信号を補正信号ｉＲとして出力する加算器１２２と、加算器１２２からの加算信号を入力して系統交流電源の１周期間遅延させて補正信号として加算器１２２に出力する遅延演算器１２１とが設けられている。
【００４５】
特に、図３に示すように、遅延積分器１２０は、加算器１２２から出力される加算信号を補正信号ｉＲとして出力するようにして構成されている。
【００４６】
遅延演算器１２１は、補正信号ｉＲを系統交流電源の１周期間遅延させて加算器１２２に出力するために、複数の遅延器１２３を直列接続するようにして構成されており、遅延器１２３は系統交流電源の周波数よりも充分短い時間の遅延を行う。ディジタル制御を行う場合、この遅延時間を制御周期とすればよく、制御周波数を例えば２４ｋＨｚとし、系統交流周波数を例えば５０Ｈｚとすると、４８０個の遅延器１２３により遅延演算器１２１を実現することができる。なお、遅延演算器１２１として４８０ワードのメモリを用いてもよい。
【００４７】
比例ゲイン１１８は、遅延積分器１２０から出力される補正信号ｉＲに対して、予め設定しておいた制御ゲインを掛けて補正信号ｉＲのゲイン調整を行い減算器１１９に出力する。
【００４８】
減算器１１９は、誤差増幅器１１１により出力される第１の基準電流振幅信号Ｉ* から比例ゲイン１１８によりゲイン調整された補正信号ｉＲを引いてこの差を第２の基準電流振幅信号Ｉ*’として乗算器１１２Ａ〜１１２Ｃに出力する。
【００４９】
乗算器１１２Ａ〜１１２Ｃは、交流電圧検出器１００Ａ，１００Ｂ，１００Ｃから出力される交流電圧検出信号ｖＡ，ｖＢ，ｖＣと、減算器１１９から出力される第２の基準電流振幅信号Ｉ*’とをそれぞれ乗算して基準交流電流信号ＩＡ*
，ＩＢ* ，ＩＣ* を減算器１１３Ａ〜１１３Ｃに出力する。
【００５０】
減算器１１３Ａ〜１１３Ｃは、それぞれ基準交流電流信号ＩＡ* ，ＩＢ* ，ＩＣ* から交流電流検出信号ｉＡ ，ｉＢ ，ｉＣ を引いた差信号ΔＩＡ，ΔＩＢ，ΔＩＣを誤差増幅器１１４Ａ〜１１４Ｃに出力する。
【００５１】
誤差増幅器１１４Ａ〜１１４Ｃは、この差信号ΔＩＡ，ΔＩＢ，ΔＩＣを誤差積分して基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* として比較器１１５Ａ〜１１５Ｃに出力する。
【００５２】
比較波発生器１１６は、系統交流周波数（例えば５０Ｈｚ）よりも充分に周波数が高い例えば２４ｋＨｚの三角波からなる比較波Ｈを発生して比較器１１５Ａ〜１１５Ｃに出力する。比較器１１５Ａ〜１１５Ｃは、基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* と比較波Ｈとを比較し、図１４に示すように、前者が大きいときは１、それ以外は０となる比較信号ＳＡ，ＳＢ，ＳＣをゲート駆動回路１０３Ａ〜１０３Ｃに出力する。
【００５３】
次に、第１の実施の形態に係る三相ＰＷＭ整流器１０の動作について説明する。
【００５４】
交流入力端子Ｒ，Ｓ，Ｔからの系統交流電圧がそれぞれ交流リアクトルＬＡ，ＬＢ，ＬＣに入力され、交流リアクトルＬＡ，ＬＢ，ＬＣからの系統交流電圧をスイッチング素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２とダイオードＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２，ＤＣ１，ＤＣ２により直流電圧に整流され、さらに、コンデンサＣｏにより平滑されて直流出力端子Ｐ，Ｎに出力される。
【００５５】
ここで、直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏの端子間電圧は、直流電圧検出器１０２により検出され直流電圧検出信号Ｖｏとして減算器１１０に出力される。減算器１１０では、予め設定しておいた基準出力電圧信号Ｖ* から直流電圧検出信号Ｖｏを引いた差信号ΔＶが誤差増幅器１１１に出力される。さらに、誤差増幅器１１１では、この差信号ΔＶが誤差増幅されて第１の基準電流振幅信号Ｉ* が減算器１１９に出力される。なお、第１の基準電流振幅信号Ｉ* は、基準出力電圧信号Ｖ* に対して、直流電圧検出信号Ｖｏが大きいときに、小さい数値となる。
【００５６】
一方、直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏに流れる電流は、電流検出器１０４により検出され電流検出信号ｉD としてローパスフィルタ１１７に出力される。さらに、ローパスフィルタ１１７では、電流検出器１０４により出力された電流検出信号ｉD から高周波成分を除去したフィルタ信号が遅延積分器１２０に出力される。
【００５７】
遅延積分器１２０では、ローパスフィルタ１１７から出力されるフィルタ信号と遅延演算器１２１から出力される系統交流電源の１周期前のタイミングの補正信号を加算器１２２によりそれぞれ系統交流電源の同位相毎に加算して加算信号を生成し、加算器１２２からの加算信号を遅延演算器１２１に入力して系統交流電源の１周期間遅延させて補正信号として加算器１２２に出力するとともに、この加算信号を補正信号ｉＲとして比例ゲイン１１８に出力する。
【００５８】
比例ゲイン１１８では、遅延積分器１２０から出力される補正信号ｉＲに対して、予め設定しておいた制御ゲインを掛けて補正信号ｉＲのゲイン調整が行われ減算器１１９に出力される。
【００５９】
減算器１１９では、誤差増幅器１１１から出力される第１の基準電流振幅信号Ｉ* から比例ゲイン１１８から出力される補正信号ｉＲが引かれてこの差を第２の基準電流振幅信号Ｉ*’として乗算器１１２Ａ〜１１２Ｃに出力される。
【００６０】
一方、交流入力端子Ｒ，Ｓ，Ｔに入力される系統交流電圧は、交流電圧検出器１００Ａ，１００Ｂ，１００Ｃにより検出されそれぞれ交流電圧検出信号ｖＡ，ｖＢ，ｖＣとして乗算器１１２Ａ〜１１２Ｃに出力される。
【００６１】
乗算器１１２Ａ〜１１２Ｃでは、それぞれ交流電圧検出信号ｖＡ〜ｖＣと第２の基準電流振幅信号Ｉ*’とが乗算されて基準交流電流信号ＩＡ* ，ＩＢ* ，ＩＣ* が減算器１１３Ａ〜１１３Ｃに出力される。
【００６２】
さらに、交流リアクトルＬＡ，ＬＢ，ＬＣからスイッチング素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２に供給されているそれぞれの系統交流電流は、交流電流検出器１０１Ａ，１０１Ｂ，１０１Ｃにより検出され交流電流検出信号ｉＡ，ｉＢ，ｉＣとして出力される。減算器１１３Ａ〜１１３Ｃでは、それぞれ基準交流電流信号ＩＡ* ，ＩＢ* ，ＩＣ* から交流電流検出信号ｉＡ，ｉＢ，ｉＣを引いた差信号ΔＩＡ，ΔＩＢ，ΔＩＣが誤差増幅器１１４Ａ〜１１４Ｃに出力される。
【００６３】
次いで、誤差増幅器１１４Ａ〜１１４Ｃでは、この差信号ΔＩＡ，ΔＩＢ，ΔＩＣが誤差積分されて基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* として比較器１１５Ａ〜１１５Ｃに出力される。
【００６４】
ここで、比較波発生器１１６では、系統交流周波数（例えば５０Ｈｚ）よりも充分に周波数が高い例えば２４ｋＨｚの三角波からなる比較波Ｈが発生されて比較器１１５Ａ〜１１５Ｃに出力されている。比較器１１５Ａ〜１１５Ｃでは、基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* と比較波Ｈとの電圧の大小関係が比較され、図１４に示すように、前者が大きいときは１、それ以外は０となる比較信号ＳＡ，ＳＢ，ＳＣがゲート駆動回路１０３Ａ〜１０３Ｃに出力される。
【００６５】
図１に戻り、ゲート駆動回路１０３Ａでは、比較器１１５Ａから出力される比較信号ＳＡが入力され、比較信号ＳＡが１のとき、スイッチング素子ＱＡ１を導通させ、比較信号ＳＡが０のとき、スイッチング素子ＱＡ２を導通させるオンオフ信号をそれぞれスイッチング素子ＱＡ１，ＱＡ２に出力する。なお、他のゲート駆動回路１０３Ｂ，１０３Ｃも、ゲート駆動回路１０３Ａと同様に動作するので、その説明を省略する。
【００６６】
このように、三相ＰＷＭ整流器１０によれば、電流検出器１０４により直流出力端子Ｐ，Ｎ間に接続されているコンデンサＣｏに流れる電流を検出し、出力される電流検出信号ｉD から高周波成分がローパスフィルタ１１７により除去され、さらに、高周波成分が除去された電流検出信号ｉD が遅延積分器１２０にフィルタ信号として入力されて系統交流電源の１周期間遅延された補正信号とこのフィルタ信号とをそれぞれ系統交流電源の同位相毎に加算された新たな補正信号ｉＲが生成され、予め設定しておいた制御ゲインを掛けて補正信号ｉＲのゲイン調整が行われ、第１の基準電流振幅信号Ｉ* から補正信号ｉＲを引いて第１の基準電流振幅信号Ｉ* を補正するので、直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏに流れる充放電電流を第２の基準電流振幅信号Ｉ*’にフィードバックすることができる。
【００６７】
すなわち、遅延積分器１２０から出力された補正信号ｉＲに制御ゲインを掛けられた補正信号ｉＲを用いて、第１の基準電流振幅信号Ｉ* を補正することにより、基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* が変化して、オン期間のパルス幅の比率を表す時比率が制御される。
【００６８】
コンデンサＣｏを充電する向きに電流が流れる場合（ｉＤ＞０）、コンデンサＣｏの端子間電圧が上昇する向きでリップルが発生する。すなわち、スイッチング素子とダイオードとで構成される整流器は交流電流を流し過ぎたことになる。この図４では、系統交流電源の特定の位相で、常にコンデンサＣｏを充電する向きに電流が流れる場合、遅延積分器１２０の出力がプラスに増大する。これにより、この特定位相で第２の基準電流振幅信号Ｉ*’を絞ることが達成でき、コンデンサＣｏの電流リップルを低減することができる。
【００６９】
詳しくは、図４に示すように、コンデンサＣｏの直流出力端子Ｐ，Ｎに発生した電圧１０ｍＶの直流リップル（図４（ａ））に注目すると、電圧１０ｍＶの直流リップルは数周期（例えば４Ｔ）後に５ｍＶ（図４（ｂ））以下まで低減することができる。
【００７０】
（変形例１）
次に、図５に示す遅延積分器２２０は、第１の実施の形態に係る三相ＰＷＭ整流器１０における遅延積分器１２０の変形例である。
【００７１】
この変形例１の特徴は、図５に示す遅延積分器２２０のように、加算器１２２から出力される加算信号を遅延演算器１２１により系統交流電源の１周期間遅延させて補正信号ｉＲとして出力するとともに、遅延演算器１２１から出力される補正信号ｉＲを加算器１２２に入力するように構成されている。
【００７２】
遅延積分器２２０では、ローパスフィルタ１１７から出力されるフィルタ信号と系統交流電源の１周期間遅延させた補正信号ｉＲを加算器１２２によりそれぞれ系統交流電源の同位相毎に加算して加算信号を生成し、加算器１２２から出力される加算信号を系統交流電源の１周期間遅延させて補正信号として加算器１２２に出力するとともに、補正信号ｉＲとして出力する。
【００７３】
すなわち、遅延積分器２２０から出力された補正信号ｉＲに制御ゲインを掛けられた補正信号ｉＲを用いて、第１の基準電流振幅信号Ｉ* を補正することにより、基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* が変化して、時比率が制御される。
【００７４】
コンデンサＣｏを充電する向きに電流が流れる場合（ｉＤ＞０）、コンデンサＣｏの端子間電圧が上昇する向きでリップルが発生する。すなわち、スイッチング素子とダイオードとで構成される整流器は交流電流を流し過ぎたことになる。系統交流電源の特定の位相で、常にコンデンサＣｏを充電する向きに電流が流れる場合、遅延積分器２２０の出力がプラスに増大する。これにより、この特定位相で第２の基準電流振幅信号Ｉ*’を絞ることが達成でき、コンデンサＣｏの電流リップルを低減することができる。
【００７５】
このように、ローパスフィルタ１１７から高周波成分が除去された電流検出信号ｉD が遅延積分器２２０にフィルタ信号として入力されて系統交流電源の１周期間遅延された補正信号とこのフィルタ信号とをそれぞれ系統交流電源の同位相毎に加算された新たな補正信号ｉＲが生成され、予め設定しておいた制御ゲインを掛けて補正信号ｉＲのゲイン調整が行われ、第１の基準電流振幅信号Ｉ* から補正信号ｉＲを引いて第１の基準電流振幅信号Ｉ* を補正するので、直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏに流れる充放電電流を第２の基準電流振幅信号Ｉ*’にフィードバックすることができる。
【００７６】
（第２の実施の形態）
本発明の第２の実施の形態に係る三相ＰＷＭ整流器１０の構成は、図３に示す遅延積分器１２０に代わって、図６に示す遅延積分器２３０を用いることにある。
【００７７】
本実施の形態における特徴は、図６に示す遅延積分器２３０のように、加算器１２２から出力される加算信号を複数の遅延器１２３により系統交流電源の１周期間よりも２個の遅延器１２４による２制御同期分短かく遅延させて遅延信号ｉＲとして出力するとともに、最後段に設けられた遅延器１２３から出力される遅延信号ｉＲを２個の遅延器１２４により２制御周期分だけ遅延させた後に加算器１２２に補正信号として入力するように構成されている。この２個の遅延器１２４は、ローパスフィルタ１１７による遅れ時間に相当する時間（２制御周期分）だけ補正信号ｉＲを遅延させて加算器１２２に出力するように構成されている。
【００７８】
遅延積分器２３０では、ローパスフィルタ１１７から出力されるフィルタ信号と、複数の直列接続されている遅延器１２３から出力される補正信号ｉＲが２個の遅延器１２４により２制御周期分だけ遅延させた後に補正信号として加算器１２２に入力され、フィルタ信号とこの補正信号をそれぞれ系統交流電源の同位相毎に加算された新たな補正信号が生成され、加算器１２２から出力される加算信号が複数の直列接続されている遅延器１２３により系統交流電源の１周期間よりも２個の遅延器１２４による２制御同期分短かく遅延させて補正信号ｉＲとして比例ゲイン１１８に出力される。
【００７９】
ここで、図７（ａ）には、ローパスフィルタ１１７から遅延積分器２３０に出力されるフィルタ信号が示されている。一方、図７（ｂ）には、複数の直列接続されている遅延器１２３により構成されている遅延演算器１２１から出力される補正信号ｉＲが示され、さらに、ローパスフィルタ１１７による遅れ時間に相当する時間だけ遅延させて２個の遅延器１２４から加算器１２２に出力した補正信号を示している。
【００８０】
すなわち、遅延積分器２３０から出力された補正信号ｉＲに制御ゲインを掛けられた補正信号ｉＲを用いて、第１の基準電流振幅信号Ｉ* を補正することにより、基準電圧信号ＶＡ* ，ＶＢ* ，ＶＣ* が変化して、時比率が制御される。
【００８１】
コンデンサＣｏを充電する向きに電流が流れる場合（ｉＤ＞０）、コンデンサＣｏの端子間電圧が上昇する向きでリップルが発生する。すなわち、スイッチング素子とダイオードとで構成される整流器は交流電流を流し過ぎたことになる。この図７では、系統交流電源の特定の位相で、常にコンデンサＣｏを充電する向きに電流が流れる場合、遅延積分器２３０の出力がプラスに増大する。これにより、この特定位相で第２の基準電流振幅信号Ｉ*’を絞ることが達成でき、コンデンサＣｏの電流リップルを低減することができる。
【００８２】
このように、遅延積分器２３０に、遅延演算器１２１から出力される補正信号ｉＲを２制御周期分だけ遅延して加算器１２２に出力する２個の遅延器１２４を設けることで、ローパスフィルタ１１７による遅れ時間を補正することができる。なお、遅延器１２４は２個に限ったことではない。
【００８３】
（第３の実施の形態）
本発明の第３の実施の形態に係る三相ＰＷＭ整流器１０の構成は、図３に示す遅延積分器１２０に代わって、図８に示す遅延積分器２４０を用いることにある。
【００８４】
図１に示す三相ＰＷＭ整流器１０の構成では、誤差増幅器１１１と遅延積分器１２０の二つの積分器を有しており、この二つの積分器から出力される信号に付加されている符合が異なる場合、遅延積分器１２０から出力される補正信号ｉＲが増大して発散することが考えられる。
【００８５】
そこで、図８に示す遅延積分器２４０の特徴は、図３に示す遅延積分器１２０の構成に加えて、加算器１２２から出力される加算信号から直流成分を抽出して直流成分の符号を反転して減算器１２７に出力するローパスフィルタ１２５を設けたことにある。
【００８６】
ローパスフィルタ１２５は、カットオフ周波数が系統交流周波数（例えば５０Ｈｚ）よりも低く設定された急峻な遮断特性を有するＩＩＲ（Infinite Impulse Response ）フィルタから構成されており、加算器１２２から出力される加算信号から直流成分を抽出して符号を反転して減算器１２７に出力する。
【００８７】
すなわち、遅延積分器２４０には、ローパスフィルタ１１７から出力されるフィルタ信号と第１の補正信号をそれぞれ系統交流電源の同位相毎に加算して加算信号を生成する加算器１２２と、加算器１２２からの加算信号から第２の補正信号を引いて減算信号を生成する第１の減算器１２８と、第１の減算器１２８からの第１の減算信号に所定のゲインを掛けるゲイン器１２６と、第１の減算信号に所定のゲインを掛けた後に１制御周期分だけ遅延した信号を第２の補正信号として第１の減算器１２８に出力する遅延器１２４と、加算器１２２からの加算信号から遅延器１２４により出力された第２の補正信号を引いて第２の減算信号を生成するとともに、この第２の減算信号を補正信号ｉＲとして出力する第２の減算器１２７と、第２の減算器１２７からの補正信号ｉＲを系統交流電源の１周期間遅延させて第１の補正信号として加算器１２２に出力する遅延演算器１２１とが設けられている。
【００８８】
特に、加算器１２２から出力される加算信号に含まれる直流成分は、ローパスフィルタ１２５により抽出されてこの直流成分を第２の減算信号として第２の減算器１２７に与えるようにしている。
【００８９】
すなわち、ローパスフィルタ１２５では、第１の減算器１２８からの第１の減算信号にゲイン器１２６により所定のゲインを掛けた後に遅延器１２４により１制御周期分だけ遅延した信号を第２の補正信号として第１の減算器１２８に出力するので、加算器１２２から出力される加算信号に含まれる直流成分を抽出することができる。さらに、第２の減算器１２７では、加算器１２２から出力される加算信号から直流成分を引くので、第２の減算器１２７から直流成分が除去された補正信号ｉＲが出力される。
【００９０】
この結果、第２の減算器１２７からは直流成分が除去された信号が出力され、遅延積分器２４０から出力される補正信号ｉＲが直流的に発散することを防止することができる。
【００９１】
（第４の実施の形態）
本発明の第４の実施の形態に係る三相ＰＷＭ整流器１０の構成は、図６に示す遅延積分器２３０に代わって、図９に示す遅延積分器２５０を用いることにある。
【００９２】
本実施の形態における特徴は、図９に示す遅延積分器２５０のように、遅延器１２４、ゲイン器１３０、加算器１３１により構成されるローパスフィルタ１２９を有することにある。
【００９３】
ローパスフィルタ１２９は、カットオフ周波数が制御周波数（例えば２４ＫＨｚ）の約１／２程度に設定されたＦＩＲ（Finite Impulse Response ）フィルタから構成されており、遅延演算器１２１からの補正信号ｉＲが４個の直列接続されている遅延器１２４に制御周期毎にシフトされて入力され、それぞれの遅延器１２４に接続されているそれぞれのゲイン器１３０を介してそれぞれの補正信号ｉＲにゲイン（k0，k1，k2）が掛けらる。ただし、ゲイン（k0，k1，k2）には、以下の（１）式に示される関係がある。
【００９４】
【数１】
k0＋２＊k1＋２＊k2≒１
この後、それぞれの積がそれぞれの加算器１３１により加算され、最後に加算器１２２に入力され、ローパスフィルタ１１７から出力されるフィルタ信号とこの補正信号をそれぞれ系統交流電源の同位相毎に加算された新たな補正信号が生成され、加算信号が遅延演算器１２１により系統交流電源の１周期間遅延された後に補正信号ｉＲとして比例ゲイン１１８に出力される。
【００９５】
図１０（ａ）には、上述した図６に示す遅延積分器２３０を用いた場合に、コンデンサＣｏの直流出力端子Ｐ，Ｎに急峻な直流リップルが発生する様子が示されている。
【００９６】
一方、図１０（ｂ）には、図９に示す遅延積分器２５０を用いた場合に、コンデンサＣｏの直流出力端子Ｐ，Ｎから減衰特性を有する直流リップルが発生する様子が示されている。この結果、遅延積分器２５０から出力される補正信号ｉＲに制御周波数の半分程度以上の高周波成分が重畳されることを防止することができる。
【００９７】
（第５の実施の形態）
本発明の第５の実施の形態に係る三相ＰＷＭ整流器１０の構成は、図３，５，６，８，９に示す遅延演算器１２１に代わって、図１１に示す遅延器３００を用いることにある。
【００９８】
図１１に示すように、遅延器３００は、デュアルポートＲＡＭ３１０、周期演算器３２０から構成されている。
【００９９】
デュアルポートＲＡＭ３１０は、入力信号ＩＮを書込アドレスＡ１に従ってデータＤ１に記憶するとともに、読出アドレスＡ２に従って記憶されているデータＤ２を読み出して出力信号ＯＵＴとして出力する。
【０１００】
周期演算器３２０は、符号検出器３２１、カウンタ３２３、ラッチ３２５、カウンタ３２７、減算器３２９から構成されている。
【０１０１】
符号検出器３２１は、図１に示す交流電圧検出器１００Ａにより交流入力端子Ｒに入力される系統交流電圧を検出して出力された交流電圧検出信号ｖＡをＶｉｎとして入力し、交流電圧検出信号ｖＡが０Ｖ以上の正の場合に符号Ｓ＝１を出力し、それ以外は符号Ｓ＝０を出力する。
【０１０２】
カウンタ３２３は、リセット信号に応じてカウント値をリセットした後、入力される制御ＣＬＫ（例えば２４ＫＨｚ）をカウントしてカウント値ＣＮＴをラッチ３２５に出力する。
【０１０３】
ラッチ３２５は、符号検出器３２１から出力される符号Ｓが０から１に切替わったタイミングで、カウンタ３２３によりカウントされたカウント値ＣＮＴの値Ｎを保持する。
【０１０４】
カウンタ３２７は、入力される制御ＣＬＫをカウントしてカウント値を書込アドレスＡ１としてデュアルポートＲＡＭ３１０と減算器３２９に出力する。
【０１０５】
減算器３２９は、カウンタ３２７から出力される書込アドレスＡ１と、ラッチ３２５から出力される値Ｎとに基づいて、書込アドレスＡ１から値Ｎを引いて読出アドレスＡ２を算出し、デュアルポートＲＡＭ３１０に出力する。
【０１０６】
次に、図１２に示すタイミングチャートを参照して、遅延器３００の動作について説明する。
【０１０７】
符号検出器３２１では、図１に示す交流電圧検出器１００Ａにより交流入力端子Ｒに入力される系統交流電圧を検出して出力された交流電圧検出信号ｖＡをＶｉｎとして入力し、図１２に示すように、交流電圧検出信号ｖＡが０Ｖ以上の正の場合に符号Ｓ＝１を出力し、それ以外は符号Ｓ＝０を出力する。
【０１０８】
そして、カウンタ３２３では、リセット信号に応じてカウント値をリセットした後、入力される制御ＣＬＫをカウントしてカウント値ＣＮＴをラッチ３２５に出力する。さらに、ラッチ３２５は、符号検出器３２１から出力される符号Ｓが０から１に切替わったタイミングで、カウンタ３２３によりカウントされたカウント値ＣＮＴの値Ｎを保持する。例えば、この値Ｎは、系統交流電源の１周期間に相当する値であって、この値Ｎに制御ＣＬＫの周期を乗算することにより系統交流電源の１周期が知れる。
【０１０９】
ここで、カウンタ３２７では、入力される制御ＣＬＫをカウントしてカウント値を書込アドレスＡ１としてデュアルポートＲＡＭ３１０と減算器３２９に出力する。そして、減算器３２９は、カウンタ３２７から出力される書込アドレスＡ１と、ラッチ３２５からの値Ｎとに基づいて、以下に示される（２）式から読出アドレスＡ２を算出し、デュアルポートＲＡＭ３１０に出力する。
【０１１０】
【数２】
書込アドレスＡ１−値Ｎ＝読出アドレスＡ２ （２）
この結果、デュアルポートＲＡＭ３１０では、入力信号ＩＮを書込アドレスＡ１に従ってデータＤ１を記憶するとともに、読出アドレスＡ２に従って記憶されているデータＤ２を読み出して出力信号ＯＵＴとして出力するので、例えば系統交流電源の周波数が変動した場合でも、系統交流電源の周波数の変動に応じて最新の値Ｎ分の遅延動作が可能になるので、系統交流電源の周波数に応じて変動する周期的な直流出力電圧に重畳される直流リップルを低減することができる。
【０１１１】
また、系統交流電源の周波数が例えば５０Ｈｚ系から６０Ｈｚ系に変更された場合でも、変更後の系統交流電源の周波数に応じて変動する周期的な直流リップルを低減することができる。
【０１１２】
【発明の効果】
請求項１記載の本発明によれば、直流出力端子間に接続されたコンデンサによる充放電を抑え、出力直流電圧の変動を抑えることができ、かつ、周期的に発生する直流出力電圧の脈動などの直流リップルを低減することができる。
【０１１３】
請求項２記載の本発明によれば、直流出力端子間に接続されたコンデンサに流れる充放電電流を第２の基準電流振幅信号にフィードバックすることができる。この結果、直流出力端子間に接続されたコンデンサによる充放電を抑え、出力直流電圧の変動を抑えることができ、かつ、周期的に発生する直流出力電圧の脈動などの直流リップルを低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る三相ＰＷＭ整流器１０の構成を示す図である。
【図２】ローパスフィルタ１１７と遅延積分器１２０との接続関係を示す図である。
【図３】遅延積分器１２０の内部構成と加算器１２２との接続関係を示す図である。
【図４】直流リップルの入力波形（ａ）、直流リップルの出力波形（ｂ）を示す図である。
【図５】第１の実施の形態に係る三相ＰＷＭ整流器１０における遅延積分器の変形例を示す図である。
【図６】本発明の第２の実施の形態に係る三相ＰＷＭ整流器１０における遅延積分器２３０の構成を示す図である。
【図７】ローパスフィルタ１１７から遅延積分器２３０に出力されるフィルタ信号（ａ）と、遅延積分器２３０から出力される補正信号ｉＲ（ｂ）を示す図である。
【図８】本発明の第３の実施の形態に係る三相ＰＷＭ整流器１０における遅延積分器２４０の構成を示す図である。
【図９】本発明の第４の実施の形態に係る三相ＰＷＭ整流器１０における遅延積分器２５０の構成を示す図である。
【図１０】ローパスフィルタ１２９がない場合に出力される直流リップル（ａ）と、ローパスフィルタ１２９がある場合に出力される直流リップル（ｂ）の様子を示す図である。
【図１１】本発明の第５の実施の形態に係る三相ＰＷＭ整流器１０における遅延器３００の構成を示す図である。
【図１２】遅延器３００の動作について説明するためのタイミングチャートである。
【図１３】第１の従来の三相ＰＷＭ整流器の構成を示す図である。
【図１４】比較器１１５Ａ〜１１５Ｃの動作について説明するためのタイミングチャートである。
【図１５】第２の従来の三相ＰＷＭ整流器の構成を示す図である。
【符号の説明】
１０ 三相ＰＷＭ整流器
２０ 制御回路
３０ 演算回路
１００Ａ，１００Ｂ，１００Ｃ 交流電圧検出器
１０１Ａ，１０１Ｂ，１０１Ｃ 交流電流検出器
１０２ 直流電圧検出器
１０３Ａ〜１０３Ｃ ゲート駆動回路
１０４ 電流検出器
１１０，１１９ 減算器
１１１ 誤差増幅器
１１２Ａ〜１１２Ｃ 乗算器
１１３Ａ〜１１３Ｃ 減算器
１１４Ａ〜１１４Ｃ 誤差増幅器
１１５Ａ〜１１５Ｃ 比較器
１１６ 比較波発生器
１１７，１２５，１２９ ローパスフィルタ
１１８ 比例ゲイン
１２０，２２０，２３０，２４０，２５０ 遅延積分器
１２１ 遅延演算器
１２２，１３１ 加算器
１２３，１２４，３００ 遅延器
１２６ ゲイン器
１２７，１２８ 減算器
１３０ ゲイン器
３１０ デュアルポートＲＡＭ
３２０ 周期演算器
３２１ 符号検出器
３２３ カウンタ
３２５ ラッチ
３２７ カウンタ
３２９ 減算器
Ｃｏ コンデンサ
ＬＡ，ＬＢ，ＬＣ 交流リアクトル
ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２ スイッチング素子
ＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２，ＤＣ１，ＤＣ２ ダイオード
Claims (7)
- 三相交流入力端子からの三相交流を入力し、複数のスイッチ素子をオンオフして前記三相交流を直流電力に変換し、前記直流電力をコンデンサを接続した直流出力端子から出力する三相ＰＷＭ整流器において、
前記直流出力端子間に接続されたコンデンサの電流を検出して電流検出信号を出力する電流検出器と、
この電流検出信号を入力して高周波成分を取り除いたフィルタ信号を出力するアナログフィルタと、
補正信号を前記三相交流の１周期分記憶する記憶手段と、
前記フィルタ信号を１周期前のタイミングの補正信号に加算し、これを新たな補正信号として前記記憶手段に記憶する遅延積分手段と、
前記遅延積分手段から出力される補正信号を用いて前記スイッチ素子のオンオフ時比率を演算する演算手段とを備えたことを特徴とする三相ＰＷＭ整流器の制御装置。 - 前記遅延積分手段は、
入力信号を前記三相交流の１周期間遅延させて出力信号として出力する遅延演算手段と、
該遅延演算手段からの出力信号と前記アナログフィルタからのフィルタ信号とを前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、を有し、
該加算手段からの加算信号を該遅延演算手段の入力信号とするとともに、前記補正信号として出力することを特徴とする請求項１に記載の三相ＰＷＭ整流器の制御装置。 - 前記遅延積分手段は、
入力信号を前記三相交流の１周期間遅延させて出力信号として出力する遅延演算手段と、
該遅延演算手段からの出力信号と前記アナログフィルタからのフィルタ信号とを前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、を有し、
該加算手段からの加算信号を該遅延演算手段の入力信号にして、該遅延演算手段からの出力信号を前記補正信号として出力することを特徴とする請求項１に記載の三相ＰＷＭ整流器の制御装置。 - 前記遅延積分手段は、
前記三相交流の１周期をＴとし、このＴよりも充分短い時間をΔＴとするとき、入力信号を（Ｔ−ΔＴ）間遅延させて出力信号として出力する遅延演算手段と、
該遅延演算手段からの出力信号を入力信号として入力してΔＴ間遅延させて出力信号として出力する遅延手段と、
該遅延手段からの出力信号と前記アナログフィルタからのフィルタ信号とを該系前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、を有し、
該加算手段からの加算信号を該遅延演算手段の入力信号にして、該遅延演算手段からの出力信号を前記補正信号として出力することを特徴とする請求項２に記載の三相ＰＷＭ整流器の制御装置。 - 前記遅延積分手段は、
入力信号を前記三相交流の１周期間遅延させて出力信号として出力する遅延演算手段と、
該遅延演算手段からの出力信号と前記アナログフィルタからのフィルタ信号とを前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、
カットオフ周波数が前記三相交流の周波数よりも低く設定され、該加算手段からの加算信号を入力信号として入力して低周波数成分を抽出した信号を出力信号として出力するフィルタと、
該加算手段からの加算信号と該フィルタからの出力信号とを減算して減算信号を出力する減算手段と、を有し、
該減算手段からの減算信号を該遅延演算手段の入力信号とするとともに、前記補正信号として出力することを特徴とする請求項２に記載の三相ＰＷＭ整流器の制御装置。 - 前記遅延積分手段は、
入力信号を前記三相交流の１周期間遅延させて出力信号として出力する遅延演算手段と、
カットオフ周波数が搬送波周波数の約１／２に設定され、該遅延演算手段からの出力信号を入力信号として入力して高周波成分を除去した信号を出力信号として出力するフィルタと、
該フィルタからの出力信号と前記アナログフィルタからのフィルタ信号とを前記三相交流の同位相毎に加算して加算信号を出力する加算手段と、を有し、
該加算手段からの加算信号を該遅延演算手段の入力信号にして、該遅延演算手段からの出力信号を前記補正信号として出力することを特徴とする請求項２に記載の三相ＰＷＭ整流器の制御装置。 - 前記遅延演算手段は、
前記交流電圧検出手段から出力された交流電圧検出信号の極性を示す符号信号を出力する符号検出手段と、
該符号信号の１周期間に入力される制御クロックを計数して周期クロック数を出力する周期計数手段と、
前記制御クロックを計数して書込アドレスを出力する書込アドレス計数手段と、
該書込アドレスから該周期クロック数を引いた値を読出アドレスとして算出する減算手段と、
前記制御クロックの周期毎に、該書込アドレスにより入力信号を書き込むとともに、該読出アドレスにより入力信号を読み出して出力信号として出力するメモリ手段とを有することを特徴とする請求項２乃至６記載の三相ＰＷＭ整流器の制御装置。
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