JP2004153918A - 三相ｐｗｍ整流器の制御装置 - Google Patents
三相ｐｗｍ整流器の制御装置 Download PDFInfo
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Abstract
【課題】本発明は、定常時に出力電圧に重畳する電圧脈動が非常に少なくなると共に、負荷変動時においても１周期遅れの補正による出力電圧の脈動を発生させない三相ＰＷＭ整流器を提供することにある。
【解決手段】直流出力端子Ｐ−Ｎ間に発生する負荷電力の変動を負荷変動検出器１３５により検出された場合に、ゲイン制限手段（１３１，１３２，１３３，１３４）により三相交流の電源周期よりも長い一定期間だけゲインを略０から１まで順次に上昇するように制限しておき、このゲインに基づいて、ベクトル加算器１２０に書き込む記憶内容をクリアすると同時に、ベクトル加算器１２０での電流振幅指令の補正を一定期間少なくする。
【選択図】 図２
【解決手段】直流出力端子Ｐ−Ｎ間に発生する負荷電力の変動を負荷変動検出器１３５により検出された場合に、ゲイン制限手段（１３１，１３２，１３３，１３４）により三相交流の電源周期よりも長い一定期間だけゲインを略０から１まで順次に上昇するように制限しておき、このゲインに基づいて、ベクトル加算器１２０に書き込む記憶内容をクリアすると同時に、ベクトル加算器１２０での電流振幅指令の補正を一定期間少なくする。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、三相の交流電力を入力とし、直流電力を出力する整流器で、特に入力交流波形に同期した直流出力リップルを低減する三相ＰＷＭ整流器の制御装置に関する。
【０００２】
【従来の技術】
三相の交流電力を入力して、直流電力を得るＰＷＭ整流器は、通信用電源やバッテリー充電器などに用いられている。通信用電源の場合、出力電圧リップルに対する評価雑音を数ｍＶから数１０ｍＶに抑える必要がある。同評価雑音は、５０Ｈｚから５０００Ｈｚまでのリップル成分に重みを付けて加算したもので、重みは、例えば、『安藤電気株式会社製 雑音レベル測定器 ＡＤ−９４３０形 説明書 １−１頁』に記載されている。
【０００３】
図６は、従来の三相ＰＷＭ整流器とその制御回路の回路構成を示す図である。同図において、Ｒ，Ｓ，Ｔは交流入力端子、Ｐ，Ｎは直流出力端子であり、交流入力端子Ｒ，Ｓ，Ｔは図示しない三相交流系統電源、直流出力端子Ｐ，Ｎは図示しない負荷に接続されている。
【０００４】
電力を交流入力端子Ｒ，Ｓ，Ｔから力率１で入力し、直流出力端子Ｐ，Ｎから負荷に直流電力を供給する。
ＬＡ，ＬＢ，ＬＣは交流リアクトル、ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２はスイッチ素子、ＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２，ＤＣ１，ＤＣ２はダイオード、Ｃｏはコンデンサである。
【０００５】
１００Ａ，１００Ｂ，１００Ｃは交流電圧検出器であり、それぞれ、交流電圧検出信号ＶＡ，ＶＢ，ＶＣを出力する。１０１Ａ，１０１Ｂ，１０１Ｃは交流電流検出器であり、それぞれ、交流電流検出信号ＩＡ，ＩＢ，ＩＣを出力する。１０２は直流電圧検出器であり、直流電圧検出信号ＶＯを出力する。１０３Ａ，１０３Ｂ，１０３Ｃはゲート駆動回路であり、スイッチ素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２に対してオンオフ信号を供給する。
また、図６に示す制御回路において、１１０は加算器、１１１は誤差増幅器、１１２Ａ，１１２Ｂ，１１２Ｃは乗算器、１１３Ａ，１１３Ｂ，１１３Ｃは加算器、１１４Ａ，１１４Ｂ，１１４Ｃは誤差増幅器、１１５Ａ，１１５Ｂ，１１５Ｃは比較器、１１６は比較波発生器である。また、Ｖ＊ は出力電圧基準である。
【０００６】
以下、図６に示す制御回路の動作を説明する。
加算器１１０は、出力電圧基準Ｖ＊ と直流電圧検出信号ＶＯを入力とし、この誤差ΔＶを出力する。誤差増幅器１１１は、この誤差ΔＶを入力とし、この値を誤差増幅して電流振幅指令Ｉ＊ を出力する。誤差増幅器１１１は比例積分制御器などとする。電流振幅指令Ｉ＊ は、出力電圧基準Ｖ＊ に対して、直流電圧検出信号ＶＯが小さいときに、大きい数値となる。
【０００７】
乗算器１１２Ａ〜１１２Ｃは、交流電圧検出信号ＶＡ〜ＶＣと電流振幅指令Ｉ＊ を乗算し、交流電流基準ＩＡ＊ ，ＩＢ＊ ，ＩＣ＊ を出力する。加算器１１３Ａ〜１１３Ｃは、それぞれ、交流電流基準ＩＡ＊ ，ＩＢ＊ ，ＩＣ＊ と交流電流検出信号ＩＡ，ＩＢ，ＩＣを比較し、この誤差ΔＩＡ，ΔＩＢ，ΔＩＣを出力する。
【０００８】
誤差増幅器１１４Ａ〜１１４Ｃは、ΔＩＡ，ΔＩＢ，ΔＩＣを誤差積分し、電圧基準信号ＶＡ＊ ，ＶＢ＊ ，ＶＣ＊ を出力する。比較波発生器１１６は、交流系統周波数（例えば５０Ｈｚ）よりも充分周波数の高い（例えば２０ｋＨｚ）三角波比較波Ｈを出力する。比較器１１５Ａ〜１１５Ｃは、電圧基準信号ＶＡ＊ ，ＶＢ＊ ，ＶＣ＊ と三角波比較波Ｈを比較し、前者が大きいときは１、それ以外のときは０となる比較信号ＳＡ，ＳＢ，ＳＣを出力する。比較器１１５Ａ〜１１５Ｃの動作を図７に示す。
【０００９】
ゲート駆動回路１０３Ａは、比較信号ＳＡを入力し、ＳＡが１のとき、スイッチ素子ＱＡ１を導通させ、それ以外のときスイッチ素子ＱＡ２を導通させるオンオフ信号を、それぞれのスイッチ素子ＱＡ１，ＱＡ２に出力する。他のゲート駆動回路１０３Ｂ，１０３Ｃも同様である。
以上の動作により、直流電圧検出信号ＶＯが出力電圧基準Ｖ＊ よりも小さい時に、電流振幅指令Ｉ＊ が大きくなるように制御され、さらに、その電流振幅指令Ｉ＊ の大きさに従った力率１の電流で、図示しない交流系統から電力を給電する。
【００１０】
次に、図８は、図６を改善した三相ＰＷＭ整流器とその制御回路の回路構成である。１０４は電流検出器であり、電流検出信号ｉＤを出力する。１１７はローパスフィルタ、１１８は比例ゲイン、１１９は加算器であり、その他の要素は図６に示す同一符号に対応する。
図８では、コンデンサＣｏに流れる電流を検出し、この電流検出信号ｉＤに比例ゲイン１１８を用いてゲインをかけて電流振幅指令Ｉ＊ を補正する。コンデンサＣｏの充放電電流をフィードバックすることにより、コンデンサＣｏの充放電を抑え、出力直流電圧の変動を抑える。
【００１１】
図９は、図８に示す制御回路をさらに改善した制御回路の構成を示す図である。１２０はベクトル加算器である。図１０はベクトル加算器１２０の構成例を示す図である。
図１０において、１２１は遅延器であり、入力信号に対して交流系統の約１周期期間の遅延を行う。例えば、交流系統が５０Ｈｚの場合は入力信号を約２０ｍｓの遅延した信号を出力する。１２５はローパスフィルタであり、信号の直流分を演算する。遅延器１２１は複数の遅延器１２３を直列接続して構成される。ローパスフィルタ１２５は加算器１２８，１２９と遅延器１２４、ゲイン１２６により構成される。ゲイン１２６を小さく設定することにより、カットオフ周波数を低くする。１２２，１２７は加算器である。
【００１２】
遅延器１２３，１２４は入力信号に対して制御周期として例えば５０μＳの遅延を行う。この場合、交流系統周期を２０ｍｓ、すなわち交流系統を５０Ｈｚとした場合、遅延器１２１は４００個の遅延器１２３を直列接続して構成される。
【００１３】
本従来例ではコンデンサＣｏに流れる電流を交流系統の位相毎に積算し、その信号を基に電流振幅指令Ｉ＊ を補正することにより、周期的な出力の脈動を除去する。本従来例ではベクトル加算器１２０の入力に電流検出信号ｉＤを入れたが、出力電圧誤差、すなわちＶ＊ −Ｖｏを入れても同様の効果を得ることができる。
【００１４】
【発明が解決しようとする課題】
例えば、三相交流電源のＲ−Ｓ間に図示しない単相層荷が接続されている場合、系統のインピーダンスの作用でＲ−Ｓ間電圧が別の線間電圧、すなわち、Ｓ−Ｔ間，Ｔ−Ｒ間に比べて低くなることがある。
この様な三相の系統電圧のアンバランスがある状態で、図６および図８に示す構成のＰＷＭ整流器の制御装置を使用する場合、直流出力端子Ｐ，Ｎ間の直流出力電圧に対して、系統周波数またはこの２倍の周波数を主成分とする直流電圧脈動が生じる。また、三相交流電源の交流入力端子Ｒ，Ｓ，Ｔにダイオード整流器などの歪み電流を流す負荷が接続されているときには、交流系統電圧に対して５倍および７倍の周波数を中心とした高周波歪みが重畳される場合がある。この状態で図６および図８に示すＰＷＭ整流器を用いた場合、交流系統電圧に対して６倍の周波数を主成分とする直流電圧脈動が生じる。これらの脈動は交流電源に対して周期性がある。
【００１５】
図９は周期性のある歪みを有効に除去するために提案された方式で、繰り返し制御または学習制御と呼ばれる方式である。電源歪みが原因となる出力電圧歪みに周期性があることに着目して、この成分を除去する。この制御の効果は、例えば非特許文献１で述べている。
【００１６】
【非特許文献１】
佐藤 伸二、末廣 豊、「３相ワンコンバータの出力電圧リップルの低減」平成１４年８月２１日発行、平成１４年電気学会産業応用全国大会、講演番号２５３、第３分冊、Ｐ．１３２５〜１３２８
例えば、図６を用いた制御方式では定常状態における出力電圧の脈動を数１００ｍＶ程度にできる。図８に示す制御方式では１００数１０ｍＶまで脈動を低減できる。図９に示す方式では、定常状態において数１０ｍＶまで脈動を低減することができる。
【００１７】
しかしながら、図９に示す方式は定常状態における同期性の持つリップル１Ｖ以下の脈動に対して効果があるが、誤差信号を基に１周期後に補正をかけていたため、通常の負荷変動のように電源に対して周期性のない出力電圧（Ｐ−Ｎ間の電圧）に数Ｖの振幅を持つ大きな脈動が発生した場合、この１周期遅れの補正が新たな出力電圧歪みを作っていた。
【００１８】
例えば、図１１に示すように、電流検出信号ｉＤが時刻ｔ１０１で急変した場合、同時に出力電圧に脈動が発生する。この結果、時刻ｔ１０１で発生した出力電圧の脈動に応じて例えば２０ｍｓ（５０Ｈｚ電源）後の時刻ｔ１０２でも、電流検出信号ｉＤの変動が発生していないにも拘わらず、補正により出力電圧に脈動が発生する。
そこで、負荷変動など数Ｖの振幅を持つ大きな脈動に起因して１周期遅れの補正により出力電圧に脈動を発生させない技術が切望されていた。
【００１９】
本発明は、上記に鑑みてなされたもので、その目的としては、定常時に出力電圧に重畳する電圧脈動が非常に少なくなると共に、負荷変動時においても１周期遅れの補正による出力電圧の脈動を発生させない三相ＰＷＭ整流器を提供することにある。
【００２０】
【課題を解決するための手段】
請求項１記載の発明は、上記課題を解決するため、交流入力端子から三相交流電力を入力し、前記三相交流電力を直流電力に変換して直流出力端子から出力する三相ＰＷＭ整流器を備え、補正信号を三相交流の１周期分の期間で記憶する記憶手段と、前記直流出力端子間の電圧とこの電圧指令との誤差を検出して誤差信号を出力する誤差検出手段と、前記記憶手段の交流位相に応じた箇所に前記誤差信号を逐次加算する逐次加算手段を備え、前記記憶手段から出力される補正信号を用いて、前記三相ＰＷＭ整流器の入力電流指令を補正し、前記三相交流の電源周期と同じ周期性を持つ前記直流出力端子間に発生する電圧脈動を低減する三相ＰＷＭ整流器の制御装置において、前記直流出力端子間に発生する負荷電力の変動を検出する負荷変動検出手段と、前記負荷変動検出手段により負荷変動の発生が検出された場合に、前記三相交流の電源周期よりも長い一定期間だけゲインを略０から１まで順次に上昇するように制限するゲイン制限手段とを備え、前記負荷変動検出手段により負荷変動の発生が検出された場合に、前記ゲイン制限手段により制限されたゲインに基づいて、前記記憶手段から読み出した記憶内容をクリアすると同時に、該記憶手段での電流指令の補正を一定期間少なくすることを要旨とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る三相ＰＷＭ整流器の制御装置１０の構成を示す図である。また、図２は、図１に示すベクトル加算器１２０の構成を示す図である。
なお、本実施の形態における三相ＰＷＭ整流器の制御装置１０は、図６，図８に示す三相ＰＷＭ整流器の制御装置と同一の基本構成を有するものであり、同一の構成要素には同一の符号を付し、その説明を省略する。
【００２２】
まず、図２に示すベクトル加算器１２０の構成について説明する。
図２において、遅延器１３１、加算器１３２、リミッタ１３４、乗算器１３３がゲイン制限手段を構成しており、負荷変動検出器１３５が負荷変動検出手段を構成しており、その他の要素は図１０に示す同一番号の要素に対応する。なお、ゲイン制限手段（１３１，１３２，１３３，１３４）は、負荷変動検出手段（１３５）により負荷変動の発生が検出された場合に、三相交流の電源周期よりも長い一定期間だけゲインを略０から１まで順次に上昇するように制限する。
【００２３】
図２において、負荷変動検出器１３５は、ローパスフィルタ１１７により電流検出信号ｉＤのフィルタ処理された波形を入力し、この入力信号が一定値を超えたときに負荷変動が発生したとして０となる負荷変動信号Ｍを出力し、それ以外では１となる負荷変動信号Ｍを出力する。
【００２４】
なお、図２においては、負荷変動検出器１３５は、ローパスフィルタ１１７からフィルタ処理後の電流検出信号ｉＤを入力し、定格負荷として例えば２０Ａに対して例えば１０％程度となる２Ａを超えたときに、負荷変動が発生したとして負荷変動信号Ｍを０にする。また、負荷変動検出器１３５はＶ＊ −Ｖｏを入力として定格電圧として例えば３５０Ｖに対して例えば５Ｖを超えたときに、負荷変動が発生したとして負荷変動信号Ｍを０にするように構成しても良い。
【００２５】
リミッタ１３４は、入力信号が１以下ならば入力信号をそのままゲインＧとして出力し、１を超えたときにはゲインＧとして１を出力する。また、リミッタ１３４は、負荷変動信号Ｍが０になったときにはゲインＧとして０を出力する。
【００２６】
次に、図３に示す波形図を参照して、図２に示すベクトル加算器１２０の動作を詳細に説明する。なお、例えば、遅延器１３１の遅延時間を例えば５０μＳとした場合、Δを例えば０．０００５とする。
【００２７】
まず、図１に示す直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏに流れる電流は、電流検出器１０４により検出され電流検出信号ｉＤとしてローパスフィルタ１１７に出力される。さらに、ローパスフィルタ１１７では、電流検出器１０４により出力された電流検出信号ｉＤから高周波成分を除去した信号がベクトル加算器１２０に出力される。
【００２８】
ローパスフィルタ１１７から出力された電流検出信号ｉＤは、負荷変動検出器１３５と加算器１２２に入力され、加算器１２２では電流検出信号ｉＤに乗算器１３３から出力される信号が加算されてローパスフィルタ１２５と加算器１２７に出力される。
図２に示すローパスフィルタ１２５では、加算器１２２から出力される加算信号から直流成分を抽出して直流成分の符号を反転して加算器１２７に出力し、加算器１２７では、加算器１２２から出力される加算信号から直流成分を引くので、加算器１２７から直流成分が除去された補正信号ｉＲが出力される。この結果、加算器１２７からは直流成分が除去された信号が出力され、ベクトル加算器１２０から出力される補正信号ｉＲが直流的に発散することを防止している。
【００２９】
ここで、図３に示すように、時刻ｔ１１において、負荷変動により出力電圧に変動が生じた場合、ローパスフィルタ１１７により電流検出信号ｉＤがフィルタ処理された波形が負荷変動検出器１３５に入力され、一定値を超えたときに負荷変動が発生したとして負荷変動信号Ｍが１から０に変わる。負荷変動検出器１３５から出力される負荷変動信号Ｍが０になったときに、リミッタ１３４から出力されるゲインＧは０にクリアされる。
【００３０】
次いで、この状態から負荷変動がなくなり負荷変動検出器１３５から出力されている負荷変動信号Ｍが０から１に変化すると、加算器１３２によりリミッタ１３４から出力されるゲインＧにΔ＝０．０００５が順次に加算され、時刻ｔ１２、ｔ１３と経過するに連れてリミッタ１３４から出力されるゲインＧはΔ（０．０００５）ずつ増加する。なお、時刻ｔ１１〜ｔ１２の期間は、三相交流の１周期（２０ｍｓ）を表している。
【００３１】
さらに、時刻ｔ１６において、Δ＝０．０００５が加算器１３２により２０００回加算されたとき、すなわち、時刻ｔ１１から１００ｍｓ後にゲインＧは１になり、以後、リミッタ１３４から出力されるゲインＧは１に制限される。
なお、上述したように、リミッタ１３４から出力されるゲインＧの時定数は１００ｍｓであり、遅延器１２１の遅延時間は２０ｍｓである。
【００３２】
ここで、図３を参照して、遅延器１２１の動作を詳細に説明する。
時刻ｔ１１において、リミッタ１３４から出力されるゲインＧは０にクリアされるので、乗算器１３３により０にクリアされた信号が加算器１２２に出力される。
【００３３】
一方、時刻ｔ１１において、負荷変動により出力電圧に変動が生じた場合、ローパスフィルタ１１７から脈動波形を有する電流検出信号ｉＤが加算器１２２に入力される。この時、加算器１２２から出力される電流検出信号ｉＤはそのまま加算器１２７を通過して遅延器１２１に入力される。
次いで、時刻ｔ１１から２０ｍｓ経過した時刻ｔ１２において、遅延器１２１の出力には負荷変動時の脈動波形が出力されるが、時刻ｔ１２時点でのゲインＧ（０．２程度）が乗算器１３３に入力されているので、乗算器１３３から加算器１２２に入力される脈動波形は約０．２倍の振幅になる。一方、時刻ｔ１２においては、ローパスフィルタ１１７から加算器１２２に入力される波形には脈動波形がないので、加算器１２２から出力される脈動波形は時刻ｔ１１時点の約０．２倍の振幅になる。
【００３４】
同様に、時刻ｔ１２から２０ｍｓ経過した時刻ｔ１３において、時刻ｔ１３時点でのゲインＧ（０．４程度）が乗算器１３３に入力されているので、加算器１２２から出力される脈動波形は時刻ｔ１１時点の約０．２＊０．４＝０．０８倍の振幅になる。
同様に、時刻ｔ１３から２０ｍｓ経過した時刻ｔ１４（図示しない）において、時刻ｔ１４時点でのゲインＧ（０．６程度）が乗算器１３３に入力されているので、加算器１２２から出力される脈動波形は時刻ｔ１１時点の約０．２＊０．４＊０．６＝０．０４８倍の振幅になる。
【００３５】
同様に、時刻ｔ１４から２０ｍｓ経過した時刻ｔ１５（図示しない）において、加算器１２２から出力される脈動波形は時刻ｔ１１時点の約０．２＊０．４＊０．６＊０．８＝０．０３８４倍の振幅になる。なお、時刻ｔ１６における脈動波形は時刻ｔ１１時点の約０．０３８４倍の振幅になる。
この結果、負荷変動が発生した直後の１００ｍｓの期間では、２０ｍｓの遅延時間を有する遅延器１２１から出力される補正信号ｉＲがそのまま出力されないようにゲインＧにより制限される。さらに、この１００ｍｓの期間では、ベクトル加算器１２０が記憶する値も制限される。
【００３６】
次に、図２に示すベクトル加算器１２０の効果を詳細に説明する◎
図９，図１０に示す従来の技術における方式では、図１１に示すように、時刻ｔ１０１において発生した負荷変動時の脈動が１周期後の時刻ｔ１０２に新たな脈動となって重畳されていた。
【００３７】
これに対して、本実施の形態におけるベクトル加算器１２０を採用することで、負荷変動はベクトル加算器１２０の遅延器（記憶要素）１２３がクリアされるため、図３に示すように、従来のような脈動がなく、負荷変動により１周期後の時刻ｔ１２以降に現われる脈動の振幅を抑制することができる。
【００３８】
本実施の形態におけるベクトル加算器１２０を採用することにより、負荷変動が発生した場合には、負荷変動が発生する前と発生した１周期後とで、ベクトル加算器１２０から出力される補正信号の学習内容が切り離されることになる。また、本実施の形態に示す定数を用いれば、負荷変動から２０ｍｓの過渡期間はベクトル加算が制限されこの期間の学習が弱くなる。
【００３９】
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る三相ＰＷＭ整流器の制御装置に用いるベクトル加算器１２０の構成を示す図である。なお、本実施の形態におけるベクトル加算器１２０は、図９に示す制御回路に適応するものであり、この制御回路が図８に示す三相ＰＷＭ整流器の回路構成に接続されており、同一の構成要素には同一の符号を付し、その説明を省略することとする。
【００４０】
まず、図４に示すベクトル加算器１２０の構成について説明する。
図４において、乗算器１３３、遅延器１３６、ゲイン１３７、加算器１３８、加算器１３９、乗算器１４０がゲイン制限手段を構成しており、負荷変動検出器１３５が負荷変動検出手段を構成しており、その他の要素は図２に示す同一番号の要素に対応する。
【００４１】
図４において、負荷変動検出器１３５は、ローパスフィルタ１１７により電流検出信号ｉＤのフィルタ処理された波形を入力し、この入力信号が一定値を超えたときに負荷変動が発生したとして０となる負荷変動信号Ｍを乗算器１４０に出力し、それ以外では１となる負荷変動信号Ｍを乗算器１４０に出力する。遅延器１３６は、遅延時間が５０μＳである。
【００４２】
ゲイン１３７は、入力に対して０．０００５のゲインを乗算して加算器１３９に出力する。ゲイン１３７は、ゲインを０．０００５とした場合に、負荷変動検出器１３５から出力される負荷変動信号Ｍが０から１に変化したときに、乗算器１４０から出力されるゲインＧは１００ｍｓの時定数で１に収束する。負荷変動検出器１３５により負荷変動が検出され、負荷変動検出器１３５から出力される負荷変動信号Ｍが１から０に変わったとき、乗算器１４０から出力されるゲインＧは０になり、その後１００ｍｓの時定数で１に収束する。
【００４３】
次に、図５に示す波形図を参照して、図４に示すベクトル加算器１２０の動作を詳細に説明する。
図５に示すように、時刻ｔ２１において、ローパスフィルタ１１７により電流検出信号ｉＤがフィルタ処理された波形が負荷変動検出器１３５に入力され、この入力信号が一定値を超えたときに負荷変動が発生したとして負荷変動信号Ｍが０となる。負荷変動検出器１３５から出力される負荷変動信号Ｍが０になったときに、乗算器１４０から出力されるゲインＧは０にクリアされる。
【００４４】
次いで、この状態から負荷変動がなくなり負荷変動検出器１３５から出力されている負荷変動信号Ｍが０から１に変化すると、時刻ｔ２２、ｔ２３と経過するに連れて乗算器１４０から出力されるゲインＧは徐々に増加する。
【００４５】
さらに、時刻ｔ２１から充分時間が経過した（例えば５００ｍｓ後）時刻ｔ２６において、乗算器１４０から出力されるゲインＧは約１になる。
この結果、負荷変動が発生した直後の期間では、２０ｍｓの遅延時間を有する遅延器１２１から出力される補正信号ｉＲがそのまま出力されないようにゲインＧにより制限される。さらに、この期間では、ベクトル加算器１２０が記憶する値が制限される。
【００４６】
次に、図４に示すベクトル加算器１２０の効果を詳細に説明する。
図９，図１０に示す従来の技術における方式では、図１１に示すように、時刻ｔ１０１において発生した負荷変動時の脈動が１周期後の時刻ｔ１０２に新たな脈動となって重畳されていた。
【００４７】
これに対して、本実施の形態におけるベクトル加算器１２０を採用することで、負荷変動はベクトル加算器１２０の遅延器（記憶要素）１２３がクリアされるため、図５に示すように、従来のような脈動がなく、負荷変動により１周期後の時刻ｔ２２以降に現われる脈動を抑制することができる。
【００４８】
本実施の形態におけるベクトル加算器１２０を採用することにより、負荷変動が発生した場合には、負荷変動が発生する前と発生した１周期後とで、ベクトル加算器１２０から出力される補正信号の学習内容が切り離されることになる。また、本実施の形態に示す定数を用いれば、負荷変動から約１００ｍｓの過渡期間はベクトル加算が制限されこの期間の学習が弱くなる。
【００４９】
【発明の効果】
請求項１記載の本発明によれば、直流出力端子間に発生する負荷電力の変動を検出した場合に、三相交流の電源周期よりも長い一定期間だけゲインを略０から１まで順次に上昇するように制限しておき、このゲインに基づいて、読み出した記憶内容をクリアすると同時に、電流振幅指令の補正信号を一定期間少なくするので、学習制御の特徴である定常の出力電圧脈動を低減するという効果を持ち、同時に負荷変動時に学習内容をクリアし、同時に学習を制限することができるので、学習制御の欠点であった負荷変動時の１周期毎の歪みの発生を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る三相ＰＷＭ整流器の制御装置１０の構成を示す図である。
【図２】本発明の第１の実施の形態に係る三相ＰＷＭ整流器の制御装置１０に用いるベクトル加算器１２０の構成を示す図である。
【図３】図２に示すベクトル加算器１２０の動作を説明するための波形図である。
【図４】本発明の第２の実施の形態に係る三相ＰＷＭ整流器の制御装置に用いるベクトル加算器１２０の構成を示す図である。
【図５】図４に示すベクトル加算器１２０の動作を説明するための波形図である。
【図６】従来の三相ＰＷＭ整流器の制御装置の構成を示す図（その１）である。
【図７】三相ＰＷＭ整流器のＰＷＭ信号の模式図である。
【図８】従来の三相ＰＷＭ整流器の制御装置の構成を示す図（その２）である。
【図９】従来の三相ＰＷＭ整流器の制御回路の構成を示す図である。
【図１０】従来の三相ＰＷＭ整流器の制御装置に用いるベクトル加算器１２０の構成を示す図である。
【図１１】従来の三相ＰＷＭ整流器の制御装置に用いるベクトル加算器１２０の動作を説明するための波形図である。
【符号の説明】
１０ 三相ＰＷＭ整流器の制御装置
２０ 制御回路
３０ 演算回路
１００Ａ，１００Ｂ，１００Ｃ 交流電圧検出器
１０１Ａ，１０１Ｂ，１０１Ｃ 交流電流検出器
１０２ 直流電圧検出器
１０３Ａ，１０３Ｂ，１０３Ｃ ゲート駆動回路
１０４ 電流検出器
１１０ 加算器（誤差検出手段）
１１１ 誤差増幅器
１１２Ａ，１１２Ｂ，１１２Ｃ 乗算器
１１３Ａ，１１３Ｂ，１１３Ｃ 加算器
１１４Ａ，１１４Ｂ，１１４Ｃ 誤差増幅器
１１５Ａ，１１５Ｂ，１１５Ｃ 比較器
１１６ 比較波発生器
１１７ ローパスフィルタ
１１８ 比例ゲイン
１１９ 加算器（逐次加算手段）
１２０ ベクトル加算器
１２１ 遅延器（記憶手段）
１２２ 加算器
１２３，１２４ 遅延器
１２６，１３７ ゲイン
１２７，１２８，１２９，１３２，１３８，１３９ 加算器
１３１，１３６ 遅延器
１３３，１４０ 乗算器
１３４ リミッタ
１３５ 負荷変動検出器（負荷変動検出手段）
Ｃｏ コンデンサ
ＬＡ，ＬＢ，ＬＣ 交流リアクトル
ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２ スイッチ素子
ＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２，ＤＣ１，ＤＣ２ ダイオード
【発明の属する技術分野】
本発明は、三相の交流電力を入力とし、直流電力を出力する整流器で、特に入力交流波形に同期した直流出力リップルを低減する三相ＰＷＭ整流器の制御装置に関する。
【０００２】
【従来の技術】
三相の交流電力を入力して、直流電力を得るＰＷＭ整流器は、通信用電源やバッテリー充電器などに用いられている。通信用電源の場合、出力電圧リップルに対する評価雑音を数ｍＶから数１０ｍＶに抑える必要がある。同評価雑音は、５０Ｈｚから５０００Ｈｚまでのリップル成分に重みを付けて加算したもので、重みは、例えば、『安藤電気株式会社製 雑音レベル測定器 ＡＤ−９４３０形 説明書 １−１頁』に記載されている。
【０００３】
図６は、従来の三相ＰＷＭ整流器とその制御回路の回路構成を示す図である。同図において、Ｒ，Ｓ，Ｔは交流入力端子、Ｐ，Ｎは直流出力端子であり、交流入力端子Ｒ，Ｓ，Ｔは図示しない三相交流系統電源、直流出力端子Ｐ，Ｎは図示しない負荷に接続されている。
【０００４】
電力を交流入力端子Ｒ，Ｓ，Ｔから力率１で入力し、直流出力端子Ｐ，Ｎから負荷に直流電力を供給する。
ＬＡ，ＬＢ，ＬＣは交流リアクトル、ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２はスイッチ素子、ＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２，ＤＣ１，ＤＣ２はダイオード、Ｃｏはコンデンサである。
【０００５】
１００Ａ，１００Ｂ，１００Ｃは交流電圧検出器であり、それぞれ、交流電圧検出信号ＶＡ，ＶＢ，ＶＣを出力する。１０１Ａ，１０１Ｂ，１０１Ｃは交流電流検出器であり、それぞれ、交流電流検出信号ＩＡ，ＩＢ，ＩＣを出力する。１０２は直流電圧検出器であり、直流電圧検出信号ＶＯを出力する。１０３Ａ，１０３Ｂ，１０３Ｃはゲート駆動回路であり、スイッチ素子ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２に対してオンオフ信号を供給する。
また、図６に示す制御回路において、１１０は加算器、１１１は誤差増幅器、１１２Ａ，１１２Ｂ，１１２Ｃは乗算器、１１３Ａ，１１３Ｂ，１１３Ｃは加算器、１１４Ａ，１１４Ｂ，１１４Ｃは誤差増幅器、１１５Ａ，１１５Ｂ，１１５Ｃは比較器、１１６は比較波発生器である。また、Ｖ＊ は出力電圧基準である。
【０００６】
以下、図６に示す制御回路の動作を説明する。
加算器１１０は、出力電圧基準Ｖ＊ と直流電圧検出信号ＶＯを入力とし、この誤差ΔＶを出力する。誤差増幅器１１１は、この誤差ΔＶを入力とし、この値を誤差増幅して電流振幅指令Ｉ＊ を出力する。誤差増幅器１１１は比例積分制御器などとする。電流振幅指令Ｉ＊ は、出力電圧基準Ｖ＊ に対して、直流電圧検出信号ＶＯが小さいときに、大きい数値となる。
【０００７】
乗算器１１２Ａ〜１１２Ｃは、交流電圧検出信号ＶＡ〜ＶＣと電流振幅指令Ｉ＊ を乗算し、交流電流基準ＩＡ＊ ，ＩＢ＊ ，ＩＣ＊ を出力する。加算器１１３Ａ〜１１３Ｃは、それぞれ、交流電流基準ＩＡ＊ ，ＩＢ＊ ，ＩＣ＊ と交流電流検出信号ＩＡ，ＩＢ，ＩＣを比較し、この誤差ΔＩＡ，ΔＩＢ，ΔＩＣを出力する。
【０００８】
誤差増幅器１１４Ａ〜１１４Ｃは、ΔＩＡ，ΔＩＢ，ΔＩＣを誤差積分し、電圧基準信号ＶＡ＊ ，ＶＢ＊ ，ＶＣ＊ を出力する。比較波発生器１１６は、交流系統周波数（例えば５０Ｈｚ）よりも充分周波数の高い（例えば２０ｋＨｚ）三角波比較波Ｈを出力する。比較器１１５Ａ〜１１５Ｃは、電圧基準信号ＶＡ＊ ，ＶＢ＊ ，ＶＣ＊ と三角波比較波Ｈを比較し、前者が大きいときは１、それ以外のときは０となる比較信号ＳＡ，ＳＢ，ＳＣを出力する。比較器１１５Ａ〜１１５Ｃの動作を図７に示す。
【０００９】
ゲート駆動回路１０３Ａは、比較信号ＳＡを入力し、ＳＡが１のとき、スイッチ素子ＱＡ１を導通させ、それ以外のときスイッチ素子ＱＡ２を導通させるオンオフ信号を、それぞれのスイッチ素子ＱＡ１，ＱＡ２に出力する。他のゲート駆動回路１０３Ｂ，１０３Ｃも同様である。
以上の動作により、直流電圧検出信号ＶＯが出力電圧基準Ｖ＊ よりも小さい時に、電流振幅指令Ｉ＊ が大きくなるように制御され、さらに、その電流振幅指令Ｉ＊ の大きさに従った力率１の電流で、図示しない交流系統から電力を給電する。
【００１０】
次に、図８は、図６を改善した三相ＰＷＭ整流器とその制御回路の回路構成である。１０４は電流検出器であり、電流検出信号ｉＤを出力する。１１７はローパスフィルタ、１１８は比例ゲイン、１１９は加算器であり、その他の要素は図６に示す同一符号に対応する。
図８では、コンデンサＣｏに流れる電流を検出し、この電流検出信号ｉＤに比例ゲイン１１８を用いてゲインをかけて電流振幅指令Ｉ＊ を補正する。コンデンサＣｏの充放電電流をフィードバックすることにより、コンデンサＣｏの充放電を抑え、出力直流電圧の変動を抑える。
【００１１】
図９は、図８に示す制御回路をさらに改善した制御回路の構成を示す図である。１２０はベクトル加算器である。図１０はベクトル加算器１２０の構成例を示す図である。
図１０において、１２１は遅延器であり、入力信号に対して交流系統の約１周期期間の遅延を行う。例えば、交流系統が５０Ｈｚの場合は入力信号を約２０ｍｓの遅延した信号を出力する。１２５はローパスフィルタであり、信号の直流分を演算する。遅延器１２１は複数の遅延器１２３を直列接続して構成される。ローパスフィルタ１２５は加算器１２８，１２９と遅延器１２４、ゲイン１２６により構成される。ゲイン１２６を小さく設定することにより、カットオフ周波数を低くする。１２２，１２７は加算器である。
【００１２】
遅延器１２３，１２４は入力信号に対して制御周期として例えば５０μＳの遅延を行う。この場合、交流系統周期を２０ｍｓ、すなわち交流系統を５０Ｈｚとした場合、遅延器１２１は４００個の遅延器１２３を直列接続して構成される。
【００１３】
本従来例ではコンデンサＣｏに流れる電流を交流系統の位相毎に積算し、その信号を基に電流振幅指令Ｉ＊ を補正することにより、周期的な出力の脈動を除去する。本従来例ではベクトル加算器１２０の入力に電流検出信号ｉＤを入れたが、出力電圧誤差、すなわちＶ＊ −Ｖｏを入れても同様の効果を得ることができる。
【００１４】
【発明が解決しようとする課題】
例えば、三相交流電源のＲ−Ｓ間に図示しない単相層荷が接続されている場合、系統のインピーダンスの作用でＲ−Ｓ間電圧が別の線間電圧、すなわち、Ｓ−Ｔ間，Ｔ−Ｒ間に比べて低くなることがある。
この様な三相の系統電圧のアンバランスがある状態で、図６および図８に示す構成のＰＷＭ整流器の制御装置を使用する場合、直流出力端子Ｐ，Ｎ間の直流出力電圧に対して、系統周波数またはこの２倍の周波数を主成分とする直流電圧脈動が生じる。また、三相交流電源の交流入力端子Ｒ，Ｓ，Ｔにダイオード整流器などの歪み電流を流す負荷が接続されているときには、交流系統電圧に対して５倍および７倍の周波数を中心とした高周波歪みが重畳される場合がある。この状態で図６および図８に示すＰＷＭ整流器を用いた場合、交流系統電圧に対して６倍の周波数を主成分とする直流電圧脈動が生じる。これらの脈動は交流電源に対して周期性がある。
【００１５】
図９は周期性のある歪みを有効に除去するために提案された方式で、繰り返し制御または学習制御と呼ばれる方式である。電源歪みが原因となる出力電圧歪みに周期性があることに着目して、この成分を除去する。この制御の効果は、例えば非特許文献１で述べている。
【００１６】
【非特許文献１】
佐藤 伸二、末廣 豊、「３相ワンコンバータの出力電圧リップルの低減」平成１４年８月２１日発行、平成１４年電気学会産業応用全国大会、講演番号２５３、第３分冊、Ｐ．１３２５〜１３２８
例えば、図６を用いた制御方式では定常状態における出力電圧の脈動を数１００ｍＶ程度にできる。図８に示す制御方式では１００数１０ｍＶまで脈動を低減できる。図９に示す方式では、定常状態において数１０ｍＶまで脈動を低減することができる。
【００１７】
しかしながら、図９に示す方式は定常状態における同期性の持つリップル１Ｖ以下の脈動に対して効果があるが、誤差信号を基に１周期後に補正をかけていたため、通常の負荷変動のように電源に対して周期性のない出力電圧（Ｐ−Ｎ間の電圧）に数Ｖの振幅を持つ大きな脈動が発生した場合、この１周期遅れの補正が新たな出力電圧歪みを作っていた。
【００１８】
例えば、図１１に示すように、電流検出信号ｉＤが時刻ｔ１０１で急変した場合、同時に出力電圧に脈動が発生する。この結果、時刻ｔ１０１で発生した出力電圧の脈動に応じて例えば２０ｍｓ（５０Ｈｚ電源）後の時刻ｔ１０２でも、電流検出信号ｉＤの変動が発生していないにも拘わらず、補正により出力電圧に脈動が発生する。
そこで、負荷変動など数Ｖの振幅を持つ大きな脈動に起因して１周期遅れの補正により出力電圧に脈動を発生させない技術が切望されていた。
【００１９】
本発明は、上記に鑑みてなされたもので、その目的としては、定常時に出力電圧に重畳する電圧脈動が非常に少なくなると共に、負荷変動時においても１周期遅れの補正による出力電圧の脈動を発生させない三相ＰＷＭ整流器を提供することにある。
【００２０】
【課題を解決するための手段】
請求項１記載の発明は、上記課題を解決するため、交流入力端子から三相交流電力を入力し、前記三相交流電力を直流電力に変換して直流出力端子から出力する三相ＰＷＭ整流器を備え、補正信号を三相交流の１周期分の期間で記憶する記憶手段と、前記直流出力端子間の電圧とこの電圧指令との誤差を検出して誤差信号を出力する誤差検出手段と、前記記憶手段の交流位相に応じた箇所に前記誤差信号を逐次加算する逐次加算手段を備え、前記記憶手段から出力される補正信号を用いて、前記三相ＰＷＭ整流器の入力電流指令を補正し、前記三相交流の電源周期と同じ周期性を持つ前記直流出力端子間に発生する電圧脈動を低減する三相ＰＷＭ整流器の制御装置において、前記直流出力端子間に発生する負荷電力の変動を検出する負荷変動検出手段と、前記負荷変動検出手段により負荷変動の発生が検出された場合に、前記三相交流の電源周期よりも長い一定期間だけゲインを略０から１まで順次に上昇するように制限するゲイン制限手段とを備え、前記負荷変動検出手段により負荷変動の発生が検出された場合に、前記ゲイン制限手段により制限されたゲインに基づいて、前記記憶手段から読み出した記憶内容をクリアすると同時に、該記憶手段での電流指令の補正を一定期間少なくすることを要旨とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る三相ＰＷＭ整流器の制御装置１０の構成を示す図である。また、図２は、図１に示すベクトル加算器１２０の構成を示す図である。
なお、本実施の形態における三相ＰＷＭ整流器の制御装置１０は、図６，図８に示す三相ＰＷＭ整流器の制御装置と同一の基本構成を有するものであり、同一の構成要素には同一の符号を付し、その説明を省略する。
【００２２】
まず、図２に示すベクトル加算器１２０の構成について説明する。
図２において、遅延器１３１、加算器１３２、リミッタ１３４、乗算器１３３がゲイン制限手段を構成しており、負荷変動検出器１３５が負荷変動検出手段を構成しており、その他の要素は図１０に示す同一番号の要素に対応する。なお、ゲイン制限手段（１３１，１３２，１３３，１３４）は、負荷変動検出手段（１３５）により負荷変動の発生が検出された場合に、三相交流の電源周期よりも長い一定期間だけゲインを略０から１まで順次に上昇するように制限する。
【００２３】
図２において、負荷変動検出器１３５は、ローパスフィルタ１１７により電流検出信号ｉＤのフィルタ処理された波形を入力し、この入力信号が一定値を超えたときに負荷変動が発生したとして０となる負荷変動信号Ｍを出力し、それ以外では１となる負荷変動信号Ｍを出力する。
【００２４】
なお、図２においては、負荷変動検出器１３５は、ローパスフィルタ１１７からフィルタ処理後の電流検出信号ｉＤを入力し、定格負荷として例えば２０Ａに対して例えば１０％程度となる２Ａを超えたときに、負荷変動が発生したとして負荷変動信号Ｍを０にする。また、負荷変動検出器１３５はＶ＊ −Ｖｏを入力として定格電圧として例えば３５０Ｖに対して例えば５Ｖを超えたときに、負荷変動が発生したとして負荷変動信号Ｍを０にするように構成しても良い。
【００２５】
リミッタ１３４は、入力信号が１以下ならば入力信号をそのままゲインＧとして出力し、１を超えたときにはゲインＧとして１を出力する。また、リミッタ１３４は、負荷変動信号Ｍが０になったときにはゲインＧとして０を出力する。
【００２６】
次に、図３に示す波形図を参照して、図２に示すベクトル加算器１２０の動作を詳細に説明する。なお、例えば、遅延器１３１の遅延時間を例えば５０μＳとした場合、Δを例えば０．０００５とする。
【００２７】
まず、図１に示す直流出力端子Ｐ，Ｎ間に接続されたコンデンサＣｏに流れる電流は、電流検出器１０４により検出され電流検出信号ｉＤとしてローパスフィルタ１１７に出力される。さらに、ローパスフィルタ１１７では、電流検出器１０４により出力された電流検出信号ｉＤから高周波成分を除去した信号がベクトル加算器１２０に出力される。
【００２８】
ローパスフィルタ１１７から出力された電流検出信号ｉＤは、負荷変動検出器１３５と加算器１２２に入力され、加算器１２２では電流検出信号ｉＤに乗算器１３３から出力される信号が加算されてローパスフィルタ１２５と加算器１２７に出力される。
図２に示すローパスフィルタ１２５では、加算器１２２から出力される加算信号から直流成分を抽出して直流成分の符号を反転して加算器１２７に出力し、加算器１２７では、加算器１２２から出力される加算信号から直流成分を引くので、加算器１２７から直流成分が除去された補正信号ｉＲが出力される。この結果、加算器１２７からは直流成分が除去された信号が出力され、ベクトル加算器１２０から出力される補正信号ｉＲが直流的に発散することを防止している。
【００２９】
ここで、図３に示すように、時刻ｔ１１において、負荷変動により出力電圧に変動が生じた場合、ローパスフィルタ１１７により電流検出信号ｉＤがフィルタ処理された波形が負荷変動検出器１３５に入力され、一定値を超えたときに負荷変動が発生したとして負荷変動信号Ｍが１から０に変わる。負荷変動検出器１３５から出力される負荷変動信号Ｍが０になったときに、リミッタ１３４から出力されるゲインＧは０にクリアされる。
【００３０】
次いで、この状態から負荷変動がなくなり負荷変動検出器１３５から出力されている負荷変動信号Ｍが０から１に変化すると、加算器１３２によりリミッタ１３４から出力されるゲインＧにΔ＝０．０００５が順次に加算され、時刻ｔ１２、ｔ１３と経過するに連れてリミッタ１３４から出力されるゲインＧはΔ（０．０００５）ずつ増加する。なお、時刻ｔ１１〜ｔ１２の期間は、三相交流の１周期（２０ｍｓ）を表している。
【００３１】
さらに、時刻ｔ１６において、Δ＝０．０００５が加算器１３２により２０００回加算されたとき、すなわち、時刻ｔ１１から１００ｍｓ後にゲインＧは１になり、以後、リミッタ１３４から出力されるゲインＧは１に制限される。
なお、上述したように、リミッタ１３４から出力されるゲインＧの時定数は１００ｍｓであり、遅延器１２１の遅延時間は２０ｍｓである。
【００３２】
ここで、図３を参照して、遅延器１２１の動作を詳細に説明する。
時刻ｔ１１において、リミッタ１３４から出力されるゲインＧは０にクリアされるので、乗算器１３３により０にクリアされた信号が加算器１２２に出力される。
【００３３】
一方、時刻ｔ１１において、負荷変動により出力電圧に変動が生じた場合、ローパスフィルタ１１７から脈動波形を有する電流検出信号ｉＤが加算器１２２に入力される。この時、加算器１２２から出力される電流検出信号ｉＤはそのまま加算器１２７を通過して遅延器１２１に入力される。
次いで、時刻ｔ１１から２０ｍｓ経過した時刻ｔ１２において、遅延器１２１の出力には負荷変動時の脈動波形が出力されるが、時刻ｔ１２時点でのゲインＧ（０．２程度）が乗算器１３３に入力されているので、乗算器１３３から加算器１２２に入力される脈動波形は約０．２倍の振幅になる。一方、時刻ｔ１２においては、ローパスフィルタ１１７から加算器１２２に入力される波形には脈動波形がないので、加算器１２２から出力される脈動波形は時刻ｔ１１時点の約０．２倍の振幅になる。
【００３４】
同様に、時刻ｔ１２から２０ｍｓ経過した時刻ｔ１３において、時刻ｔ１３時点でのゲインＧ（０．４程度）が乗算器１３３に入力されているので、加算器１２２から出力される脈動波形は時刻ｔ１１時点の約０．２＊０．４＝０．０８倍の振幅になる。
同様に、時刻ｔ１３から２０ｍｓ経過した時刻ｔ１４（図示しない）において、時刻ｔ１４時点でのゲインＧ（０．６程度）が乗算器１３３に入力されているので、加算器１２２から出力される脈動波形は時刻ｔ１１時点の約０．２＊０．４＊０．６＝０．０４８倍の振幅になる。
【００３５】
同様に、時刻ｔ１４から２０ｍｓ経過した時刻ｔ１５（図示しない）において、加算器１２２から出力される脈動波形は時刻ｔ１１時点の約０．２＊０．４＊０．６＊０．８＝０．０３８４倍の振幅になる。なお、時刻ｔ１６における脈動波形は時刻ｔ１１時点の約０．０３８４倍の振幅になる。
この結果、負荷変動が発生した直後の１００ｍｓの期間では、２０ｍｓの遅延時間を有する遅延器１２１から出力される補正信号ｉＲがそのまま出力されないようにゲインＧにより制限される。さらに、この１００ｍｓの期間では、ベクトル加算器１２０が記憶する値も制限される。
【００３６】
次に、図２に示すベクトル加算器１２０の効果を詳細に説明する◎
図９，図１０に示す従来の技術における方式では、図１１に示すように、時刻ｔ１０１において発生した負荷変動時の脈動が１周期後の時刻ｔ１０２に新たな脈動となって重畳されていた。
【００３７】
これに対して、本実施の形態におけるベクトル加算器１２０を採用することで、負荷変動はベクトル加算器１２０の遅延器（記憶要素）１２３がクリアされるため、図３に示すように、従来のような脈動がなく、負荷変動により１周期後の時刻ｔ１２以降に現われる脈動の振幅を抑制することができる。
【００３８】
本実施の形態におけるベクトル加算器１２０を採用することにより、負荷変動が発生した場合には、負荷変動が発生する前と発生した１周期後とで、ベクトル加算器１２０から出力される補正信号の学習内容が切り離されることになる。また、本実施の形態に示す定数を用いれば、負荷変動から２０ｍｓの過渡期間はベクトル加算が制限されこの期間の学習が弱くなる。
【００３９】
（第２の実施の形態）
図４は、本発明の第２の実施の形態に係る三相ＰＷＭ整流器の制御装置に用いるベクトル加算器１２０の構成を示す図である。なお、本実施の形態におけるベクトル加算器１２０は、図９に示す制御回路に適応するものであり、この制御回路が図８に示す三相ＰＷＭ整流器の回路構成に接続されており、同一の構成要素には同一の符号を付し、その説明を省略することとする。
【００４０】
まず、図４に示すベクトル加算器１２０の構成について説明する。
図４において、乗算器１３３、遅延器１３６、ゲイン１３７、加算器１３８、加算器１３９、乗算器１４０がゲイン制限手段を構成しており、負荷変動検出器１３５が負荷変動検出手段を構成しており、その他の要素は図２に示す同一番号の要素に対応する。
【００４１】
図４において、負荷変動検出器１３５は、ローパスフィルタ１１７により電流検出信号ｉＤのフィルタ処理された波形を入力し、この入力信号が一定値を超えたときに負荷変動が発生したとして０となる負荷変動信号Ｍを乗算器１４０に出力し、それ以外では１となる負荷変動信号Ｍを乗算器１４０に出力する。遅延器１３６は、遅延時間が５０μＳである。
【００４２】
ゲイン１３７は、入力に対して０．０００５のゲインを乗算して加算器１３９に出力する。ゲイン１３７は、ゲインを０．０００５とした場合に、負荷変動検出器１３５から出力される負荷変動信号Ｍが０から１に変化したときに、乗算器１４０から出力されるゲインＧは１００ｍｓの時定数で１に収束する。負荷変動検出器１３５により負荷変動が検出され、負荷変動検出器１３５から出力される負荷変動信号Ｍが１から０に変わったとき、乗算器１４０から出力されるゲインＧは０になり、その後１００ｍｓの時定数で１に収束する。
【００４３】
次に、図５に示す波形図を参照して、図４に示すベクトル加算器１２０の動作を詳細に説明する。
図５に示すように、時刻ｔ２１において、ローパスフィルタ１１７により電流検出信号ｉＤがフィルタ処理された波形が負荷変動検出器１３５に入力され、この入力信号が一定値を超えたときに負荷変動が発生したとして負荷変動信号Ｍが０となる。負荷変動検出器１３５から出力される負荷変動信号Ｍが０になったときに、乗算器１４０から出力されるゲインＧは０にクリアされる。
【００４４】
次いで、この状態から負荷変動がなくなり負荷変動検出器１３５から出力されている負荷変動信号Ｍが０から１に変化すると、時刻ｔ２２、ｔ２３と経過するに連れて乗算器１４０から出力されるゲインＧは徐々に増加する。
【００４５】
さらに、時刻ｔ２１から充分時間が経過した（例えば５００ｍｓ後）時刻ｔ２６において、乗算器１４０から出力されるゲインＧは約１になる。
この結果、負荷変動が発生した直後の期間では、２０ｍｓの遅延時間を有する遅延器１２１から出力される補正信号ｉＲがそのまま出力されないようにゲインＧにより制限される。さらに、この期間では、ベクトル加算器１２０が記憶する値が制限される。
【００４６】
次に、図４に示すベクトル加算器１２０の効果を詳細に説明する。
図９，図１０に示す従来の技術における方式では、図１１に示すように、時刻ｔ１０１において発生した負荷変動時の脈動が１周期後の時刻ｔ１０２に新たな脈動となって重畳されていた。
【００４７】
これに対して、本実施の形態におけるベクトル加算器１２０を採用することで、負荷変動はベクトル加算器１２０の遅延器（記憶要素）１２３がクリアされるため、図５に示すように、従来のような脈動がなく、負荷変動により１周期後の時刻ｔ２２以降に現われる脈動を抑制することができる。
【００４８】
本実施の形態におけるベクトル加算器１２０を採用することにより、負荷変動が発生した場合には、負荷変動が発生する前と発生した１周期後とで、ベクトル加算器１２０から出力される補正信号の学習内容が切り離されることになる。また、本実施の形態に示す定数を用いれば、負荷変動から約１００ｍｓの過渡期間はベクトル加算が制限されこの期間の学習が弱くなる。
【００４９】
【発明の効果】
請求項１記載の本発明によれば、直流出力端子間に発生する負荷電力の変動を検出した場合に、三相交流の電源周期よりも長い一定期間だけゲインを略０から１まで順次に上昇するように制限しておき、このゲインに基づいて、読み出した記憶内容をクリアすると同時に、電流振幅指令の補正信号を一定期間少なくするので、学習制御の特徴である定常の出力電圧脈動を低減するという効果を持ち、同時に負荷変動時に学習内容をクリアし、同時に学習を制限することができるので、学習制御の欠点であった負荷変動時の１周期毎の歪みの発生を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る三相ＰＷＭ整流器の制御装置１０の構成を示す図である。
【図２】本発明の第１の実施の形態に係る三相ＰＷＭ整流器の制御装置１０に用いるベクトル加算器１２０の構成を示す図である。
【図３】図２に示すベクトル加算器１２０の動作を説明するための波形図である。
【図４】本発明の第２の実施の形態に係る三相ＰＷＭ整流器の制御装置に用いるベクトル加算器１２０の構成を示す図である。
【図５】図４に示すベクトル加算器１２０の動作を説明するための波形図である。
【図６】従来の三相ＰＷＭ整流器の制御装置の構成を示す図（その１）である。
【図７】三相ＰＷＭ整流器のＰＷＭ信号の模式図である。
【図８】従来の三相ＰＷＭ整流器の制御装置の構成を示す図（その２）である。
【図９】従来の三相ＰＷＭ整流器の制御回路の構成を示す図である。
【図１０】従来の三相ＰＷＭ整流器の制御装置に用いるベクトル加算器１２０の構成を示す図である。
【図１１】従来の三相ＰＷＭ整流器の制御装置に用いるベクトル加算器１２０の動作を説明するための波形図である。
【符号の説明】
１０ 三相ＰＷＭ整流器の制御装置
２０ 制御回路
３０ 演算回路
１００Ａ，１００Ｂ，１００Ｃ 交流電圧検出器
１０１Ａ，１０１Ｂ，１０１Ｃ 交流電流検出器
１０２ 直流電圧検出器
１０３Ａ，１０３Ｂ，１０３Ｃ ゲート駆動回路
１０４ 電流検出器
１１０ 加算器（誤差検出手段）
１１１ 誤差増幅器
１１２Ａ，１１２Ｂ，１１２Ｃ 乗算器
１１３Ａ，１１３Ｂ，１１３Ｃ 加算器
１１４Ａ，１１４Ｂ，１１４Ｃ 誤差増幅器
１１５Ａ，１１５Ｂ，１１５Ｃ 比較器
１１６ 比較波発生器
１１７ ローパスフィルタ
１１８ 比例ゲイン
１１９ 加算器（逐次加算手段）
１２０ ベクトル加算器
１２１ 遅延器（記憶手段）
１２２ 加算器
１２３，１２４ 遅延器
１２６，１３７ ゲイン
１２７，１２８，１２９，１３２，１３８，１３９ 加算器
１３１，１３６ 遅延器
１３３，１４０ 乗算器
１３４ リミッタ
１３５ 負荷変動検出器（負荷変動検出手段）
Ｃｏ コンデンサ
ＬＡ，ＬＢ，ＬＣ 交流リアクトル
ＱＡ１，ＱＡ２，ＱＢ１，ＱＢ２，ＱＣ１，ＱＣ２ スイッチ素子
ＤＡ１，ＤＡ２，ＤＢ１，ＤＢ２，ＤＣ１，ＤＣ２ ダイオード
Claims (1)
- 交流入力端子から三相交流電力を入力し、前記三相交流電力を直流電力に変換して直流出力端子から出力する三相ＰＷＭ整流器を備え、
補正信号を三相交流の１周期分の期間で記憶する記憶手段と、
前記直流出力端子間の電圧とこの電圧指令との誤差を検出して誤差信号を出力する誤差検出手段と、
前記記憶手段の交流位相に応じた箇所に前記誤差信号を逐次加算する逐次加算手段を備え、
前記記憶手段から出力される補正信号を用いて、前記三相ＰＷＭ整流器の入力電流指令を補正し、前記三相交流の電源周期と同じ周期性を持つ前記直流出力端子間に発生する電圧脈動を低減する三相ＰＷＭ整流器の制御装置において、
前記直流出力端子間に発生する負荷電力の変動を検出する負荷変動検出手段と、
前記負荷変動検出手段により負荷変動の発生が検出された場合に、前記三相交流の電源周期よりも長い一定期間だけゲインを略０から１まで順次に上昇するように制限するゲイン制限手段とを備え、
前記負荷変動検出手段により負荷変動の発生が検出された場合に、前記ゲイン制限手段により制限されたゲインに基づいて、前記記憶手段から読み出した記憶内容をクリアすると同時に、該記憶手段での電流指令の補正を一定期間少なくすることを特徴とする三相ＰＷＭ整流器の制御装置。
Priority Applications (1)
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| JP2002315335A JP2004153918A (ja) | 2002-10-30 | 2002-10-30 | 三相ｐｗｍ整流器の制御装置 |
Applications Claiming Priority (1)
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| JP2002315335A JP2004153918A (ja) | 2002-10-30 | 2002-10-30 | 三相ｐｗｍ整流器の制御装置 |
Publications (1)
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| JP2004153918A true JP2004153918A (ja) | 2004-05-27 |
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-
2002
- 2002-10-30 JP JP2002315335A patent/JP2004153918A/ja active Pending
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