KR101728185B1 - Ｐｗｍ 리미터 회로 - Google Patents

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다꾸로 오마루
요시아끼 이또
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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    • H02M3/36—Conversion of dc power input into dc power output with intermediate conversion into ac by dynamic converters using mechanical parts to select progressively or to vary continuously the input potential

Abstract

예를 들어, PWM 제어의 개시 직후에, PWM 신호의 듀티비가 제로가 되는 것을 방지한다. PWM 리미터 회로는 PWM 리미터 회로로부터 출력되는 신호가 일정값보다 높아지거나 일정값보다 낮아지는 것을 방지하는 구조를 갖는다. PWM 리미터 회로는 비교기 회로, 제어기 회로 및 스위치 회로를 포함한다. 제1 입력 단자에는 최대 듀티비 기준 전압 VrefH가 입력된다. 제2 입력 단자에는 최소 듀티비 기준 전압 VrefH가 입력된다. 제3 입력 단자에는 오차 증폭기로부터 출력되는 전압 Verr가 입력된다.

Description

ＰＷＭ 리미터 회로{PWM LIMITER CIRCUIT}
본 발명의 기술 분야는 전원 회로 등(예를 들면, 스위칭 레귤레이터)에 적용할 수 있는 PWM 리미터 회로에 관한 것이다.
전원 회로에 이용되는 PWM(pulse width modulation) 제어는 PWM 신호의 듀티비에서의 변화에 의해, 입력 전압을 상승시키거나 하강시킨다.
도 5는 PWM 제어 회로의 구성예이다. PWM 제어 회로는 오차 증폭기(50), 참조 전압 발생 회로(60), PWM 리미터 회로(70), 삼각파를 생성하는 발진기(80) 및 PWM 비교기(90)를 포함한다.
오차 증폭기(50)는 귀환 전압 Vfb와 기준 전압 사이의 차를 증폭하고, 전압 Verr를 출력한다.
참조 전압 발생 회로(60)는 기준 전압 및 참조 전압 Vref를 생성한다.
PWM 리미터 회로(70)는 오차 증폭기(50)로부터 출력되는 전압 Verr과 참조 전압 Vref를 서로 비교함으로써 그 출력 전압 Vers를 제어한다.
발진기(80)는 PWM 신호의 생성에 필요한 신호인 삼각파 Vosc를 생성한다.
PWM 비교기(90)는 PWM 리미터 회로(70)로부터의 출력된 전압 Vers와, 발진기(80)에서 생성된 삼각파 Vosc으로부터 PWM 신호를 출력한다.
PWM 제어에서, PWM 신호의 주기에 대한 PWM 신호의 펄스 폭의 비에 의해 표현되는 듀티비가 일정값(80%) 이상으로 높아지면, 고조파 노이즈(harmonic noise)가 발생할 수 있다. 또한, 과잉 전류의 공급에 의해 소자가 고장날 수 있다.
따라서, 상기의 문제를 발생시키지 않고 PWM 제어를 행하기 위해서는 PWM 신호의 듀티비가 일정값보다 높아지는 것을 방지하는 리미터 제어를 행하는 것이 필요하다.
참조문헌 1에는 리미터 제어의 방법으로서, 오차 증폭기로부터 출력되는 전압이 최대 듀티비 전압보다 높을 경우, 최대 듀티비 전압을 비교기에 입력하여, PWM 신호의 듀티비를 제어하는 방법이 개시되어 있다.
참조문헌 1: 일본 공개 특허 출원 평10-127047호 공보
PWM 신호의 듀티비가 일정값보다 높아지는 것을 방지하기 위해서 리미터 제어를 행하는 경우에도, PWM 제어의 개시 직후에 PWM 신호의 듀티비가 제로가 되어, 코일에 흐르는 전류의 링잉(ringing)에 의한 노이즈의 발생과 정전압 제어 회로의 불안정 동작 등과 같은 문제가 발생한다.
마찬가지로, 태양 전지 등 입력 전압이 크게 변동하는 기기를 전원으로서 사용해서 PWM 제어를 행하는 경우에도, PWM 신호의 듀티비가 제로가 된다.
PWM 리미터 회로는 PWM 리미터 회로로부터 출력되는 신호가 일정값보다 높아지거나 일정값보다 낮아지는 것을 방지하는 구조를 갖는다.
본 발명의 일 실시 형태는 PWM 리미터 회로이다.
본 발명의 일 실시 형태는 최대 듀티비 기준 전압이 입력되는 제1 단자와, 최소 듀티비 기준 전압이 입력되는 제2 단자와, 제3 단자에 입력된 전압과 상기 최대 듀티비 기준 전압을 서로 비교하는 비교기와, 제3 단자에 입력된 전압과 상기 최소 듀티비 기준 전압을 서로 비교하는 비교기와, 상기 제3 단자에 입력된 전압이 상기 최대 듀티비 기준 전압보다 클 경우 온이 되는 제1 스위치와, 상기 제3 단자에 입력된 전압이 상기 최소 듀티비 기준 전압보다 작을 경우 온이 되는 제2 스위치와, 상기 제3 단자에 입력된 전압이 상기 최소 듀티비 기준 전압보다 크고 상기 최대 듀티비 기준 전압보다 작을 경우 온이 되는 제3 스위치와, 상기 제1 스위치, 상기 제2 스위치 및 상기 제3 스위치에 전기적으로 접속되는 출력 단자를 포함한다.
PWM 신호의 듀티비가 제로가 되는 것을 방지하도록 PWM 신호의 제어에 의해, 노이즈의 발생을 억제하고, 불안정한 동작을 방지할 수 있다.
도 1은 PWM 리미터 회로의 회로도.
도 2는 PWM 리미터 회로의 회로도.
도 3a 및 도 3b는 오차 증폭기로부터 출력되는 전압 Verr가 때때로 최소 듀티비 기준 전압 VrefL보다 작을 경우 PWM 신호의 생성을 나타내는 그래프.
도 4a 및 도 4b는 오차 증폭기로부터 출력되는 전압 Verr가 때때로 최대 듀티비 기준 전압 VrefH보다 클 경우 PWM 신호의 생성을 나타내는 그래프.
도 5는 PWM 제어 회로의 구성예를 도시하는 회로도.
도 6은 PWM 제어 회로를 포함하는 DC-DC 컨버터의 구성예를 도시하는 회로도.
이하, 개시되는 발명의 실시 형태에 대해서 도면을 참조하여 설명한다. 개시된 발명은 이하의 설명에 한정되지 않는다는 것을 이해해야 한다. 본 기술분야의 당업자는 개시된 발명의 양태 및 상세가 개시된 발명의 기술 사상 및 기술 범위 내에 있으면 다양한 방식으로 변경될 수 있다는 것을 용이하게 이해한다. 따라서, 개시된 발명은 이하에 설명하는 실시 형태의 설명 내용에 한정하여 해석되어서는 안된다.
(실시 형태 1)
도 1은 본 실시 형태에서의 PWM 리미터 회로의 회로도이다. PWM 리미터 회로는 비교기 회로(20), 제어기 회로(30) 및 스위치 회로(40)를 포함한다. 입력 단자(10)에는 오차 증폭기로부터 출력되는 전압 Verr이 입력된다.
입력 단자(11)에는 최대 듀티비 기준 전압 VrefH가 입력된다.
입력 단자(12)에는 최소 듀티비 기준 전압 VrefL이 입력된다.
최대 듀티비 기준 전압 VrefH 및 최소 듀티비 기준 전압 VrefL을 출력하기 위한 회로는 동작 증폭기일 수 있다.
비교기 회로(20)는 오차 증폭기로부터 출력되는 전압 Verr와, 최대 듀티비 기준 전압 VrefH 또는 최소 듀티비 기준 전압 VrefL을 비교한다.
비교기 회로(20)는 비교기(21, 22)를 포함한다.
비교기(21)의 비반전 입력 단자에는 오차 증폭기로부터 출력되는 전압 Verr가 입력된다. 비교기(21)의 반전 입력 단자에는 최대 듀티비 기준 전압 VrefH가 입력된다.
비교기(22)의 비반전 입력 단자에는 최소 듀티비 기준 전압 VrefL이 입력된다. 비교기(22)의 반전 입력 단자에는 오차 증폭기로부터 출력되는 전압 Verr가 입력된다.
제어기 회로(30)는 비교기 회로(20)로부터 출력되는 신호를 스위치 회로(40)로 제어하기 위한 신호를 생성한다.
제어기 회로(30)는 NOT 게이트(31, 32) 및 NOR 게이트(33 내지 35)를 포함한다.
스위치 회로(40)는 스위치(41 내지 43)를 포함한다. 여기서, 스위치(41 내지 43)는 NMOS 트랜지스터를 포함하는 MOS 스위치이다.
여기서, 스위치 회로(40)에 포함되는 트랜지스터는 채널층에 실리콘을 포함하는 박막 트랜지스터이다. 스위치 회로(40)에 포함되는 트랜지스터는 싱글 게이트 트랜지스터에 한정되지 않는다는 것을 이해해야 한다. 더블 게이트 트랜지스터 등의 멀티 게이트 트랜지스터를 이용해도 된다.
또한, 스위치 회로(40)에 포함되는 트랜지스터의 채널층은 실리콘에 한정되지 않는다. 산화물 반도체 등을 이용해도 된다.
또한, 스위치(41 내지 43)는 제어기 회로(30)로부터의 신호에 응답해서 스위치(41 내지 43)의 온 상태 및 오프 상태가 전환되기만 하면, 이러한 구성을 갖는 것에 한정되지 않는다는 것을 이해해야 한다.
출력 단자(13)에는 PWM 리미터 회로로부터 출력되는 전압 Vers가 출력된다.
다음에, PWM 리미터 회로로 PWM 신호를 제어하는 방법에 대해서 설명한다.
PWM 신호의 듀티비는 PWM 비교기에서 오차 증폭기로부터 출력되는 전압 Verr과 삼각파 Vosc를 비교하여, 그들 사이의 차를 증폭하는 방식으로 제어된다.
PWM 비교기는 오차 증폭기로부터 출력되는 전압 Verr과 삼각파 Vosc를 서로 비교한다. 삼각파 Vosc의 신호 레벨이 오차 증폭기로부터 출력되는 전압 Verr보다 큰 경우에는 H 레벨(하이 레벨) 신호를 PWM 신호로서 출력한다. 반대로, 삼각파 Vosc의 신호 레벨이 오차 증폭기로부터 출력되는 전압 Verr보다 작은 경우에는 L 레벨(로우 레벨) 신호를 PWM 신호로서 출력한다.
삼각파 Vosc보다 오차 증폭기로부터 출력되는 전압 Verr가 작은 경우에는 PWM 신호는 듀티비를 갖지 않는다. 마찬가지로, 삼각파 Vosc보다 오차 증폭기로부터 출력되는 전압 Verr가 클 경우에는, PWM 신호는 듀티비를 갖지 않는다.
우선, 오차 증폭기로부터 출력되는 전압 Verr가 최소 듀티비 기준 전압 VrefL보다 작을 경우를 설명한다.
이 경우, 스위치(43)가 온이 되고, PWM 리미터 회로로부터 출력되는 전압 Vers로서 최소 듀티비 기준 전압 VrefL이 출력된다.
도 3a 및 도 3b는 오차 증폭기로부터 출력되는 전압 Verr이 최소 듀티비 기준 전압 VrefL보다 작을 경우 PWM 신호의 생성을 나타내는 그래프이다.
도 3a에서, 종축은 전압 [V], 횡축은 시간 [s]를 나타낸다. 선(100)은 삼각파 Vosc를 나타낸다. 선(110)은 오차 증폭기로부터 출력되는 전압 Verr을 나타낸다. 선(120)은 최소 듀티비 기준 전압 VrefL을 나타낸다.
도 3b에서, 종축은 전압 [V], 횡축은 시간 [s]를 나타낸다. 선(130)은 도 3a의 삼각파와, 오차 증폭기로부터 출력되는 전압 또는 최소 듀티비 기준 전압으로부터 생성되는 PWM 신호를 나타낸다.
도 3a의 영역(125)에서, 오차 증폭기로부터 출력되는 전압 Verr는 최소 듀티비 기준 전압 VrefL보다 작다. 따라서, PWM 리미터 회로로부터 출력되는 전압 Vers로서, 최소 듀티비 기준 전압 VrefL이 출력된다.
다음에, 오차 증폭기로부터 출력되는 전압 Verr가 최대 듀티비 기준 전압 VrefH보다 클 경우를 설명한다.
이 경우, 스위치(41)가 온이 되고, PWM 리미터 회로로부터 출력되는 전압 Vers로서, 최대 듀티비 기준 전압 VrefH가 출력된다.
도 4a 및 도 4b는 오차 증폭기로부터 출력되는 전압 Verr가 최대 듀티비 기준 전압 VrefH보다 클 경우 PWM 신호의 생성을 나타내는 그래프이다.
도 4a에서, 종축은 전압 [V], 횡축은 시간 [s]를 나타낸다. 선(100)은 삼각파 Vosc를 나타낸다. 선(110)은 오차 증폭기로부터 출력되는 전압 Verr을 나타낸다. 선(140)은 최대 듀티비 기준 전압 VrefH를 나타낸다.
도 4b에서, 종축은 전압 [V], 횡축은 시간 [s]를 나타낸다. 선(130)은 도 4a의 삼각파와, 오차 증폭기로부터 출력되는 전압 또는 최대 듀티비 기준 전압으로부터 생성되는 PWM 신호를 나타낸다.
도 4a의 영역(145)에서, 오차 증폭기로부터 출력되는 전압 Verr는 최대 듀티비 기준 전압 VrefH보다 크다. 따라서, PWM 리미터 회로로부터 출력되는 전압 Vers로서, 최대 듀티비 기준 전압 VrefH가 출력된다.
마지막으로, 오차 증폭기로부터 출력되는 전압 Verr가 최소 듀티비 기준 전압 VrefL보다 크고 최대 듀티비 기준 전압 VrefH보다 작은 경우를 설명한다.
이 경우, 스위치(42)가 온이 되고, PWM 리미터 회로로부터 출력되는 전압 Vers로서, 오차 증폭기로부터 출력되는 전압 Verr가 출력된다.
이상의 제어를 통해, PWM 리미터 회로로부터 출력되는 전압 Vers는 항상 삼각파 Vosc의 진폭 내에 존재하여, PWM 신호는 항상 듀티비를 갖는다.
(실시 형태 2)
도 2는 본 실시 형태에서의 PWM 리미터 회로의 회로도이다. PWM 리미터 회로는 스위치 회로(40) 및 제어기 회로(30)의 구성에서 도 1의 PWM 리미터 회로와 상이하다.
스위치(44)는 PMOS 트랜지스터 Q1을 포함하는 MOS 스위치이다. 소스와 드레인을 단락시킨 PMOS 트랜지스터 Q2는 PMOS 트랜지스터 Q1이 오프가 될 때, 게이트로부터의 피드쓰루(feedthrough) 전하를 보상하기 위한 더미 스위치로서 제공된다.
MOS 스위치인 PMOS 트랜지스터 Q1과, 더미 스위치인 PMOS 트랜지스터 Q2는 위상이 반대인 펄스로 구동된다. 따라서, 제어기 회로(30)에는 NOT 게이트(36)가 구비된다.
스위치(45)는 PMOS 트랜지스터 Q3과 NMOS 트랜지스터 Q4를 포함하는 MOS 스위치(트랜스미션 게이트)이다. 스위치(45)를 구동시키기 위해, 제어기 회로(30)에는 NOT 게이트(37)가 구비된다.
스위치(46)는 NMOS 트랜지스터 Q6을 더미 스위치로서 부가한, NMOS 트랜지스터 Q5를 포함하는 MOS 스위치이다. 스위치(46)를 구동시키기 위해, 제어기 회로(30)에는 NOT 게이트(38)가 구비된다.
MOS 스위치로서 이용되는 트랜지스터의 극성은 이에 한정되지 않지만, 최대 듀티비 기준 전압 VrefH가 입력되는 입력 단자(11)에 PMOS 트랜지스터 Q1을 포함하는 MOS 스위치인 스위치(44)를 접속하는 것에는 이점이 있다. 상기 구조의 이점은 PMOS 트랜지스터 Q1의 게이트-소스 전압(Vgs)이 상승하고, 소스-드레인 저항(Rds)이 하강한다는 것이다.
마찬가지로, 최소 듀티비 기준 전압 VrefL이 입력되는 입력 단자(12)에 NMOS 트랜지스터 Q5를 포함하는 MOS 스위치인 스위치(46)를 접속하는 경우, NMOS 트랜지스터 Q5의 게이트-소스 전압(Vgs)이 상승하고, 소스-드레인 저항(Rds)이 하강하는 효과가 있다.
도 2의 PWM 리미터 회로를 가진 PWM 신호의 제어 방법은 도 1의 PWM 리미터 회로로 PWM 신호를 제어하는 방법과 유사하다.
(실시 형태 3)
도 6은 실시 형태 1 및 2에서 설명된 PWM 리미터 회로를 구비한 PWM 제어 회로를 포함하는 DC-DC 컨버터의 회로도이다.
본 실시 형태에서 설명되는 DC-DC 컨버터(200)는 파워 트랜지스터(210), 코일(220), 다이오드(230), 커패씨터(240), 저항(250), 저항(260) 및 PWM 제어 회로(270)를 포함한다. DC-DC 컨버터(200)는 출력 전압의 분할에 의해 얻어진 전압을 PWM 제어 회로(270)로 모니터링하고, 출력 전압의 레벨을 원하는 레벨로 설정한다.
PWM 제어 회로(270)는 파워 트랜지스터(210)를 구동시키는데 사용되는 PWM 신호를 제어한다. PWM 제어 회로(270)의 구성은 도 5에 도시된 회로와 유사하다. PWM 제어 회로(270)에 포함되는 PWM 리미터 회로는 PWM 신호의 듀티비의 상한 및 하한을 제어한다. 본 실시 형태의 PWM 리미터 회로의 구성은 도 1 및 도 2와 유사하다. 또한, PWM 리미터 회로로 PWM 신호를 제어하는 방법은 실시 형태 1 및 2의 방법과 유사하므로, 이러한 방법의 설명은 생략한다.
본 출원은 2009년 10월 28일 일본 특허청에 출원된 일본 특허 출원 일련번호 제2009-247700호를 기초로 하고, 그 전체 내용은 본 명세서에 참조로 원용된다.
10, 11, 12 입력 단자
13 출력 단자
20 비교기 회로
21, 22 비교기
30 제어기 회로
31, 32, 36, 37, 38 NOT 게이트
33, 34, 35 NOR 게이트
40 스위치 회로
41, 42, 43, 44, 45, 46 스위치
50 오차 증폭기
60 참조 전압 발생 회로
70 PWM 리미터 회로
80 발진기
90 PWM 비교기
100 삼각파 Vosc를 나타내는 선
110 오차 증폭기로부터 출력되는 전압 Verr를 나타내는 선
120 최소 듀티비 기준 전압 VrefL을 나타내는 선
125 영역
130 PWM 신호를 나타내는 선
140 최대 듀티비 기준 전압 VrefH를 나타내는 선
145 영역
Q1, Q2, Q3 P 채널 트랜지스터
Q4, Q5, Q6 N 채널 트랜지스터
200 DC-DC 컨버터
210 파워 트랜지스터
220 코일
230 다이오드
240 커패씨터
250 저항
260 저항
270 PWM 제어 회로

Claims (4)

  1. PWM(Pulse Width Modulation) 리미터 회로로서,
    최대 듀티비 기준 전압이 입력되는 제1 단자와,
    최소 듀티비 기준 전압이 입력되는 제2 단자와,
    제3 단자에 입력된 전압과, 상기 최대 듀티비 기준 전압 또는 상기 최소 듀티비 기준 전압을 비교하는 비교기와,
    상기 비교기에 전기적으로 접속되는 제어기 회로와,
    상기 제3 단자에 입력된 상기 전압이 상기 최대 듀티비 기준 전압보다 클 경우 온이 되는 제1 스위치와,
    상기 제3 단자에 입력된 상기 전압이 상기 최소 듀티비 기준 전압보다 작을 경우 온이 되는 제3 스위치와,
    상기 제3 단자에 입력된 상기 전압이 상기 최소 듀티비 기준 전압보다 크고 상기 최대 듀티비 기준 전압보다 작을 경우 온이 되는 제2 스위치와,
    상기 제1 스위치, 상기 제2 스위치 및 상기 제3 스위치에 전기적으로 접속되는 출력 단자를 포함하고,
    상기 제1 스위치는 제1 트랜지스터, 및 소스와 드레인을 단락시킨 제2 트랜지스터를 포함하고,
    상기 제2 스위치는 제3 트랜지스터 및 제4 트랜지스터를 포함하는 트랜스미션(transmission) 게이트이고,
    상기 제3 스위치는 제5 트랜지스터, 및 소스와 드레인을 단락시킨 제6 트랜지스터를 포함하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터 및 상기 제6 트랜지스터의 게이트는 상기 제어기 회로에 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 상기 제1 단자에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제4 트랜지스터의 소스 및 드레인 중 하나는 상기 제3 단자에 전기적으로 접속되고, 상기 제5 트랜지스터의 소스 및 드레인 중 하나는 상기 제2 단자에 전기적으로 접속되는, PWM 리미터 회로.
  2. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 p 채널 트랜지스터이고,
    상기 제5 트랜지스터 및 상기 제6 트랜지스터 각각은 n 채널 트랜지스터인, PWM 리미터 회로.
  3. DC-DC 컨버터로서,
    PWM 리미터 회로를 포함하는 PWM 제어 회로를 포함하고,
    상기 PWM 리미터 회로는,
    최대 듀티비 기준 전압이 입력되는 제1 단자와,
    최소 듀티비 기준 전압이 입력되는 제2 단자와,
    제3 단자에 입력된 전압과, 상기 최대 듀티비 기준 전압 또는 상기 최소 듀티비 기준 전압을 비교하는 비교기와,
    상기 비교기에 전기적으로 접속된 제어기 회로와,
    상기 제3 단자에 입력된 상기 전압이 상기 최대 듀티비 기준 전압보다 클 경우 온이 되는 제1 스위치와,
    상기 제3 단자에 입력된 상기 전압이 상기 최소 듀티비 기준 전압보다 작을 경우 온이 되는 제3 스위치와,
    상기 제3 단자에 입력된 상기 전압이 상기 최소 듀티비 기준 전압보다 크고 상기 최대 듀티비 기준 전압보다 작을 경우 온이 되는 제2 스위치와,
    상기 제1 스위치, 상기 제2 스위치 및 상기 제3 스위치에 전기적으로 접속되는 출력 단자를 포함하고,
    상기 제1 스위치는 제1 트랜지스터, 및 소스와 드레인을 단락시킨 제2 트랜지스터를 포함하고,
    상기 제2 스위치는 제3 트랜지스터 및 제4 트랜지스터를 포함하는 트랜스미션 게이트이고,
    상기 제3 스위치는 제5 트랜지스터, 및 소스와 드레인을 단락시킨 제6 트랜지스터를 포함하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터 및 상기 제6 트랜지스터의 게이트는 상기 제어기 회로에 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 상기 제1 단자에 전기적으로 접속되고, 상기 제3 트랜지스터의 소스 및 드레인 중 하나, 및 상기 제4 트랜지스터의 소스 및 드레인 중 하나는 상기 제3 단자에 전기적으로 접속되고, 상기 제5 트랜지스터의 소스 및 드레인 중 하나는 상기 제2 단자에 전기적으로 접속되는, DC-DC 컨버터.
  4. 제3항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 p 채널 트랜지스터이고,
    상기 제5 트랜지스터 및 상기 제6 트랜지스터 각각은 n 채널 트랜지스터인, DC-DC 컨버터.
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