KR101696349B1 - 오프셋 보상을 갖는 증폭기 - Google Patents
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Abstract
이 개시물의 양태들은 압력 센서 및/또는 저항 브릿지 기반 센서와 같은 센서에 의해 생성된 신호에서의 상대적으로 큰 오프셋을 보상하는 것에 관한 것이다. 이러한 오프셋 보상은 센서에 의해 생성된 신호의 오프셋을 보상하기 위하여, 전압 모드 디지털-아날로그 변환기 (DAC)와 같은 구성가능한 전압 레퍼런스에 의해 생성된 오프셋 정정 신호를 계측 증폭기에 포함된 증폭기의 입력에 인가하는 것을 포함할 수 있다.
Description
관련 출원들에 대한 교차 참조
이 출원은, 그 전체 개시 내용이 참조를 위해 본원에 편입되며 "AMPLIFIER WITH OFFSET COMPENSATION(오프셋 보상을 갖는 증폭기)" 라는 명칭으로 2014 년 2 월 14 일자로 출원된 미국 가출원 제 61/940,204 호의 정규 출원이며 35 U.S.C. § 119(e) 하의 이익을 주장한다.
기술분야
개시된 기술은 전자기술에 관한 것으로, 특히, 오프셋들을 위한 보상에 관한 것이다.
어떤 센서들은 신호 성분에 비해 큰 오프셋 성분을 갖는 출력 신호를 생성한다. 이러한 상대적으로 큰 오프셋 성분은 대응하는 신호 성분의 크기의 배수, 예컨대, 대략 약 10 배 내지 약 100 배인 크기를 가질 수 있다. 예를 들어, 일부의 압력 센서들은 볼트 당 약 60 밀리볼트 (mV/V) 오프셋 성분 및 약 1 mV/V 신호 성분의 감도를 갖는 출력 신호를 생성할 수 있고, 여기서, 감도는 출력 전압 대 센서에 대한 여기 전압 또는 공급 전압에 있어서의 전체 스케일의 예상된 변화를 나타낸다. 이 예에서, 오프셋 성분은 센서 출력 신호를 증폭하는 증폭기의 동적 범위의 대부분을 소비할 수 있다. 따라서, 증폭기는 포화될 수 있다. 포화를 방지하기 위하여, 증폭기의 더 낮은 이득 설정이 구현될 수 있다. 그러나, 더 낮은 이득 설정은 어떤 응용들에서 신호 대 잡음 비율 (signal to noise ratio; SNR)을 감소시킬 수 있다. 게다가, 이와 다르게, 구현하는데 고가일 수 있는 상대적으로 높은 분해능의 아날로그-디지털 변환기 (analog to digital converter; ADC)가 어떤 응용들에서 더 낮은 이득 설정과 함께 필요할 수 있다. 이상적으로, 센서 출력 신호의 신호 성분은 증폭기의 전체 동적 범위를 점유할 것이고 오프셋은 제로일 것이다.
따라서, 센서 오프셋 상쇄를 위한 강한 필요성이 존재한다.
특정 발명 양태의 요약
이 개시물의 하나의 양태는, 계측 증폭기 및 구성가능한 전압 레퍼런스 (voltage reference)를 포함하는 장치이다. 계측 증폭기는, 제 1 증폭기, 제 2 증폭기, 및 저항 네트워크를 포함하는 적어도 제 1 스테이지를 가진다. 제 1 증폭기는 적어도 제 1 비-반전 입력 단자 및 제 1 반전 입력 단자를 가진다. 제 2 증폭기는 적어도 제 2 비-반전 입력 단자 및 제 2 반전 입력 단자를 가진다. 저항 네트워크는, 제 1 증폭기의 제 1 이득을 설정하고 제 2 증폭기의 제 2 이득을 설정하도록 구성된다. 저항 네트워크는 제 1 반전 입력 단자 및 제 2 반전 입력 단자에 동작가능하게 결합된다. 구성가능한 전압 레퍼런스는 계측 증폭기에 동작가능하게 결합된다. 구성가능한 전압 레퍼런스는, 제 1 오프셋 정정 전압을 제 1 반전 입력 단자에 인가하고 제 2 오프셋 정정 전압을 제 2 반전 입력 단자에 인가하도록 구성된다. 제 1 및 제 2 오프셋 정정 전압들은, 제 1 비-반전 입력 단자 및 제 2 비-반전 입력 단자에서 받아들여진 차동 전압 신호들에서의 오프셋 전압을 보상하도록 구성된다.
이 개시물의 또 다른 양태는 센서 출력에서의 오프셋을 보상하는 방법이다. 상기 방법은 센서로부터, 계측 증폭기에 포함된 제 1 증폭기의 비-반전 입력 단자에서 센서 출력을 받아들이는 단계를 포함한다. 센서 출력은 오프셋 성분 및 신호 성분을 포함한다. 상기 방법은 또한, 센서 출력의 오프셋 성분을 실질적으로 상쇄시키기 위하여, 전압 모드 디지털-아날로그 변환기 (DAC)를 이용하여 제 1 증폭기의 반전 입력 단자에서 오프셋 정정 신호를 생성하는 단계를 포함한다. 상기 방법은 제 1 증폭기를 이용하여 센서 출력을 증폭하는 단계를 추가로 포함한다.
이 개시물의 또 다른 양태는, 센서, 제 1 증폭기, 및 구성가능한 전압 레퍼런스를 포함하는 전자 시스템이다. 센서는 차동 센서 출력을 생성하도록 구성되고, 차동 센서 출력은 오프셋 성분 및 신호 성분을 포함한다. 제 1 증폭기는 제 1 저항 피드백 네트워크에 의해 설정된 제 1 증폭기 이득을 가진다. 제 1 증폭기는 차동 센서 출력의 포지티브 부분을 받아들이도록 구성된 비-반전 입력 단자, 및 제 1 저항 피드백 네트워크에 동작가능하게 결합된 반전 입력 단자를 포함한다. 제 2 증폭기는 제 2 저항 피드백 네트워크에 의해 설정된 제 2 증폭기 이득을 가진다. 제 2 증폭기는 차동 센서 출력의 네거티브 부분을 받아들이도록 구성된 비-반전 입력 단자, 및 제 2 저항 피드백 네트워크에 동작가능하게 결합된 반전 입력 단자를 포함한다. 구성가능한 전압 레퍼런스는, 센서 출력의 오프셋 성분을 실질적으로 상쇄시키기 위하여, 제 1 오프셋 정정 신호를 제 1 증폭기의 반전 입력 단자에, 그리고 제 2 오프셋 정정 신호를 제 2 증폭기의 반전 단자에 인가하도록 구성된다.
개시물을 요약하기 위하여, 발명들의 어떤 양태들, 장점들 및 신규한 특징들은 본원에서 설명되었다. 이러한 모든 장점들이 발명들의 임의의 특별한 실시형태에 따라 반드시 달성되지 않을 수도 있다는 것을 이해해야 한다. 따라서, 발명들은 본원에서 교시 또는 제안될 수도 있는 바와 같은 다른 장점들을 반드시 달성하지 않고도, 본원에서 교시된 바와 같은 하나의 장점 또는 장점들의 그룹을 달성하거나 최적화하는 방식으로 구체화 또는 수행될 수도 있다.
도 1은 실시형태에 따라, 센서로부터 센서 출력을 받아들이고 디지털-아날로그 변환기 (DAC)들을 이용하여 센서 출력에서 오프셋을 상쇄하도록 구성된 계측 증폭기 (instrumentation amplifier)의 개략도이다.
도 2a는 계측 증폭기 및 구성가능한 전압 레퍼런스 (voltage reference)의 실시형태의 개략도이다.
도 2b는 전압 분배기를 포함하는 도 2a의 구성가능한 전압 레퍼런스의 실시형태의 개략도이다.
도 2c는 실시형태에 따라, 도 2a의 계측 증폭기의 제 1 스테이지의 이득을 조절하기 위하여 저항 네트워크에서 임피던스들을 조절하도록 구성된 회로부와, DAC 및 저항 네트워크 사이에 저항 스트링 (resistor string)을 동작가능하게 결합하도록 구성된 회로부를 예시하는 개략도이다.
도 2d는 선택된 저항 스트링을 대응하는 탭 포인트 (tap point)에 동작가능하게 결합하기 위하여, 단일 증폭기가 스위치들을 구동하도록 구성되는 일 예의 실시형태를 예시하는 개략도이다.
도 3은 R2R DAC를 포함하는 구성가능한 전압 레퍼런스를 갖는 계측 증폭기의 제 1 스테이지의 또 다른 실시형태의 개략도이다.
특정 구현예의 상세한 설명
어떤 실시형태들의 다음의 상세한 설명은 특정 실시형태들의 다양한 설명들을 제시한다. 그러나, 본원에서 설명된 혁신들은 예를 들어, 청구항들에 의해 정의 및 포괄되는 바와 같이, 다수의 상이한 방법들로 구체화될 수 있다. 이 설명에서는, 유사한 참조 번호들이 동일하거나 기능적으로 유사한 요소들을 표시하는 도면들에 대해 참조가 행해진다. 도면들에서 예시된 요소들은 반드시 일정한 비율로 그려진 것은 아니라는 것을 이해할 것이다.
위에서 논의된 바와 같이, 센서들 또는 트랜스듀서 (transducer)들은 출력 신호에서의 신호 성분에 비해 큰 오프셋 성분을 갖는 출력 신호를 생성할 수 있다. 이러한 센서들은 압력 센서들, 스트레인 게이지 (strain gauge)들, 부하 셀들, 상대 습도 센서들, 저항 온도 디바이스 (resistance temperature device; RTD)들, 서미스터 (thermistor)들 등을 포함할 수 있고, 저항 휘트스톤 브릿지 (Wheatstone bridge) 회로들로 구현될 수 있다. 하나의 예로서, 디젤 엔진들의 실린더 측정에서 이용되는 고압 센서들은 상대적으로 큰 오프셋들을 가질 수 있다. 예시적인 예에서, 센서 출력 신호는 약 300 mV의 오프셋 성분 및 약 5 mV의 신호 성분을 가질 수 있다. 이것은 신호 성분의 정확한 증폭을 어렵게 할 수 있다. 센서 출력 신호의 오프셋 성분은 센서 출력 신호를 증폭하는 증폭기의 동적 범위의 대부분 또는 전부를 소비할 수 있다. 이것은 신호 조정을 특별히 어렵게 할 수 있다. 예를 들어, 오프셋 성분은 증폭기의 동적 범위의 상당한 부분을 소비할 수 있고, 큰 오프셋 성분을 갖는 센서 출력 신호가 증폭될 때, 신호 강도는 또한 열화될 수 있다. 예를 들어, 일부의 응용들에서, 신호 강도는 약 40 데시벨 (dB) 이상으로 열화될 수 있다.
압력 센서들을 포함하는 시스템들과 같은 다수의 전자 시스템들은 상대적으로 높은 정밀도 (예를 들어, 적어도 10 내지 12 비트들의 정밀도) 및 상대적으로 높은 분해능 (예를 들어, 적어도 12 내지 14 비트들의 분해능)을 이용할 수 있다. 예시적인 예에서, 오프셋 성분의 동적 범위가 센서 출력 신호에서의 신호 성분보다 약 35 dB 더 클 경우, 6 비트들의 분해능은 단지 오프셋 보상으로 인해 손실될 수 있다. 이러한 상황들에서 12 내지 14 비트들의 분해능을 달성하기 위해서는, 18 비트 ADC가 이용될 수도 있다. 추가적인 비트들을 갖는 ADC는 설계하기가 더욱 어려울 수 있고, 더 많은 면적을 소비할 수 있고, 더 많은 전력을 소비할 수 있다. 이것은 ADC를 포함하는 전자 시스템을 더욱 고가로 되게 할 수 있다.
이 개시물의 양태들은 센서 출력 신호를 증폭하기 이전에 센서 출력 신호의 오프셋 성분을 감소시키는 것에 관한 것이다. 센서 출력 신호는 오프셋 상쇄 후에 증폭될 수 있다. 증폭 전에 센서 출력 신호로부터 오프셋 성분의 상당한 부분을 제거함으로써, 증폭기의 동적 범위의 대부분 또는 실질적으로 전부는 센서 출력 신호의 신호 성분을 증폭하기 위하여 이용될 수 있다. 이것은 센서 출력 신호에서 오프셋을 고려하기 위하여 추가적인 비트들을 ADC에 추가하지 않고도 전자 시스템의 정확도 및/또는 분해능 사양들을 충족시킬 수 있다. 신호 성분에 비해 상대적으로 큰 오프셋 성분을 갖는 센서 출력 신호들에서 오프셋 성분의 일부 또는 전부를 상쇄시키는 것이 바람직할 수 있다. 예를 들어, 오프셋 성분의 상당한 부분을 상쇄시킴으로써, 증폭기는 신호 성분을 더 많이, 그리고 오프셋 성분을 더 적게 증폭할 수 있다.
본원에서 논의된 오프셋 상쇄는 계측 증폭기와 같은 증폭기의 하나 이상의 스테이지들의 입력에서 구현될 수 있다. 예를 들어, 전자 시스템은, 오프셋 성분이 신호 성분에 비해 큰 오프셋 성분 및 신호 성분을 갖는 센서 출력을 생성하도록 구성된 센서를 포함할 수 있다. 증폭기는 저항 피드백 네트워크에 의해 설정되는 이득을 가질 수 있다. 증폭기의 비-반전 (non-inverting) 입력 단자는 센서 출력을 받아들일 수 있고, 증폭기의 반전 입력 단자는 저항 피드백 네트워크에 동작가능하게 결합될 수 있다. DAC와 같은 구성가능한 전압 레퍼런스는 오프셋을 감소시키기 위해 이용될 수 있는 전압 레퍼런스를 제공할 수 있다. 예를 들어, 전압 모드 연속 시간 DAC는 센서 출력의 오프셋 성분을 실질적으로 상쇄시키기 위하여 오프셋 상관 신호를 증폭기의 반전 입력 단자에 인가할 수 있다. 이러한 DAC는 저항 스트링 DAC 또는 R2R DAC를 포함할 수 있다. 일부의 실시형태들에서, 센서 및 DAC의 둘 모두는 동일한 기준 전압에 전기적으로 결합될 수 있다. 따라서, 기준 전압에서의 드리프트 (drift)로 인해 센서 오프셋이 변화함에 따라, 오프셋 정정 신호는 비율계량적 (ratiometric) 관계로 변화할 수 있다. 비율계량적 관계는 하나의 신호가 또 다른 신호에 정비례함을 나타낼 수 있다. 어떤 실시형태들에 따르면, 저항 피드백 네트워크의 하나 이상의 임피던스들은 조절가능할 수 있다. 이것은 증폭기 이득을 조절할 수 있다. 이 실시형태들의 일부에서는, 저항 피드백 네트워크의 어떤 조절가능한 임피던스들의 합이 실질적으로 일정하게 유지될 수 있다.
실시형태에서, 계측 증폭기의 제 1 스테이지는 제 1 증폭기, 제 2 증폭기, 및 제 1 증폭기의 제 1 이득을 설정하고 제 2 증폭기의 제 2 이득을 설정하도록 구성된 저항 네트워크를 포함한다. DAC는 제 1 증폭기에 대한 제 1 오프셋 정정 신호 및 제 2 증폭기에 대한 제 2 오프셋 정정 신호를 생성할 수 있다. DAC는 2 개의 별도의 DAC 들, 제 1 증폭기에 대한 하나 및 제 2 증폭기에 대한 하나로서 구현될 수 있다. DAC는 그 출력에서 I-V 변환기 스테이지와 함께 이용된 전압 모드 DAC 또는 전류 모드 DAC 일 수 있다. DAC는 저항들을 통해 증폭기들의 입력 단자들에 인가되는 전압들을 생성할 수 있다. 따라서, 이러한 증폭기들의 입력 단자들에서 받아들여진 오프셋 정정 신호들은 일부의 실시형태들에서 전류들일 수 있다. 대안적으로, 오프셋 정정 신호들은 어떤 실시형태들에서 전압 신호들일 수 있다. 제 1 및 제 2 오프셋 정정 신호들은 각각 제 1 및 제 2 증폭기들에 의해 받아들여진 차동 전압 신호들에서의 오프셋 전압을 보상할 수 있다. 차동 전압 신호들은 센서로부터 받아들여질 수 있다. DAC 들은 제 1 오프셋 정정 전압 및 제 2 오프셋 정정 전압을 별도로 제어할 수 있다. 제어 로직에서의 레지스터 (register)는 제 1 및 제 2 오프셋 정정 전압들을 생성하기 위하여 공장 교정 (factory calibration) 동안에 결정된 하나 이상의 DAC 코드들을 저장할 수 있다.
오프셋 상쇄는 전압 모드 계측 증폭기와 같은 계측 증폭기에 추가될 수 있다. 계측 증폭기들은 차동 입력을 증폭하는 정밀도 이득 블록들일 수 있다. 계측 증폭기들은 두 입력들에 공통인 신호들을 거부하면서 차동 입력 전압들 사이의 차이를 증폭할 수 있다. 계측 증폭기들은, 직류 (DC) 정밀도 및 이득 정확도 잡음 환경 내에서 유지되어야 하고, 및/또는 상대적으로 큰 공통-모드 신호들 또는 공통 모드 잡음 (예를 들어, 자동차 발전기의 정류된 교류 전류로부터의 리플 (ripple)로부터의 잡음, 자동차 점화 시스템으로부터의 잡음, 등)이 존재하는 응용들과 같은 다양한 응용들에서 구현될 수 있다. 계측 증폭기들에 대한 일 예의 응용들은 산업, 측정, 데이터 획득, 자동차, 및 의료용 응용들을 포함한다. 일부의 계측 증폭기들은 실질적으로 고정된 이득 레벨들로 프로그래밍가능하다. 이득 레벨은 전용 입력 컨택 (contact)들에 의해, 및/또는 SPI (Serial Peripheral interface) 또는 I2C (Inter Integrated Circuit)와 같은 인터페이스들에 의해 디지털 방식으로 선택될 수 있다. 프로그래밍가능한 이득 계측 증폭기들은 전형적으로, 이득 정확도를 최대화하는 것이 바람직하고, 및/또는 단일 프로그래밍가능한 이득 증폭기가 상이한 이득 설정들을 갖는 몇몇 별도의 계측 증폭기들을 대체할 수 있는 응용들에 대해 매우 적합하다.
도 1은 실시형태에 따라, 센서로부터 센서 출력을 받아들이고 디지털-아날로그 변환기 (DAC)들을 이용하여 센서 출력에서 오프셋을 상쇄하도록 구성된 계측 증폭기의 개략도이다. 예시된 계측 증폭기는 전압 모드 계측 증폭기이다. 전압 모드 계측 증폭기들은 저항 브릿지 기반 센서들로부터의 차동 신호들을 증폭하기 위해 매우 적합할 수 있다.
도 1에 예시된 전자 시스템은 센서 또는 트랜스듀서 (10) 및 집적 회로 (20)를 포함하고, 집적 회로 (20)는 제 1 DAC (27), DAC 제어 로직 (28), 계측 증폭기 (30), 제 2 DAC (35) 및 제 3 DAC (38)를 포함한다. 제 1 DAC (27), 제 2 DAC (35), 및 제 3 DAC (38)는 각각 전압 모드 연속 시간 DAC 일 수 있다. 도 1에 도시된 각각의 DAC는 2 개의 DAC 들에 의해 구현될 수 있다. 대안적으로 또는 추가적으로, 도 1에 도시된 각각의 DAC는 차동 출력을 갖는 DAC 일 수 있다. 예시된 센서 (10)는 센싱되고 있는 파라미터와 함께 변동하는 브릿지의 적어도 하나의 저항 소자를 갖는 저항 휘트스톤 브릿지 기반 센서이다. 센서 (10)는 일부의 실시형태들에서 압력 센서일 수 있고, 압력과 함께 변동하는 모두 4 개의 저항 소자들을 가질 수 있다. 하나의 예로서, 센서 (10)는 예컨대, 자동차 엔진의 연소 챔버에서의 압력을 측정하기 위하여, 자동차 응용들에서 이용될 수 있다. 센서 (10)는 각각의 신호 성분들에 비해 큰 오프셋 성분들을 갖는 센서 출력 신호들을 생성할 수 있다. 센서 (10)는 차동 전압들 VPOS 및 VNEG을 집적 회로 (20)의 제 1 및 제 2 입력 컨택들 (22 및 24)에 각각 제공할 수 있다. 집적 회로 (20)는 또한 제 3 입력 컨택 (26)에서 기준 전압 VREG을 받아들일 수 있다. 기준 전압 VREG은 아날로그 회로들을 위해 의도된 공급 전압과 같은 레귤레이팅된 전압일 수 있다. 기준 전압 VREG은 센서 (10)에 의해 여기 전압으로서 이용된 기준 전압과 동일한 소스 (source)에 의해 생성될 수 있다. 대안적으로, 센서 (10)는 전류에 의해 여기될 수 있다. 대략적으로 동일한 기준 전압 VREG은 센서 (10) 및 DAC (27)에 의해 이용될 수 있다. 유사하게, 대략적으로 동일한 기준 전압 VREG은 센서 (10) 및 DAC 들 (35 및/또는 38)에 의해 이용될 수 있다. DAC 들 (27, 35, 및 38)의 일부 또는 전부의 임의의 조합의 출력들은 센서 (10)의 출력들에 대해 비율계량적일 수 있다. 입력 컨택들 (22, 24, 및 26)은 예를 들어, 핀 (pin)들일 수 있다. 집적 회로 (20)는 어떤 실시형태들에 따르면, 자동차 센서 신호 조정기 및/또는 압력 센서 신호 조정기와 같은 센서 신호 조정기일 수 있다.
예시된 바와 같이, 계측 증폭기 (30)는 제 1 스테이지 및 제 2 스테이지를 포함한다. 제 1 스테이지는 제 1 증폭기 (32) 및 제 2 증폭기 (34)를 포함한다. 제 2 스테이지는 제 3 증폭기 (36)를 포함한다. 증폭기들 (32, 34, 36)은 연산 증폭기들일 수 있다. 제 1 증폭기 (32)의 비-반전 입력 단자는 센서 (10)로부터 포지티브 출력 전압 VPOS을 받아들일 수 있다. 제 2 증폭기 (34)의 비-반전 입력 단자는 센서 (10)로부터 네거티브 출력 전압 VNEG을 받아들일 수 있다.
제 1 및 제 2 증폭기들 (32 및 34)의 이득들은 각각 저항 네트워크에 의해 설정될 수 있다. 도 1에 도시된 실시형태에서, 계측 증폭기 (30)의 제 1 스테이지에 대한 저항 네트워크는 저항들 R0, R0', 2R1, R2, 및 R2'을 포함한다. 저항 2R1은 직렬로 접속되며 R1의 저항을 각각 갖는 2 개의 저항들에 의해 구현될 수 있다. 이 저항들 중의 하나 이상은 예를 들어, 더 이후에 더욱 상세하게 논의되는 바와 같이 프로그래밍가능할 수 있다. 도 1에서, 저항 2R1은 제 1 증폭기 (32) 및 제 2 증폭기 (34)의 반전 입력 단자들 사이에 결합되고, 저항 R2는 제 1 증폭기 (32)의 출력 및 제 1 증폭기 (32)의 반전 입력 단자 사이의 피드백 경로에 있고, 저항 R2'은 제 2 증폭기 (34)의 출력 및 제 2 증폭기 (34)의 반전 입력 단자 사이의 피드백 경로에 있다. 도 1에서, 저항 R0은 DAC (27)의 출력 및 제 1 증폭기 (32)의 반전 입력 단자 사이에 결합되고, 저항 R0'은 DAC (27)의 출력 및 제 2 증폭기 (34)의 반전 입력 단자 사이에 결합된다.
계측 증폭기 (30)의 제 1 스테이지의 증폭기들 (32 및 34)의 출력 전압들 사이의 차이는 수학식 1에 의해 표현될 수 있다:
[수학식 1]
수학식 1에서, VO1은 제 1 증폭기 (32)의 출력 전압을 나타내고, VO2는 제 2 증폭기 (34)의 출력 전압을 나타내고, VPOS는 계측 증폭기 (30)의 제 1 스테이지의 포지티브 (positive) 입력 전압을 나타내고, VNEG는 계측 증폭기 (30)의 제 1 스테이지의 반전된 입력 전압을 나타내고, VDACP1은 제 1 증폭기 (32)의 반전 입력 단자에 전기적으로 접속되는 저항 R0에 인가되는 제 1 DAC (27)의 제 1 출력인 오프셋 정정 전압을 나타내고, VDACN1은 제 2 증폭기 (34)의 반전 입력 단자에 전기적으로 접속되는 저항 R0'에 인가되는 제 1 DAC (27)의 제 2 출력인 오프셋 정정 전압을 나타낸다. 수학식 1에서의 저항들은 도 1에 도시된 저항들에 대응한다.
차동 입력 전압들 VPOS 및 VNEG은 상대적으로 큰 오프셋 전압을 가질 수 있다. 오프셋 정정 전압들 VDAC1P 및 VDAC1N은 이러한 상대적으로 큰 오프셋을 보상하는 것을 도울 수 있다. 일부의 사례들에서, 오프셋 정정 전압들 VDAC1P 및 VDAC1N은 계측 증폭기 (30)의 동적 범위 내에서 계측 증폭기 (30)의 제 1 스테이지의 출력을 실질적으로 최소화할 수 있다. 공통 모드 이득을 감소시키기 위하여, 오프셋 정정 전압들 VDAC1P 및 VDAC1N은 차동 입력들 전압들 VPOS 및 VNEG의 공통 모드 전압과 유사한 공통 모드 전압을 가지도록 설정될 수 있다. 공통 모드 이득은 공통 모드 전압으로부터 기인하는 증폭기 출력의 기여 (contribution)를 나타낼 수 있다. 수학식 2는 오프셋 정정 전압들 VDAC1P 및 VDAC1N의 공통 모드와 대략 동일한 차동 입력 전압들 VPOS 및 VNEG의 공통 모드를 나타낸다:
[수학식 2]
제 1 증폭기 (32) 및 제 2 증폭기 (34)의 반전 입력 단자들에 각각 인가된 오프셋 정정 전압들 VDAC1P 및 VDAC1N은, 계측 증폭기 (30)의 제 1 스테이지의 동적 범위의 대부분 또는 전부가 센서 (10)에 의해 생성된 차동 전압들 VPOS 및 VNEG의 신호 성분을 증폭시키기 위해 이용된다는 것을 보장할 수 있다. 유사한 원리들은 계측 증폭기 (30)의 제 2 스테이지의 입력들에 대한 전압 오프셋들을 정정하기 위하여 적용될 수 있다. 이러한 오프셋 정정은 상대적으로 높은 분해능 및/또는 동적 범위를 보장할 수 있다. 계측 증폭기 (30)에서의 오프셋 상쇄의 제 3 스테이지는 출력 전압을 더 미세한 분해능으로 튜닝할 수 있다. 계측 증폭기 (30)에서의 오프셋 정정의 다양한 스테이지들에 대해 DAC 코드들을 설정하는 것에 대한 더 많은 세부사항들은 더 이후에 논의될 것이다.
제 3 증폭기 (36)의 이득은 계측 증폭기 (30)의 제 2 스테이지에 대한 저항 네트워크에 의해 설정될 수 있다. 도 1에 도시된 실시형태에서, 계측 증폭기 (30)의 제 2 스테이지에 대한 저항 네트워크는 저항들 R3, R3', R4, R4', R5, 및 R5'을 포함한다. 이 저항들 중의 하나 이상은 프로그래밍가능, 즉, 조절가능할 수 있다. 도 1에서, 저항 R3은 제 1 증폭기 (32)의 출력 단자 및 제 3 증폭기 (36)의 비-반전 입력 단자 사이에 결합되고, 저항 R3'은 제 2 증폭기 (34)의 출력 단자 및 제 3 증폭기 (36)의 반전 입력 단자 사이에 결합된다. 도 1에 또한 예시된 바와 같이, 저항 R4'은 제 3 증폭기 (36)의 출력 단자 및 제 3 증폭기 (36)의 반전 입력 단자 사이에 결합되고, 저항 R4은 DAC (38)의 출력 및 제 3 증폭기 (36)의 비-반전 입력 단자 사이에 결합된다. 추가적으로, 도 1의 실시형태에서, 저항 R5은 DAC (35)의 출력 및 제 3 증폭기 (36)의 비-반전 입력 단자 사이에 결합되고, 저항 R5'은 DAC (35)의 출력 및 제 3 증폭기 (36)의 반전 입력 단자 사이에 결합된다.
계측 증폭기 (30)의 출력 전압 VOUT은 수학식 3에 의해 표현될 수 있다:
[수학식 3]
수학식 3에서, VO1은 제 1 증폭기 (32)의 출력 전압을 나타내고, VO2는 제 2 증폭기 (34)의 출력 전압을 나타내고, VDAC2P는 제 3 증폭기 (36)의 비-반전 입력 단자에 결합되는 저항 R5에 인가된 오프셋 정정 전압을 나타내고, VDAC2N은 제 3 증폭기 (36)의 반전 입력 단자에 결합되는 저항 R5'에 인가된 오프셋 정정 전압을 나타내고, VDAC3은 DAC (38)에 의해 생성된 오프셋 정정 전압을 나타낸다. 수학식 1에서의 저항들은 도 1에 도시된 저항들에 대응한다. 출력 전압 VOUT은 도 1에서 단일 전압으로 예시되어 있지만, 출력 전압 VOUT은 일부의 다른 구현예들에서 차동 출력 전압일 수 있다.
오프셋 정정 전압들 VDAC2P 및 VDAC2N은 오프셋 정정을 더욱 세분화할 수 있다. 예를 들어, 오프셋 정정 전압들 VDAC2P 및 VDAC2N은 공통 모드 오프셋, 및/또는 계측 증폭기 (30)의 제 1 스테이지의 차동 출력에 존재하는 차동 오프셋을 정정할 수 있다. 이러한 오프셋 정정은 높은 분해능 및/또는 동적 범위로 귀착될 수 있다. DAC (38)에 의해 생성된 오프셋 정정 전압 VDAC3은 계측 증폭기 (30)의 출력 전압 VOUT을 더 미세한 분해능으로 튜닝할 수 있다. DAC 들 (35 및 38)의 입력 관련 분해능은 DAC (27) 보다 더 높을 수 있다. 이것은 오프셋 정정 분해능을 증가시킬 수 있다. 추가적으로, DAC (35 및 38)의 입력 오프셋 정정 범위는 DAC (27) 보다 더 낮을 수 있다.
계측 증폭기 (30)의 제 1 스테이지에서의 저항 네트워크는 이득을 복수의 상이한 제 1 스테이지 이득 설정들 중의 선택된 하나로 조절할 수 있다. 예를 들어, 하나의 실시형태에서, 제 1 스테이지는 3 개의 이득 설정들을 가질 수 있다. 유사하게, 계측 증폭기 (30)의 제 2 스테이지에서의 저항 네트워크는 이득을 복수의 상이한 제 2 스테이지 이득 설정들 중의 선택된 하나로 조절할 수 있다. 예로서, 제 2 스테이지는 하나의 실시형태에서 12 개의 상이한 이득 설정들을 가질 수 있다. 계측 증폭기 (30)의 총 이득은 일부의 실시형태들에서 약 2로부터 약 1000 까지의 범위로부터 선택될 수 있다. 상이한 이득 설정들은 저항들 R0, R0', 2R1, R2, R2', R3, R3', R4, R4', R5, 또는 R5' 중의 하나 이상의 임피던스들을 설정함으로써 선택될 수 있다.
하나 이상의 DAC 코드들은 공장 교정 동안에 결정될 수 있다. 이 DAC 코드들은 센서 출력 신호에서 오프셋 성분의 일부 또는 전부를 상쇄시킬 수 있고, 및/또는 공통 모드 변동의 효과들의 일부 또는 전부를 상쇄시킬 수 있다. DAC 코드들은 DAC 제어 로직 (28)의 레지스터들에 저장될 수 있다. DAC 제어 로직 (28)은 DAC에 DAC 코드를 제공하도록 구성된 임의의 적당한 회로에 의해 구현될 수 있다. 대안적으로 또는 추가적으로, DAC 코드들은 EEPROM, 퓨즈 (fuse)들, 다른 적당한 비-휘발성 메모리, 등과 같은 다른 적당한 메모리 소자들에 저장될 수 있다. 이러한 DAC 코드들은 DAC 제어 로직 (28)으로 로딩될 수 있다. 하나의 예의 오프셋 교정 알고리즘에서는, 공통 모드 정정을 위해 6 비트들이 이용될 수 있고, 제 1 스테이지 오프셋 트리밍 (trimming)을 위해 6 비트들이 이용될 수 있고, 제 2 스테이지 오프셋 트리밍을 위해 5 비트들이 이용될 수 있고, 제 3 스테이지 오프셋 트리밍을 위해 7 비트들이 이용될 수 있다.
공통 모드 DAC 코드 VCM_CODE를 결정하는 하나의 예가 지금부터 설명될 것이다. 계측 증폭기 (30)의 차동 이득은 최저 설정으로 설정될 수 있다. 아날로그-디지털 변환기 (ADC)는 계측 증폭기 (30)의 입력 공통 모드를 검출할 수 있다. 하나의 예로서, ADC는 증폭기 (30)의 입력 공통-모드를 검출하기 위하여 저항 2R1의 중간-포인트를 측정할 수 있다. DAC (27)를 위한 공통 모드 DAC 코드 VCM _ CODE는, DAC (27)가 계측 증폭기 (30)의 제 1 스테이지의 입력들에 인가된 오프셋 정정 전압들로 하여금 차동 입력 전압들 VPOS 및 VNEG과 대략 동일한 공통 모드를 가지게 하도록 설정될 수 있다. 이 프로세스에서, 공통 모드 DAC 코드 VCM _ CODE는 수학식 4를 이용하여 선형 외삽 (linear extrapolation)에 의해 결정될 수 있다. 도 1의 계측 증폭기 (30)의 제 1 스테이지의 공통 모드 출력은 수학식 4에 의해 표현될 수 있다:
[수학식 4]
수학식 4에서, VCM _1 st는 계측 증폭기 (30)의 제 1 스테이지의 공통 모드 출력 전압을 나타내고, VCMI는 계측 증폭기 (30)의 제 1 스테이지에 대한 공통 모드 입력 전압을 나타내고, VCMO _1 st는 오프셋 정정 전압들 VDAC1P 및 VDAC1N의 공통 모드 전압을 나타낸다. 계측 증폭기 (30)의 제 1 스테이지에서는, 오프셋 정정 전압들의 공통 모드를 입력 전압의 공통 모드와 동일하도록 설정하면 (VCMI = VCMO _1 st), 출력 전압의 공통 모드가 수학식 4에 따라, 입력 전압의 공통 모드와 동일할 것이다 (VCM _1 st = VCMI).
공통 모드 DAC 코드 VCM _ CODE는, 계측 증폭기 (30)의 제 2 스테이지에 대한 입력이 계측 증폭기 (30)의 제 1 스테이지의 입력 공통 모드에 근접한 공통 모드를 갖는 것을 보장할 수 있다. 이것은 계측 증폭기 (30)의 제 1 및 제 2 스테이지들에 대한 공통 모드 전압을 설정할 수 있다. DAC 오프셋 코드들은 에러 대 희망 타겟 값을 최소화하기 위하여 DAC 들 (27, 35, 및/또는 38)에 제공될 수 있다.
도 2a는 도 1의 계측 증폭기 (30) 및 DAC 들 (27, 35, 및 38)의 실시형태의 개략도이다. 도 2a는 계측 증폭기 (30)의 제 1 스테이지 및 제 2 스테이지의 이득들을 설정하는 저항 네트워크들에서의 저항들이 설정가능할 수 있다는 것을 예시한다. 도 2a에 도시된 조절가능한 저항들에 의하여, 계측 증폭기 (30)는 프로그래밍가능한 이득을 가진다. DAC 들 (27, 35, 및 38)은 본원에서 논의된 오프셋 보상 특징들의 임의의 조합을 구현할 수 있다.
도 2b는 도 2a의 제 1 DAC (27) 및 제 2 DAC (35)의 기능을 구현하는 구성가능한 전압 레퍼런스 (39)의 실시형태의 개략도이다. 구성가능한 전압 레퍼런스 (39)는 전압 모드 신호를 생성하고, 전압 모드 신호를 증폭기의 반전 입력 및/또는 증폭기의 비-반전 입력에 인가한다. 따라서, 본원에서 이용되는 바와 같이, "구성가능한 전압 레퍼런스"는 제 1 증폭기 (32) 및/또는 제 2 증폭기 (34)와 같은 증폭기의 반전 입력에서 합산되는 전류 모드 신호들을 생성하는 회로를 제외하도록 의도된다. 구성가능한 전압 레퍼런스 (39)는 복수의 탭 포인트들을 갖는 전압 분배기를 포함한다. 전압 분배기는 예시된 바와 같이, 저항 분배기일 수 있다. 도 2b에 도시된 바와 같이, 구성가능한 전압 레퍼런스 (39)는 어떤 실시형태들에서 계측 증폭기 (30)의 상이한 스테이지들에서의 오프셋 정정 전압들을 생성하기 위한 회로부를 공유할 수 있다. 회로부를 공유하는 것은 면적, 비용, 전력 등, 또는 그 임의의 조합을 감소시킬 수 있다. 도 2b에 예시된 구성가능한 전압 레퍼런스 (39)는 공유된 회로부를 갖는 제 1 DAC (27) 및 제 2 DAC (35)를 구현하지만, DAC 들 (27 및 35)는 다른 실시형태들에서 별도의 전압 분배기들을 각각 가질 수 있다. 일부의 실시형태들에서는, 각각의 DAC 출력에 대해 별도의 전압 분배기가 있을 수 있다. 일부의 실시형태들에 따르면, DAC (27) 및/또는 DAC (35)는 오프셋 전압을 생성하도록 각각 구성된 4 개의 별도의 DAC 들, 또는 차동 오프셋 전압을 생성하도록 각각 구성된 2 개의 별도의 DAC 들로서 구현될 수 있다. 도 2b에 예시된 제 1 DAC (27) 및 제 2 DAC (35)는 둘 모두 전압 모드 연속 시간 DAC 들일 수 있다.
예시된 구성가능한 전압 레퍼런스 (39)는 기준 전압 VREG 및 접지 전위 Gnd 사이에서 직렬인 복수의 저항들을 포함하는 전압 분배기 (40)를 포함한다. 전압 분배기 (40)는 기준 전압 VREG 및 접지 전위 Gnd 사이에서 전압 분배기로서 작용한다. 전압 분배기 (40) 상의 상이한 탭 포인트들은 디지털 제어 신호들과 같은 제어 신호들에 응답하여, 오프셋 정정 증폭기들 (42, 44, 46, 및 48)의 입력들에 선택적으로 동작가능하게 결합될 수 있다. 어떤 실시형태들에서, 전압 분배기 (40)는 저항 스트링 DAC를 포함한다. 저항 스트링 DAC에서, 저항 스트링 상의 상이한 탭 포인트들은 디지털 제어 신호들에 응답하여, 오프셋 정정 증폭기들 (42, 44, 46, 및 48)의 입력들에 선택적으로 동작가능하게 결합될 수 있다.
기준 전압 VREG은 센서 (10)와 동일한 기준 전압 VREG에 전기적으로 결합될 수 있다. 따라서, 구성가능한 전압 레퍼런스 (39)는 전압 레퍼런스 드리프트로 인한 오프셋 드리프트를 감소 및/또는 제거할 수 있다. 이와 같이, 오프셋 정정 전압들은 센서 출력 전압들과 함께 드리프트할 수 있다. 센서 (10)의 기준 전압이 구성가능한 전압 레퍼런스 (39)의 기준전압 VREG에 전기적으로 결합될 때, 오프셋 정정 전압은 센서 출력 전압에 비율계량적일 수 있다.
디지털 제어 신호들 (도시되지 않음)은 아날로그 전압들을 오프셋 정정 증폭기들 (42, 44, 46, 및 48)의 포지티브 입력 단자들에 제공하기 위한 이러한 동작 결합을 수행하기 위하여 스위치들 (도시되지 않음)을 개방 및 폐쇄할 수 있다. 오프셋 정정 증폭기들 (42, 44, 46, 및 48)의 각각은 버퍼 증폭기들로서 구성되고, 비-반전 입력 단자에서 전압 분배기 (40)로부터 아날로그 전압을 받아들이고 반전 입력 단자에서 그 출력을 받아들여서 전압들을 버퍼링할 수 있다. 다른 전압 버퍼 구성들이 대안적으로 이용될 수 있다. 디지털 제어 신호들은 상이한 전압들을 오프셋 정정 증폭기들 (42, 44, 46, 및 48)의 각각에 제공할 수 있다. 디지털 제어 신호들은 선택된 아날로그 전압 레벨들을 계측 증폭기 (30)의 제 1 스테이지에 대한 오프셋 정정 증폭기들 (42 및 44)에 제공하기 위한 제 1 스테이지 DAC 코드와, 선택된 아날로그 전압 레벨들을 계측 증폭기 (30)의 제 2 스테이지에 대한 오프셋 정정 증폭기들 (46 및 48)에 제공하기 위한 제 2 스테이지 DAC 코드를 포함할 수 있다. 따라서, 계측 증폭기 (30)의 제 1 스테이지 및 계측 증폭기 (30)의 제 2 스테이지에 대한 오프셋 정정 전압들은 별도로 제어가능할 수 있다. 일부의 실시형태들에 따르면, 별도의 DAC 코드는 오프셋 정정 증폭기들 (42, 44, 46, 및 48)의 각각에 대한 전압 분배기 (40)에 제공될 수 있다. 이 실시형태들에서, 계측 증폭기 (30)에 대한 오프셋 정정 전압들 VCM1, VCM2, VCM3, 및 VCM4은 별도로 제어가능할 수 있다.
도 2c는 실시형태에 따라, 도 2a의 계측 증폭기 (30)의 제 1 스테이지의 이득을 조절하기 위하여 저항 네트워크에서 임피던스들을 조절하도록 구성된 회로부와, DAC 및 저항 네트워크 사이에 저항 스트링을 동작가능하게 결합하기 위한 회로부를 예시하는 개략도이다. 위에서 논의된 바와 같이, 저항 네트워크에서의 조절가능한 임피던스들은 계측 증폭기 (30)의 이득(들)을 프로그래밍가능하게 할 수 있다. 저항 스트링 R0은 상대적으로 폭넓은 오프셋 정정 범위를 보상하기 위해 이용될 수 있다. 예시된 바와 같이, 도 2c의 전압 분배기 (40)는 저항 스트링 DAC 이다. 다른 전압 분배기들이 대안적으로 구현될 수 있다.
예시된 실시형태에서, 저항들 2R1 및 R2의 임피던스들은 조절될 수 있는 반면, 저항들 2R1 및 R2의 임피던스들의 합은 실질적으로 일정하게 유지될 수 있다. 사용자에 의해 제공될 수 있는 구성가능한 이득 설정은 계측 증폭기 (30)의 제 1 스테이지의 희망 이득을 설정하기 위하여 저항들 2R1 및 R2의 임피던스들의 비율을 조절할 수 있다. 프로그래밍가능한 이득 설정은 계측 증폭기 (30)의 제 1 스테이지의 이득을 조절하기 위하여, 제 1 증폭기 (32) 및 제 2 증폭기 (34)의 반전 입력 단자들을 R1-R2 저항 래더 (resistive ladder) 상의 상이한 탭 포인트들에 결합할 수 있다.
프로그래밍가능한 이득 설정은 제 1 증폭기 (32)의 이득을 설정하기 위하여, 이득 설정 스위치들 (62 및 64) 중의 선택된 하나로 하여금 제 1 증폭기 (32)의 반전 입력 단자를 저항 스트링 상의 선택된 탭 포인트 T1 또는 T2에 동작가능하게 결합하도록 할 수 있다. 이득 설정의 상이한 값은 상이한 이득 설정 스위치 (62 또는 64)로 하여금 제 1 증폭기 (32)의 반전 입력 단자를 저항 스트링 상의 상이한 탭 포인트 T1 또는 T2에 결합하게 할 수 있음으로써, 제 1 증폭기 (32)의 이득을 변화시킬 수 있다. 유사하게, 프로그래밍가능한 이득 설정은 제 2 증폭기 (34)의 이득을 설정하기 위하여, 이득 설정 스위치들 (66 및 68) 중의 선택된 하나로 하여금 제 2 증폭기 (34)의 반전 입력 단자를 저항 스트링 상의 선택된 탭 포인트 T1' 또는 T2'에 동작가능하게 결합하도록 할 수 있다. 이득 설정의 상이한 값은 상이한 이득 설정 스위치 (66 또는 68)로 하여금 제 2 증폭기 (34)의 반전 입력 단자를 저항 스트링 상의 상이한 탭 포인트 T1' 또는 T2'에 결합하게 할 수 있음으로써, 제 2 증폭기 (34)의 이득을 변화시킬 수 있다.
예로서, 프로그래밍가능한 이득 설정은 제 1 증폭기 (32)의 반전 입력 단자를 제 1 탭 포인트 T1 대신에 제 2 탭 포인트 T2에 결합함으로써 제 1 증폭기 (32)의 이득을 조절할 수 있다. 이것은 저항 R2이 감소하게 하고 저항 2R1이 이에 대응하여 증가하게 할 수 있다. 따라서, 계측 증폭기 (30)의 제 1 스테이지에서의 이득은 예를 들어, 수학식 1에 따라 변화할 수 있다. 유사하게, 제 2 증폭기 (34)의 반전 입력 단자는 저항 2R1이 증가되는 것과 대략 동일한 양만큼 저항 R2을 감소시키기 위하여, 프로그래밍가능한 이득 설정에 응답하여 제 3 탭 포인트 T1' 대신에 제 4 탭 포인트 T2'에 동작가능하게 결합될 수 있다. 또 다른 예로서, 제 1 증폭기 (32)의 반전 입력 단자를 제 2 탭 포인트 T2 대신에 제 1 탭 포인트 T1에 결합함으로써, 저항 R2는 증가할 수 있고 저항 2R1은 이에 대응하여 감소할 수 있다.
예시의 목적들을 위하여, 2 개의 스위치들 및 2 개의 탭 포인트들이 제 1 증폭기 (32)의 반전 입력 단자와 관련하여 도시되어 있고, 2 개의 상이한 탭 포인트들이 제 2 증폭기 (34)의 반전 입력 단자와 관련하여 도시되어 있지만, 임의의 적당한 수의 스위치들 및 탭 포인트들은 희망하는 수의 상이한 프로그래밍가능한 이득들을 가지기 위하여 계측 증폭기 (30)를 프로그래밍가능하게 하도록 구현될 수 있다는 것을 이해할 것이다.
이득 설정 스위치 (62 또는 64)는 제 1 증폭기 (32)의 피드백 루프 내에 있고, 온도에 있어서의 변화들로 인한 스위치 저항에 있어서의 변화들로 인해 상당한 변동을 생성하지 않아야 한다. 전체적인 스위치 저항은 제 1 증폭기 (32)의 이득에 비해 작은 인자 (factor)이어야 한다. 유사하게, 이득 설정 스위치 (66 또는 68)는 제 2 증폭기 (34)의 피드백 루프 내에 있고, 온도에 있어서의 변화들로 인한 스위치 저항에 있어서의 변화들로 인해 상당한 변동을 생성하지 않아야 한다.
저항 R0을 갖는 상이한 저항 스트링들은 R1-R2 저항 래더에서의 상이한 탭 포인트들에 결합된다. 도 2c에 도시된 바와 같이, 각각의 저항 스트링의 하나의 단부는 각각의 탭 포인트 T1, T2, T1', 또는 T2'에 접속될 수 있고, 각각의 저항 스트링의 다른 단부는 플로팅 (floating)될 수 있거나, 또는 스위치들 (52 또는 54 / 56 또는 58)을 통해 오프셋 정정 증폭기 (42/44)에 접속될 수 있다. 플로팅 저항 스트링들은 상대적으로 작은 기생 커패시턴스 (parasitic capacitance) 및 상대적으로 작은 누설 전류보다 더 많은 것을 각각의 탭 포인트에 추가하지 않아야 한다. 각각의 저항 스트링들을 오프셋 접속 증폭기 (42 또는 44)에 접속하는 스위치들 (52, 54, 56, 및 58)은 작도록, 예컨대, 최소 스위치 사이즈에 근접하거나 최소 스위치 사이즈가 되도록 사이즈가 정해질 수 있으므로, 이러한 스위치들과 연관된 누설 및 기생 커패시턴스가 상대적으로 작을 수 있다.
도 2a 내지 도 2c의 오프셋 정정 회로들은 약 240 mV의 오프셋 성분 및 약 4 mV의 신호 성분을 갖는 센서 출력 신호와 같은, 상대적으로 큰 센서 오프셋들을 정정하는 것에 매우 적합하다. 시뮬레이션 결과들은 도 2a 내지 도 2c의 오프셋 정정이 이러한 오프셋들을 상쇄시킬 수 있다는 것을 표시한다.
도 2d는 단일 오프셋 정정 증폭기가 복수의 저항 스트링들을 대응하는 탭 포인트들로 구동하도록 구성되는 일 예의 실시형태를 예시하는 개략도이다. 도 2d에 도시된 바와 같이, 단일 오프셋 정정 증폭기 (70)는 DAC와 같은 구성가능한 전압 레퍼런스로부터 입력 전압을 받아들일 수 있고, 다수의 탭 포인트들에 접속된 다수의 스위치들을 구동할 수 있다. 이것은 오프셋 정정 증폭기들의 수를 감소시킬 수 있다. 오프셋 정정 증폭기 (70)는 스위치들 (76 및 77 / 78 및 79)을 통해 오프셋 정정 증폭기 (70)의 출력들을 저항 스트링에 선택적으로 결합하는 선택된 탭 포인트에 오프셋 정정 전압을 제공할 수 있다. 스위치들 (71 또는 73)은 피드백 경로를 형성하기 위하여, 저항 스트링들을 오프셋 정정 증폭기 (70)의 입력 단자에 선택적으로 결합할 수 있다. 스위치들 (71, 76, 및 77)이 폐쇄될 때, 스위치들 (73, 78, 및 79)은 개방될 수 있다. 유사하게, 스위치들 (71, 76, 및 77)이 개방될 때, 스위치들 (73, 78, 및 79)은 폐쇄될 수 있다. 이러한 스위칭은 폐루프 (closed loop)들을 유지할 수 있다.
도 3은 제 1 DAC (27)가 R2R DAC인, 도 1의 제 1 DAC (27) 및 계측 증폭기 (30)의 제 1 스테이지의 또 다른 실시형태의 개략도이다. R2R DAC는 계측 증폭기 (30)의 제 1 스테이지에서 이용하는 센서 오프셋을 상쇄시키기 위한 또 다른 방법이다. 도 3에 예시된 DAC (27)는 전압 모드 연속 시간 DAC 이다.
도 3의 실시형태에서, 저항들 R1 및 R2는 조절가능하고, 제 1 증폭기 (32) 및 제 2 증폭기 (34)의 이득들은 프로그래밍가능하다. R2R DAC의 저항들은 별도일 수 있고, 및/또는 계측 증폭기 (30)의 제 1 스테이지에 대한 저항 네트워크에서의 저항들과는 상이한 임피던스 값들을 가질 수 있다. 유사한 2R2 DAC 들은 계측 증폭기의 제 2 스테이지에서의 오프셋 상쇄를 위해 구현될 수 있다. R2R DAC는 데이터 디지트 (data digit)들 MSB, MSB-1, MSB-2 ... LSB을 포함하는 디지털 DAC 코드를 받아들일 수 있고, 제 1 증폭기 (32) 및/또는 제 2 증폭기 (34)의 반전 입력에서 DAC 코드를 아날로그 오프셋 정정 전압으로 변환할 수 있다. 상이한 전압들을 제 1 증폭기 (32) 및 제 2 증폭기 (34)의 반전 입력 단자들에 인가하기 위하여, 상이한 DAC 코드들이 R2R DAC에 제공될 수 있다. 상이한 DAC 코드들은 R2R DAC가 제 1 증폭기 (32) 및 제 2 증폭기 (34)의 반전 입력 단자들에 인가된 전압들을 별도로 제어하는 것을 가능하게 할 수 있다.
R2R DAC를 구현하는 것은 도 2a 내지 도 2c의 저항 스트링 DAC 보다 구현하기가 덜 고가일 수 있다. 예를 들어, R2R DAC는 고정된 출력 임피던스를 가질 수 있으므로, 도 2a 내지 도 2c의 오프셋 정정 증폭기들은 R2R DAC와 함께 필요하지 않다. 이것은 계측 증폭기 (30)의 제 1 스테이지 및 제 2 스테이지의 사이즈를 감소시킬 수 있다. R2R DAC에 의하여, 도 2a 내지 도 2c의 구성가능한 전압 레퍼런스들의 증폭기들과 연관된 오프셋 및/또는 오프셋 드리프트가 전혀 없을 것이다. 단위 저항들이 계측 증폭기 (30)의 저항 네트워크 및 R2R DAC에서 동일할 경우, 저항들은 밀접하게 일치될 수 있고, 오프셋 상쇄는 단일 저항 비율에 기초할 수 있다.
저항 스트링 DAC 및 R2R DAC 아키텍처들은 예시적인 목적들을 위하여 설명되었지만, 본원에서 논의된 원리들 및 장점들은 센서 오프셋들을 상쇄시키기 위하여 다른 적당한 구성가능한 전압 레퍼런스 및/또는 DAC 아키텍처들에 적용될 수 있다는 것을 이해할 것이다.
오프셋 상쇄의 시스템들, 장치, 및 방법들은 어떤 실시형태들을 참조하여 위에서 설명된다. 그러나, 당업자는 실시형태들의 원리들 및 장점들이 센서 오프셋 상쇄와 같은 오프셋 상쇄에 대한 필요성을 갖는 임의의 다른 시스템들, 장치, 또는 방법들을 위해 이용될 수 있다는 것을 인식할 것이다.
이러한 시스템들, 장치, 및/또는 방법들은 다양한 전자 디바이스들에서 구현될 수 있다. 전자 디바이스들의 예들은 가전 제품들, 가전 제품들의 일부들, 전자 테스트 장비, 자동차 전자기기 등을 포함할 수 있지만, 이것으로 제한되지 않는다. 자동차 전자기기들의 예들은 좌석 압력을 위한 센서들, 페달 압력, 매니폴드 압력, 연소 챔버 압력, 등과, 연관된 전자기기들을 포함하지만, 이것으로 제한되지 않는다. 전자 디바이스들의 예들은 또한, 메모리 칩들, 메모리 모듈들, 광학 네트워크들 또는 다른 통신 네트워크들의 회로들, 및 디스크 드라이버 회로들을 포함할 수 있다. 가전 제품들은 정밀 기기들, 의료용 디바이스들, 무선 디바이스들, 이동 전화 (예를 들어, 스마트 폰), 셀룰러 기지국들, 전화, 텔레비전, 컴퓨터 모니터, 컴퓨터, 핸드-헬드 (hand-held) 컴퓨터, 태블릿 컴퓨터, 개인 정보 단말 (personal digital assistant; PDA), 전자레인지, 냉장고, 스테레오 시스템, 카세트 레코더 또는 플레이어, DVD 플레이어, CD 플레이어, 디지털 비디오 레코더 (digital video recorder; DVR), VCR, MP3 플레이어, 라디오 (radio), 캠코더, 카메라, 디지털 카메라, 휴대용 메모리 칩, 세탁기 (washer), 건조기 (dryer), 세탁기/건조기, 복사기, 팩스 기계, 스캐너, 다기능 주변 디바이스, 손목 시계, 시계, 등을 포함할 수 있지만, 이것으로 제한되지 않는다. 또한, 전자 디바이스는 미완성 제품들을 포함할 수 있다.
문맥이 명백하게 이와 다르게 요구하지 않으면, 설명 및 청구항들의 전반에 걸쳐, 단어들 "포함한다 (comprise)", "포함하는 (comprising)", "포함한다 (include)", "포함하는 (including)", 등은 배타적 (exclusive) 이거나 철저한 (exhaustive) 의미와는 반대로, 포함적 (inclusive) 의미; 즉, "포함하지만, 이에 제한되지 않는"의 의미로 해석되어야 한다. 본원에서 일반적으로 이용되는 바와 같이, 단어들 "결합된" 또는 "접속된"은 직접 접속되거나, 또는 하나 이상의 중간 소자들을 통해 접속될 수도 있는 2 개 이상의 소자들을 지칭한다. 추가적으로, 단어들 "본원에서", "위에서", "아래에서" 및 유사한 의미의 단어들은 이 출원에서 이용될 때, 이 출원의 임의의 특별한 부분들이 아니라, 전체로서의 이 출원을 지칭할 것이다. 문맥이 허용할 경우, 단수 또는 복수를 이용하는 상세한 설명에서의 단어들은 또한 각각 복수 또는 단수를 포함할 수도 있다. 2 개 이상의 항목들의 리스트에 대한 참조에서의 단어들 "또는"은 단어의 다음의 해독들의 전부를 커버하도록 의도된다: 리스트에서의 항목들 중의 임의의 것, 리스트에서의 항목들의 전부, 및 리스트에서의 항목들의 임의의 조합. 본원에서 제공된 모든 수치 값들은 측정 에러 내의 유사한 값들을 포함하도록 의도된다.
본원에서 제공된 발명들의 교시 내용들은 반드시 위에서 설명된 시스템들이 아니라, 다른 시스템들에 적용될 수 있다. 위에서 설명된 다양한 실시형태들의 요소들 및 액트 (act)들은 추가의 실시형태들을 제공하기 위하여 조합될 수 있다. 본원에서 논의된 방법들의 액트는 적절한 경우에 임의의 순서로 수행될 수 있다. 또한, 본원에서 논의된 방법들의 액트들은 적절한 경우에, 직렬로 또는 병렬로 수행될 수 있다.
발명들의 어떤 실시형태들이 설명되었지만, 이 실시형태들은 단지 예로서 제시되었으며, 개시물의 범위를 제한하도록 의도된 것은 아니다. 실제로, 본원에서 설명된 신규한 방법들, 장치, 및 시스템들은 다양한 다른 형태들로 구체화될 수도 있다. 예를 들어, 본원에서 논의된 원리들 및 장점들은 오프셋 상쇄에 대한 필요성을 갖는 임의의 적당한 전자 시스템에서 이용될 수 있다는 것을 이해할 것이다. 또한, 개시물의 사상으로부터 이탈하지 않으면서, 본원에서 설명된 방법들 및 시스템들의 형태에서의 다양한 생략들, 교체들 및 변화들이 행해질 수 있다. 동반된 청구항들 및 그 등가물들은 개시물의 범위 및 사상 내에 속하는 바와 같은 이러한 형태들 또는 수정들을 포괄하도록 의도된 것이다. 따라서, 본 발명들의 범위는 청구항들을 참조하여 정의된다.
도 2a는 계측 증폭기 및 구성가능한 전압 레퍼런스 (voltage reference)의 실시형태의 개략도이다.
도 2b는 전압 분배기를 포함하는 도 2a의 구성가능한 전압 레퍼런스의 실시형태의 개략도이다.
도 2c는 실시형태에 따라, 도 2a의 계측 증폭기의 제 1 스테이지의 이득을 조절하기 위하여 저항 네트워크에서 임피던스들을 조절하도록 구성된 회로부와, DAC 및 저항 네트워크 사이에 저항 스트링 (resistor string)을 동작가능하게 결합하도록 구성된 회로부를 예시하는 개략도이다.
도 2d는 선택된 저항 스트링을 대응하는 탭 포인트 (tap point)에 동작가능하게 결합하기 위하여, 단일 증폭기가 스위치들을 구동하도록 구성되는 일 예의 실시형태를 예시하는 개략도이다.
도 3은 R2R DAC를 포함하는 구성가능한 전압 레퍼런스를 갖는 계측 증폭기의 제 1 스테이지의 또 다른 실시형태의 개략도이다.
특정 구현예의 상세한 설명
어떤 실시형태들의 다음의 상세한 설명은 특정 실시형태들의 다양한 설명들을 제시한다. 그러나, 본원에서 설명된 혁신들은 예를 들어, 청구항들에 의해 정의 및 포괄되는 바와 같이, 다수의 상이한 방법들로 구체화될 수 있다. 이 설명에서는, 유사한 참조 번호들이 동일하거나 기능적으로 유사한 요소들을 표시하는 도면들에 대해 참조가 행해진다. 도면들에서 예시된 요소들은 반드시 일정한 비율로 그려진 것은 아니라는 것을 이해할 것이다.
위에서 논의된 바와 같이, 센서들 또는 트랜스듀서 (transducer)들은 출력 신호에서의 신호 성분에 비해 큰 오프셋 성분을 갖는 출력 신호를 생성할 수 있다. 이러한 센서들은 압력 센서들, 스트레인 게이지 (strain gauge)들, 부하 셀들, 상대 습도 센서들, 저항 온도 디바이스 (resistance temperature device; RTD)들, 서미스터 (thermistor)들 등을 포함할 수 있고, 저항 휘트스톤 브릿지 (Wheatstone bridge) 회로들로 구현될 수 있다. 하나의 예로서, 디젤 엔진들의 실린더 측정에서 이용되는 고압 센서들은 상대적으로 큰 오프셋들을 가질 수 있다. 예시적인 예에서, 센서 출력 신호는 약 300 mV의 오프셋 성분 및 약 5 mV의 신호 성분을 가질 수 있다. 이것은 신호 성분의 정확한 증폭을 어렵게 할 수 있다. 센서 출력 신호의 오프셋 성분은 센서 출력 신호를 증폭하는 증폭기의 동적 범위의 대부분 또는 전부를 소비할 수 있다. 이것은 신호 조정을 특별히 어렵게 할 수 있다. 예를 들어, 오프셋 성분은 증폭기의 동적 범위의 상당한 부분을 소비할 수 있고, 큰 오프셋 성분을 갖는 센서 출력 신호가 증폭될 때, 신호 강도는 또한 열화될 수 있다. 예를 들어, 일부의 응용들에서, 신호 강도는 약 40 데시벨 (dB) 이상으로 열화될 수 있다.
압력 센서들을 포함하는 시스템들과 같은 다수의 전자 시스템들은 상대적으로 높은 정밀도 (예를 들어, 적어도 10 내지 12 비트들의 정밀도) 및 상대적으로 높은 분해능 (예를 들어, 적어도 12 내지 14 비트들의 분해능)을 이용할 수 있다. 예시적인 예에서, 오프셋 성분의 동적 범위가 센서 출력 신호에서의 신호 성분보다 약 35 dB 더 클 경우, 6 비트들의 분해능은 단지 오프셋 보상으로 인해 손실될 수 있다. 이러한 상황들에서 12 내지 14 비트들의 분해능을 달성하기 위해서는, 18 비트 ADC가 이용될 수도 있다. 추가적인 비트들을 갖는 ADC는 설계하기가 더욱 어려울 수 있고, 더 많은 면적을 소비할 수 있고, 더 많은 전력을 소비할 수 있다. 이것은 ADC를 포함하는 전자 시스템을 더욱 고가로 되게 할 수 있다.
이 개시물의 양태들은 센서 출력 신호를 증폭하기 이전에 센서 출력 신호의 오프셋 성분을 감소시키는 것에 관한 것이다. 센서 출력 신호는 오프셋 상쇄 후에 증폭될 수 있다. 증폭 전에 센서 출력 신호로부터 오프셋 성분의 상당한 부분을 제거함으로써, 증폭기의 동적 범위의 대부분 또는 실질적으로 전부는 센서 출력 신호의 신호 성분을 증폭하기 위하여 이용될 수 있다. 이것은 센서 출력 신호에서 오프셋을 고려하기 위하여 추가적인 비트들을 ADC에 추가하지 않고도 전자 시스템의 정확도 및/또는 분해능 사양들을 충족시킬 수 있다. 신호 성분에 비해 상대적으로 큰 오프셋 성분을 갖는 센서 출력 신호들에서 오프셋 성분의 일부 또는 전부를 상쇄시키는 것이 바람직할 수 있다. 예를 들어, 오프셋 성분의 상당한 부분을 상쇄시킴으로써, 증폭기는 신호 성분을 더 많이, 그리고 오프셋 성분을 더 적게 증폭할 수 있다.
본원에서 논의된 오프셋 상쇄는 계측 증폭기와 같은 증폭기의 하나 이상의 스테이지들의 입력에서 구현될 수 있다. 예를 들어, 전자 시스템은, 오프셋 성분이 신호 성분에 비해 큰 오프셋 성분 및 신호 성분을 갖는 센서 출력을 생성하도록 구성된 센서를 포함할 수 있다. 증폭기는 저항 피드백 네트워크에 의해 설정되는 이득을 가질 수 있다. 증폭기의 비-반전 (non-inverting) 입력 단자는 센서 출력을 받아들일 수 있고, 증폭기의 반전 입력 단자는 저항 피드백 네트워크에 동작가능하게 결합될 수 있다. DAC와 같은 구성가능한 전압 레퍼런스는 오프셋을 감소시키기 위해 이용될 수 있는 전압 레퍼런스를 제공할 수 있다. 예를 들어, 전압 모드 연속 시간 DAC는 센서 출력의 오프셋 성분을 실질적으로 상쇄시키기 위하여 오프셋 상관 신호를 증폭기의 반전 입력 단자에 인가할 수 있다. 이러한 DAC는 저항 스트링 DAC 또는 R2R DAC를 포함할 수 있다. 일부의 실시형태들에서, 센서 및 DAC의 둘 모두는 동일한 기준 전압에 전기적으로 결합될 수 있다. 따라서, 기준 전압에서의 드리프트 (drift)로 인해 센서 오프셋이 변화함에 따라, 오프셋 정정 신호는 비율계량적 (ratiometric) 관계로 변화할 수 있다. 비율계량적 관계는 하나의 신호가 또 다른 신호에 정비례함을 나타낼 수 있다. 어떤 실시형태들에 따르면, 저항 피드백 네트워크의 하나 이상의 임피던스들은 조절가능할 수 있다. 이것은 증폭기 이득을 조절할 수 있다. 이 실시형태들의 일부에서는, 저항 피드백 네트워크의 어떤 조절가능한 임피던스들의 합이 실질적으로 일정하게 유지될 수 있다.
실시형태에서, 계측 증폭기의 제 1 스테이지는 제 1 증폭기, 제 2 증폭기, 및 제 1 증폭기의 제 1 이득을 설정하고 제 2 증폭기의 제 2 이득을 설정하도록 구성된 저항 네트워크를 포함한다. DAC는 제 1 증폭기에 대한 제 1 오프셋 정정 신호 및 제 2 증폭기에 대한 제 2 오프셋 정정 신호를 생성할 수 있다. DAC는 2 개의 별도의 DAC 들, 제 1 증폭기에 대한 하나 및 제 2 증폭기에 대한 하나로서 구현될 수 있다. DAC는 그 출력에서 I-V 변환기 스테이지와 함께 이용된 전압 모드 DAC 또는 전류 모드 DAC 일 수 있다. DAC는 저항들을 통해 증폭기들의 입력 단자들에 인가되는 전압들을 생성할 수 있다. 따라서, 이러한 증폭기들의 입력 단자들에서 받아들여진 오프셋 정정 신호들은 일부의 실시형태들에서 전류들일 수 있다. 대안적으로, 오프셋 정정 신호들은 어떤 실시형태들에서 전압 신호들일 수 있다. 제 1 및 제 2 오프셋 정정 신호들은 각각 제 1 및 제 2 증폭기들에 의해 받아들여진 차동 전압 신호들에서의 오프셋 전압을 보상할 수 있다. 차동 전압 신호들은 센서로부터 받아들여질 수 있다. DAC 들은 제 1 오프셋 정정 전압 및 제 2 오프셋 정정 전압을 별도로 제어할 수 있다. 제어 로직에서의 레지스터 (register)는 제 1 및 제 2 오프셋 정정 전압들을 생성하기 위하여 공장 교정 (factory calibration) 동안에 결정된 하나 이상의 DAC 코드들을 저장할 수 있다.
오프셋 상쇄는 전압 모드 계측 증폭기와 같은 계측 증폭기에 추가될 수 있다. 계측 증폭기들은 차동 입력을 증폭하는 정밀도 이득 블록들일 수 있다. 계측 증폭기들은 두 입력들에 공통인 신호들을 거부하면서 차동 입력 전압들 사이의 차이를 증폭할 수 있다. 계측 증폭기들은, 직류 (DC) 정밀도 및 이득 정확도 잡음 환경 내에서 유지되어야 하고, 및/또는 상대적으로 큰 공통-모드 신호들 또는 공통 모드 잡음 (예를 들어, 자동차 발전기의 정류된 교류 전류로부터의 리플 (ripple)로부터의 잡음, 자동차 점화 시스템으로부터의 잡음, 등)이 존재하는 응용들과 같은 다양한 응용들에서 구현될 수 있다. 계측 증폭기들에 대한 일 예의 응용들은 산업, 측정, 데이터 획득, 자동차, 및 의료용 응용들을 포함한다. 일부의 계측 증폭기들은 실질적으로 고정된 이득 레벨들로 프로그래밍가능하다. 이득 레벨은 전용 입력 컨택 (contact)들에 의해, 및/또는 SPI (Serial Peripheral interface) 또는 I2C (Inter Integrated Circuit)와 같은 인터페이스들에 의해 디지털 방식으로 선택될 수 있다. 프로그래밍가능한 이득 계측 증폭기들은 전형적으로, 이득 정확도를 최대화하는 것이 바람직하고, 및/또는 단일 프로그래밍가능한 이득 증폭기가 상이한 이득 설정들을 갖는 몇몇 별도의 계측 증폭기들을 대체할 수 있는 응용들에 대해 매우 적합하다.
도 1은 실시형태에 따라, 센서로부터 센서 출력을 받아들이고 디지털-아날로그 변환기 (DAC)들을 이용하여 센서 출력에서 오프셋을 상쇄하도록 구성된 계측 증폭기의 개략도이다. 예시된 계측 증폭기는 전압 모드 계측 증폭기이다. 전압 모드 계측 증폭기들은 저항 브릿지 기반 센서들로부터의 차동 신호들을 증폭하기 위해 매우 적합할 수 있다.
도 1에 예시된 전자 시스템은 센서 또는 트랜스듀서 (10) 및 집적 회로 (20)를 포함하고, 집적 회로 (20)는 제 1 DAC (27), DAC 제어 로직 (28), 계측 증폭기 (30), 제 2 DAC (35) 및 제 3 DAC (38)를 포함한다. 제 1 DAC (27), 제 2 DAC (35), 및 제 3 DAC (38)는 각각 전압 모드 연속 시간 DAC 일 수 있다. 도 1에 도시된 각각의 DAC는 2 개의 DAC 들에 의해 구현될 수 있다. 대안적으로 또는 추가적으로, 도 1에 도시된 각각의 DAC는 차동 출력을 갖는 DAC 일 수 있다. 예시된 센서 (10)는 센싱되고 있는 파라미터와 함께 변동하는 브릿지의 적어도 하나의 저항 소자를 갖는 저항 휘트스톤 브릿지 기반 센서이다. 센서 (10)는 일부의 실시형태들에서 압력 센서일 수 있고, 압력과 함께 변동하는 모두 4 개의 저항 소자들을 가질 수 있다. 하나의 예로서, 센서 (10)는 예컨대, 자동차 엔진의 연소 챔버에서의 압력을 측정하기 위하여, 자동차 응용들에서 이용될 수 있다. 센서 (10)는 각각의 신호 성분들에 비해 큰 오프셋 성분들을 갖는 센서 출력 신호들을 생성할 수 있다. 센서 (10)는 차동 전압들 VPOS 및 VNEG을 집적 회로 (20)의 제 1 및 제 2 입력 컨택들 (22 및 24)에 각각 제공할 수 있다. 집적 회로 (20)는 또한 제 3 입력 컨택 (26)에서 기준 전압 VREG을 받아들일 수 있다. 기준 전압 VREG은 아날로그 회로들을 위해 의도된 공급 전압과 같은 레귤레이팅된 전압일 수 있다. 기준 전압 VREG은 센서 (10)에 의해 여기 전압으로서 이용된 기준 전압과 동일한 소스 (source)에 의해 생성될 수 있다. 대안적으로, 센서 (10)는 전류에 의해 여기될 수 있다. 대략적으로 동일한 기준 전압 VREG은 센서 (10) 및 DAC (27)에 의해 이용될 수 있다. 유사하게, 대략적으로 동일한 기준 전압 VREG은 센서 (10) 및 DAC 들 (35 및/또는 38)에 의해 이용될 수 있다. DAC 들 (27, 35, 및 38)의 일부 또는 전부의 임의의 조합의 출력들은 센서 (10)의 출력들에 대해 비율계량적일 수 있다. 입력 컨택들 (22, 24, 및 26)은 예를 들어, 핀 (pin)들일 수 있다. 집적 회로 (20)는 어떤 실시형태들에 따르면, 자동차 센서 신호 조정기 및/또는 압력 센서 신호 조정기와 같은 센서 신호 조정기일 수 있다.
예시된 바와 같이, 계측 증폭기 (30)는 제 1 스테이지 및 제 2 스테이지를 포함한다. 제 1 스테이지는 제 1 증폭기 (32) 및 제 2 증폭기 (34)를 포함한다. 제 2 스테이지는 제 3 증폭기 (36)를 포함한다. 증폭기들 (32, 34, 36)은 연산 증폭기들일 수 있다. 제 1 증폭기 (32)의 비-반전 입력 단자는 센서 (10)로부터 포지티브 출력 전압 VPOS을 받아들일 수 있다. 제 2 증폭기 (34)의 비-반전 입력 단자는 센서 (10)로부터 네거티브 출력 전압 VNEG을 받아들일 수 있다.
제 1 및 제 2 증폭기들 (32 및 34)의 이득들은 각각 저항 네트워크에 의해 설정될 수 있다. 도 1에 도시된 실시형태에서, 계측 증폭기 (30)의 제 1 스테이지에 대한 저항 네트워크는 저항들 R0, R0', 2R1, R2, 및 R2'을 포함한다. 저항 2R1은 직렬로 접속되며 R1의 저항을 각각 갖는 2 개의 저항들에 의해 구현될 수 있다. 이 저항들 중의 하나 이상은 예를 들어, 더 이후에 더욱 상세하게 논의되는 바와 같이 프로그래밍가능할 수 있다. 도 1에서, 저항 2R1은 제 1 증폭기 (32) 및 제 2 증폭기 (34)의 반전 입력 단자들 사이에 결합되고, 저항 R2는 제 1 증폭기 (32)의 출력 및 제 1 증폭기 (32)의 반전 입력 단자 사이의 피드백 경로에 있고, 저항 R2'은 제 2 증폭기 (34)의 출력 및 제 2 증폭기 (34)의 반전 입력 단자 사이의 피드백 경로에 있다. 도 1에서, 저항 R0은 DAC (27)의 출력 및 제 1 증폭기 (32)의 반전 입력 단자 사이에 결합되고, 저항 R0'은 DAC (27)의 출력 및 제 2 증폭기 (34)의 반전 입력 단자 사이에 결합된다.
계측 증폭기 (30)의 제 1 스테이지의 증폭기들 (32 및 34)의 출력 전압들 사이의 차이는 수학식 1에 의해 표현될 수 있다:
[수학식 1]
수학식 1에서, VO1은 제 1 증폭기 (32)의 출력 전압을 나타내고, VO2는 제 2 증폭기 (34)의 출력 전압을 나타내고, VPOS는 계측 증폭기 (30)의 제 1 스테이지의 포지티브 (positive) 입력 전압을 나타내고, VNEG는 계측 증폭기 (30)의 제 1 스테이지의 반전된 입력 전압을 나타내고, VDACP1은 제 1 증폭기 (32)의 반전 입력 단자에 전기적으로 접속되는 저항 R0에 인가되는 제 1 DAC (27)의 제 1 출력인 오프셋 정정 전압을 나타내고, VDACN1은 제 2 증폭기 (34)의 반전 입력 단자에 전기적으로 접속되는 저항 R0'에 인가되는 제 1 DAC (27)의 제 2 출력인 오프셋 정정 전압을 나타낸다. 수학식 1에서의 저항들은 도 1에 도시된 저항들에 대응한다.
차동 입력 전압들 VPOS 및 VNEG은 상대적으로 큰 오프셋 전압을 가질 수 있다. 오프셋 정정 전압들 VDAC1P 및 VDAC1N은 이러한 상대적으로 큰 오프셋을 보상하는 것을 도울 수 있다. 일부의 사례들에서, 오프셋 정정 전압들 VDAC1P 및 VDAC1N은 계측 증폭기 (30)의 동적 범위 내에서 계측 증폭기 (30)의 제 1 스테이지의 출력을 실질적으로 최소화할 수 있다. 공통 모드 이득을 감소시키기 위하여, 오프셋 정정 전압들 VDAC1P 및 VDAC1N은 차동 입력들 전압들 VPOS 및 VNEG의 공통 모드 전압과 유사한 공통 모드 전압을 가지도록 설정될 수 있다. 공통 모드 이득은 공통 모드 전압으로부터 기인하는 증폭기 출력의 기여 (contribution)를 나타낼 수 있다. 수학식 2는 오프셋 정정 전압들 VDAC1P 및 VDAC1N의 공통 모드와 대략 동일한 차동 입력 전압들 VPOS 및 VNEG의 공통 모드를 나타낸다:
[수학식 2]
제 1 증폭기 (32) 및 제 2 증폭기 (34)의 반전 입력 단자들에 각각 인가된 오프셋 정정 전압들 VDAC1P 및 VDAC1N은, 계측 증폭기 (30)의 제 1 스테이지의 동적 범위의 대부분 또는 전부가 센서 (10)에 의해 생성된 차동 전압들 VPOS 및 VNEG의 신호 성분을 증폭시키기 위해 이용된다는 것을 보장할 수 있다. 유사한 원리들은 계측 증폭기 (30)의 제 2 스테이지의 입력들에 대한 전압 오프셋들을 정정하기 위하여 적용될 수 있다. 이러한 오프셋 정정은 상대적으로 높은 분해능 및/또는 동적 범위를 보장할 수 있다. 계측 증폭기 (30)에서의 오프셋 상쇄의 제 3 스테이지는 출력 전압을 더 미세한 분해능으로 튜닝할 수 있다. 계측 증폭기 (30)에서의 오프셋 정정의 다양한 스테이지들에 대해 DAC 코드들을 설정하는 것에 대한 더 많은 세부사항들은 더 이후에 논의될 것이다.
제 3 증폭기 (36)의 이득은 계측 증폭기 (30)의 제 2 스테이지에 대한 저항 네트워크에 의해 설정될 수 있다. 도 1에 도시된 실시형태에서, 계측 증폭기 (30)의 제 2 스테이지에 대한 저항 네트워크는 저항들 R3, R3', R4, R4', R5, 및 R5'을 포함한다. 이 저항들 중의 하나 이상은 프로그래밍가능, 즉, 조절가능할 수 있다. 도 1에서, 저항 R3은 제 1 증폭기 (32)의 출력 단자 및 제 3 증폭기 (36)의 비-반전 입력 단자 사이에 결합되고, 저항 R3'은 제 2 증폭기 (34)의 출력 단자 및 제 3 증폭기 (36)의 반전 입력 단자 사이에 결합된다. 도 1에 또한 예시된 바와 같이, 저항 R4'은 제 3 증폭기 (36)의 출력 단자 및 제 3 증폭기 (36)의 반전 입력 단자 사이에 결합되고, 저항 R4은 DAC (38)의 출력 및 제 3 증폭기 (36)의 비-반전 입력 단자 사이에 결합된다. 추가적으로, 도 1의 실시형태에서, 저항 R5은 DAC (35)의 출력 및 제 3 증폭기 (36)의 비-반전 입력 단자 사이에 결합되고, 저항 R5'은 DAC (35)의 출력 및 제 3 증폭기 (36)의 반전 입력 단자 사이에 결합된다.
계측 증폭기 (30)의 출력 전압 VOUT은 수학식 3에 의해 표현될 수 있다:
[수학식 3]
수학식 3에서, VO1은 제 1 증폭기 (32)의 출력 전압을 나타내고, VO2는 제 2 증폭기 (34)의 출력 전압을 나타내고, VDAC2P는 제 3 증폭기 (36)의 비-반전 입력 단자에 결합되는 저항 R5에 인가된 오프셋 정정 전압을 나타내고, VDAC2N은 제 3 증폭기 (36)의 반전 입력 단자에 결합되는 저항 R5'에 인가된 오프셋 정정 전압을 나타내고, VDAC3은 DAC (38)에 의해 생성된 오프셋 정정 전압을 나타낸다. 수학식 1에서의 저항들은 도 1에 도시된 저항들에 대응한다. 출력 전압 VOUT은 도 1에서 단일 전압으로 예시되어 있지만, 출력 전압 VOUT은 일부의 다른 구현예들에서 차동 출력 전압일 수 있다.
오프셋 정정 전압들 VDAC2P 및 VDAC2N은 오프셋 정정을 더욱 세분화할 수 있다. 예를 들어, 오프셋 정정 전압들 VDAC2P 및 VDAC2N은 공통 모드 오프셋, 및/또는 계측 증폭기 (30)의 제 1 스테이지의 차동 출력에 존재하는 차동 오프셋을 정정할 수 있다. 이러한 오프셋 정정은 높은 분해능 및/또는 동적 범위로 귀착될 수 있다. DAC (38)에 의해 생성된 오프셋 정정 전압 VDAC3은 계측 증폭기 (30)의 출력 전압 VOUT을 더 미세한 분해능으로 튜닝할 수 있다. DAC 들 (35 및 38)의 입력 관련 분해능은 DAC (27) 보다 더 높을 수 있다. 이것은 오프셋 정정 분해능을 증가시킬 수 있다. 추가적으로, DAC (35 및 38)의 입력 오프셋 정정 범위는 DAC (27) 보다 더 낮을 수 있다.
계측 증폭기 (30)의 제 1 스테이지에서의 저항 네트워크는 이득을 복수의 상이한 제 1 스테이지 이득 설정들 중의 선택된 하나로 조절할 수 있다. 예를 들어, 하나의 실시형태에서, 제 1 스테이지는 3 개의 이득 설정들을 가질 수 있다. 유사하게, 계측 증폭기 (30)의 제 2 스테이지에서의 저항 네트워크는 이득을 복수의 상이한 제 2 스테이지 이득 설정들 중의 선택된 하나로 조절할 수 있다. 예로서, 제 2 스테이지는 하나의 실시형태에서 12 개의 상이한 이득 설정들을 가질 수 있다. 계측 증폭기 (30)의 총 이득은 일부의 실시형태들에서 약 2로부터 약 1000 까지의 범위로부터 선택될 수 있다. 상이한 이득 설정들은 저항들 R0, R0', 2R1, R2, R2', R3, R3', R4, R4', R5, 또는 R5' 중의 하나 이상의 임피던스들을 설정함으로써 선택될 수 있다.
하나 이상의 DAC 코드들은 공장 교정 동안에 결정될 수 있다. 이 DAC 코드들은 센서 출력 신호에서 오프셋 성분의 일부 또는 전부를 상쇄시킬 수 있고, 및/또는 공통 모드 변동의 효과들의 일부 또는 전부를 상쇄시킬 수 있다. DAC 코드들은 DAC 제어 로직 (28)의 레지스터들에 저장될 수 있다. DAC 제어 로직 (28)은 DAC에 DAC 코드를 제공하도록 구성된 임의의 적당한 회로에 의해 구현될 수 있다. 대안적으로 또는 추가적으로, DAC 코드들은 EEPROM, 퓨즈 (fuse)들, 다른 적당한 비-휘발성 메모리, 등과 같은 다른 적당한 메모리 소자들에 저장될 수 있다. 이러한 DAC 코드들은 DAC 제어 로직 (28)으로 로딩될 수 있다. 하나의 예의 오프셋 교정 알고리즘에서는, 공통 모드 정정을 위해 6 비트들이 이용될 수 있고, 제 1 스테이지 오프셋 트리밍 (trimming)을 위해 6 비트들이 이용될 수 있고, 제 2 스테이지 오프셋 트리밍을 위해 5 비트들이 이용될 수 있고, 제 3 스테이지 오프셋 트리밍을 위해 7 비트들이 이용될 수 있다.
공통 모드 DAC 코드 VCM_CODE를 결정하는 하나의 예가 지금부터 설명될 것이다. 계측 증폭기 (30)의 차동 이득은 최저 설정으로 설정될 수 있다. 아날로그-디지털 변환기 (ADC)는 계측 증폭기 (30)의 입력 공통 모드를 검출할 수 있다. 하나의 예로서, ADC는 증폭기 (30)의 입력 공통-모드를 검출하기 위하여 저항 2R1의 중간-포인트를 측정할 수 있다. DAC (27)를 위한 공통 모드 DAC 코드 VCM _ CODE는, DAC (27)가 계측 증폭기 (30)의 제 1 스테이지의 입력들에 인가된 오프셋 정정 전압들로 하여금 차동 입력 전압들 VPOS 및 VNEG과 대략 동일한 공통 모드를 가지게 하도록 설정될 수 있다. 이 프로세스에서, 공통 모드 DAC 코드 VCM _ CODE는 수학식 4를 이용하여 선형 외삽 (linear extrapolation)에 의해 결정될 수 있다. 도 1의 계측 증폭기 (30)의 제 1 스테이지의 공통 모드 출력은 수학식 4에 의해 표현될 수 있다:
[수학식 4]
수학식 4에서, VCM _1 st는 계측 증폭기 (30)의 제 1 스테이지의 공통 모드 출력 전압을 나타내고, VCMI는 계측 증폭기 (30)의 제 1 스테이지에 대한 공통 모드 입력 전압을 나타내고, VCMO _1 st는 오프셋 정정 전압들 VDAC1P 및 VDAC1N의 공통 모드 전압을 나타낸다. 계측 증폭기 (30)의 제 1 스테이지에서는, 오프셋 정정 전압들의 공통 모드를 입력 전압의 공통 모드와 동일하도록 설정하면 (VCMI = VCMO _1 st), 출력 전압의 공통 모드가 수학식 4에 따라, 입력 전압의 공통 모드와 동일할 것이다 (VCM _1 st = VCMI).
공통 모드 DAC 코드 VCM _ CODE는, 계측 증폭기 (30)의 제 2 스테이지에 대한 입력이 계측 증폭기 (30)의 제 1 스테이지의 입력 공통 모드에 근접한 공통 모드를 갖는 것을 보장할 수 있다. 이것은 계측 증폭기 (30)의 제 1 및 제 2 스테이지들에 대한 공통 모드 전압을 설정할 수 있다. DAC 오프셋 코드들은 에러 대 희망 타겟 값을 최소화하기 위하여 DAC 들 (27, 35, 및/또는 38)에 제공될 수 있다.
도 2a는 도 1의 계측 증폭기 (30) 및 DAC 들 (27, 35, 및 38)의 실시형태의 개략도이다. 도 2a는 계측 증폭기 (30)의 제 1 스테이지 및 제 2 스테이지의 이득들을 설정하는 저항 네트워크들에서의 저항들이 설정가능할 수 있다는 것을 예시한다. 도 2a에 도시된 조절가능한 저항들에 의하여, 계측 증폭기 (30)는 프로그래밍가능한 이득을 가진다. DAC 들 (27, 35, 및 38)은 본원에서 논의된 오프셋 보상 특징들의 임의의 조합을 구현할 수 있다.
도 2b는 도 2a의 제 1 DAC (27) 및 제 2 DAC (35)의 기능을 구현하는 구성가능한 전압 레퍼런스 (39)의 실시형태의 개략도이다. 구성가능한 전압 레퍼런스 (39)는 전압 모드 신호를 생성하고, 전압 모드 신호를 증폭기의 반전 입력 및/또는 증폭기의 비-반전 입력에 인가한다. 따라서, 본원에서 이용되는 바와 같이, "구성가능한 전압 레퍼런스"는 제 1 증폭기 (32) 및/또는 제 2 증폭기 (34)와 같은 증폭기의 반전 입력에서 합산되는 전류 모드 신호들을 생성하는 회로를 제외하도록 의도된다. 구성가능한 전압 레퍼런스 (39)는 복수의 탭 포인트들을 갖는 전압 분배기를 포함한다. 전압 분배기는 예시된 바와 같이, 저항 분배기일 수 있다. 도 2b에 도시된 바와 같이, 구성가능한 전압 레퍼런스 (39)는 어떤 실시형태들에서 계측 증폭기 (30)의 상이한 스테이지들에서의 오프셋 정정 전압들을 생성하기 위한 회로부를 공유할 수 있다. 회로부를 공유하는 것은 면적, 비용, 전력 등, 또는 그 임의의 조합을 감소시킬 수 있다. 도 2b에 예시된 구성가능한 전압 레퍼런스 (39)는 공유된 회로부를 갖는 제 1 DAC (27) 및 제 2 DAC (35)를 구현하지만, DAC 들 (27 및 35)는 다른 실시형태들에서 별도의 전압 분배기들을 각각 가질 수 있다. 일부의 실시형태들에서는, 각각의 DAC 출력에 대해 별도의 전압 분배기가 있을 수 있다. 일부의 실시형태들에 따르면, DAC (27) 및/또는 DAC (35)는 오프셋 전압을 생성하도록 각각 구성된 4 개의 별도의 DAC 들, 또는 차동 오프셋 전압을 생성하도록 각각 구성된 2 개의 별도의 DAC 들로서 구현될 수 있다. 도 2b에 예시된 제 1 DAC (27) 및 제 2 DAC (35)는 둘 모두 전압 모드 연속 시간 DAC 들일 수 있다.
예시된 구성가능한 전압 레퍼런스 (39)는 기준 전압 VREG 및 접지 전위 Gnd 사이에서 직렬인 복수의 저항들을 포함하는 전압 분배기 (40)를 포함한다. 전압 분배기 (40)는 기준 전압 VREG 및 접지 전위 Gnd 사이에서 전압 분배기로서 작용한다. 전압 분배기 (40) 상의 상이한 탭 포인트들은 디지털 제어 신호들과 같은 제어 신호들에 응답하여, 오프셋 정정 증폭기들 (42, 44, 46, 및 48)의 입력들에 선택적으로 동작가능하게 결합될 수 있다. 어떤 실시형태들에서, 전압 분배기 (40)는 저항 스트링 DAC를 포함한다. 저항 스트링 DAC에서, 저항 스트링 상의 상이한 탭 포인트들은 디지털 제어 신호들에 응답하여, 오프셋 정정 증폭기들 (42, 44, 46, 및 48)의 입력들에 선택적으로 동작가능하게 결합될 수 있다.
기준 전압 VREG은 센서 (10)와 동일한 기준 전압 VREG에 전기적으로 결합될 수 있다. 따라서, 구성가능한 전압 레퍼런스 (39)는 전압 레퍼런스 드리프트로 인한 오프셋 드리프트를 감소 및/또는 제거할 수 있다. 이와 같이, 오프셋 정정 전압들은 센서 출력 전압들과 함께 드리프트할 수 있다. 센서 (10)의 기준 전압이 구성가능한 전압 레퍼런스 (39)의 기준전압 VREG에 전기적으로 결합될 때, 오프셋 정정 전압은 센서 출력 전압에 비율계량적일 수 있다.
디지털 제어 신호들 (도시되지 않음)은 아날로그 전압들을 오프셋 정정 증폭기들 (42, 44, 46, 및 48)의 포지티브 입력 단자들에 제공하기 위한 이러한 동작 결합을 수행하기 위하여 스위치들 (도시되지 않음)을 개방 및 폐쇄할 수 있다. 오프셋 정정 증폭기들 (42, 44, 46, 및 48)의 각각은 버퍼 증폭기들로서 구성되고, 비-반전 입력 단자에서 전압 분배기 (40)로부터 아날로그 전압을 받아들이고 반전 입력 단자에서 그 출력을 받아들여서 전압들을 버퍼링할 수 있다. 다른 전압 버퍼 구성들이 대안적으로 이용될 수 있다. 디지털 제어 신호들은 상이한 전압들을 오프셋 정정 증폭기들 (42, 44, 46, 및 48)의 각각에 제공할 수 있다. 디지털 제어 신호들은 선택된 아날로그 전압 레벨들을 계측 증폭기 (30)의 제 1 스테이지에 대한 오프셋 정정 증폭기들 (42 및 44)에 제공하기 위한 제 1 스테이지 DAC 코드와, 선택된 아날로그 전압 레벨들을 계측 증폭기 (30)의 제 2 스테이지에 대한 오프셋 정정 증폭기들 (46 및 48)에 제공하기 위한 제 2 스테이지 DAC 코드를 포함할 수 있다. 따라서, 계측 증폭기 (30)의 제 1 스테이지 및 계측 증폭기 (30)의 제 2 스테이지에 대한 오프셋 정정 전압들은 별도로 제어가능할 수 있다. 일부의 실시형태들에 따르면, 별도의 DAC 코드는 오프셋 정정 증폭기들 (42, 44, 46, 및 48)의 각각에 대한 전압 분배기 (40)에 제공될 수 있다. 이 실시형태들에서, 계측 증폭기 (30)에 대한 오프셋 정정 전압들 VCM1, VCM2, VCM3, 및 VCM4은 별도로 제어가능할 수 있다.
도 2c는 실시형태에 따라, 도 2a의 계측 증폭기 (30)의 제 1 스테이지의 이득을 조절하기 위하여 저항 네트워크에서 임피던스들을 조절하도록 구성된 회로부와, DAC 및 저항 네트워크 사이에 저항 스트링을 동작가능하게 결합하기 위한 회로부를 예시하는 개략도이다. 위에서 논의된 바와 같이, 저항 네트워크에서의 조절가능한 임피던스들은 계측 증폭기 (30)의 이득(들)을 프로그래밍가능하게 할 수 있다. 저항 스트링 R0은 상대적으로 폭넓은 오프셋 정정 범위를 보상하기 위해 이용될 수 있다. 예시된 바와 같이, 도 2c의 전압 분배기 (40)는 저항 스트링 DAC 이다. 다른 전압 분배기들이 대안적으로 구현될 수 있다.
예시된 실시형태에서, 저항들 2R1 및 R2의 임피던스들은 조절될 수 있는 반면, 저항들 2R1 및 R2의 임피던스들의 합은 실질적으로 일정하게 유지될 수 있다. 사용자에 의해 제공될 수 있는 구성가능한 이득 설정은 계측 증폭기 (30)의 제 1 스테이지의 희망 이득을 설정하기 위하여 저항들 2R1 및 R2의 임피던스들의 비율을 조절할 수 있다. 프로그래밍가능한 이득 설정은 계측 증폭기 (30)의 제 1 스테이지의 이득을 조절하기 위하여, 제 1 증폭기 (32) 및 제 2 증폭기 (34)의 반전 입력 단자들을 R1-R2 저항 래더 (resistive ladder) 상의 상이한 탭 포인트들에 결합할 수 있다.
프로그래밍가능한 이득 설정은 제 1 증폭기 (32)의 이득을 설정하기 위하여, 이득 설정 스위치들 (62 및 64) 중의 선택된 하나로 하여금 제 1 증폭기 (32)의 반전 입력 단자를 저항 스트링 상의 선택된 탭 포인트 T1 또는 T2에 동작가능하게 결합하도록 할 수 있다. 이득 설정의 상이한 값은 상이한 이득 설정 스위치 (62 또는 64)로 하여금 제 1 증폭기 (32)의 반전 입력 단자를 저항 스트링 상의 상이한 탭 포인트 T1 또는 T2에 결합하게 할 수 있음으로써, 제 1 증폭기 (32)의 이득을 변화시킬 수 있다. 유사하게, 프로그래밍가능한 이득 설정은 제 2 증폭기 (34)의 이득을 설정하기 위하여, 이득 설정 스위치들 (66 및 68) 중의 선택된 하나로 하여금 제 2 증폭기 (34)의 반전 입력 단자를 저항 스트링 상의 선택된 탭 포인트 T1' 또는 T2'에 동작가능하게 결합하도록 할 수 있다. 이득 설정의 상이한 값은 상이한 이득 설정 스위치 (66 또는 68)로 하여금 제 2 증폭기 (34)의 반전 입력 단자를 저항 스트링 상의 상이한 탭 포인트 T1' 또는 T2'에 결합하게 할 수 있음으로써, 제 2 증폭기 (34)의 이득을 변화시킬 수 있다.
예로서, 프로그래밍가능한 이득 설정은 제 1 증폭기 (32)의 반전 입력 단자를 제 1 탭 포인트 T1 대신에 제 2 탭 포인트 T2에 결합함으로써 제 1 증폭기 (32)의 이득을 조절할 수 있다. 이것은 저항 R2이 감소하게 하고 저항 2R1이 이에 대응하여 증가하게 할 수 있다. 따라서, 계측 증폭기 (30)의 제 1 스테이지에서의 이득은 예를 들어, 수학식 1에 따라 변화할 수 있다. 유사하게, 제 2 증폭기 (34)의 반전 입력 단자는 저항 2R1이 증가되는 것과 대략 동일한 양만큼 저항 R2을 감소시키기 위하여, 프로그래밍가능한 이득 설정에 응답하여 제 3 탭 포인트 T1' 대신에 제 4 탭 포인트 T2'에 동작가능하게 결합될 수 있다. 또 다른 예로서, 제 1 증폭기 (32)의 반전 입력 단자를 제 2 탭 포인트 T2 대신에 제 1 탭 포인트 T1에 결합함으로써, 저항 R2는 증가할 수 있고 저항 2R1은 이에 대응하여 감소할 수 있다.
예시의 목적들을 위하여, 2 개의 스위치들 및 2 개의 탭 포인트들이 제 1 증폭기 (32)의 반전 입력 단자와 관련하여 도시되어 있고, 2 개의 상이한 탭 포인트들이 제 2 증폭기 (34)의 반전 입력 단자와 관련하여 도시되어 있지만, 임의의 적당한 수의 스위치들 및 탭 포인트들은 희망하는 수의 상이한 프로그래밍가능한 이득들을 가지기 위하여 계측 증폭기 (30)를 프로그래밍가능하게 하도록 구현될 수 있다는 것을 이해할 것이다.
이득 설정 스위치 (62 또는 64)는 제 1 증폭기 (32)의 피드백 루프 내에 있고, 온도에 있어서의 변화들로 인한 스위치 저항에 있어서의 변화들로 인해 상당한 변동을 생성하지 않아야 한다. 전체적인 스위치 저항은 제 1 증폭기 (32)의 이득에 비해 작은 인자 (factor)이어야 한다. 유사하게, 이득 설정 스위치 (66 또는 68)는 제 2 증폭기 (34)의 피드백 루프 내에 있고, 온도에 있어서의 변화들로 인한 스위치 저항에 있어서의 변화들로 인해 상당한 변동을 생성하지 않아야 한다.
저항 R0을 갖는 상이한 저항 스트링들은 R1-R2 저항 래더에서의 상이한 탭 포인트들에 결합된다. 도 2c에 도시된 바와 같이, 각각의 저항 스트링의 하나의 단부는 각각의 탭 포인트 T1, T2, T1', 또는 T2'에 접속될 수 있고, 각각의 저항 스트링의 다른 단부는 플로팅 (floating)될 수 있거나, 또는 스위치들 (52 또는 54 / 56 또는 58)을 통해 오프셋 정정 증폭기 (42/44)에 접속될 수 있다. 플로팅 저항 스트링들은 상대적으로 작은 기생 커패시턴스 (parasitic capacitance) 및 상대적으로 작은 누설 전류보다 더 많은 것을 각각의 탭 포인트에 추가하지 않아야 한다. 각각의 저항 스트링들을 오프셋 접속 증폭기 (42 또는 44)에 접속하는 스위치들 (52, 54, 56, 및 58)은 작도록, 예컨대, 최소 스위치 사이즈에 근접하거나 최소 스위치 사이즈가 되도록 사이즈가 정해질 수 있으므로, 이러한 스위치들과 연관된 누설 및 기생 커패시턴스가 상대적으로 작을 수 있다.
도 2a 내지 도 2c의 오프셋 정정 회로들은 약 240 mV의 오프셋 성분 및 약 4 mV의 신호 성분을 갖는 센서 출력 신호와 같은, 상대적으로 큰 센서 오프셋들을 정정하는 것에 매우 적합하다. 시뮬레이션 결과들은 도 2a 내지 도 2c의 오프셋 정정이 이러한 오프셋들을 상쇄시킬 수 있다는 것을 표시한다.
도 2d는 단일 오프셋 정정 증폭기가 복수의 저항 스트링들을 대응하는 탭 포인트들로 구동하도록 구성되는 일 예의 실시형태를 예시하는 개략도이다. 도 2d에 도시된 바와 같이, 단일 오프셋 정정 증폭기 (70)는 DAC와 같은 구성가능한 전압 레퍼런스로부터 입력 전압을 받아들일 수 있고, 다수의 탭 포인트들에 접속된 다수의 스위치들을 구동할 수 있다. 이것은 오프셋 정정 증폭기들의 수를 감소시킬 수 있다. 오프셋 정정 증폭기 (70)는 스위치들 (76 및 77 / 78 및 79)을 통해 오프셋 정정 증폭기 (70)의 출력들을 저항 스트링에 선택적으로 결합하는 선택된 탭 포인트에 오프셋 정정 전압을 제공할 수 있다. 스위치들 (71 또는 73)은 피드백 경로를 형성하기 위하여, 저항 스트링들을 오프셋 정정 증폭기 (70)의 입력 단자에 선택적으로 결합할 수 있다. 스위치들 (71, 76, 및 77)이 폐쇄될 때, 스위치들 (73, 78, 및 79)은 개방될 수 있다. 유사하게, 스위치들 (71, 76, 및 77)이 개방될 때, 스위치들 (73, 78, 및 79)은 폐쇄될 수 있다. 이러한 스위칭은 폐루프 (closed loop)들을 유지할 수 있다.
도 3은 제 1 DAC (27)가 R2R DAC인, 도 1의 제 1 DAC (27) 및 계측 증폭기 (30)의 제 1 스테이지의 또 다른 실시형태의 개략도이다. R2R DAC는 계측 증폭기 (30)의 제 1 스테이지에서 이용하는 센서 오프셋을 상쇄시키기 위한 또 다른 방법이다. 도 3에 예시된 DAC (27)는 전압 모드 연속 시간 DAC 이다.
도 3의 실시형태에서, 저항들 R1 및 R2는 조절가능하고, 제 1 증폭기 (32) 및 제 2 증폭기 (34)의 이득들은 프로그래밍가능하다. R2R DAC의 저항들은 별도일 수 있고, 및/또는 계측 증폭기 (30)의 제 1 스테이지에 대한 저항 네트워크에서의 저항들과는 상이한 임피던스 값들을 가질 수 있다. 유사한 2R2 DAC 들은 계측 증폭기의 제 2 스테이지에서의 오프셋 상쇄를 위해 구현될 수 있다. R2R DAC는 데이터 디지트 (data digit)들 MSB, MSB-1, MSB-2 ... LSB을 포함하는 디지털 DAC 코드를 받아들일 수 있고, 제 1 증폭기 (32) 및/또는 제 2 증폭기 (34)의 반전 입력에서 DAC 코드를 아날로그 오프셋 정정 전압으로 변환할 수 있다. 상이한 전압들을 제 1 증폭기 (32) 및 제 2 증폭기 (34)의 반전 입력 단자들에 인가하기 위하여, 상이한 DAC 코드들이 R2R DAC에 제공될 수 있다. 상이한 DAC 코드들은 R2R DAC가 제 1 증폭기 (32) 및 제 2 증폭기 (34)의 반전 입력 단자들에 인가된 전압들을 별도로 제어하는 것을 가능하게 할 수 있다.
R2R DAC를 구현하는 것은 도 2a 내지 도 2c의 저항 스트링 DAC 보다 구현하기가 덜 고가일 수 있다. 예를 들어, R2R DAC는 고정된 출력 임피던스를 가질 수 있으므로, 도 2a 내지 도 2c의 오프셋 정정 증폭기들은 R2R DAC와 함께 필요하지 않다. 이것은 계측 증폭기 (30)의 제 1 스테이지 및 제 2 스테이지의 사이즈를 감소시킬 수 있다. R2R DAC에 의하여, 도 2a 내지 도 2c의 구성가능한 전압 레퍼런스들의 증폭기들과 연관된 오프셋 및/또는 오프셋 드리프트가 전혀 없을 것이다. 단위 저항들이 계측 증폭기 (30)의 저항 네트워크 및 R2R DAC에서 동일할 경우, 저항들은 밀접하게 일치될 수 있고, 오프셋 상쇄는 단일 저항 비율에 기초할 수 있다.
저항 스트링 DAC 및 R2R DAC 아키텍처들은 예시적인 목적들을 위하여 설명되었지만, 본원에서 논의된 원리들 및 장점들은 센서 오프셋들을 상쇄시키기 위하여 다른 적당한 구성가능한 전압 레퍼런스 및/또는 DAC 아키텍처들에 적용될 수 있다는 것을 이해할 것이다.
오프셋 상쇄의 시스템들, 장치, 및 방법들은 어떤 실시형태들을 참조하여 위에서 설명된다. 그러나, 당업자는 실시형태들의 원리들 및 장점들이 센서 오프셋 상쇄와 같은 오프셋 상쇄에 대한 필요성을 갖는 임의의 다른 시스템들, 장치, 또는 방법들을 위해 이용될 수 있다는 것을 인식할 것이다.
이러한 시스템들, 장치, 및/또는 방법들은 다양한 전자 디바이스들에서 구현될 수 있다. 전자 디바이스들의 예들은 가전 제품들, 가전 제품들의 일부들, 전자 테스트 장비, 자동차 전자기기 등을 포함할 수 있지만, 이것으로 제한되지 않는다. 자동차 전자기기들의 예들은 좌석 압력을 위한 센서들, 페달 압력, 매니폴드 압력, 연소 챔버 압력, 등과, 연관된 전자기기들을 포함하지만, 이것으로 제한되지 않는다. 전자 디바이스들의 예들은 또한, 메모리 칩들, 메모리 모듈들, 광학 네트워크들 또는 다른 통신 네트워크들의 회로들, 및 디스크 드라이버 회로들을 포함할 수 있다. 가전 제품들은 정밀 기기들, 의료용 디바이스들, 무선 디바이스들, 이동 전화 (예를 들어, 스마트 폰), 셀룰러 기지국들, 전화, 텔레비전, 컴퓨터 모니터, 컴퓨터, 핸드-헬드 (hand-held) 컴퓨터, 태블릿 컴퓨터, 개인 정보 단말 (personal digital assistant; PDA), 전자레인지, 냉장고, 스테레오 시스템, 카세트 레코더 또는 플레이어, DVD 플레이어, CD 플레이어, 디지털 비디오 레코더 (digital video recorder; DVR), VCR, MP3 플레이어, 라디오 (radio), 캠코더, 카메라, 디지털 카메라, 휴대용 메모리 칩, 세탁기 (washer), 건조기 (dryer), 세탁기/건조기, 복사기, 팩스 기계, 스캐너, 다기능 주변 디바이스, 손목 시계, 시계, 등을 포함할 수 있지만, 이것으로 제한되지 않는다. 또한, 전자 디바이스는 미완성 제품들을 포함할 수 있다.
문맥이 명백하게 이와 다르게 요구하지 않으면, 설명 및 청구항들의 전반에 걸쳐, 단어들 "포함한다 (comprise)", "포함하는 (comprising)", "포함한다 (include)", "포함하는 (including)", 등은 배타적 (exclusive) 이거나 철저한 (exhaustive) 의미와는 반대로, 포함적 (inclusive) 의미; 즉, "포함하지만, 이에 제한되지 않는"의 의미로 해석되어야 한다. 본원에서 일반적으로 이용되는 바와 같이, 단어들 "결합된" 또는 "접속된"은 직접 접속되거나, 또는 하나 이상의 중간 소자들을 통해 접속될 수도 있는 2 개 이상의 소자들을 지칭한다. 추가적으로, 단어들 "본원에서", "위에서", "아래에서" 및 유사한 의미의 단어들은 이 출원에서 이용될 때, 이 출원의 임의의 특별한 부분들이 아니라, 전체로서의 이 출원을 지칭할 것이다. 문맥이 허용할 경우, 단수 또는 복수를 이용하는 상세한 설명에서의 단어들은 또한 각각 복수 또는 단수를 포함할 수도 있다. 2 개 이상의 항목들의 리스트에 대한 참조에서의 단어들 "또는"은 단어의 다음의 해독들의 전부를 커버하도록 의도된다: 리스트에서의 항목들 중의 임의의 것, 리스트에서의 항목들의 전부, 및 리스트에서의 항목들의 임의의 조합. 본원에서 제공된 모든 수치 값들은 측정 에러 내의 유사한 값들을 포함하도록 의도된다.
본원에서 제공된 발명들의 교시 내용들은 반드시 위에서 설명된 시스템들이 아니라, 다른 시스템들에 적용될 수 있다. 위에서 설명된 다양한 실시형태들의 요소들 및 액트 (act)들은 추가의 실시형태들을 제공하기 위하여 조합될 수 있다. 본원에서 논의된 방법들의 액트는 적절한 경우에 임의의 순서로 수행될 수 있다. 또한, 본원에서 논의된 방법들의 액트들은 적절한 경우에, 직렬로 또는 병렬로 수행될 수 있다.
발명들의 어떤 실시형태들이 설명되었지만, 이 실시형태들은 단지 예로서 제시되었으며, 개시물의 범위를 제한하도록 의도된 것은 아니다. 실제로, 본원에서 설명된 신규한 방법들, 장치, 및 시스템들은 다양한 다른 형태들로 구체화될 수도 있다. 예를 들어, 본원에서 논의된 원리들 및 장점들은 오프셋 상쇄에 대한 필요성을 갖는 임의의 적당한 전자 시스템에서 이용될 수 있다는 것을 이해할 것이다. 또한, 개시물의 사상으로부터 이탈하지 않으면서, 본원에서 설명된 방법들 및 시스템들의 형태에서의 다양한 생략들, 교체들 및 변화들이 행해질 수 있다. 동반된 청구항들 및 그 등가물들은 개시물의 범위 및 사상 내에 속하는 바와 같은 이러한 형태들 또는 수정들을 포괄하도록 의도된 것이다. 따라서, 본 발명들의 범위는 청구항들을 참조하여 정의된다.
Claims (24)
- 적어도 제 1 스테이지를 갖는 계측 증폭기로서, 상기 제 1 스테이지는,
적어도 제 1 비-반전 입력 단자 및 제 1 반전 입력 단자를 갖는 제 1 증폭기;
적어도 제 2 비-반전 입력 단자 및 제 2 반전 입력 단자를 갖는 제 2 증폭기; 및
상기 제 1 증폭기의 제 1 이득 및 상기 제 2 증폭기의 제 2 이득을 설정하도록 구성된 저항 네트워크로서, 상기 저항 네트워크는 상기 제 1 반전 입력 단자 및 상기 제 2 반전 입력 단자에 동작가능하게 결합되는, 상기 저항 네트워크를 포함하는, 상기 계측 증폭기; 및
상기 계측 증폭기에 동작가능하게 결합된 구성가능한 전압 레퍼런스 (configurable voltage reference)로서, 상기 구성 가능한 전압 레퍼런스는,
제 1 오프셋 정정 전압을 상기 제 1 반전 입력 단자에 인가하고; 그리고
제 2 오프셋 정정 전압을 상기 제 2 반전 입력 단자에 인가하도록 구성되고,
상기 제 1 및 제 2 오프셋 정정 전압들은 상기 제 1 비-반전 입력 단자 및 상기 제 2 비-반전 입력 단자에서 받아들여진 차동 전압 신호들에서의 오프셋 전압을 보상하도록 구성되는, 상기 구성 가능한 전압 레퍼런스를 포함하고,
기준 전압의 드리프트 (drift)로 인해 상기 구성가능한 전압 레퍼런스에 의해 유도된 상기 제 1 및 제 2 반전 입력 단자들에서의 오프셋 성분은, 상기 기준 전압의 상기 드리프트로 인한 상기 제 1 및 제 2 비-반전 입력 단자들에서의 입력들의 오프셋 성분에 비율계량적 (ratiometric)이 되도록 구성되는, 장치. - 제 1 항에 있어서,
상기 장치는 집적 회로를 포함하고, 집적 회로는 센서로부터 차동 입력 신호들을 받아들이도록 구성된 입력 컨택들을 포함하고, 상기 집적 회로는 계측 증폭기를 포함하고, 상기 계측 증폭기는 상기 센서로부터의 상기 차동 입력 신호들을 증폭하도록 구성되는, 장치. - 제 2 항에 있어서,
상기 집적 회로는 상기 센서의 기준 전압을 받아들이도록 구성된 다른 입력 컨택을 포함하고, 상기 구성가능한 전압 레퍼런스는 상기 다른 입력 컨택에 동작가능하게 결합된 전압 모드 디지털-아날로그 변환기 (digital to analog converter; DAC)를 포함하는, 장치. - 제 3 항에 있어서,
상기 센서는 압력 센서 또는 저항 브릿지 기반 트랜스듀서 중의 적어도 하나를 포함하는, 장치. - 제 1 항에 있어서,
구성가능한 전압 레퍼런스는 저항을 통해 상기 제 1 오프셋 정정 전압을 상기 제 1 반전 입력에 인가하도록 구성되는, 장치. - 적어도 제 1 스테이지를 갖는 계측 증폭기로서, 상기 제 1 스테이지는,
적어도 제 1 비-반전 입력 단자 및 제 1 반전 입력 단자를 갖는 제 1 증폭기;
적어도 제 2 비-반전 입력 단자 및 제 2 반전 입력 단자를 갖는 제 2 증폭기; 및
상기 제 1 증폭기의 제 1 이득 및 상기 제 2 증폭기의 제 2 이득을 설정하도록 구성된 저항 네트워크로서, 상기 저항 네트워크는 상기 제 1 반전 입력 단자 및 상기 제 2 반전 입력 단자에 동작가능하게 결합되는, 상기 저항 네트워크를 포함하는, 상기 계측 증폭기; 및
상기 계측 증폭기에 동작가능하게 결합된 구성가능한 전압 레퍼런스 (configurable voltage reference)로서, 상기 구성 가능한 전압 레퍼런스는,
제 1 오프셋 정정 전압을 상기 제 1 반전 입력 단자에 인가하고; 그리고
제 2 오프셋 정정 전압을 상기 제 2 반전 입력 단자에 인가하도록 구성되고,
상기 제 1 및 제 2 오프셋 정정 전압들은 상기 제 1 비-반전 입력 단자 및 상기 제 2 비-반전 입력 단자에서 받아들여진 차동 전압 신호들에서의 오프셋 전압을 보상하도록 구성되는, 상기 구성 가능한 전압 레퍼런스를 포함하는, 장치에 있어서,
상기 계측 증폭기는 제 2 스테이지를 포함하고, 상기 제 2 스테이지는, 상기 제 1 증폭기의 제 1 출력 단자에 동작가능하게 결합된 제 3 반전 입력 단자, 및 상기 제 2 증폭기의 제 2 출력 단자에 동작가능하게 결합된 제 3 비-반전 입력 단자를 갖는 제 3 증폭기를 포함하고; 그리고
상기 장치는, 상기 제 1 및 제 2 증폭기들로부터의 출력 전압들에서의 오프셋 전압을 보상하기 위하여, 제 3 오프셋 정정 전압을 상기 제 3 비-반전 입력 단자에 인가하고 제 4 오프셋 정정 전압을 상기 제 3 반전 입력 단자에 인가하도록 구성된 제 2 구성가능한 전압 레퍼런스를 추가로 포함하는, 장치. - 제 6 항에 있어서,
제 5 오프셋 정정 전압을 상기 제 3 증폭기의 상기 비-반전 입력 단자에 인가하도록 구성된 제 3 구성가능한 전압 레퍼런스를 추가로 포함하는, 장치. - 제 1 항에 있어서,
상기 구성가능한 전압 레퍼런스는 상이한 전압 레벨들을 제공하기 위하여 복수의 탭 포인트들을 갖는 전압 분배기를 포함하는, 장치. - 제 8 항에 있어서,
상기 전압 분배기에 의해 생성된 전압을 증폭하도록 구성된 오프셋 정정 증폭기를 추가로 포함하고, 상기 오프셋 정정 증폭기의 출력은 하나 이상의 선택된 저항 스트링들에 전기적으로 접속가능하고, 저항 스트링들 중의 하나 이상은 상기 계측 증폭기의 상기 제 1 스테이지에 전기적으로 접속되는, 장치. - 제 1 항에 있어서,
상기 구성가능한 전압 레퍼런스는 R2R DAC를 포함하는, 장치. - 적어도 제 1 스테이지를 갖는 계측 증폭기로서, 상기 제 1 스테이지는,
적어도 제 1 비-반전 입력 단자 및 제 1 반전 입력 단자를 갖는 제 1 증폭기;
적어도 제 2 비-반전 입력 단자 및 제 2 반전 입력 단자를 갖는 제 2 증폭기; 및
상기 제 1 증폭기의 제 1 이득 및 상기 제 2 증폭기의 제 2 이득을 설정하도록 구성된 저항 네트워크로서, 상기 저항 네트워크는 상기 제 1 반전 입력 단자 및 상기 제 2 반전 입력 단자에 동작가능하게 결합되는, 상기 저항 네트워크를 포함하는, 상기 계측 증폭기; 및
상기 계측 증폭기에 동작가능하게 결합된 구성가능한 전압 레퍼런스 (configurable voltage reference)로서, 상기 구성 가능한 전압 레퍼런스는,
제 1 오프셋 정정 전압을 상기 제 1 반전 입력 단자에 인가하고; 그리고
제 2 오프셋 정정 전압을 상기 제 2 반전 입력 단자에 인가하도록 구성되고,
상기 제 1 및 제 2 오프셋 정정 전압들은 상기 제 1 비-반전 입력 단자 및 상기 제 2 비-반전 입력 단자에서 받아들여진 차동 전압 신호들에서의 오프셋 전압을 보상하도록 구성되는, 상기 구성 가능한 전압 레퍼런스를 포함하는, 장치에 있어서,
상기 저항 네트워크는,
상기 제 1 반전 입력 단자 및 상기 제 2 반전 입력 단자 사이에 동작가능하게 결합된 제 1 구성가능한 임피던스로서, 상기 제 1 구성가능한 임피던스는 제 1 조절가능한 임피던스를 가지는, 상기 제 1 구성가능한 임피던스;
상기 제 1 반전 입력 단자 및 상기 제 1 증폭기의 출력 단자 사이에 동작가능하게 결합된 제 2 구성가능한 임피던스로서, 상기 제 2 구성가능한 임피던스는 제 2 조절가능한 임피던스를 가지는, 상기 제 2 구성가능한 임피던스; 및
상기 제 2 반전 입력 단자 및 상기 제 2 증폭기의 출력 단자 사이에 동작가능하게 결합된 제 3 구성가능한 임피던스로서, 상기 제 3 구성가능한 임피던스는 제 3 조절가능한 임피던스를 가지는, 상기 제 3 구성가능한 임피던스를 포함하는, 장치. - 제 11 항에 있어서,
상기 제 1 조절가능한 임피던스, 상기 제 2 조절가능한 임피던스, 및 상기 제 3 조절가능한 임피던스의 합은, 상기 제 1 조절가능한 임피던스, 상기 제 2 조절가능한 임피던스, 및 상기 제 3 조절가능한 임피던스가 각각 조절될 때에 실질적으로 일정하게 유지되는, 장치. - 제 11 항에 있어서,
상기 장치는, 상기 계측 증폭기의 이득이 조절될 때에 상기 제 1 조절가능한 임피던스, 상기 제 2 조절가능한 임피던스, 또는 상기 제 3 조절가능한 임피던스의 적어도 하나를 조절하도록 구성되는, 장치. - 제 1 항에 있어서,
상기 계측 증폭기는 프로그래밍가능한 이득을 가지고, 상기 저항 네트워크는 하나 이상의 구성가능한 임피던스들을 조절함으로써 상기 프로그래밍가능한 이득을 조절하도록 구성되는, 장치. - 삭제
- 제 1 항에 있어서,
상기 구성가능한 전압 레퍼런스는 상기 제 1 오프셋 정정 전압 및 상기 제 2 오프셋 정정 전압의 생성을 별도로 제어하도록 구성되는, 장치. - 센서 출력에서의 오프셋을 보상하는 방법으로서,
센서로부터, 계측 증폭기에 포함된 제 1 증폭기의 비-반전 입력 단자에서 센서 출력을 받아들이는 단계로서, 상기 센서 출력은 오프셋 성분 및 신호 성분을 포함하는, 상기 센서 출력을 받아들이는 단계;
상기 센서 출력의 상기 오프셋 성분을 실질적으로 상쇄시키기 위하여, 전압 모드 디지털-아날로그 변환기 (DAC)를 이용하여 상기 제 1 증폭기의 반전 입력 단자에서 오프셋 정정 신호를 생성하는 단계로서, 상기 전압 모드 디지털-아날로그 변환기의 저항 구조는 디지털 신호를 아날로그 신호로 변환하는데 사용되는, 상기 오프셋 정정 신호를 생성하는 단계; 및
상기 제 1 증폭기를 이용하여 상기 센서 출력을 증폭하는 단계를 포함하는, 센서 출력에서의 오프셋을 보상하는 방법. - 제 17 항에 있어서,
상기 전압 모드 DAC는 저항 스트링 DAC 또는 R2R DAC 중의 적어도 하나를 포함하는, 센서 출력에서의 오프셋을 보상하는 방법. - 센서 출력에서의 오프셋을 보상하는 방법으로서,
센서로부터, 계측 증폭기에 포함된 제 1 증폭기의 비-반전 입력 단자에서 센서 출력을 받아들이는 단계로서, 상기 센서 출력은 오프셋 성분 및 신호 성분을 포함하는, 상기 센서 출력을 받아들이는 단계;
상기 센서 출력의 상기 오프셋 성분을 실질적으로 상쇄시키기 위하여, 전압 모드 디지털-아날로그 변환기 (DAC)를 이용하여 상기 제 1 증폭기의 반전 입력 단자에서 오프셋 정정 신호를 생성하는 단계; 및
상기 제 1 증폭기를 이용하여 상기 센서 출력을 증폭하는 단계를 포함하는, 센서 출력에서의 오프셋을 보상하는 방법에 있어서,
상기 센서 출력에서의 오프셋을 보상하는 방법은,
상기 센서로부터, 상기 계측 증폭기에 포함된 제 2 증폭기의 비-반전 입력 단자에서 제 2 센서 출력을 받아들이는 단계로서, 상기 제 2 센서 출력은 제 2 오프셋 성분 및 제 2 신호 성분을 포함하는, 상기 제 2 센서 출력을 받아들이는 단계;
상기 제 2 센서 출력의 상기 제 2 오프셋 성분을 실질적으로 상쇄시키기 위하여, 상기 전압 모드 DAC를 이용하여 상기 제 2 증폭기의 반전 입력 단자에서 제 2 오프셋 정정 신호를 생성하는 단계;
상기 제 2 증폭기를 이용하여 상기 제 2 센서 출력을 증폭하는 단계; 및
제 3 증폭기를 이용하여 상기 제 1 증폭기 및 상기 제 2 증폭기의 출력들 사이의 차이를 증폭하는 단계를 추가로 포함하는, 센서 출력에서의 오프셋을 보상하는 방법. - 차동 센서 출력을 생성하도록 구성된 센서로서, 상기 차동 센서 출력은 오프셋 성분 및 신호 성분을 포함하는, 상기 센서; 및
집적 회로를 포함하고,
상기 집적 회로는,
제 1 저항 피드백 네트워크에 의해 설정된 제 1 증폭기 이득을 갖는 제 1 증폭기로서, 상기 제 1 증폭기는 상기 차동 센서 출력의 포지티브 부분을 받아들이도록 구성된 비-반전 입력 단자, 및 상기 제 1 저항 피드백 네트워크에 동작가능하게 결합된 반전 입력 단자를 포함하는, 상기 제 1 증폭기;
제 2 저항 피드백 네트워크에 의해 설정된 제 2 증폭기 이득을 갖는 제 2 증폭기로서, 상기 제 2 증폭기는 상기 차동 센서 출력의 네거티브 부분을 받아들이도록 구성된 비-반전 입력 단자, 및 상기 제 2 저항 피드백 네트워크에 동작가능하게 결합된 반전 입력 단자를 포함하는, 상기 제 2 증폭기;
상기 센서 출력의 상기 오프셋 성분을 실질적으로 상쇄시키기 위하여, 제 1 오프셋 정정 신호를 상기 제 1 증폭기의 상기 반전 입력 단자에, 그리고 제 2 오프셋 정정 신호를 상기 제 2 증폭기의 상기 반전 단자에 인가하도록 구성된 구성가능한 전압 레퍼런스; 및
상기 센서의 기준 전압을 받아들이도록 구성된 입력 컨택 (contact)을 포함하고,
상기 구성가능한 전압 레퍼런스는 상기 입력 컨택에 전기적으로 연결되는, 전자 시스템. - 제 20 항에 있어서,
상기 센서는 압력 센서 또는 저항 브릿지 기반 센서 중의 적어도 하나를 포함하는, 전자 시스템. - 제 20 항에 있어서,
상기 구성가능한 전압 레퍼런스는 저항 스트링 DAC 또는 R2R DAC 중의 적어도 하나를 포함하는, 전자 시스템. - 제 20 항에 있어서,
상기 구성가능한 전압 레퍼런스는 전압 모드 DAC를 포함하는, 전자 시스템. - 제20항에 있어서, 상기 구성가능한 전압 레퍼런스는 전압 모드 디지털-아날로그 변환기이며, 상기 전압 모드 디지털-아날로그 변환기의 저항 구조는 디지털 신호를 아날로그 신호로 변환하는데 사용되는, 전자 시스템.
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