KR101681343B1 - 램프 제조 방법 - Google Patents

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클라우스 뮐러
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

램프 제조 방법은 히트 싱크로서 역할하는 캐리어를 제공하는 단계를 제안하고, 상기 캐리어는 평면 칩 실장 영역을 포함한다. 평면 칩 실장 영역은 제1 부분 영역 및 적어도 하나의 제2 부분 영역을 생성하도록 구조화된다. 이 때, 구조화 이후의 제1 부분 영역은 땜납 저항성을 가진다. 이어서, 땜납이 평면 칩 실장 영역 상에 마련되어, 상기 땜납은 적어도 하나의 제2 부분 영역을 습윤시킨다. 적어도 하나의 광전 몸체는 상기 적어도 하나의 제2 부분 영역에서 땜납을 이용하여 캐리어에 고정된다. 마지막으로, 전기 에너지 공급을 위해 광전 발광 몸체에 접촉부가 형성된다.

Description

램프 제조 방법{METHOD FOR PRODUCING LAMPS}
본원은 독일 특허출원 10 2008 063325.9을 기초로 우선권을 주장하고, 그 공개 내용은 참조로 포함된다.
본 발명은 램프 제조 방법 및 특히 광전 소자를 포함한 조립체의 제조 방법에 관한 것이다.
광전 소자를 포함한 응용물은 점점 더 중요해지고 있다. 여기에는, 등과 같은 간단한 램프뿐만 아니라 예컨대 LCD 스크린 또는 모니터를 위한 백라이트도 속한다. 광전 소자라는 개념은 전기적 에너지를 공급받아 구동할 때 광을 방출하는 소자를 가리킨다. 여기에는 반도체계 발광다이오드 외에 유기 발광다이오드, 광 방출에 적합한 유기 화합물 및 무기 화합물로 이루어진 조합물, 그리고 기타 광 방출 소자가 속한다.
일부 응용물의 경우, 예컨대 프로젝터를 위해 매우 높은 광 출력이 필요하다. 이 때, 무엇보다도 서로 다른 색의 광을 방출하는 발광 몸체가 사용되어 백색 혼합광을 얻는다.
가급적 높은 휘도를 얻기 위해, 다양한 광전 소자들이 공통의 칩상에 배치된 후 적합한 공급 라인에 의해 제어되고 에너지를 공급받는 경우가 많다. 다양한 개별칩들로의 분할은, 한편으로는 광도 및 색이 더욱 양호하게 조정될 수 있고, 다른 한편으로는 불량율이 감소하거나 수리 가능성이 개선된다는 이점이 있다. 반면, 배치가 부정확할 경우 비균일한 광 분포 및 휘도가 발생할 수 있어, 장애로 인지될 수 있다.
따라서, 본 발명은 위와 같은 램프의 제조 시 휘도를 더 높고 균일하게 얻을 수 있는 방법을 제공하는 것을 목적으로 한다.
전술한 과제는 독립항에 기재된 발명에 의해 해결된다.
본 발명의 개선된 실시예는 종속항에 기재된다.
본원의 원리에 따르면, 휘도 및 균일도는 간단히 에텐듀(etendue)라고 하며, 이는 개별 발광 몸체들이 적층되는 평면 칩 실장 영역의 적합한 구조화에 의해 개선될 수 있다.
이러한 목적을 위해, 일 실시예에서는, 히트 싱크로서 역할하는 캐리어가 제공되고, 상기 캐리어는 평면 칩 실장 영역을 포함한다. 캐리어는 금속 코어, 즉 평면 칩 실장 영역을 구비한 금속 기판을 포함할 수 있다. 마찬가지로, 캐리어로서, 금속배선된 칩 실장 영역을 갖춘 캐리어 기판, 평면이면서 경우에 따라 금속배선된 칩 실장 영역을 갖춘 PCB(printed circuit board) 또는 이와 같은 영역을 포함한 리드프레임이 구비될 수 있다. 각 캐리어에 따라, 차후의 칩 실장 영역이 예비 가공되고, 예컨대 금속배선된다. 캐리어로서, 모든 SMT-가능 기판이 적합하며, 평면 칩 실장 영역을 형성하기 위해 일부 영역에서 금속배선될 수 있다.
평면 칩 실장 영역은 제1 부분 영역 및 적어도 하나의 제2 부분 영역의 생성을 위해 구조화된다. 구조화는, 제1 부분 영역이 구조화 이후 땜납 저항성을 가지도록 이루어진다. 또는, 칩 실장 영역의 구조화에 의해 제1 부분 영역이 땜납 저항적이어서, 상기 칩 실장 영역이 제1 부분 영역에서는 땜납 저항적이고, 제2 부분 영역에서는 땜납 친화적이다.
제1 부분 영역에서 "땜납 저항적" 또는 "땜납 저항성(solder-repelling property)"이란 개념은, 차후에 땜납이나 땜납 수단이 마련될 때 상기 땜납이 제1 부분 영역을 전혀 또는 거의 습윤(moisten)시키지 않도록 하는 특성을 의미한다. 그러므로, 땜납이 평면 칩 실장 영역 상에 마련된 후, 상기 땜납은 특히 제2 부분 영역에 집중되고, 상기 제2 부분 영역을 습윤시킨다.
이어서, 적어도 하나의 광전 몸체, 바람직하게는 광전 반도체 소자가 적어도 하나의 제2 부분 영역에 있는 땜납 상에 적층되고, 캐리어와 고정식으로 결합된다. 땜납 저항적인 제1 부분 영역의 구조화 및 생성에 의해, 땜납 상에 적층되는 광전 몸체는 제2 부분 영역에 고정된다. 제조 시 땜납이 유체 상태일 때, 상기 땜납 상에서 부유하는 광전 몸체는 상기 땜납을 "따라가서" 제2 부분 영역으로 가는데, 이는 이 부분 영역에서만 땜납이 칩 실장 영역을 습윤시키기 때문이다.
땜납 저항성을 가진 부분 영역 및 땜납 친화적이거나 습윤 특성을 가진 부분 영역으로 평면 칩 실장 영역이 구조화됨에 따라 형성되는 부분 영역에서는, 하나 이상의 광전 몸체가 고정되고 먼저 제공된 땜납에 의해 칩 실장 영역과 결합한다.
이어서, 광전 발광 몸체에 전기적 에너지를 공급하도록 구성된 전기 접첬부가 형성될 수 있다.
이와 관련하여, 일 실시예에서는, 히트싱크로서 역할하는 캐리어가 이미 전극으로서 형성되거나 평면 칩 실장 영역이 전극으로서 형성되는 것이 적합하다. 이 경우, 평면 칩 실장 영역은 히트싱크의 일부일뿐만 아니라, 광전 소자에 대한 전기 접촉부로서도 역할한다.
일 실시예에서, 평면 칩 실장 영역은 제2 부분 영역에서 적어도 하나의 금속 부분층을 포함하고, 상기 부분층은 땜납에 의해 적어도 부분적으로 습윤될 수 있다. 부분층은 예컨대 금, 은 또는 다른 비산화성 물질을 포함할 수 있다. 일 실시예에서, 평면 실장 영역은, 서로 다른 금속으로 이루어지고 포개어져 배치된 다양한 부분층들을 포함한다. 이러한 금속은 예컨대, 니켈, 구리, 알루미늄, 은, 금, 티타늄 또는 텅스텐을 포함할 수 있다. 이 때, 금층은, 금이 그 아래 위치한 부분층들, 예컨대 구리 소재의 층에 확산되는 경우를 방지하기 위해, 니켈층의 상부에 적층될 수 있다.
상기 방법의 실시예에서, 칩 실장 영역의 구조화 및 제1 부분 영역의 생성을 위해, 칩 실장 영역 내부에서 금층의 일부가 제거되고, 그 아래 위치한 니켈층이 산화된다. 하부에 위치한 층, 특히 니켈층의 산화에 의해, 제1 부분 영역이 생성되고, 상기 제1 부분 영역은 땜납 저항성을 가져서 그 위에 제공된 땜납이 상기 부분 영역을 습윤시키지 않거나, 극히 일부만 습윤시킨다.
일 실시예에서, 이와 같은 구조화는, 광학적 광원, 바람직하게는 레이저가 제공되면서 이루어진다. 이어서, 평면 칩 실장 영역의 구조화가 일어나도록, 상기 평면 칩 실장 영역의 제1 부분 영역은 광학적 광원으로 조사되고, 금속 부분층들 중 적어도 하나의 층이 산화된다. 실시예에서, 조사에 의해 제1 부분 영역의 표면 물질이 용융되거나 기화되고, 그 아래 위치하여 노출된 물질이 산화된다. 하부에 위치하여 산화된 이 물질은 땜납 저항성을 가진다. 예컨대, 표면 물질은 금, 알루미늄 또는 은일 수 있고, 이러한 물질은 조사에 의해, 바람직하게는 레이저를 이용한 조사에 의해 기화된다. 하부에 위치하며 또 다른 부분층을 형성하는 물질이 노출된다. 상기 물질은 예컨대 니켈을 포함할 수 있다. 노출된 물질은 산화되고, 예컨대 광학적 복사원을 이용하여 산화되나, 물리적 방법 또는 화학적 방법에 의해서도 산화된다.
노출된 니켈층의 경우, 상기 니컬층은 레이저빔에 의해 산화되고, 이렇게 산화된 니켈은 땜납 저항적이다.
일반적으로, 땜납 저항성을 가진 물질의 생성을 위해 평면 칩 실장 영역의 표면 물질은 물리적 방법 또는 화학적 방법에 의해 화학적으로 변경되고, 화합물이 형성될 수 있다.
다른 실시예에서, 평면 칩 실장 영역은, 상기 평면 칩 실장 영역 상에 납땜 중지층이 적층되면서 구조화된다. 이러한 납땜 중지층도 마찬가지로 땜납 저항적이다. 이어서, 납땜 중지층은 제1 및 제2 부분 영역의 생성을 위해 구조화되고, 이후 제2 부분 영역에서 제거되어, 그 아래 위치한 상기 칩 실장 영역의 제2 부분 영역의 표면이 다시 노출된다. 납땜 중지층의 구조화는 예컨대 적합한 마스크 방법 및 노광에 의해 실시할 수 있다. 나머지 납땜 중지층은 칩 실장 영역상에 제1 부분 영역을 형성하면서 잔류한다.
다른 실시예에서, 납땜 중지층은 평면 칩 실장 영역 상에서 직접적으로 선택적으로 적층되고, 제1 부분 영역이 정의된다. 이 때, 납땜 중지층은 땜납 저항적이다. 이와 같은 적층 단계는 예컨대 스텐실(stencil) 방법 또는 땜납 디스펜싱 방법에 의해 실시할 수 있다. 이후, 필요 시, 제2 부분 영역의 일부의 노출 및/또는 가공에 의해, 원하지 않게 제공된 납땜 중지층에 의해 상기 제2 부분 영역의 일부가 정제될 수 있어, 제2 부분 영역이 다시, 땜납에 의해 습윤 가능한 표면을 가진다.
제2 부분 영역 내에서 평면 칩 실장 영역 상에 땜납을 제공하기 위해, 땜납 디스펜싱 방법이 제공된다. 이러한 점은, 캐리어 내에서의 칩 실장 영역이 상기 영역을 둘러싸는 영역보다 더 깊게 위치한 경우에 유리하며, 상기 칩 실장 영역을 둘러싸는 영역은 예컨대 공급라인 또는 다른 전기 접촉부를 포함할 수 있다.
다른 실시예에서, 히트싱크로서 역할하는 캐리어는 평면 칩 실장 영역을 포함하여 제공되고, 상기 칩 실장영역 상에 접촉층이 적층된다. 캐리어는 PCB, 세라믹 기판, 금속코어, 플라스틱 또는 이러한 캐리어 물질들 간의 조합일 수 있다.
칩 실장 영역의 외부에서, 칩 실장 영역과의 단락을 방지하기 위해, 캐리어 상에 유전체층이 평면적으로 적층된다. 유전체층 상에 다시 도전로 및 접촉 패드, 그리고 다른 필요 부재들이 증발증착되거나, 증착되거나 다른 방식으로 적층된다. 칩 실장 영역은 제1 또는 제2 부분 영역의 생성을 위해 이에 상응하여 구조화되고, 이어서 땜납 물질은 예컨대 땜납 디스펜싱 방법을 이용하여 적어도 하나의 제2 부분 영역 상에 증착된다. 평면 칩 실장 영역의 구조화에 의해, 땜납은 적어도 하나의 제2 부분 영역으로 강제로 밀리고, 상기 제2 부분 영역을 습윤시킨다. 이어서, 다양한 광전 소자들이 적어도 하나의 제2 부분 영역에서 상기 땜납 상에 안착되며, 땜납의 가열에 의해 칩 실장 영역과 밀접하게 결합할 수 있다. 최종 단계에서, 전기 에너지의 공급을 위한 전기 접촉부가 제공된다.
전기 접촉부는 예컨대 와이어본딩에 의해 이루어질 수 있으며, 본딩와이어는 한편으로는 광전 발광 몸체와, 다른 한편으로는 칩 실장 영역밖의 접촉 패드와 결합할 수 있다.
본 발명의 다른 실시예에서, 칩 실장 영역은 서로 다른 제2 부분 영역들로 분할되며, 이러한 제2 부분 영역들로부터 각각 2개의 인접한 영역들은 제1 부분 영역의 일부분에 의해 분리된다. 이러한 방식으로, 복수 개의 광전 발광 몸체들이 공간적으로 용이하게 분리되나 매우 좁은 간격을 가진 영역들에서 칩 실장 영역 상에 고정될 수 있다. 예컨대, 서로 다른 파장의 광을 방출하기 위해 형성된 광전 발광 몸체는 원하는 전체 발광 패턴이 얻어지도록 칩 실장 영역 상에 배치될 수 있다. 특히, 혼합색, 예컨대 백색은 다양한 발광 몸체들이 칩 실장 영역에 배치됨으로써 구현될 수 있다. 이 때, 2개의 부분 영역들 사이에서 제1 부분 영역이 적합하게 얇게 구조화됨으로써 실질적으로 빈틈없이 다양한 광전 발광 몸체들이 상호간 접합할 수 있다.
이하, 본 발명은 도면을 참조하는 여러 실시예에 의거하여 더욱 상세하게 설명된다.
도 1은 본원의 원리에 따라 제조된 램프의 횡단면도이다.
도 2는 본원의 원리에 따른 램프의 평면 칩 실장 영역의 평면도이다.
도 3은 대안적 실시예에 따른 칩 실장 영역의 평면도이다.
도 4a 내지 도 4e는 방법의 실시예를 설명하기 위한 횡단면도 및 평면도이다.
도 5a 내지 도 5d는 램프의 제조 방법의 다른 실시예의 평면도이다.
이하의 실시예 및 도면에서 동일하거나 동일한 효과를 가진 구성요소는 동일한 참조번호를 가질 수 있다. 도면 및 크기비, 특히 개별 부분 영역들 및 층들간의 크기비는 기본적으로 정확한 치수로 볼 수 없다. 오히려, 이들은 본 발명의 각각의 견지를 명확하게 하기 위한 목적을 가진다. 이러한 구성요소는 더 나은 이해 또는 더 나은 표현을 위해 과장되어 크거나 두껍게 도시되어 있을 수 있다.
도 1은 본원의 원리에 따른 방법으로 제조된 램프의 일부를 횡단면도로 도시한다. 램프(1)은 히트싱크로서 역할하는 캐리어(10a)상에 제공된다. 캐리어는 연속형 구리 코어(10)를 포함하고, 구리 코어는 구동 시 광전 소자(100)에 의해 생성된 열을 다른 방향으로 유도하기 위해 충분한 안정성을 가지며, 상기 구리 코어의 열 용량도 충분한 크기를 가진다. 또한, 구리 코어(10)는 광전 소자(100)를 위한 후방 전극으로서의 역할을 할 수 있다는 이점이 있다.
또는, 세라믹 기판이, 금속배선된 칩 실장 영역을 구비한 캐리어로서 사용될 수 있다.
구리 코어(10)상에 광전 소자(100)가 더욱 양호하게 고정되기 위해 부가적인 부분층들(11, 12)이 적층된다. 이러한 부분층들은 차후에 제공되는 땜납의 양호한 습윤을 가능하게 하고, 상기 땜납상에 광전 소자(100)가 고정된다. 상기 실시예에서, 개별 부분층들은 니켈(11) 소재의 부분층 및 그 위에 얇게 적층된 금층(12)을 포함한다. 금층(12)은 그 아래 위치한 층들에서의 원하지 않는 산화를 방지하고, 따라서 유효수명을 연장한다.
니켈층(11)을 경유하여 구리 코어(10)와 전기 전도 접촉하는 금층(12)상에는 일부 영역에서 유전체층(13)이 적층된다. 유전체층상에 접촉 러그(contact lug)(14)가 증발증착되고, 상기 접촉 러그는 차후에 본딩 와이어(117)에 의해 광전 소자(100)에 접촉될 수 있다.
칩 실장 영역(A)에서 부분층들(11, 12)은, 광전 소자(100)가 땜납(15)상에 고정되는 것을 보장하기 위해, 개별적인 일부 영역들(17)에서 구조화된다. 땜납(15)은 제2 부분 영역(12a)에 제공되며, 상기 제2 부분 영역은 구조화된 부분 영역들(17)에 의해 둘러싸인다. 도면에서 확인할 수 있는 바와 같이, 땜납은 구조화된 부분 영역(17)을 습윤시키지 않고, 칩 실장 영역의 제2 부분 영역(12a)만을 습윤시킨다. 땜납상에 적층 및 고정되는 광전 소자는 제2 부분 영역(12a)에서 고정된다. 예컨대 발광다이오드의 형태를 가지는 광전 소자(100)는 광 아웃커플링의 개선을 위해 후방측(땜납을 향하는 측)에 배치된 반사층(115)을 포함한다.
또한, 발광 몸체는 하나 이상의 부분층들(42)을 포함하고, 이 때 부분층들 중 적어도 하나는 광 방출을 위해 적합한 층을 포함한다. 실시예에서, 발광 몸체는 박막 발광다이오드로서 형성될 수 있다. 이에 상응하여 이와 같은 발광 몸체의제조 방식은 당업자에게 공지되어 있어, 다시 설명하지 않는다.
이러한 실시예에서, 광전 소자(100)는 상기 광전 소자의 표면(땜납을 등지는 측)에서 접촉부(116)를 포함하고, 상기 접촉부는 본딩 와이어(117)를 경유하여, 대응되는 접촉 패드 및 접촉 러그(14)와 함께 램프의 표면 및 유전체층(13)상에 고정된다.
구조화된 제1 부분 영역들(17)은 얇은 니켈산화물층(16)으로 덮인다. 금층의 제거 및 그 이후의 산화에 의해 생성되는 니켈산화물층은 땜납 저항적이어서, 땜납 물질이 칩 실장 영역에 제공될 때 상기 부분 영역들이 습윤되지 않는다. 이어서, 다양한 부착력이 땜납상에 제공된 발광 몸체를 대부분의 땜납을 포함한 일부 영역으로 끌어당긴다. 따라서, 부분 영역들(17, 12a)로 칩 실장 영역이 구조화됨으로써, 칩 실장 영역내에서 발광 몸체의 위치가 정확하게 확정될 수 있다.
이와 같은 램프을 제조하기 위해, 상기 실시예에서, 금층(12a)은 레이저에 의해 제거된다. 이를 위해, 레이저빔은 칩 실장 영역을 향해있고, 이를 따라 안내되어, 상기 레이저빔이 스치는 위치에서 부분층(12)이 기화되고, 부분 영역(17)이 정의된다. 레이저빔에 의해 부가적으로 입력된 에너지는 산소와 함께 동시에 그 아래 위치한 니켈층(11)을 산화시키고, 이후, 니켈층은 땜납 저항성을 가진다. 차후에 땜납이 제공될 때, 사용되는 플럭스(flux)가 니켈산화물층(16)을 구조화된 부분 영역들(17)에서 다시 환원시켜 구조화 과정이 다시 중지되지 않도록 유의해야 한다.
구조화 이후, 땜납이 예컨대 땜납 디스펜싱 방법에 의해 제공된다. 제공된 광전 소자(100)는 땜납에 의해 제2 부분 영역(12a)상에 고정되고, 상기 영역에 부착된다. 이어서, 와이어 본딩 방법에 의해, 접촉와이어(117)를 포함한 전기 접촉이 발광 몸체 또는 광전 소자(100)에서 이루어질 수 있다.
도 2는 서로 상이한 구조화 가능성을 설명하기 위한 평면도를 도시한다. 도면은 더 큰 캐리어의 일부를 형성할 수 있는 칩 실장 영역에 대한 평면도이다. 칩 실장 영역은 2개의 주요 영역을 포함하고, 상기 주요 영역은 각각 그 자체로 볼 때 다시 제1 및 제2 부분 영역들로 구조화된다. 제1주요 영역에서 칩 실장 영역은 에워싸는 형태의 부분 영역(24)에 의해 구조화되어, 그 안에 노출된 면(23)이 존재한다. 이러한 면은 제2 부분 영역을 형성한다. 상기 면에는 디스펜싱 방법, 증착 방법 또는 인쇄 방법에 의해 땜납 물질이 제공될 수 있다. 그에 반해, 에워싸는 형태의 부분 영역(24)은 땜납 저항성을 가져서, 땜납 물질은 실질적으로 영역(23)에 집중된다.
구조화된 칩 실장 영역의 제2주요 영역은 2개의 제2 부분 영역들(22a, 22b)로 분할되고, 이러한 부분 영역들은 각각 구조화된 브리지(21b)에 의해 서로 분리된다. 이 경우에도, 부분 영역들(22a, 22b)은 땜납 저항적인 제1 부분 영역(21a)에 의해 완전히 둘러싸인다. 2개의 제2 부분 영역들(22a, 22b)에 증착되는 땜납 물질은 구조화된 브리지(21b)에 의해 분리된 채로 있어, 이러한 실시예에서 예컨대 2개의 분리된 광전 소자들이 개별 부분 영역들(22a, 22b)상에 배치될 수 있다.
부분 영역들(23 및 22a, 22b)의 표면은 금속성이어서, 마련된 땜납 물질이 한편으로는 광전 소자의 구동 시 방열을 위해 역할하고, 다른 한편으로는 이와 동시에 후방 전기 접촉부를 형성할 수 있다.
상기 제안된 칩 실장 영역의 구조화에 의해, 기하학적으로 서로 다르게 배치된 부분 영역들이 구비되고, 이러한 영역들에서 정확한 위치에 광전 소자들이 배치될 수 있다. 이를 통해, 전체적으로 에텐듀 및 광 방출의 균일도가 개선될 수 있다.
도 3은 이와 관련하여 더 복잡한 칩 실장 영역의 일부를 도시하며, 이 때 직사각형 부분 영역들(31)이 구조화된다. 이러한 부분 영역들은 공통의 중심점 둘레에서 실질적으로 동심원형으로 배치된다. 캐리어상에서 적합한 회로가 구현됨으로써, 광전 소자는 개별적으로 제어될 수 있고, 따라서 다양한 광 응용물이 구현될 수 있다.
부분 영역들의 크기 및 형태가 서로 다르면, 다양한 광전 소자들이 구비됨과 동시에 상기 소자들의 서로 다른 방출 특성이 고려된다. 예컨대, 서로 다른 파장을 포함한 광 방출을 위해 적합한 소자가 상호간에 인접 배치됨으로써 혼합색이 생성될 수 있다. 칩 실장 영역에서 구조화 이후 땜납 저항성을 가지는 제1 부분 영역이 매우 얇은 층 두께를 가질 수 있기 때문에, 소자는 상호 간에 충분히 근접하여 배치될 수 있고, 이 때 구동 시 광 출력이 감소하거나 광 품질이 저하되지는 않는다. 더욱이, 땜납 저항적인 제1 부분 영역의 두께가 적합하게 선택되어 광전 소자들이 직접적으로 나란히, 상기 제1 부분 영역의 두께보다 작은 간격을 두어 배치 및 고정될 수 있다. 상기 제1 부분 영역은 2개의 인접한 제2 부분 영역들을 분리한다.
이와 동시에, 다양한 광전 소자들이 개별적으로 제어될 수 있는데, 이는 서로 다른 응용물이 구현되도록 하기 위함이다. 칩 실장 영역의 구조화에 의해, 더 작은 광전 소자들이 사용되고, 이러한 소자들은 곧, 제조 시, 이에 대응되는 대면적 소자에 비해, 더 결함 방지적이고 불량률이 더 작다.
도 4a 내지 도 4e는 광전 소자들을 포함한 조립체의 제조 방법의 실시예를 도시한다.
도 4a에 따른 제1단계에서 히트싱크로서 역할하는 캐리어(4)가 제공된다. 캐리어는 주로 히트싱크로 역할하는 구리 코어를 포함하나, 다른 물질도 포함할 수 있다. 구리 코어(40)상에 절연성 유전체층(41)이 적층되고, 상기 유전체층은 구리 코어(40)와 그 위에 위치한 전기 전도층(42)간의 단락을 방지한다. 이 경우에도, 유전체층(41)은 충분한 열 전도도를 가진다.
층(42)은 복수 개의 금속배선층들을 포함하나, 여기서는 개관상의 이유로 상세히 도시되어 있지 않다. 예커내, 유전체층(41)상에 우선 구리 금속배선이 제공된다. 그 위에, 이어서 니켈이 증발증착되고, 그 위에 다시 산화 방지 목적으로 얇은 금층이 적층된다. 구리와 금 사이에 배치된 니켈층은, 금이 구리층으로 확산되어 이후 구리층의 산화가 일어나는 것을 방지하기 위해 필요하다. 본 명세서에 제안된 구리-니켈-금-코팅 대신 다른 물질들도 사용될 수 있다. 예컨대, 구리와 은 또는 니켈과 은으로 이루어진 부분층들이 차후에 적층될 발광 몸체의 고정을 위해 적합하다.
유전체층(41)은 수 마이크로미터의 두께이며, 그 위에 위치한 구리 금속배선층은 35 ㎛ 내지 70 ㎛ 또는 그 이상의 두께를 가질 수 있고, 니켈층은 약 10 ㎛ 내지 20 ㎛일 수 있다. 칩 실장 영역의 구조화, 그리고 제1 및 제2 부분 영역들로의 분할을 위해, 이제 대면적으로 납땜 중지층이 부분층(42)상에 증착된다. 상기 제1 부분 영역은 땜납 저항적인 역할을 한다. 그 결과는 도 4B에 도시되어 있다. 이후, 포토마스크 방법을 이용하여 납땜 중지층이 구조화되고 개별적인 제1 부분 영역들(43a, 43b, 43c)로 분할된다. 납땜 중지층으로서 예컨대 특히 민감하지 않은 포토레지스트 또는 다른 유기층이 적합하다. 유기층은 적어도 소자의 제조가 종료될 때까지 내구성을 가져야 할 것이다.
개별 부분 영역들(43a, 43b, 43c) 사이에, 이제, 납땜 중지층으로서 역할하는 포토레지스트층에서 노광되지 않은 부분이 제거되고, 따라서 제2 부분 영역(44)이 정의된다. 노광되지 않은 영역들의 제거 이후, 금속배선층(42)의 표면이 다시 노출된다.
도 4d는 개별적으로 구조화된 제1 및 제2 부분 영역들(43a, 43b, 43c, 44)을 표현하기 위해 캐리어의 일부를 평면도로 도시한다. 축 I'-I를 따르는 단면은 도 4C에 따른 횡단면도에 상응한다. 제2 부분 영역들(44)에서 금속 표면이 노출된다.
평면도의 하부 영역에서 부가적으로 접촉 패드(45)가 노출되며, 상기 접촉 패드는 유전체 보호층(46)에 의해 둘러싸인다. 선분 II'-II을 따르는 횡단면도는 도 4E에 도시되어 있다. 금속배선층(42)상에는 전기 절연을 위해 또 다른 유전체층(47)이 적층된다. 또는, 이러한 층(47)이 전기 절연성 역할을 하는 한, 납땜 중지층으로 형성될 수 있다. 유전체층(47)상에 접촉 부재들이 접촉 러그 및 접촉 패드(45)로서 증착된다. 접촉 패드의 산화를 방지하고 단락 확률을 줄이기 위해, 접촉 부재들은 또 다른 유전체 보호층(46)에 의해 둘러싸인다. 접촉 패드(45)에 전기적 에너지를 공급하기 위한 접촉 러그는 도시된 실시예에서 보호층(46)에 의해 덮인다.
따라서, 접촉패드(45)만이 노출되고, 상기 접촉패드는 예컨대 본딩와이어 결합에 의해 일부 영역들(44)에서 광전 소자와 결합한다. 여기에 도시되지 않은 캐리어(4)의 일부분에서, 유전체층(47)에 접촉홀이 제공되고, 상기 접촉홀은 금속층(42) 및 그로 인하여 일부 영역들(44)에서의 광전 소자들에 대한 전기 접촉을 구현한다.
도 5a 내지 도 5d는 램프 제조 방법의 다른 실시예를 도시한다. 이러한 방법에서, 히트싱크로서 역할하는 캐리어(50), 예컨대 구리코어, 세라믹코어, PCB, 리드프레임 또는 열전도도가 높은 유사한 캐리어는 칩 실장 영역(51) 및 와이어본딩 영역(52)에서 금속 전기 전도층으로 덮인다. 이 때, 와이어본딩 영역(52) 및 칩 실장 영역(51)은 전기 전도 접촉한다. 히트싱크로서 역할하는 캐리어 상에 더 구비되는 리세스는 고정 부재들을 나타내며, 이러한 고정 부재들을 이용하여 차후에 제조되는 소자가 또 다른 부재들에 고정될 수 있다.
도 5b는 라미네이트 기술로 적합한 리세스를 구비하며, 모듈 구성을 위한 얇은 회로 기판을 도시한다. 얇은 회로 기판(50a)은 플라스틱을 포함하고, 상기 회로 기판에는 다양한 접촉 라인(55 또는 58)이 하나 이상의 겹으로 삽입된다. 얇은 회로 기판의 표면에 접촉 부재들(54, 54a, 56, 56a, 57)이 배치된다. 접촉 부재들은 노출되는 반면, 접촉 라인(55)은 손상 보호를 위한 얇은 보호층으로 덮일 수 있다. 접촉 부재들은 예컨대 구리층 또는 얇은 구리-니켈-금-금속배선층을 포함한다. 접촉 러그들(57) 중 일부는 접촉 라인(55)을 경유하여 접촉 러그(54)와 결합한다. 또한, 중앙의 리세스(53)가 구비되고, 상기 리세스에 의해, 도 5a에 따른 구조화된 칩 실장 영역(51) 및 구조화된 와이어본딩 영역(52)에 대한 접근이 가능하다. 또 다른 접촉 부재들(56a, 56, 57)은 다양한 소자들과 SMD 기술로 장착될 수 있다.
이후의 단계에서, 얇은 회로 기판은 히트싱크로서 역할하는 캐리어(50) 상에 고정되며, 예컨대 라미네이팅된다. 이를 위해, 상기 라미네이팅 전에 얇은 래커층이 캐리어(50) 상에서 칩 실장 영역(51) 및 와이어본딩 영역(52)의 리세스 아래에 제공되는 것이 적합할 수 있다. 회로 기판이 캐리어 상에 라미네이팅됨으로써 얇은 회로 기판과 캐리어 간의 밀접한 결합이 구현된다. 이와 동시에, 캐리어는 히트싱크로서도 역할한다.
이제, 접촉 부재들(54)은 리세스 및 구조화된 칩 실장 영역(51)에 인접하여 배치된다. 다른 접촉부(54a)는 캐리어(50)의 구조화된 와이어본딩 영역(52)에 인접하여 위치한다.
도 5d에 도시된 다른 단계에서, 이제, 땜납 페이스트가 땜납 디스펜싱 방법을 이용하여 구조화된 칩 실장 영역(51) 상에 마련된다. 땜납의 번짐은 칩 실장 영역의 구조화, 그리고 제1 및 제2 부분 영역들로의 분할에 의해 방지되며, 이 때 칩 실장 영역의 제1 부분 영역은 땜납 저항성을 가진다. 이를 통해, 마련된 땜납 물질이 제2 부분 영역만을 습윤시킨다. 이어서, 광전 소자(60)는 칩 실장 영역 상에 배치된다. 부착력에 의해, 땜납 페이스트는 개별적인 광전 소자들을 각각의 제2 부분 영역들로 밀며, 이를 통해 도 5d에 도시된 규칙적 배열이 얻어진다.
이러한 실시예에서, 박막판의 라미네이팅은 땜납 마련 및 광전 소자들의 적층 이전에 이루어진다. 그러나, 이는 반드시 수행되는 것은 아니다. 마찬가지로, 우선 다양한 방법, 예컨대 땜납 디스펜싱 방법 또는 인쇄 방법을 이용하여 땜납 물질이 칩 실장 영역 상에 마련되고 그로 인하여 광전 소자들이 고정될 수 있다. 이어서, 얇은 회로 기판이 캐리어에 고정된다.
도 5a 내지 도 5d의 실시예에서, 6개의 개별적 광전 소자들은 "2×3" 형태로 칩 실장 영역에서 고정된다. 이에 상응하여, 칩 실장 영역은 6개의 직사각형의 제2 부분 영역들로 분할된다. 개별적 접촉 패드들(54)은 본딩와이어에 의해 광전 소자(60) 상의 접촉 패드와 결합한다. 구조화된 와이어 본딩 영역(52)은 접촉 와이어에 의해 라미네이트 캐리어 상의 접촉 패드(54a)에 연결된다.
이어서, 땜납 디스펜싱 방법을 이용하여 또 다른 접촉 패드들 상에 땜납 물질이 증착되고, 차후에 SMD 소자들(59c, 59b) 또는 칩 구성요소(59a)가 고정될 수 있다. 제공된 보호링(61)은 접촉 패드들(54, 54a), 칩 실장 영역을 구비하며 리세스를 가진 영역, 그리고 와이어 본딩 영역(51 또는 52)을 둘러싼다. 보호링(61)에 의해, 접촉 패드들(56, 57, 56a)을 위한 땜납은 땜납 디스펜싱 방법을 이용하는 대신 다른 방식으로, 예컨대 스크린인쇄 또는 스텐실인쇄 방식으로 마련될 수 있다.
칩 실장 영역이 제1 및 제2 부분 영역들로 분할되기 위해 구조화됨으로써, 광전 소자들 및 일반적으로 발광 몸체는 미리 양호하게 정의된 위치에서 땜납 물질을 이용하여 고정될 수 있다. 이를 통해, 대면적 칩 실장 영역 내에서 개별 소자들의 배치가 개선된다.
이러한 목적을 위해, 제1 부분 영역은 구조화 이후 땜납 저항적이며, 즉 제공된 땜납 물질이 이러한 부분 영역을 습윤시키지 않는다. 이에 상응하여, 광전 소자들이 땜납 물질 상에 배치될 때 상기 광전 소자들은 땜납 물질에 의해 제2 부분 영역으로 옮겨져 그 부분에서 고정된다. 구조화는 예컨대, 그에 상응하는 납땜 중지층의 제공에 의해 이루어질 수 있다. 또는, 이미, 히트싱크로서 역할하는 캐리어 상에서 칩 실장 영역에 위치한 금속층들이 제거되거나 산화되어, 이러한 층들이 땜납 저항성을 가질 수도 있다. 바로 후자의 경우에 있어, 레이저 구조화 방법을 사용하면 매우 미세하고 좁은 구조가 가능하다.

Claims (14)

  1. 램프를 제조하는 방법에 있어서,
    평면 칩 실장 영역(20, 51)을 포함하며, 히트싱크로서 역할하는 캐리어(10a, 4, 50)를 제공하는 단계;
    제1 부분 영역(17, 24, 21a, 43) 및 적어도 하나의 제2 부분 영역(12a, 22a, 22b, 23, 44)을 생성하도록 상기 평면 칩 실장 영역(51, 20)을 구조화하는 단계로서, 상기 제1 부분 영역(17, 24, 21a, 43)이 상기 구조화 이후 땜납 저항성을 갖도록 하는 단계;
    상기 평면 칩 실장 영역(51, 20) 상에 땜납을 마련하여, 상기 땜납이 상기 적어도 하나의 제2 부분 영역(12a, 22a, 22b, 23, 44)을 습윤시키는 단계;
    상기 적어도 하나의 제2 부분 영역(12a, 22a, 22b, 23, 44)에서 상기 땜납 상에 적어도 하나의 광전 소자(100, 60)를 적층하는 단계;
    상기 광전 소자(100, 60)에 전기 에너지를 공급하도록 구성된 전기 접촉부를 형성하는 단계;
    리세스, 적어도 하나의 접촉 라인(55) 및 적어도 하나의 접촉 영역(54)을 가진 얇은 회로 기판(50a)을 형성하는 단계; 및
    상기 캐리어 상에 상기 얇은 회로 기판(50a)을 적층하되, 상기 리세스가 상기 칩 실장 영역 위에 놓이도록 적층하는 단계
    를 포함하고,
    상기 적어도 하나의 광전 소자(60)를 적층하는 단계는 상기 얇은 회로 기판(50a)의 적층 이전 또는 이후에 실시하는 것을 특징으로 하는 램프를 제조하는 방법.
  2. 제1항에 있어서,
    상기 평면 칩 실장 영역(51, 20)은 상기 제2 부분 영역(12a, 22a, 22b, 23, 44)에서 적어도 하나의 금속 부분층(12, 42)을 포함하고,
    상기 금속 부분층은 상기 땜납에 의해 부분적으로 또는 전체적으로 습윤될 수 있는 것을 특징으로 하는 램프를 제조하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 평면 칩 실장 영역을 구조화하는 단계는:
    상기 평면 칩 실장 영역(51, 20) 상에 땜납 저항성을 갖는 납땜 중지층(43)을 적층하는 단계;
    상기 제1 및 제2 부분 영역(44)의 생성을 위해 상기 납땜 중지층을 구조화하는 단계; 및
    상기 제2 부분 영역(44)에서 상기 납땜 중지층을 제거하는 단계
    를 포함하는 것을 특징으로 하는 램프를 제조하는 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 평면 칩 실장 영역을 구조화하는 단계는:
    상기 평면 칩 실장 영역의 제1 부분 영역 상에 땜납 저항성을 갖는 납땜 중지층을 적층하는 단계; 및
    상기 제2 부분 영역의 일부분을 경우에 따라 노출 또는 가공하여 상기 일부분이 상기 땜납에 의해 습윤 가능한 표면을 가지도록 하는 단계
    를 포함하는 것을 특징으로 하는 램프를 제조하는 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 평면 칩 실장 영역을 구조화하는 단계는:
    광학적 광원을 제공하는 단계; 및
    상기 제2 부분 영역(12a)의 생성을 위해 상기 평면 칩 실장 영역의 제1 부분 영역(17)을 조사(irradiating)하여 상기 평면 칩 실장 영역을 구조화하는 단계
    를 포함하는 것을 특징으로 하는 램프를 제조하는 방법.
  6. 제5항에 있어서,
    상기 제1 부분 영역의 조사에 의해 상기 제1 부분 영역의 표면 물질이 용융되거나 기화되고, 그 하부에 위치하여 노출되는 물질이 산화되고, 상기 산화된 물질은 땜납 저항성을 가지는 것을 특징으로 하는 램프를 제조하는 방법.
  7. 제1항 또는 제2항에 있어서,
    히트싱크로서 역할하는 캐리어(50)를 제공하는 단계는 칩 실장 영역을 포함한 캐리어를 제공하는 단계를 포함하고,
    상기 칩 실장 영역은 적어도 2개의 부분층들로 이루어진 층 시퀀스(11, 12)를 포함하며,
    상기 부분층들 중 적어도 하나는 니켈, 구리, 알루미늄, 은, 금, 티타늄 및 텅스텐 중 적어도 하나의 물질을 포함하는 것을 특징으로 하는 램프를 제조하는 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 부분 영역은 적어도 상기 칩 실장 영역의 테두리를 따라 연장되는 것을 특징으로 하는 램프를 제조하는 방법.
  9. 제1항 또는 제2항에 있어서,
    적어도 2개의 인접한 제2 부분 영역들은 제1 부분 영역에 의해 분리되는 것을 특징으로 하는 램프를 제조하는 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 전기 접촉부를 형성하는 단계는:
    상기 칩 실장 영역의 외부에 위치한 접촉 패드에 접촉 와이어를 본딩하는 단계; 및
    상기 광전 소자 상의 접촉 패드에 접촉 와이어를 본딩하는 단계
    를 포함하고,
    상기 접촉 패드는 광을 방출하도록 구성된 층 시퀀스의 부분층과 전기 접촉하는 것을 특징으로 하는 램프를 제조하는 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 광전 소자는 상기 땜납을 향하는 측에 반사층을 포함하는 것을 특징으로 하는 램프를 제조하는 방법.
  12. 제1항 또는 제2항에 있어서,
    상기 광전 소자는 상기 땜납을 등지는 측에 접촉부를 포함하는 것을 특징으로 하는 램프를 제조하는 방법.
  13. 삭제
  14. 삭제
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