KR101678741B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는 표면을 포함하는 기판, 기판의 표면 상에 배치되는 복수의 패드들을 포함하고, 복수의 패드들은 넌-솔더 마스크 형성(NSMD) 패드 및 솔더 마스크 형성(SMD) 패드를 포함하며, NSMD 패드는 미리 결정된 위치에 정렬된다. 뿐만 아니라, 반도체 소자를 제조하는 방법은 기판을 제공하는 단계, 기판의 표면 상에 복수의 패드들을 배치하는 단계, 복수의 패드들 및 기판의 표면 위에 솔더 마스크를 배치하는 단계, 복수의 패드들 중 하나의 패드를 둘러싸도록 솔더 마스크 내에 제1 리세스를 형성하는 단계, 및 복수의 패드들 중 하나의 패드 위에 그리고 솔더 마스크 내에 제2 리세스를 형성하는 단계를 포함한다.

Description

반도체 소자 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
개시내용은 반도체 소자 및 그 제조 방법에 관한 것이다.
다수의 반도체 소자들을 수반하는 전자 장비들이 우리의 일상 생활에서 없어서는 안되는 부분이 되었다. 전자 기술의 진보에 따라, 전자 장비는 사이즈가 더 작아졌으며, 점점 더 복잡하고 여러 기능들을 실행하고 수행해야 한다. 따라서, 전자 장비는 더 많은 수의 전자 컴포넌트들을 수반하면서 더욱 컴팩트해졌으며, 그러한 작은 면적 내에 입력/출력(I/O) 단자들의 고밀도를 수반하여 구조가 더욱 복잡해졌다.
웨이퍼 레벨 패키징(WLP, wafer level packaging) 기술이 인기를 얻게 되었다. 이 기술은 반도체 소자의 크기가 작으면서 높은 기능들 및 성능들을 갖는 반도체 소자의 웨이퍼 레벨 제조를 제공한다. 반도체 소자의 제조 동안에, 반도체 소자의 소형화를 위해 표면 실장 기술(SMT, surface mounting technology)이 이용된다. 반도체 소자는 기판의 패드가 솔더 볼(solder ball)을 통해 다른 기판의 패드에 본딩되고 전기적으로 연결되도록, 다른 기판 상에 장착되는 기판을 포함한다.
기판의 패드들은 다양한 방법들에 의해 기판의 상부면 상에 형성된다. 그러나, 상이한 방법들에 의해 형성되는 패드들은 드랍 테스트(drop test), 열적 사이클링, 벤딩(bending) 등에 관하여 상이한 신뢰성을 제공할 것이다. 예를 들어, 몇몇 패드들은 높은 스트레스 레벨을 견딜 수 있을 것이고, 따라서 크랙들은 쉽게 전개되지 않을 것인 한편, 몇몇 패드들은 고온을 견딜 수 있을 것이고, 따라서 기판으로부터의 박리(delamination)는 최소화된다.
이로써, 패드들의 신뢰성을 최적화시키고 상기 결핍들을 해결하기 위하여 기판 상의 패드들의 구성 및 패드들의 제조 동작의 향상에 대한 계속적인 요구가 존재한다.
몇몇 실시예들에서, 반도체 소자는 표면을 포함하는 기판, 기판의 표면 상에 배치되는 수 개의 패드들을 포함하며, 패드들은 넌-솔더 마스크 형성(NSMD) 패드 및 솔더 마스크 형성(SMD) 패드를 포함하고, NSMD 패드는 미리 결정된 위치에 정렬된다.
몇몇 실시예들에서, 미리 결정된 위치는 기판의 코너에 있다. 몇몇 실시예들에서, SMD 패드는 기판의 코너로부터 떨어져 배치된다. 몇몇 실시예들에서, NSMD 패드 및 SMD 패드는 NSMD 패드 및 SMD 패드가 없는 보이드 영역을 포함하여 불규칙한 배열로 정렬되고, NSMD 패드는 보이드 영역에 인접하여 정렬된다. 몇몇 실시예들에서, SMD 패드는 솔더 마스크에 의하여 부분적으로 커버된다. 몇몇 실시예들에서, NSMD 패드는 솔더 마스크로부터 이격된다.
몇몇 실시예들에서, 반도체 소자는 표면을 포함하는 기판, 기판의 표면 상에 배치되는 수 개의 패드들, 기판의 표면 위에 배치되는 솔더 마스크를 포함하며, 솔더 마스크는 수 개의 제1 리세스된 부분들 및 수 개의 제2 리세스된 부분들을 포함하고, 패드들 중 적어도 하나는 제1 리세스된 부분 내에 대응하여 있고, 패드들 중 적어도 하나가 제2 리세스된 부분들 아래에 대응하여 배치된다.
몇몇 실시예들에서, 제1 리세스된 부분들 각각은 패드들 중 대응하는 패드보다 더 크다. 몇몇 실시예들에서, 제2 리세스된 부분들 각각은 패드들 중 대응하는 패드보다 더 작다. 몇몇 실시예들에서, 제1 리세스된 부분들은 기판의 코너에 배치된다. 몇몇 실시예들에서, 제2 리세스된 부분들은 기판의 중앙 부분에 배치된다.
몇몇 실시예들에서, 반도체 소자를 제조하는 방법은 기판을 제공하는 단계, 기판의 표면 상에 수 개의 패드들을 배치하는 단계, 패드들 및 기판의 표면 위에 솔더 마스크를 배치하는 단계, 패드들 중 하나의 패드를 둘러싸도록 솔더 마스크 내에 제1 리세스를 형성하는 단계, 및 패드들 중 하나의 패드 위에 그리고 솔더 마스크 내에 제2 리세스를 형성하는 단계를 포함한다.
몇몇 실시예들에서, 제1 리세스에 대응하는 패드들 중 하나의 패드가 기판의 코너에 배치될 때 제1 리세스가 형성된다. 몇몇 실시예들에서, 방법은 솔더 마스크 상에 형성되는 제1 리세스의 위치 및 제2 리세스의 위치를 결정하는 단계를 더 포함한다. 몇몇 실시예들에서, 방법은 솔더 마스크 상에 제1 리세스의 위치 및 제2 리세스의 위치를 결정하기 위하여 미리 결정된 뉴트럴 포인트 및 미리 결정된 직경을 갖는 원을 형성하는 단계를 더 포함한다.
몇몇 실시예들에서, 제1 리세스는 미리 결정된 뉴트럴 포인트 및 미리 결정된 직경을 갖는 원 외부에 배치된 패드들 중 하나의 패드를 둘러싸도록 위치설정된다. 몇몇 실시예들에서, 제2 리세스는 미리 결정된 뉴트럴 포인트 및 미리 결정된 직경을 갖는 원 내부에 배치된 패드들 중 하나의 패드 위에 위치설정된다. 몇몇 실시예들에서, 방법은 기판의 보이드 영역에 인접한 패드들 중 적어도 하나의 패드를 분리된 패드로서 형성하는 단계를 더 포함한다. 몇몇 실시예들에서, 제1 리세스는 분리된 패드로서 형성된 패드를 둘러싸도록 형성된다. 몇몇 실시예들에서, 분리된 패드로서 형성된 패드는 4개 미만의 패드들과 이웃한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때, 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따라, 다양한 피쳐들은 축적에 따라 도시되지 않음이 강조된다. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a는 본 개시물의 몇몇 실시예들에 따른 넌-솔더 마스크 형성(NSMD) 패드를 갖는 반도체 소자의 개략도이다.
도 1b는 본 개시물의 몇몇 실시예들에 따른 NSMD 패드를 갖는 반도체 소자의 상면도이다.
도 2a는 본 개시물의 몇몇 실시예들에 따른 솔더 마스크 형성(SMD) 패드를 갖는 반도체 소자의 개략도이다.
도 2b는 본 개시물의 몇몇 실시예들에 따른 SMD 패드를 갖는 반도체 소자의 상면도이다.
도 3a는 본 개시물의 몇몇 실시예들에 따른 NSMD 패드 및 SMD 패드를 갖는 반도체 소자의 개략도이다.
도 3b는 본 개시물의 몇몇 실시예들에 따른 NSMD 패드 및 SMD 패드를 갖는 반도체 소자의 상면도이다.
도 4a는 본 개시물의 몇몇 실시예들에 따른 코너에 NSMD 패드를 갖는 반도체 소자의 상면도이다.
도 4b는 본 개시물의 몇몇 실시예들에 따른 코너에 인접하여 NSMD 패드를 갖는 반도체 소자의 상면도이다.
도 4c본 개시물의 몇몇 실시예들에 따른 보이드 영역에 인접하여 NSMD 패드를 갖는 반도체 소자의 상면도이다.
도 5는 본 개시물의 몇몇 실시예들에 따른 반도체 소자를 제조하는 방법의 흐름도이다.
도 5a는 본 개시물의 몇몇 실시예들에 따른 제1 기판을 갖는 반도체 소자의 개략도이다.
도 5b는 본 개시물의 몇몇 실시예들에 따른 수 개의 패드들을 갖는 반도체 소자의 개략도이다.
도 5c는 본 개시물의 몇몇 실시예들에 따른 솔더 마스크를 갖는 반도체 소자의 개략도이다.
도 5d는 본 개시물의 몇몇 실시예들에 따른 코너에 NSMD 패드를 갖는 반도체 소자의 상면도이다.
도 5e는 본 개시물의 몇몇 실시예들에 따른 코너에 인접하여 NSMD 패드를 갖는 반도체 소자의 상면도이다.
도 5f는 본 개시물의 몇몇 실시예들에 따른 코너에 인접하여 NSMD 패드를 갖는 반도체 소자의 상면도이다.
도 5g는 본 개시물의 몇몇 실시예들에 따른 원 외부에 NSMD 패드를 갖는 반도체 소자의 상면도이다.
도 5h는 본 개시물의 몇몇 실시예들에 따른 원 외부에 NSMD 패드를 갖는 반도체 소자의 상면도이다.
도 5i는 본 개시물의 몇몇 실시예들에 따른 NSMD 패드 및 SMD 패드를 갖는 반도체 소자의 개략도이다.
도 5j는 본 개시물의 몇몇 실시예들에 따른 제2 기판을 갖는 반도체 소자의 개략도이다.
도 5k는 본 개시물의 몇몇 실시예들에 따른 제1 기판 및 제2 기판을 갖는 반도체 소자의 개략도이다.
표면 실장 기술(SMT)에서, 반도체 소자는 적어도 2개의 기판들을 포함한다. 솔더 조인트(solder joint) 또는 솔더 범프(solder bump)와 같은 도전성 범프를 통해 기판의 패드를 다른 기판의 패드에 부착함으로써, 기판들 중 하나가 기판들 중 다른 하나 상에 적층된다. 패드가 기판의 회로와 기판 외부의 다른 기판의 회로 간의 전기를 도전시키도록, 기판 상의 도전성 재료를 스퍼터링하거나 또는 전기도금함으로써, 기판의 패드가 형성된다. 기판의 패드는 그 후 패드의 상부면을 선택적으로 노출시키기 위해 솔더링 재료에 의해 커버된다. 패드는 범프를 수용하기 위한 패드의 상부면 상의 영역을 정의하는 다양한 방법들에 의해 노출될 수 있다. 패드의 노출된 표면에는 그 후 범프가 부착된다.
그러나, 기판 상의 패드의 상기 구성은 기판과 패드 간의 접착력의 감소, 벤딩 또는 드랍 테스트와 같은 기계적 테스팅에서의 부진한 성능, 패드의 주변부 상의 응력 집중, 보드 레벨 온도 사이클링에서의 부족한 신뢰성 등와 같은 몇몇 문제들을 갖는다. 상이한 방법들에 의해 형성되고 노출된 패드가 상이한 문제들을 가질 것임에 따라, 궁극적으로 기판은 대체로 낮은 신뢰성 및 부진한 기능적 성능을 가질 것이다.
본 발명의 실시예들의 제조 및 사용이 하기에서 상세히 논의된다. 그러나 실시예들은 광범위한 특정 문맥들에서 구현될 수 있는 다수의 적용가능한 발명의 개념들을 제공한다는 것이 인식되어야 한다. 아래의 개시내용은 다양한 실시예들의 상이한 피쳐들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 장치들의 특정 예들이 본 개시내용을 간략화하기 위해 하기에 설명된다. 물론 이들은 단지 예들이며, 제한을 의도하지는 않는다.
도면들에 예시된 실시예들 또는 예들은 특정 언어를 사용하여 하기에 논의된다. 그렇긴 하지만 실시예들 및 예들은 제한하도록 의도되지 않음이 이해될 것이다. 개시된 실시예들의 임의의 변경들 및 변형들, 그리고 본 문서에 개시된 원리들의 임의의 추가적인 애플리케이션들은 본 기술분야의 당업자에게 정상적으로 발견될 것으로 고려된다.
뿐만 아니라, 디바이스의 수 개의 프로세싱 단계들 및/또는 피쳐들은 단지 간략히 설명될 수 있음이 이해된다. 또한, 청구항을 여전히 구현하면서, 부가적인 프로세싱 단계들 및/또는 피쳐들이 부가될 수 있고, 하기의 프로세싱 단계들 및/또는 피쳐들 중 몇몇은 제거되거나 변화될 수 있다. 따라서, 하기의 설명은 단지 예들만을 나타내는 것이 이해되야 하며, 예들은 하나 이상의 단계들 또는 피쳐들이 요구되는 것을 제안하도록 의도되지 않는다.
또한, 본 개시물은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략화 및 명료성을 목적으로 하며, 본질적으로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지 않는다.
본 개시내용에서, 향상된 구성을 갖는 반도체 소자가 논의된다. 반도체 소자는 기판 및 기판 상의 수 개의 패드들을 포함하며, 패드들은 솔더 마스크 형성(SMD) 패드들 및 넌-솔더 마스크 형성(NSMD) 패드들의 단점들이 오프셋되도록 SMD 패드들 및 NSMD 패드들이 조합되는 것이며, 따라서 기판은 전체적으로 볼 때 보드 레벨 온도 사이클에 관한 높은 신뢰성, 드랍 테스트에서의 우수한 성능, 응력 집중 포인트의 수의 감소 등과 같은, SMD 패드들 및 NSMD 패드들로부터 기인한 장점들을 갖는다.
도 1a는 반도체 소자(100)의 일 실시예이다. 반도체 소자(100)는 기판(101)을 포함한다. 몇몇 실시예들에서, 기판(101)은 실리콘 기판 내에 회로를 지니고 회로에 연결된 수 개의 반도체 컴포넌트들을 지지하기 위한 실리콘 기판을 포함하는 회로 보드이다. 실리콘 기판은 수 개의 도전성 층들 및 수 개의 유전체 층들을 포함한다. 도전성 층들은 실리콘 기판 상에 수 개의 반도체 컴포넌트들을 전기적으로 연결하기 위한 몇몇 도전성 트레이스들을 포함한다. 유전체 층들은 도전성 트레이스들 간의 분리를 위해 구성된다. 몇몇 실시예들에서, 회로 보드는 상부의 반도체 컴포넌트들의 전기적 연결을 위해 몇몇 집적 회로(IC, integrated circuit)들을 포함하는 인쇄 회로 보드(PCB, printed circuit board)이다. 몇몇 실시예들에서, 기판(101)은 스트립 형상이다.
몇몇 실시예들에서, 반도체 소자(100)는 기판(101)의 표면(101a) 상에 배치된 패드(102)를 포함한다. 패드(102)는 표면(101a)을 따라 수평하게 연장된다. 몇몇 실시예들에서, 패드(102)는 구리, 주석, 납 등을 포함하는 도전성 범프를 수용하기 위한 언더 범프 메탈러지(UBM, under bump metallurgy) 패드이다. UBM 패드는 범프를 수용하고 기판(101) 내부의 회로와 패드(102)를 전기적으로 연결하기 위하여 노출되는 납땜가능한 표면이다. 패드(102)는 리플로(reflow)와 같은 열 처리 이후에 범프와 본딩된다.
몇몇 실시예들에서, 패드(102)는 전기도금, 스퍼터링 등과 같은 다양한 방법들에 의하여 표면(101a) 상에 배치된다. 몇몇 실시예들에서, 패드(102)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄 및/또는 이들의 합금들과 같은 도전성 재료를 포함한다.
몇몇 실시예들에서, 반도체 소자(100)는 기판(101)의 표면(101a) 위에 배치된 솔더 마스크(103)를 포함한다. 몇몇 실시예들에서, 솔더 마스크(103)는 패드(102)로부터 이격된다. 솔더 마스크(103)는 패드(102)를 둘러싼다. 솔더 마스크(103)와 패드(102) 사이에 갭(104)이 존재한다. 솔더 마스크(103)는 패드(102)와 접촉하지 않으며, 패드를 커버하지 않는다. 몇몇 실시예들에서, 솔더 마스크(103)의 상부면(103a)은 패드(102)의 상부면(102a) 위의 레벨에 있다.
몇몇 실시예들에서, 솔더 마스크(103)는 액상 에폭시, 폴리에폭사이드 등과 같은 중합체 재료를 포함한다. 몇몇 실시예들에서, 솔더 마스크(103)는 실크 스크리닝, 스프레잉 등에 의해 기판(101)의 표면(101a) 상에 배치된다.
몇몇 실시예들에서, 솔더 마스크(103)는 제1 리세스된 부분(103b)을 포함한다. 제1 리세스된 부분(103b)은 패드(102)를 둘러싸고, 그 패드(102)는 솔더 마스크(103)의 제1 리세스된 부분(103b) 내에 배치된다. 몇몇 실시예들에서, 제1 리세스된 부분(103b)은 솔더 마스크(103)의 상부면(103a)으로부터 기판(101)의 상부면(101a)까지 연장된다.
몇몇 실시예들에서, 제1 리세스된 부분(103b)의 측벽은 패드(102)로부터 멀리 배치된다. 몇몇 실시예들에서, 제1 리세스된 부분(103b)은 범프를 수용하기 위해 패드(102)의 주변 부분(102b) 및 상부면(102a)을 노출시키도록 구성된다.
몇몇 실시예들에서, 패드(102)는 넌-솔더 마스크 형성(NSMD) 패드이다. NSMD 패드(102)는 제1 리세스된 부분(103b) 내에 배치되고, 솔더 마스크(103)로부터 이격된다. NSMD 패드(102)는 솔더 마스크(103)로부터 분리된다. 패드(102)의 주변 부분(102b) 및 상부면(102a)은 솔더 마스크(103)에 의해 커버되지 않는다. NSMD 패드(102)의 상부면(102a)에는 솔더 마스크(103)가 없다. 범프를 수용하기 위한 NSMD 패드(102)의 영역은 제1 리세스된 부분(103b)의 사이즈에 좌우되지 않는다. 제1 리세스된 부분(103b)은 NSMD 패드(102)보다 더 크다.
도 1b는 도 1a에서와 같은 반도체 소자(100)의 일 실시예의 상면도이다. 반도체 소자(100)는 기판(101), 패드(102) 및 솔더 마스크(103)를 포함한다. 몇몇 실시예들에서, 솔더 마스크(103)는 실질적으로 기판(101)의 상부면(101a)을 커버한다. 솔더 마스크(103)가 패드(102)로부터 이격되도록, 솔더 마스크(103)는 패드(102)를 둘러싸는 제1 리세스된 부분(103b)을 포함한다. 몇몇 실시예들에서, 패드(102)와 솔더 마스크(103) 사이에 환형 갭(104)이 존재한다. 환형 갭(104)은 패드(102)를 둘러싼다.
몇몇 실시예들에서, 제1 리세스된 부분(103b)은 원형 또는 타원 형상이고, 패드(102)도 또한 원형 또는 타원 형상이다. 몇몇 실시예들에서, 제1 리세스된 부분(103b)은 폭 또는 직경(D제1 리세스된 부분)을 갖고, 패드(102)는 폭 또는 직경(D패드)을 갖는다. 몇몇 실시예들에서, 제1 리세스된 부분(103b)의 직경(D제1 리세스된 부분)은 패드(102)의 직경(D패드)보다 더 크다. 몇몇 실시예들에서, 제1 리세스된 부분(103b)의 직경(D제1 리세스된 부분)은 약 300㎛ 내지 약 350㎛이다. 몇몇 실시예들에서, 패드(102)의 직경(D패드)은 약 200㎛ 내지 300㎛이다.
도 2a는 반도체 소자(100)의 일 실시예이다. 반도체 소자(100)는 기판(101)을 포함한다. 몇몇 실시예들에서, 기판(101)은 상부에 반도체 컴포넌트들의 전기적 연결을 위해 몇몇 집적 회로(IC)들을 포함하는 인쇄 회로 보드(PCB)이다. 몇몇 실시예들에서, 기판(101)은 스트립 형상이다.
몇몇 실시예들에서, 반도체 소자(100)는 기판(101)의 표면(101a) 상에 배치된 패드(102)를 포함한다. 패드(102)는 표면(101a)을 따라 수평하게 연장된다. 몇몇 실시예들에서, 패드(102)는 구리, 주석, 납, 땜납 등을 포함하는 도전성 범프를 수용하기 위한 UBM 패드이다. UBM 패드는 기판(101) 내부의 회로와 패드(102)를 전기적으로 연결하도록 구성된다. 몇몇 실시예들에서, 패드(102)는 전기도금에 의해 표면(101a) 상에 배치된다. 몇몇 실시예들에서, 패드(102)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄 및/또는 이들의 합금들과 같은 도전성 재료를 포함한다.
몇몇 실시예들에서, 반도체 소자(100)는 기판(101)의 표면(101a) 위에 배치된 솔더 마스크(103)를 포함한다. 몇몇 실시예들에서, 솔더 마스크(103)는 액상 에폭시, 폴리에폭사이드 등과 같은 중합체 재료를 포함한다. 몇몇 실시예들에서, 솔더 마스크(103)는 패드(102)를 둘러싼다. 몇몇 실시예들에서, 솔더 마스크(103)는 패드(102)를 부분적으로 커버한다. 패드(102)의 주변 부분(102b) 및 상부면(102a)의 단부 부분은 솔더 마스크(103)에 의하여 커버된다. 솔더 마스크(103)는 패드(102)와 접촉한다.
몇몇 실시예들에서, 상부면(102a)의 중앙 부분은 범프를 수용하기 위하여 노출된다. 몇몇 실시예들에서, 솔더 마스크(103)의 상부면(103a)은 패드(102)의 상부면(102a) 위에 그리고 패드(102)의 상부면(102a) 위의 레벨에 있다.
몇몇 실시예들에서, 솔더 마스크(103)는 제2 리세스된 부분(103c)을 포함한다. 몇몇 실시예들에서, 제2 리세스된 부분(103c)은 패드(102) 위에 있다. 패드(102)는 제2 리세스된 부분(103c) 아래에 배치된다. 몇몇 실시예들에서, 제2 리세스된 부분(103c)은 솔더 마스크(103)의 상부면(103a)으로부터 패드(102)의 상부면(102a)까지 연장된다. 제2 리세스된 부분(103c)의 바닥부는 상부면(102a)과 인터페이싱된다.
몇몇 실시예들에서, 제2 리세스된 부분(103c)의 측벽(103e)은 패드(102)의 상부면(102a) 상에 배치된다. 몇몇 실시예들에서, 제2 리세스된 부분(103c)은 범프를 수용하기 위하여 패드(102)의 상부면(102a)의 중앙 부분을 노출시키도록 구성된다.
몇몇 실시예들에서, 패드(102)는 솔더 마스크 형성(SMD) 패드이다. SMD 패드(102)는 솔더 마스크(103)에 의하여 부분적으로 커버된다. 범프를 수용하기 위한 SMD 패드(102)의 상부면(102a)의 중앙 부분이 솔더 마스크(103)에 의하여 형성되도록, SMD 패드의 주변부는 솔더 마스크(103)에 의하여 둘러싸인다. SMD 패드(102)의 상부면(102a)의 중앙 부분은 제2 리세스된 부분(103c)의 사이즈에 따라 노출된다. 몇몇 실시예들에서, 제2 리세스된 부분(103c)은 SMD 패드(102)보다 더 작다.
도 2b는 도 2a에서와 같은 반도체 소자(100)의 일 실시예의 상면도이다. 반도체 소자(100)는 기판(101), 패드(102) 및 솔더 마스크(103)를 포함한다. 몇몇 실시예들에서, 솔더 마스크(103)는 기판(101)의 상부면(101a) 및 패드(102)의 주변 부분(102b)을 커버한다. 솔더 마스크(103)는 패드(102) 위에 배치된 제2 리세스된 부분(103c)을 포함한다. 몇몇 실시예들에서, 패드(102)의 주변 부분(102b)은 솔더 마스크(103)에 의하여 둘레가 둘러싸인다.
몇몇 실시예들에서, 제2 리세스된 부분(103c)은 원형 또는 타원 형상이고, 패드(102)도 또한 원형 또는 타원 형상이다. 몇몇 실시예들에서, 제2 리세스된 부분(103c)은 폭 또는 직경(D제2 리세스된 부분)을 갖고, 패드(102)는 폭 또는 직경(D패드)을 갖는다. 몇몇 실시예들에서, 제2 리세스된 부분(103c)의 직경(D제2 리세스된 부분)은 패드(102)의 직경(D패드)보다 더 작다. 몇몇 실시예들에서, 제2 리세스된 부분(103c)의 직경(D제2 리세스된 부분)은 약 175㎛ 내지 약 250㎛이다. 몇몇 실시예들에서, 패드(102)의 직경(D패드)은 약 250㎛ 내지 350㎛이다.
도 3a는 반도체 소자(200)의 일 실시예이다. 반도체 소자(200)는 기판(101), 솔더 마스크(103) 및 기판(101)의 상부면(101a) 상에 배치된 수 개의 패드들(102)을 포함한다. 몇몇 실시예들에서, 패드들(102)은 수 개의 NSMD 패드(102-1) 및 수 개의 SMD 패드(102-2)를 포함한다. NSMD 패드(102-1)는 도 1a 및 1b에서와 같은 유사한 구조를 갖는다. SMD 패드(102-2)는 도 2a 및 2b에서와 같은 유사한 구조를 갖는다. 몇몇 실시예들에서, 솔더 마스크(103)는 SMD 패드(102-2)의 주변 부분(102b)을 커버하는 한편, NSMD 패드(102-1)로부터 떨어져 이격된다.
몇몇 실시예들에서, 솔더 마스크(103)는 수 개의 제1 리세스된 부분들(103b) 및 수 개의 제2 리세스된 부분들(103c)을 포함한다. NSMD 패드(102-1)는 제1 리세스된 부분(103b) 내에 있고, SMD 패드(102-2)는 제2 리세스된 부분(103c) 아래에 배치된다.
도 3b는 도 3a에서와 같은 반도체 소자(200)의 일 실시예의 상면도이다. 반도체 소자(200)는 기판(101), 수 개의 NSMD 패드(102-1), 수 개의 SMD 패드(102-2) 및 상부면(101a) 위에 배치된 솔더 마스크(103)를 포함한다. 몇몇 실시예들에서, NSMD 패드(102-1)가 환형 갭(104)에서 솔더 마스크(103)로부터 이격되고, SMD 패드(102-2)의 주변 부분(102b)이 솔더 마스크(103)에 의하여 둘레가 커버되도록, 솔더 마스크(103)는 수 개의 제1 리세스된 부분들(103b) 및 수 개의 제2 리세스된 부분들(103c)을 포함한다.
도 4a는 반도체 소자(200)의 일 실시예이다. 반도체 소자(200)는 기판(101), 기판 상의 솔더 마스크(103), 기판(101) 상에 배치된 수 개의 NSMD 패드(102-1) 및 수 개의 SMD 패드(102-2)를 포함한다. 몇몇 실시예들에서, SMD 패드(102-2)는 기판(101)의 코너(101b)로부터 떨어져 배치된다. 몇몇 실시예들에서, SMD 패드(102-2)는 기판(101)의 중앙 부분에 배치된다.
몇몇 실시예들에서, NSMD 패드(102-1) 및 SMD 패드(102-2)는 규칙적 배열로 정렬된다. NSMD 패드(102-1) 및 SMD 패드(102-2)는 기판(101) 상에 수 개의 수평 행들 및 수 개의 수직 열들로 배치된다.
몇몇 실시예들에서, NSMD 패드(102-1)는 미리 결정된 위치에 정렬된다. 몇몇 실시예들에서, 미리 결정된 위치는 기판(101)의 코너(101b)에 있다. NSMD 패드(102-1)는 다른 기판 상에 패드와 전기적으로 연결될 수 있는 범프를 수용하도록 구성된다.
몇몇 실시예들에서, 솔더 마스크(103) 주변에 응력 집중 포인트의 전개를 최소화시키거나 또는 심지어 방지하도록, NSMD 패드(102-1)는 코너(101b)에 정렬되는데, 이는 NSMD 패드(102-1)가 NSMD 패드(102-1)의 주변 부분(102b) 뿐 아니라 상부면(102a) 상에 범프가 배치되는 것을 허용하기 때문이다. 이로써, 기판(101)의 코너(101b)에 NSMD 패드(102-1)를 배치하는 것은 드랍 테스트, 보드 레벨 온도 사이클, 보드 벤딩 등에 관한 기판(101)의 향상된 신뢰성을 제공하고, 컴포넌트들의 박피 또는 크랙킹의 전개를 최소화한다.
몇몇 실시예들에서, 솔더 마스크(103)는 수 개의 제1 리세스된 부분들(103b) 및 수 개의 제2 리세스된 부분들(103c)을 포함한다. 몇몇 실시예들에서, 제1 리세스된 부분(103b)는 NSMD 패드(102-1)를 둘러싸고, 제2 리세스된 부분(103c)은 SMD 패드(102-2) 위에 배치된다.
몇몇 실시예들에서, 제1 리세스된 부분(103b)은 대응 NSMD 패드(102-1)의 위치에 따라 미리 결정된 위치에 배치된다. 몇몇 실시예들에서, 제1 리세스된 부분(103b)은 기판(101)의 코너(101b)에 배치되는데, 이는 NSMD 패드(102-1)도 또한 코너(101b)에 배치되기 때문이다. 제1 리세스된 부분(103b)의 위치는 대응 NSMD 패드(102-1)의 위치에 대응한다.
몇몇 실시예들에서, 제2 리세스된 부분(103c)은 SMD 패드(102-2)의 위치에 대응하는 위치에 배치된다. 몇몇 실시예들에서, 제2 리세스된 부분(103c)은 기판(101)의 중앙 위치에 배치되는데, 이는 대응 SMD 패드(102-2)도 또한 중앙 위치에 배치되기 때문이다. 제2 리세스된 부분(103c)의 위치는 대응 SMD 패드(102-2)의 위치에 대응한다.
도 4b는 반도체 소자(200)의 일 실시예이다. 반도체 소자(200)는 기판(101), 기판 상의 솔더 마스크(103), 기판(101) 상에 배치된 수 개의 NSMD 패드(102-1) 및 수 개의 SMD 패드(102-2)를 포함한다. 몇몇 실시예들에서, SMD 패드(102-2)는 기판(101)의 중앙 위치에 배치된다.
몇몇 실시예들에서, NSMD 패드(102-1)는 미리 결정된 위치에 정렬된다. 몇몇 실시예들에서, 미리 결정된 위치는 기판(101)의 코너(101b)에 그리고 코너(101b)에 인접한 중앙 영역에 있다. 몇몇 실시예들에서, 코너(101b)에서 NSMD 패드(102-1)는 NSMD 패드(102-1)와 이웃한다. 몇몇 실시예들에서, 코너(101b)에 그리고 코너 영역에 3개의 NSMD 패드(102-1)가 배치된다.
몇몇 실시예들에서, 솔더 마스크(103)는 수 개의 제1 리세스된 부분들(103b) 및 수 개의 제2 리세스된 부분들(103c)을 포함한다. 몇몇 실시예들에서, 제1 리세스된 부분(103b)은 대응 NSMD 패드(102-1)의 위치에 따라 미리 결정된 위치에 배치된다. 몇몇 실시예들에서, 제1 리세스된 부분(103b)은 코너 영역 뿐 아니라 코너(101b)에 배치된다. 몇몇 실시예들에서, 대응 NSMD 패드(102-1)의 위치들에 대응하는, 코너 영역 및 코너(101b)에 3개의 제1 리세스된 부분들(103b)이 배치된다.
도 4c는 반도체 소자(200)의 일 실시예이다. 반도체 소자(200)는 기판(101), 기판 상의 솔더 마스크(103), 기판(101) 상에 배치된 수 개의 NSMD 패드(102-1) 및 수 개의 SMD 패드(102-2)를 포함한다. 몇몇 실시예들에서, NSMD 패드(102-1) 및 SMD 패드들(102-2)은 NSMD 패드 및 SMD 패드가 없는 보이드 영역(101c)을 포함하는 불규칙한 배열로 정렬된다.
몇몇 실시예들에서, NSMD 패드(102-1)는 미리 결정된 위치에 정렬된다. 몇몇 실시예들에서, 미리 결정된 위치는 기판(101)의 보이드 영역(101c)에 인접한 위치에 있다. 보이드 영역(101c)에 인접한 패드(102)는 분리된 패드로서 형성되고, NSMD 패드(102-1)로서 배치된다. 분리된 패드는 패드들(102) 중 4개 미만의 패드들과 이웃한다. 몇몇 실시예들에서, NSMD 패드(102-1)로서 배치되고 보이드 영역(101c)에 인접한 2개의 분리된 패드들이 존재한다.
몇몇 실시예들에서, 솔더 마스크(103)는 수 개의 제1 리세스된 부분들(103b) 및 수 개의 제2 리세스된 부분들(103c)을 포함한다. 몇몇 실시예들에서, 제1 리세스된 부분(103b)은 대응 NSMD 패드(102-1)의 위치에 따라 미리 결정된 위치에 배치된다. 몇몇 실시예들에서, 제1 리세스된 부분(103b)은 보이드 영역(101c)에 인접하여 배치된다. 제1 리세스된 부분(103b)은 보이드 영역(101c)에 인접한 분리된 패드를 둘러싼다. 분리된 패드들로서 형성된 대응 NSMD 패드(102-1)의 위치들에 대응하는, 보이드 영역(101c)에 인접하여 2개의 제1 리세스된 부분들(103b)이 배치된다.
본 개시내용에서, 반도체 소자를 제조하는 방법이 또한 개시된다. 몇몇 실시예들에서, 반도체 소자는 방법(300)에 의해 형성된다. 방법(300)은 다수의 동작들을 포함하며, 설명 및 예시는 동작들의 순서로 제한되는 것으로 간주되지 않는다.
도 7은 반도체 소자를 제조하는 방법(300)의 일 실시예이다. 방법(300)은 다수의 동작들(301, 302, 303, 304, 305, 306, 307, 308, 309)을 포함한다.
동작(301)에서, 도 5a에서와 같이 기판(101)이 제공된다. 몇몇 실시예들에서, 제1 기판(101)은 수 개의 반도체 컴포넌트들을 지지하고 기판 내에 회로들을 보유하기 위한 실리콘 기판이다. 몇몇 실시예들에서, 제1 기판(101)은 인쇄 회로 보드(PCB)이다.
동작(302)에서, 도 5b에서와 같이 기판(101)의 표면(101a) 상에 수 개의 패드들(102)이 배치된다. 몇몇 실시예들에서, 패드들(102)은 표면(101a)을 따라 수평하게 배치된다. 몇몇 실시예들에서, 패드(102)는 범프를 수용하기 위한 언더 범프 메탈러지(UBM) 패드이다. 몇몇 실시예들에서, 패드들(102)은 전기도금에 의해 표면(101a) 상에 배치된다. 몇몇 실시예들에서, 패드(102)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄 및/또는 이들의 합금들과 같은 도전성 재료를 포함한다.
동작(303)에서, 도 5c에서와 같이 기판(101)의 표면(101a) 위에 솔더 마스크(103)가 배치된다. 솔더 마스크(103)는 패드들(102) 및 표면(101a)을 커버한다. 몇몇 실시예들에서, 솔더 마스크(103)는 액상 에폭시, 폴리에폭사이드 등과 같은 중합체 재료를 포함한다. 몇몇 실시예들에서, 솔더 마스크(103)는 실크 스크리닝, 스프레잉 등에 의해 기판(101)의 표면(101a) 상에 배치된다.
동작(304)에서, 솔더 마스크 상의 제1 리세스의 위치 및 제2 리세스의 위치는 다양한 방법들에 의해 결정된다. 몇몇 실시예들에서, 제1 리세스의 위치 및 제2 리세스의 위치는 미리 결정된 위치들에 있다.
몇몇 실시예들에서, 위치들은 도 5d에서와 같은 방법에 의해 결정된다. 도 5d는 도 5a, 5b 및 5c에서와 같은 반도체 소자(200)의 상면도이다. 몇몇 실시예들에서, 제1 리세스(103b)의 위치 및 제2 리세스(103c)의 위치는 미리 결정된 뉴트럴 포인트(NP) 및 미리 결정된 직경(DNP)을 갖는 원(105)을 규정함으로써 결정된다. 몇몇 실시예들에서, 원(105)은 뉴트럴 포인트(NP)에 중앙이 있으며, 직경(DNP)을 갖는다. 뉴트럴 포인트(NP)는 원(105)의 중앙이다.
몇몇 실시예들에서, 제1 리세스(103b)의 위치는 원(105) 외부에 패드(102) 위의 위치에 결정된다. 몇몇 실시예들에서, 패드(102)는 원(105)의 원주와 뉴트럴 포인트(NP) 간의 거리(DNP)보다 더 큰 거리에 배치된다. 몇몇 실시예들에서, 원(105) 외부에 패드(102) 위의 위치는 기판(101)의 코너(101b)이다. 이로써, 제1 리세스(103b)는 코너(101b)에 그리고 패드(102) 위에 결정된다. 몇몇 실시예들에서, 솔더 마스크(103) 상에 그리고 코너(101b)에 4개의 제1 리세스들(103b)이 배치된다.
몇몇 실시예들에서, 제2 리세스(103c)의 위치는 원(105) 내부의 패드 위의 위치에 결정된다. 몇몇 실시예들에서, 패드(102)는 원(105)의 원주와 뉴트럴 포인트(NP) 사이의 거리(DNP) 미만의 거리에 배치된다. 몇몇 실시예들에서, 원(105) 내부에 패드(102) 위의 위치는 기판(101)의 중앙 부분이고, 따라서 제2 리세스(103c)는 중앙 부분에 결정된다. 몇몇 실시예들에서, 솔더 마스크(103) 상에 그리고 기판(101)의 중앙 위치에 32개의 제2 리세스들(103c)이 배치된다.
몇몇 실시예들에서, 도 5e에서와 같은 발명에 의해 제1 리세스 및 제2 리세스의 위치들이 결정된다. 도 5e는 도 5a, 5b 및 5c에서와 같은 반도체 소자(200)의 상면도이다. 몇몇 실시예들에서, 제1 리세스(103b)의 위치 및 제2 리세스(103c)의 위치는 미리 결정된 뉴트럴 포인트(NP) 및 미리 결정된 직경(DNP)을 갖는 원(105)을 규정함으로써 결정된다. 몇몇 실시예들에서, 뉴트럴 포인트(NP)는 원(105)의 중앙이다.
몇몇 실시예들에서, 제1 리세스(103b)의 위치는 원(105) 외부에 패드(102) 위의 위치에 결정된다. 몇몇 실시예들에서, 패드(102)는 원(105)의 원주와 뉴트럴 포인트(NP) 사이의 거리(DNP)보다 더 큰 거리에 배치된다. 몇몇 실시예들에서, 원(105) 외부에 패드(102) 위의 위치는 기판(101)의 코너(101b)에 인접하고, 따라서 제1 리세스(103b)는 패드(102) 위에 그리고 코너(101b)에 인접한 위치에 결정된다. 몇몇 실시예들에서, 패드들(102) 위의 솔더 마스크(103) 상에 그리고 코너(101b)에 인접한 위치에 12개의 제2 리세스들(103c)이 배치된다.
몇몇 실시예들에서, 제2 리세스(103c)의 위치는 원(105) 내부에 패드 위의 위치에 결정된다. 몇몇 실시예들에서, 패드(102)는 원(105)의 원주와 뉴트럴 포인트(NP) 사이의 거리(DNP) 미만의 거리에 배치된다. 몇몇 실시예들에서, 원(105) 내부에 패드(102) 위의 위치는 기판(101)의 중앙 부분이고, 따라서 제2 리세스(103c)는 중앙 부분에 결정된다. 몇몇 실시예들에서, 패드들(102) 위에 솔더 마스크(103) 상에 그리고 기판(101)의 중앙 부분에 24개의 제2 리세스들(103c)이 배치된다.
몇몇 실시예들에서, 도 5f에서와 같은 방법에 의해 제1 리세스 및 제2 리세스의 위치들이 결정된다. 도 5f는 도 5a, 5b 및 5c에서와 같은 반도체 소자(200)의 상면도이다. 몇몇 실시예들에서, 제1 리세스(103b)의 위치 및 제2 리세스(103c)의 위치는 분리된 패드로서 패드(102)의 형성에 따라 결정된다.
몇몇 실시예들에서, 패드(102)가 기판(101)의 보이드 영역(101c)에 인접한 경우, 패드(102)는 분리된 패드로서 형성된다. 패드(102)가 패드들(102) 중 4개 미만의 패드와 이웃하는 경우, 패드(102)는 분리된 패드로서 형성된다. 몇몇 실시예들에서, 보이드 영역(101c)에 인접한 2개의 분리된 패드들이 존재하며, 따라서 제1 리세스(103b)는 분리된 패드 위에 배치된다. 몇몇 실시예들에서, 제2 리세스(103c)는 분리되지 않은 패드로서 형성된 패드(102) 위에 배치된다. 분리되지 않은 패드는 4개를 초과하는 패드들(102)과 이웃하는 패드(102)이다.
몇몇 실시예들에서 제1 리세스 및 제2 리세스의 위치들은 도 5g에서의 방법과 같은 도 5d 및 5f의 방법들의 조합들에 의하여 결정된다. 도 5g는 도 5a, 5b 및 5c에서와 같은 반도체 소자(200)의 상면도이다. 몇몇 실시예들에서, 제1 리세스(103b)의 위치는 미리 결정된 뉴트럴 포인트(NP) 및 미리 결정된 직경(DNP)을 갖는 원(105)을 형성하는 것 뿐 아니라, 분리된 패드로서 패드(102)를 형성하는 것에 의하여 결정된다. 제1 리세스(103b)는 원(105) 외부의 또는 보이드 영역(101c)에 인접한 분리된 패드로서 패드(102) 위에 배치되는 한편, 제2 리세스(103c)는 원(105) 내부의 또는 보이드 영역(101c)으로부터 떨어진 분리되지 않은 패드로서 패드(102) 위에 배치된다.
몇몇 실시예들에서 제1 리세스 및 제2 리세스의 위치들은 도 5h의 방법처럼 도 5e 및 5f의 방법들의 조합에 의하여 결정된다. 도 5h는 도 5a, 5b 및 5c에서와 같은 반도체 소자(200)의 상면도이다. 몇몇 실시예들에서, 제1 리세스(103b)의 위치는 미리 결정된 뉴트럴 포인트(NP) 및 미리 결정된 직경(DNP)을 갖는 원(105)을 규정하는 것 뿐 아니라 분리된 패드로서 패드(102)를 형성함으로써 결정된다. 제1 리세스(103b)는 원(105) 외부 또는 보이드 영역(101c)에 인접한 분리된 패드로서 패드(102) 위에 배치되는 한편, 제2 리세스(103c)는 원(105) 내부에 또는 보이드 영역(101c)으로부터 떨어진 분리되지 않은 패드로서 패드(102) 위에 배치된다.
동작(305)에서, 솔더 마스크(103)의 일부가 도 5i에서와 같이 제거된다. 몇몇 실시예들에서, 솔더 마스크(103)의 일부가 상기 설명된 바와 같이 도 5d-5h 및 동작(304)을 참고하여, 패드(102) 위에 제1 리세스(103b) 및 제2 리세스(103c)의 위치들의 결정에 따라 제거된다.
동작(306)에서, 솔더 마스크(103)의 제1 리세스(103b)가 도 5i에서와 같이 형성된다. 몇몇 실시예들에서, 패드(102)가 넌-솔더 마스크 형성(NSMD) 패드(102-1)가 되도록, 제1 리세스(103b)가 패드(102) 위에 형성된다. NSMD 패드(102-1)는 도 1a 및 1b와 유사한 구조이다. NSMD 패드(102-1)는 대응하여 제1 리세스(103b) 내에 있고, 갭(104) 내에 제1 리세스(103b)로부터 이격된다.
동작(307)에서, 솔더 마스크(103)의 제2 리세스(103c)가 도 5i에서와 같이 형성된다. 몇몇 실시예들에서, 패드(102)가 솔더 마스크 형성(SMD) 패드(102-2)가 되도록, 제2 리세스(103c)는 패드(102) 위에 형성된다. SMD 패드(102-2)는 도 1c 및 1d와 유사한 구조이다. SMD 패드(102-2)는 대응하여 제2 리세스(103c) 위에 있으며, 솔더 마스크(103)에 의하여 부분적으로 커버된다.
동작(308)에서, 제2 기판(401)이 도 5j에서와 같이 제공된다. 몇몇 실시예들에서, 제2 기판(401)은 웨이퍼 기판 내의 회로 및 다이를 포함하는 웨이퍼 기판이다. 몇몇 실시예들에서, 수 개의 다이 패드들(402)이 제2 기판(401)의 표면(404) 상에 배치된다. 다이 패드(402)는 범프를 수용하도록 구성된다.
동작(309)에서, 제1 기판(101)이 제2 기판(401)과 본딩된다. 몇몇 실시예들에서, 제1 기판(101)은 수 개의 범프들(403)에 의하여 제1 기판(101)의 패드들(102)을 대응하여 제2 기판(401)의 다이 패드들(402)과 연결함으로써, 제2 기판(401)과 본딩된다. 제1 기판(101) 내의 회로가 패드들(102), 다이 패드들(402) 및 범프들(403)을 통해 제2 기판(401) 내의 회로에 전기적으로 연결되도록, 범프들(403)은 대응하여 다이 패드들(402) 및 패드들(102)에 부착된다.
본 발명의 방법들 및 피쳐들은 상기 예들 및 설명들에서 충분히 설명되었다. 발명의 진의를 벗어나지 않은 임의의 변형들 또는 변화들이 발명의 보호 범위 내에서 커버되도록 의도된다는 것이 이해되어야 한다.
또한, 본 출원의 범위는 명세서에 설명된 프로세스, 머신, 제품, 및 물질의 조성, 수단, 방법들 및 단계들의 특정 실시예들로 제한되도록 의도되지 않는다. 본 기술분야의 당업자들이 본 개시물의 개시내용으로부터 용이하게 인식할 바와 같이, 본 명세서에 설명된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는 현존하거나 추후에 개발될 프로세스들, 머신들, 제품, 물질의 조성, 수단, 방법들 또는 단계들이 본 개시내용에 따라 이용될 수 있다.
따라서, 첨부된 청구항들은 그러한 프로세스들, 머신들, 제품, 물질의 조성들, 수단, 방법들 또는 단계들과 같은 그들의 범위 내에 포함하도록 의도된다. 또한, 각각의 청구항은 개별적 실시예들을 구성하며, 다양한 청구항들 및 실시예들의 조합이 발명의 범위 내에 있다.

Claims (10)

  1. 반도체 소자에 있어서,
    표면을 포함하는 기판; 및
    상기 기판의 표면 상에 배치되는 복수의 패드들
    을 포함하고,
    상기 복수의 패드들은 넌-솔더 마스크 형성(NSMD, non-solder mask defined) 패드 및 솔더 마스크 형성(SMD, solder mask defined) 패드를 포함하며, 상기 NSMD 패드는 미리 결정된 위치에 정렬되고, 상기 NSMD 패드의 미리 결정된 위치를 결정하기 위해, 미리 결정된 뉴트럴(neutral) 포인트와 미리 결정된 직경을 갖는 가상의 원이 상기 표면 상에서 정의되고, 상기 NSMD 패드는 상기 가상의 원 밖에 배치되는 것인, 반도체 소자.
  2. 제1항에 있어서,
    상기 미리 결정된 위치는 상기 기판의 코너에 있는 것인, 반도체 소자.
  3. 제1항에 있어서,
    상기 SMD 패드는 상기 기판의 코너로부터 떨어져 배치되는 것인, 반도체 소자.
  4. 제1항에 있어서,
    상기 NSMD 패드 및 상기 SMD 패드는 상기 NSMD 패드 및 상기 SMD 패드가 없는 보이드 영역을 포함하는 불규칙한 배열로 정렬되며, 상기 NSMD 패드는 상기 보이드 영역에 인접하여 정렬되는 것인, 반도체 소자.
  5. 반도체 소자에 있어서,
    표면을 포함하는 기판; 및
    상기 기판의 표면 상에 배치되고, 복수의 넌-솔더 마스크 형성(NSMD, non-solder mask defined) 패드들 및 복수의 솔더 마스크 형성(SMD, solder mask defined) 패드들을 포함하는 복수의 패드들을 포함하며,
    상기 복수의 SMD 패드들은 제1 거리를 두고 수직 또는 수평으로 서로 이웃하고, 상기 복수의 패드들이 불규칙한 배열로 정렬됨으로써 상기 기판은 상기 복수의 패드들이 없는 보이드 영역을 포함하고, 상기 복수의 NSMD 패드들 각각은 상기 제1 거리보다 큰 제2 거리를 두고, 상기 보이드 영역을 가로질러 상기 복수의 SMD 패드들 중 하나로부터 떨어져 배치되는 것인, 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 거리는 상기 제1 거리의 적어도 2배인 것인, 반도체 소자.
  7. 제5항에 있어서,
    상기 복수의 NSMD 패드들은 이격된 패드들이고 상기 보이드 영역에 인접하여 정렬되는 것인, 반도체 소자.
  8. 제5항에 있어서,
    상기 보이드 영역은 상기 제1 거리의 2배보다 큰 폭과 길이를 각각 포함하는 것인, 반도체 소자.
  9. 제5항에 있어서,
    상기 복수의 NSMD 패드들은 상기 기판의 중앙 부분에 배치되는 것인, 반도체 소자.
  10. 반도체 소자를 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판의 표면 상에 복수의 패드들을 배치하는 단계;
    상기 복수의 패드들 및 상기 기판의 표면 위에 솔더 마스크를 배치하는 단계;
    상기 솔더 마스크 상에 형성되는 복수의 제1 리세스들의 위치들을 결정하기 위해, 미리 결정된 뉴트럴(neutral) 포인트 및 미리 결정된 직경을 갖는 원을 정의하는 단계;
    상기 복수의 패드들 중 하나를 둘러싸도록 상기 솔더 마스크 내에 상기 복수의 제1 리세스들 각각을 형성하는 단계; 및
    상기 복수의 패드들 중 하나 위에 그리고 상기 솔더 마스크 내에 복수의 제2 리세스들 각각을 형성하는 단계
    를 포함하는, 반도체 소자를 제조하는 방법.
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