KR101653345B1 - 실리콘으로 구성된 반도체 웨이퍼 및 그 제조 방법 - Google Patents

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Abstract

반도체 웨이퍼는, 전면과 후면을 갖고, 반도체 웨이퍼의 중심과 가장자리 사이에서 평균적으로 8㎛ 이상 18㎛ 이하의 깊이로 전면으로부터 후면까지 연장되는 무결함 구역을 갖고, 무결함 구역에 인접해 있고 전면으로부터 30㎛의 거리에서 2×109㎝-3 이상의 밀도의 BMD들이 있는 영역을 갖는 단결정 실리콘으로 구성된다. 반도체 웨이퍼를 제조하는 방법은 단결정 실리콘으로 구성된 기판 웨이퍼를 제공하는 단계, 및 아르곤으로 구성된 대기에서의 기판 웨이퍼의 제1 열처리 및 아르곤과 암모니아로 구성된 대기에서의 기판 웨이퍼의 제2 열처리로 서브 분할되는 기판 웨이퍼의 RTA 처리를 포함한다.

Description

실리콘으로 구성된 반도체 웨이퍼 및 그 제조 방법{SEMICONDUCTOR WAFER COMPOSED OF SILICON AND METHOD FOR PRODUCING SAME}
본 발명은, 전면과 후면을 갖고, 전면으로부터 후면 방향으로 연장되는 무결함 구역(denuded zone)을 가지며, 무결함 구역에 인접해 있으면서 특정 밀도의 벌크 마이크로 결함(bulk micro defect, BMD)들을 갖는 영역을 갖는 단결정 실리콘으로 구성된 반도체 웨이퍼에 관한 것이다. 벌크 마이크로 결함(BMD)들은 단결정 환경에서의 산소의 석출물들, 즉 산소 석출물(oxygen precipitate)들이다. 본 발명은 또한 반도체 웨이퍼를 제조하는 방법에 관한 것이다.
무결함 구역이란 전면을 망라하는 반도체 웨이퍼의 영역으로서, 결함들이 적기 때문에 전자 구조물들의 구성을 위한 환경으로서 매우 적합하다. 무결함 구역에 인접해 있고 BMD들을 갖는 영역은 높은 평가를 받는데, 그 이유는 산소 석출물들이 불순물들을 무결함 구역으로부터 멀리 떨어져 있게 하는 게터 중심(getter center)으로서 역할을 하기 때문이다.
무결함 구역은 보통 고온에서의 기판 웨이퍼의 열처리에 의해 생성된다. RTA 처리, 다시 말해, 급속 열 어닐링이라고 지칭되는 열처리가 특히 적합한데, 그 이유는 열처리 과정에서 기판 웨이퍼는 높은 온도 상승률로 목표 온도까지 가열되고, 높은 온도 감소율로 비교적 단시간 후에 냉각되기 때문이다. RTA 처리를 통해 무결함 구역을 생성하기 위한 시간 소모는 비교적 짧다.
RTA 처리는 질화처리 대기(nitriding atmosphere)에서 수행되면, 무결함 구역 근처에서 산소 석출물들의 형성을 조성하는데, 그 이유는 베이컨시(vacancy)들이 질화 처리의 과정에 투입되어 산소 석출물들의 핵형성(nucleation)을 촉발시키기 때문이다. 슬립(slip) 발생 빈도가 상당히 감소되는 범위에서 RTA 처리의 목표 온도가 낮아질 수 있기 때문에, 아르곤과 암모니아의 혼합물이 대기로서 특히 적합하다. 예를 들어, 대응 방법이 제US2004/0053516A1호에 설명되어 있다.
요구되는 기판 웨이퍼들의 적당한 소스는 실리콘으로 구성되는, 특히 CZ법에 따라 인상되었던 단결정들이다. 전술된 방법에서, 실리콘은 석영으로 구성된 도가니(crucible)에서 용융되고, 단결정은 결과적인 용융물에 담궈지고 들어올려진 시드 결정(seed crystal)의 끝단에서 성장한다. 도가니 물질은 용융물에 의해 부분적으로 용해되며, 이러한 방식으로 기판 웨이퍼에서 산소 석출물들을 형성하기 위해 나중에 필요하게 되는 산소를 제공한다.
특정 결함들 - 이 결함들의 형성은 단결정의 제조 중에 V/G 비(ratio V/G)에 특히 의존함 - 은 무결함 구역을 형성하는 것을 보다 어렵게 하거나, 무결함 구역이 형성되는 것을 막는다. 단결정의 제조 중에 용융물과 성장 중인 단결정 간의 위상 각에서의 인상률(V)과 축방향 온도 구배(axial temperature gradient)의 V/G 비가 하한 문턱값과 상한 문턱값 사이에 있으면, 이러한 결함들의 형성이 일어나지 않는다. 결함 형성은 특정 점결함(point defect) 과포화에 의해 야기되는데, 이것은 위에서 언급된 조건들 하에서는 달성되지 않는다. V/G 비가 하한 문턱값보다 다소 크면, 격자간 실리콘(silicon interstitial)들이 지배적이고, V/G 비가 상한 문턱값보다 다소 작으면, 점결함 타입으로서의 베이컨시들이 지배적이다. 대체로, 유해한 점결함 과포화가 만연해 있지 않은 3개의 구역들이 구별된다. 즉, 격자간 실리콘들이 지배적인 [Pi] 구역, 베이컨시들이 지배적인 [Pv] 구역, 및 산소에서의 산화 이후 적층된 하자들이 형성될 수 있는, 베이컨시들이 지배적인 OSF 구역이다.
언급된 구역들 중 단하나만의 구역으로 전적으로 구성되는 기판 웨이퍼들이 획득되는 단결정들을 제조하는 것은 복잡하고 매우 경제적이지 않다. 이를 달성하기 위해, V/G 비는 매우 좁은 한도 내에서만 요동치도록 허용된다. 이들 한도는 쉽게 초과되는데, 그 이유는 V/G 비가 상경계(phase boundary)를 따라 대개 일정하지 않기 때문이다. 그러므로, 가능한 최대 한도 내에서 하한 문턱값과 상한 문턱값 사이의 코리도(corridor)를 활용하는 것이 더 경제적이다. 이러한 조건 하에서 인상된 단결정은 일반적으로 [Pi] 구역과 [Pv] 구역을 포함하는 기판 웨이퍼들을 양산한다.
본 발명자들은 이러한 특성을 갖는 기판 웨이퍼들을 아르곤과 암모니아의 혼합물 하에서 RTA 처리하였고, 무결함 구역의 깊이와 관련하여 기판 웨이퍼의 중심과 가장자리 사이에 상당한 차이들이 존재한다고 규명하였다. 이러한 비균일적인 방사상 과정은 특히, 전자 부품들을 형성하기 위한 추가 프로세싱의 과정에서 반도체 웨이퍼가 배면 연마(grinding back)되는 응용예의 경우 선호되지 않는다. 무결함 구역이 반도체 웨이퍼의 내부로 너무 깊게 연장되면, 산소 석출물들이 형성되는 영역이 배면 연마 중에 완전히 제거되는 일이 일어날 수 있다. 그러면, 반도체 웨이퍼는 필요한 게터 중심들이 부족하다. 나아가, 본 발명자들은 산소 석출물들의 밀도가 반도체 웨이퍼의 중심 평면을 향하는 방향으로 단지 완만하게 증가한다는 것도 규명했다. 반도체 웨이퍼의 중심 평면은 반도체 웨이퍼의 전면과 후면 사이의 가상 평면이다. 그러므로, 배면 연마 중에, 산소 석출물들을 갖는 영역이 유지됨에도 불구하고, 상기 영역에서의 산소 석출물들의 밀도가 너무 낮아서 충분한 게터 효과(getter effect)를 명백히 나타낼 수 없다.
제US 2005/0054124 A1호는 2단계 RTA 처리를 포함하고, 무결함 구역을 갖는 반도체 웨이퍼에 액세스 가능하게 하는 방법을 설명하고 있는데, 중심으로부터 가장자리까지의 무결함 구역의 깊이가 상대적으로 일정하다. 게다가, 반도체 웨이퍼는, 무결함 구역에 인접해 있고 반도체 웨이퍼의 중심 평면을 향하는 방향으로 사실상 일정한 산소 석출물들의 밀도를 갖는 영역을 갖는다.
본 발명의 목적은 인용된 종래 기술에 비해 산소 석출물들의 형성에 관해 특히 장점들을 갖는, 반도체 웨이퍼 및 그 제조 방법을 제공하는 것이다.
이러한 목적은, 전면과 후면을 갖고, 반도체 웨이퍼의 중심과 가장자리 사이에서 평균적으로 8㎛ 이상 18㎛ 이하의 깊이로 전면으로부터 후면까지 연장되는 무결함 구역을 갖고, 무결함 구역에 인접해 있고 전면으로부터 30㎛의 거리에서 2×109㎝-3 이상의 밀도의 BMD들을 갖는 영역을 갖는 단결정 실리콘으로 구성된 반도체 웨이퍼를 통해 달성된다.
반도체 웨이퍼는 반도체 웨이퍼의 중심과 가장자리 사이에서 균일한 깊이를 갖는 무결함 구역에 의해 구별된다. 게다가, 무결함 구역에 인접한 영역에서의 산소 석출물들 또는 그 핵들의 밀도는 반도체 웨이퍼의 중심 평면을 향하는 방향으로 급격히 상승하고, 무결함 구역에 관한 경계 근처에서 이미 피크 밀도에 다다른다. BMD들의 피크 밀도는 바람직하게 4×109㎝-3 이상이며, 특히 바람직하게는 7×109㎝-3 이상이다. 반도체 웨이퍼를 30㎛의 잔류 두께로 배면 연마하는 공정 중에, BMD들의 피크 밀도는 2×109㎝-3 이상이다. 그러므로, 반도체 웨이퍼는, 무결함 구역에 인접하고 BMD들의 밀도가 깊이 방향으로 급격히 상승하는 영역을 갖는다. 무결함 구역에 바로 인접한 게터 능력(getter capability)을 갖는 다수의 중심들의 이용 가능성 덕분에, 영역은 소위 근접 게터를 구성한다.
이러한 반도체 웨이퍼는 서브 분할된 RTA 처리를 포함하는 방법을 통해 제조된다.
이 목적은 단결정 실리콘으로 구성된 기판 웨이퍼 - 기판 웨이퍼는 4.5×1017atom/㎝3 이상 6.0×1017atom/㎝3 이하의 농도를 갖는 격자간 산소(interstitial oxygen)를 함유함 - 를 제공하는 단계; 및 5초 이상 30초 이하의 기간 동안 1160℃ 이상 1190℃ 이하의 온도 범위 내의 제1 온도에서의 기판 웨이퍼의 제1 열처리로서, 기판 웨이퍼의 적어도 전면이 아르곤으로 구성된 대기에 노출되는 것인, 상기 제1 열처리와, 15초 이상 35초 이하의 기간 동안 전술된 온도 범위 내의 제2 온도에서의 기판 웨이퍼의 제2 열처리로서, 기판 웨이퍼의 적어도 전면이 아르곤과 암모니아로 구성된 대기에 노출되는 것인, 상기 제2 열처리로 서브 분할되는 기판 웨이퍼의 RTA 처리를 포함하는 단결정 실리콘으로 구성된 반도체 웨이퍼를 제조하는 방법을 통해 달성된다.
제공되는 기판 웨이퍼는 격자간 실리콘들이 지배적이지만 전위 루프(dislocation loop)들의 형성을 초래시키는 과포화의 아래에 있는 하나 또는 복수의 구역들을 포함한다. 이러한 구역들은 바람직하게 [Pi] 구역이다. 전위 루프들을 형성하는 이러한 결함들을 또한 A 결함들, L pit 결함들, 또는 전위 클러스터들이라고 지칭한다. 게다가, 제공되는 기판 웨이퍼는 바람직하게 베이컨시들이 지배적이지만 베이컨시 덩어리(vacancy agglomerate)들의 형성을 초래시키는 과포화의 아래에 있는 적어도 하나의 구역을 포함한다. 이러한 베이컨시 덩어리들의 형성에 기반한 결함들은 대개 COP 결함들, GOI 결함들, 또는 공극(void) 결함들이라고 지칭된다. 베이컨시들이 지배적이고 전술된 특성을 갖는 구역은 [Pv] 구역 또는 OSF 구역이다.
기판 웨이퍼가 적어도 하나의 [Pi] 구역, 적어도 하나의 [Pv] 구역 또는 적어도 하나의 [Pi] 구역, 적어도 하나의 [Pv] 구역과 적어도 하나의 OSF 구역을 포함하면 특히 바람직하다. 게다가, 반도체 웨이퍼는 또한, 베이컨시들이 지배적이고 GOI 결함들이 존재하는 구역을 가질 수 있는데, 이것은 결함들의 밀도가 1㎝-2 이하인 경우이다.
기판 웨이퍼는 새로운 ASTM에 따른 캘리브레이션 팩터(factor)의 이용을 통해 4.5×1017atom/㎝3 이상 6.0×1017atom/㎝3 이하의 농도를 갖는 격자간 산소를 함유한다. 게터 효과를 명확히 나타내기 위해 산소 석출물들이 충분한 개수 및 사이즈로 발생할 수 있도록, 산소 농도는 4.5×1017atom/㎝3보다 작지 않아야 한다. OSF 결함들이 OSF 구역에서 형성되는 것을 방지하기 위해, 산소 농도는 6.0×1017atom/㎝3보다 크지 않아야 한다.
바람직하게, 단결정에서 격자간 산소의 농도는 도가니에 의해 수용되는 용융물에 가해진 CUSP 자기장 또는 수평 자기장의 도움으로 설정된다.
바람직하게, 기판 웨이퍼는 RTA 처리 이전 제1 시간에 연마된다. 바람직하게, 연마는 이중 측면 연마(double side polishing)로서 구현되는데, 그 과정에서 기판 웨이퍼의 전면과 후면은 동시에 연마된다. 바람직하게, 이 경우에 획득되는 물질 제거는 한 면 당 10㎛ 내지 30㎛이다. RTA 처리 후의 이러한 연마는 원칙적으로 권할 만하지 않은데, 그 이유는 무결함 구역의 두께가 상당히 감소되기 때문이다.
바람직하게, 자연 산화물 층(native oxide layer)의 두께보다 두꺼운 화학적으로 생성된 산화물 층을 기판 웨이퍼의 전면 상에서 획득하기 위해, 기판 웨이퍼는 산화제(oxidizing agent)를 이용하여 RTA 처리 이전에 처리된다. 바람직하게, 화학적 생성 산화물 층의 두께는 3㎚ 내지 8㎚이다. 바람직하게, 산화제는 오존이다. 화학적 생성 산화물 층은 RTA 처리 중의 오염물로부터 전면을 보호하고, RTA 처리로 인해 전면의 거칠기(roughness)가 원하지 않은 정도까지 증가하는 것으로부터 전면을 보호한다.
기판 웨이퍼의 RTA 처리는 1160℃ 이상 1190℃ 이하의 온도 범위 내의 온도까지, 바람직하게는 1175℃의 온도까지 기판 웨이퍼를 가열하는 단계, 및 5초 이상 30초 이하의 기간 동안 제1 열처리 중에 이 온도로 기판 웨이퍼를 유지하는 단계를 포함한다. 제1 열처리의 지속시간은 특별한 중요성을 갖는다. 지속시간이 길수록, 무결함 구역에 인접한 영역에서의 산소 석출물들의 피크 밀도는 더 클 것이고, 산소 석출물들의 밀도는 무결함 구역에 대한 경계로부터 기판 웨이퍼의 중심 평면을 향하는 방향으로 빠르게 상승할 것이다. 그러나, 지속시간은 30초보다 길지 않아야 하는데, 그 이유는 지속시간이 길수록 산소 석출물들의 피크 밀도가 기판 웨이퍼의 내부에서 재차 더욱 발견되기 때문이다.
기판 웨이퍼는 바람직하게 50℃/s 이상 95℃/s 이하의 온도 상승률로 바람직하게 550℃ 내지 650℃의 범위 내에 있는 시작 온도로부터 가열된다. 특히, 75℃/s의 온도 상승률이 바람직하다. 기판 웨이퍼의 전면이 아르곤 대기인 제1 대기에 노출되는 방식으로 제1 열처리가 수행된다. 제1 열처리는 기판 웨이퍼의 후면 또한 제1 대기에 노출되도록 수행될 수 있다. 다른 방법으로, 기판 웨이퍼의 후면은 아르곤 대기와는 상이한, 예를 들어 질소 대기인 대기에 노출될 수 있다.
제1 열처리 이후, 1160℃ 이상 1190℃ 이하의 전술된 온도 범위 내의 온도에서 제2 열처리가 수행되고, 기판 웨이퍼는 15초 이상 35초 이하의 기간 동안 이 온도로 유지된다. 제1 열처리 중에 기판 웨이퍼의 온도 및 제2 열처리 중에 기판 웨이퍼의 온도가 동일한 것이 바람직하다. 바람직하게, RTA 처리는 기판 웨이퍼의 온도가 제1 열처리와 제2 열처리 사이에서 전술된 온도 범위를 벗어나지 않는 방식으로 적응된다. 2개의 열처리 사이에서 기판 웨이퍼를 언급된 온도 범위로 유지하는 것이 유리한데, 그 이유는 기판 웨이퍼가 상대적으로 큰 온도 요동들에 노출되는 것을 방지하기 때문이다. 이는 슬립의 형성으로부터 그리고 점결함의 확산의 불리한 영향으로부터 기판 웨이퍼를 보호한다. 바람직하게, 제1 열처리와 제2 열처리 사이의 기간은 1초 이하이다.
기판 웨이퍼의 전면이 아르곤과 암모니아의 혼합물로 구성된 제2 대기에 노출되는 방식으로 제2 열처리가 수행된다. 제2 열처리는 기판 웨이퍼의 후면 또한 제2 대기에 노출되도록 수행될 수 있다. 다른 방법으로, 기판 웨이퍼의 후면은 제2 대기와 상이한, 예를 들어 질소 대기인 대기에 노출될 수 있다.
제2 대기에서, 아르곤:암모니아의 비는 바람직하게 10:1 내지 10:20이다. 바람직하게, 유량은 5 내지 25 slm이다.
제2 열처리 이후, 기판 웨이퍼는 350℃ 이하의 온도까지 급격하게 냉각된다. 바람직하게, 온도 감소율은 25℃/s 이상 50℃/s 이하이다. 특히, 35℃/s의 온도 감소율이 바람직하다.
제2 열처리의 과정에서, 기판 웨이퍼의 전면 상에 실리콘 산질화물을 함유하는 층이 생성된다. 바람직하게, 상기 층은 식각에 의해 제거된다. 바람직하게 사용된 식각제(etchant)는 0.5 부피% 이상 1.5 부피% 이하의 플루오르화 수소를 함유하는 수용성 식각제이다. 기판 웨이퍼의 전면의 헤이즈 프리 연마(haze free polishing)를 통한 실리콘 산질화물 층의 제거는 적당하지 않은데, 그 이유는 전면의 거칠기를 증가시켜서 입자들을 발생시키기 때문이다.
또한, 기판 웨이퍼의 식각 이전에 기판 웨이퍼의 가장자리를 연마하는 것이 바람직하다. 가장자리를 연마할 목적으로, 기판 웨이퍼는, 예를 들어 흡입 디바이스(척(chuck))에 의해 전면 또는 후면으로 홀딩될 수 있다. 실리콘 산질화물 층의 존재는 가장자리의 연마의 과정에서의 결함들에 의해 손상 받는 것으로부터 기판의 표면을 보호하는데, 이 결함들은 연마 기인성 결함들(polishing induced defect, PID)이라고 지칭된다.
기판 웨이퍼의 식각 이후, 기판 웨이퍼의 전면은 바람직하게 제2 시간에 연마된다. 바람직하게, 제2 연마는 헤이즈 프리 연마로서 수행되는데, 여기서 전면만이 연마되고, 물질 제거는 바람직하게 0.5㎛ 이하이다.
본 발명은 예시들에 기반하고 도면들을 참조하여 더 설명된다.
인용된 종래 기술에 비해 산소 석출물들의 형성에 관해 장점들을 갖는 반도체 웨이퍼 및 그 제조 방법이 제공된다.
도 1은 2개의 예시(B1 및 B2) 및 2개의 비교예(V1 및 V2)에 기반하여 무결함 구역의 깊이의 방사상 프로파일(radial profile)을 도시한다. DZ1는 열처리된 기판 웨이퍼의 중심과 가장자리 사이의 특정한 방사상 위치(r)에서 무결함 구역의 평균화된 깊이를 의미한다.
도 2는 예시(B1 및 B2) 및 비교예(V1 및 V2)에 기반하여, 열처리된 기판 웨이퍼의 전면으로부터의 거리(D)의 함수로서 BMD들의 밀도의 분포를 도시하는데, 여기에는 각자의 예시 및 비례예의 기판 웨이퍼의 중심에서의 분포가 예로서 표시되어 있다.
도 3은 예시(B1 및 B2) 및 비교예(V1 및 V2)에 기반하여, 열처리된 기판 웨이퍼의 중심으로부터의 방사상 위치(r)의 함수로서 BMD들의 밀도의 분포를 도시한다.
지름이 300mm인 단결정 실리콘으로 구성된 기판 웨이퍼들이 제공되었다. 기판 웨이퍼들 각각은 5.3×1017atom/㎝3의 농도의 격자간 산소, 중심으로부터 바깥으로 연장되고 베이컨시들이 지배적인 구역과, 상기 구역에 인접하여, 기판 웨이퍼의 가장자리까지 연장되고 격자간 실리콘들이 지배적인 [Pi] 구역을 포함한다. 연마 상태에서의 기판 웨이퍼들은 2개의 예시들의 기판 웨이퍼들의 경우에 본 발명에 따라 수행되었던 RTA 처리를 받았다. 비교예(V1)는 RTA 처리가 제1 열처리 없이 그 밖의 동일한 조건들 하에서 수행되도록 구성되었다. 비교예(V2)는 예시(B1 및 B2)와 같지만, 제1 열처리의 지속시간이 보다 길도록 구성되었다.
예시(B1 및 B2) 및 비교예(V2)의 기판 웨이퍼들은 75℃/s의 온도 상승률로 1175℃의 온도까지 가열되었고, 15초(예시(B1)), 30초(예시(B2)), 및 45초(비교예(V2))의 지속시간 동안 아르곤의 대기에서 이 온도로 열처리되었다(제1 열처리). 이후에, 15초의 지속시간 동안 1:1의 비의 아르곤과 암모니아의 대기에서의 과도적인 온도 변화 없이 동일한 온도로 제2 열처리가 수행되었다. 그 다음, 기판 웨이퍼들은 35℃/s의 온도 감소율로 냉각되었다.
BMD들 및 BMD들의 밀도들을 검출하기 위해, 열처리된 기판 웨이퍼들은 석출 열처리되었는데, 그 과정에서 존재하는 BMD들이 검출 가능한 사이즈로 성장한다. 석출 열처리는 질소 하에서 수행되었는데, 기판 웨이퍼들을 처음에 3시간에 걸쳐 780℃의 온도까지 가열한 다음, 16시간에 걸쳐 1000℃의 온도까지 가열하는 단계를 포함했다. BMD 검출은 Raytex Corporation로부터 MO441 타입의 검출 기구를 이용하여 균열된 가장자리에서의 레이저 광 산란을 통해 수행되었다.
도 1로부터 명확해지는 바와 같이, 본 발명에 따른 절차가 채택된 경우(예시(B1 및 B2))보다 제1 열처리가 생략된 경우(비교예(V1)), 무결함 구역의 깊이의 방사상 프로파일은 상당히 더 불균일하다.
도 2는 제1 열처리가 생략된 경우 BMD들의 피크 밀도가 상당히 낮다는 것을 도시한다. 게다가, 초기에, 깊이 방향으로의 BMD들의 밀도는 제1 열처리의 지속시간이 길수록 모두 빨리 상승한다(예시(B1 및 B2)). 마찬가지로, BMD들의 피크 밀도는 제1 열처리의 지속시간에 따라 상승한다. 그러나, 45초의 제1 열처리의 지속 시간은 더 이상 유리하지 않은데, 그 이유는 BMD들의 피크 밀도가 기판 웨이퍼 내에서 더 깊게 발견되기 때문이다(비교예(V2)).
도 3은 제1 열처리가 생략된 경우 BMD 밀도의 방사상 프로파일이 상당히 낮은 레벨에 있으며, 제1 열처리의 지속시간이 더 길수록 레벨이 모두 높다는 것을 알려준다.

Claims (11)

  1. 단결정 실리콘으로 구성된 반도체 웨이퍼를 제조하는 방법으로서,
    5초 이상 30초 이하의 기간 동안 1160℃ 이상 1190℃ 이하의 온도 범위 내의 제1 온도에서의 기판 웨이퍼의 제1 열처리로서, 상기 기판 웨이퍼의 적어도 전면은 아르곤으로 구성된 대기에 노출되는 것인, 상기 제1 열처리와, 15초 이상 35초 이하의 기간 동안 상기 전술된 온도 범위 내의 제2 온도에서의 상기 기판 웨이퍼의 제2 열처리로서, 상기 기판 웨이퍼의 적어도 전면(front side)이 아르곤과 암모니아로 구성된 대기에 노출되는 것인, 상기 제2 열처리로 서브분할되는, 상기 기판 웨이퍼의 RTA 처리를 포함하고,
    상기 RTA 처리에 의해, 상기 반도체 웨이퍼는
    상기 반도체 웨이퍼의 중심과 가장자리 사이에서 평균적으로 8㎛ 이상 18㎛ 이하의 깊이로 상기 전면으로부터 상기 반도체 웨이퍼의 후면(rear side)까지 연장되는 무결함(denuded) 구역과
    상기 무결함 구역에 인접해 있고 상기 전면으로부터 30㎛의 거리에서 2×109㎝-3 이상의 밀도의 BMD(bulk micro defect)들을 갖는 영역을 구비하도록 구성되는 것인,
    반도체 웨이퍼 제조 방법.
  2. 제1항에 있어서, 상기 무결함 구역에 인접해 있는 상기 영역에서는 4×109㎝-3 이상의 피크 밀도의 BMD들이 존재하는 것인, 반도체 웨이퍼 제조 방법.
  3. 단결정 실리콘으로 구성된 반도체 웨이퍼를 제조하는 방법으로서,
    단결정 실리콘으로 구성된 기판 웨이퍼 - 상기 기판 웨이퍼는 4.5×1017atom/㎝3 이상 6.0×1017atom/㎝3 이하의 농도를 갖는 격자간 산소(interstitial oxygen)를 함유함 - 를 제공하는 단계; 및
    5초 이상 30초 이하의 기간 동안 1160℃ 이상 1190℃ 이하의 온도 범위 내의 제1 온도에서의 상기 기판 웨이퍼의 제1 열처리로서, 상기 기판 웨이퍼의 적어도 전면은 아르곤으로 구성된 대기에 노출되는 것인, 상기 제1 열처리와, 15초 이상 35초 이하의 기간 동안 상기 전술된 온도 범위 내의 제2 온도에서의 상기 기판 웨이퍼의 제2 열처리로서, 상기 기판 웨이퍼의 적어도 전면이 아르곤과 암모니아로 구성된 대기에 노출되는 것인, 상기 제2 열처리로 서브분할되는, 상기 기판 웨이퍼의 RTA 처리
    를 포함하는 반도체 웨이퍼 제조 방법.
  4. 제3항에 있어서, 상기 기판 웨이퍼는, 50℃/s 이상 95℃/s 이하의 온도 상승률로 상기 제1 열처리 이전에 상기 제1 온도까지 가열되고, 25℃/s 이상 50℃/s 이하의 온도 감소율로 상기 제2 열처리 이후에 상기 제2 온도로부터 냉각되는 것인, 반도체 웨이퍼 제조 방법.
  5. 제3항 또는 제4항에서, 아르곤과 암모니아로 구성된 상기 대기는 10:20 이상 10:1 이하의 아르곤 대 암모니아의 비를 갖는 것인, 반도체 웨이퍼 제조 방법.
  6. 제3항 또는 제4항에 있어서, 상기 제2 열처리는 상기 제1 열처리 이후 1초 이하의 기간 내에 수행되고, 상기 제1 열처리와 상기 제2 열처리 사이에서의 상기 기판 웨이퍼의 온도는 1160℃ 이상 1190℃ 이하의 온도 범위에 남아 있는 것인, 반도체 웨이퍼 제조 방법.
  7. 제3항 또는 제4항에 있어서, 상기 RTA 처리 이전에 이중 측면 연마를 수행하는 단계를 더 포함하고, 상기 이중 측면 연마의 과정에서는, 상기 기판 웨이퍼의 상기 전면과 후면이 동시에 연마되고, 각각의 경우에서 10㎛ 내지 30㎛의 물질 제거가 획득되는 것인, 반도체 웨이퍼 제조 방법.
  8. 제3항 또는 제4항에 있어서, 자연 산화물 층(native oxide layer)의 두께보다 두꺼운 화학적으로 생성된 산화물 층을 상기 기판 웨이퍼의 상기 전면 상에서 획득하기 위해, 산화제(oxidizing agent)를 이용하여 상기 RTA 처리 이전에 상기 기판 웨이퍼를 처리하는 단계를 더 포함하는, 반도체 웨이퍼 제조 방법.
  9. 제3항 또는 제4항에 있어서,
    0.5 부피% 이상 1.5 부피% 이하의 플루오르화 수소를 함유하는 수용성 식각제(etchant)를 이용하여 상기 기판 웨이퍼를 식각함으로써 상기 RTA 처리 이후 상기 기판 웨이퍼의 상기 전면으로부터 실리콘 산질화물 층을 제거하는 단계를 더 포함하는, 반도체 웨이퍼 제조 방법.
  10. 제9항에 있어서, 상기 실리콘 산질화물 층을 제거하기 전에 상기 기판 웨이퍼의 가장자리를 연마하는 단계를 더 포함하는, 반도체 웨이퍼 제조 방법.
  11. 제9항에 있어서, 상기 실리콘 산질화물 층의 제거 이후 상기 기판 웨이퍼의 상기 전면을 헤이즈 프리(haze free) 연마하는 단계를 더 포함하고, 이 연마에서는 0.5㎛ 이하의 물질 제거가 획득되는 것인, 반도체 웨이퍼 제조 방법.
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