CN105097891B - 由硅构成的半导体晶片和其制造方法 - Google Patents

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Abstract

一种由单晶硅构成的半导体晶片，其具有前侧并具有后侧，并且具有剥蚀区，剥蚀区从所述前侧向后侧延伸、一直延伸到所述半导体晶片的中心与边缘之间平均不小于8μm并且不大于18μm的深度，以及具有邻接所述剥蚀区、且具有其在距所述前侧30μm的距离处密度不小于2×109cm‑3的BMD的区域。一种制造所述半导体晶片的方法，包括提供由单晶硅构成的衬底晶片；和对衬底晶片进行RTA处理，RTA处理再分为在由氩气组成的氛围中对衬底晶片进行第一热处理，和在由氩气和氨组成的氛围中对衬底晶片进行第二热处理。

Description

由硅构成的半导体晶片和其制造方法
技术领域
本发明涉及一种由单晶硅构成的半导体晶片，该晶片具有前侧且具有后侧，并且具有从所述前侧朝所述后侧的方向延伸的剥蚀区(denuded zone)，还具有邻接所述剥蚀区并具有特定BMD密度的区域。BMD(体微缺陷)是氧在单晶环境下的沉淀物，即所谓的氧沉淀物。本发明还涉及制造所述半导体晶片的方法。
背景技术
剥蚀区是半导体晶片涵盖前侧的区域，由于其没有缺陷，其充分适合作为用于构造电子结构的环境。邻接剥蚀区的具有BMD的区域十分重要，因为氧沉淀物充当使杂质远离剥蚀区的吸气(getter)中心。
剥蚀区通常在高温下通过热处理衬底晶片来制造。RTA处理、即被称为快速热退火的热处理是特别适合的，因为在其过程中将衬底晶片以高的升温速率加热到目标温度，以及在相当短的时间之后以高的降温速率冷却。借助于RTA处理来制造剥蚀区的时间花费相对短暂。
如果RTA处理在氮化氛围中进行，那么就可以促进接近剥蚀区的氧沉淀物的形成，因为在氮化过程中注入了空穴并且激发氧沉淀物的成核。氩气和氨的混合物特别适合作为所述氛围，因为RTA处理的目标温度由此还可以在滑移(slip)发生频率显著降低的范围中降低。相应的方法描述于例如US 2004/0053516 A1中。
所需衬底晶片的适当来源是由硅构成的单晶体，尤其是其根据CZ方法拉伸的。在所述方法中，将硅在由石英构成的坩埚中熔融，单晶体在籽晶的末端生长，其浸渍到所得熔融物中并且上升。坩埚材料被熔融物部分溶解，并以这种方式提供后续在衬底晶片中形成氧沉淀物所需的氧。
其形成尤其取决于在制造单晶体期间的比率V/G的特定缺陷使得更难以形成剥蚀区，或阻止剥蚀区的形成。如果在制造单晶体期间在熔融物与生长单晶之间的相位角下的拉伸速度V与轴向温度梯度的比率V/G在下阈限与上阈限之间，那么就不会发生所述缺陷的形成。缺陷形成由点缺陷的特定过饱和引起，这在所提及的条件下是不会实现的。如果比率V/G稍大于下阈限，那么硅间隙占主导地位，如果比率稍小于上阈限，那么空穴是占主导地位的点缺陷类别。总的说来可以区分出三个区，其中没有点缺陷的有害过饱和占优势。[Pi]区以硅间隙为主，[Pv]区以空穴为主，OSF区以空穴为主，且其中可以在氧气中氧化之后形成层错。
制造由其获得如下的衬底晶片、且所述衬底晶片完全由所提及的区中的仅一种组成的单晶体是复杂的并且不是非常经济的。为了实现那一点，仅允许比率V/G在非常窄的界限内波动。这些界限容易被越过，因为所述比率V/G沿着相界面通常不恒定。因此，更经济的是最大可能程度地使用下阈限与上阈限之间的廊道。在所述条件下拉伸的单晶体通常会产生包含[Pi]区和[Pv]区的衬底晶片。
本发明人使具有这些性质的衬底晶片在氩气和氨的混合物下经历RTA处理，并且确认剥蚀区的深度在衬底晶片的中心与边缘之间存在显著差异。这种不均一的径向过程是不利的，特别是对于其中的半导体晶片在进一步加工以形成电子元件的过程中进行回研磨的应用。如果剥蚀区太深地延伸到半导体晶片的内部，那么可能发生其中形成氧沉淀物的区域在回研磨(grinding-back)期间被完全去除。半导体晶片缺乏必需的吸气中心。本发明人此外确认，氧沉淀物的密度在朝向半导体晶片的中心平面的方向上仅适度增加。半导体晶片的中心平面是半导体晶片的前侧与后侧之间的虚拟平面。因此，在回研磨期间，可能发生的是尽管具有氧沉淀物的区域得到保持，但氧沉淀物在所述区域中的密度过低，无法显现出充分的吸气效应。
US 2005/0054124 A1描述了一种包括二阶段RTA处理的方法，其使得可利用具有剥蚀区的半导体晶片，所述剥蚀区的深度从中心到边缘都是相对恒定的。此外，所述半导体晶片具有邻接剥蚀区的区域，且具有在朝半导体晶片中心平面的方向上几乎恒定的氧沉淀物密度。
发明内容
本发明的一个目的是提供一种半导体晶片和其制造方法，其相较于所引用的现有技术具有尤其关于氧沉淀物形成的优势。
所述目的借助于一种由单晶硅构成的半导体晶片来实现，所述半导体晶片具有前侧且具有后侧，并且具有剥蚀区，剥蚀区从所述前侧向所述后侧延伸，直至在半导体晶片的中心与边缘之间平均不小于8μm并且不大于18μm的深度，并且具有邻接所述剥蚀区、且具有其在距所述前侧30μm的距离处密度不小于2×109cm-3的BMD的区域。
所述半导体晶片以在从半导体晶片的中心到边缘之间具有均一深度的剥蚀区为特征。此外，邻接剥蚀区的区域中的氧沉淀物或其核的密度在朝向半导体晶片的中心平面的方向上快速上升，并且在已接近相对于剥蚀区的边界时达到峰值密度。BMD的峰值密度优选地不小于4×109cm-3，特别优选地不小于7×109cm-3。在将半导体晶片回研磨到30μm的残余厚度的过程期间，BMD的峰值密度不小于2×109cm-3。所述半导体晶片因此具有邻接剥蚀区的区域，其中BMD的密度在深度方向上快速上升。由于大量具有吸气能力的直接接近剥蚀区的中心的可获取性，所述区域构成所谓的邻近的吸气剂(getter)。
这种半导体晶片借助于包括被次级划分的RTA处理的方法制造。
所述目的借助于一种制造由单晶硅构成的半导体晶片的方法实现，所述方法包括：提供由单晶硅构成的衬底晶片，所述衬底晶片含有浓度不小于4.5×1017个原子/cm3并且不大于6.0×1017个原子/cm3的间隙氧；对所述衬底晶片进行RTA处理，该处理再划分为在不低于1160℃并且不高于1190℃的温度范围中的第一温度下对所述衬底晶片进行不少于5s并且不超过30s的持续时间的第一热处理，其中所述衬底晶片的至少前侧暴露于由氩气组成的氛围；和在所陈述温度范围中的第二温度下对所述衬底晶片进行不少于15s并且不超过35s的持续时间的第二热处理，此时其中所述衬底晶片的至少所述前侧暴露于由氩气和氨组成的氛围。
所提供的衬底晶片包含一个或多个区，其中硅间隙占主导地位，但低于会引起位错环形成的过饱和。这个区优选地是[Pi]区。形成位错环的所述缺陷也被称为A缺陷、L坑缺陷或位错簇。此外，提供的衬底晶片优选包含至少一个区，其中空穴占主导地位，但低于引起空穴凝聚体形成的过饱和。基于空穴凝聚体形成的缺陷通常称为COP缺陷、GOI缺陷或空隙缺陷。以空穴为主并且具有所提及性质的区是[Pv]区或OSF区。
如果衬底晶片包含至少一个[Pi]区、至少一个[Pv]区，或至少一个[Pi]区、至少一个[Pv]区和至少一个OSF区，那么将是特别优选的。此外，半导体晶片还可以具有一个区，其中空穴占主导地位并且存在GOI缺陷，只要其密度不大于1cm-2即可。
衬底晶片含有借助于校准因子、根据新ASTM所得浓度为不小于4.5×1017个原子/cm3且不大于6.0×1017个原子/cm3的间隙氧。所述氧浓度不应小于4.5×1017个原子/cm3，以便氧沉淀物可以按充足的数目和大小出现，以显示所努力要实现的吸气效应。氧浓度不应大于6.0×1017个原子/cm3，以防止OSF缺陷在OSF区中形成。
单晶体中的间隙氧的浓度优选地在外加于由坩埚容纳的熔融物上的水平磁场或CUSP磁场的帮助下设定。
衬底晶片优选地在RTA处理之前进行第一时间的抛光。抛光优选地以双面抛光形式实施，其过程中衬底晶片的前侧和后侧同时进行抛光。在这种情况下获得的材料去除优选地是每侧10μm至30μm。在RTA处理之后的这种抛光原则上是不推荐的，因为剥蚀区的厚度因此会显著减小。
衬底晶片优选地在RTA处理之前用氧化剂进行处理，以便在衬底晶片的前侧上获得比自然氧化物层的厚度更厚的化学制造的氧化物层。化学制造的氧化物层的厚度优选地是3nm到8nm。氧化剂优选臭氧。化学制造的氧化物层在RTA处理期间保护前侧免于污染，并且防止使前侧的粗糙度由于RTA处理而升高到不合需要的程度。
对衬底晶片作RTA处理包括将衬底晶片加热到不低于1160℃并且不高于1190℃的温度范围中的温度、优选地到1175℃的温度，并且在第一热处理期间保持衬底晶片在这个温度下不少于5s且不大于30s的持续时间。第一热处理的持续时间具有特别的重要性。持续时间越久，邻接剥蚀区的区域中的氧沉淀物的峰值密度就会越大，氧沉淀物密度从相对于剥蚀区的边界在朝衬底晶片的中心平面的方向上将上升得越快。然而，持续时间不应长于30s，因为在更长久的持续时间下，氧沉淀物的峰值密度会再次出现在更远的衬底晶片的内部。
衬底晶片以优选地不小于50℃/s且不大于95℃/s的升温速率从优选地在550℃到650℃范围中的起始温度加热。75℃/s的升温速率是特别优选的。所述第一热处理以这种方式进行，以便衬底晶片的前侧暴露于氩气氛围的第一氛围。第一热处理可以进行得使得衬底晶片的后侧也暴露于所述第一氛围。或者，衬底晶片的后侧可以暴露于不同于氩气氛围并且是例如氮气氛围的氛围。
在第一热处理之后，在不低于1160℃并且不高于1190℃的陈述温度范围中的温度下进行第二热处理，保持衬底晶片在这个温度下不小于15s并且不大于35s的持续时间。优选的是衬底晶片在第一热处理期间的温度与衬底晶片在第二热处理期间的温度相同。优选地，RTA处理以这种方式进行，以便衬底晶片的温度在第一与第二热处理之间不脱离所陈述的温度范围。在两个热处理之间保持衬底晶片在所陈述温度范围中是有利的，因为这样防止了衬底晶片暴露于相对大的温度波动。那样就可保护衬底晶片免于形成滑移、并且免于点缺陷扩散带来的不利影响。第一与第二热处理之间的时间优选地不大于1s。
第二热处理以如下方式进行，以使衬底晶片的前侧暴露于由氩气和氨的混合物组成的第二氛围。第二热处理可以进行得使得衬底晶片的后侧也暴露于第二氛围。或者，衬底晶片的后侧可以暴露于不同于第二氛围并且是例如氮气氛围的氛围。
在第二氛围中，氩气:氨的比率优选地是10:1到10:20。流速优选地是5-25slm。
在第二热处理之后，将衬底晶片快速冷却到不大于350℃的温度。降温速率优选地不小于25℃/s并且不大于50℃/s。35℃/s的降温速率是特别优选的。
在第二热处理的过程中，在衬底晶片的前侧上制造含有氧氮化硅的层。所述层优选地通过蚀刻而去除。所用蚀刻剂优选地是含有不小于0.5体积％并且不大于1.5体积％氟化氢的水性蚀刻剂。借助于对衬底晶片的前侧进行无混浊抛光(haze-free polishing)来去除氧氮化硅层是不方便的，因为这会增加前侧的粗糙度，并且产生颗粒。
还优选的是在蚀刻衬底晶片之前抛光衬底晶片的边缘。出于抛光边缘的目的，可以例如通过抽吸装置(吸盘chuck)在前侧或后侧处固持衬底晶片。氧氮化硅层的存在保护衬底晶片的表面不会在抛光边缘的过程中被缺陷损坏，所述缺陷被称为PID(抛光诱导的缺陷)。
在蚀刻衬底晶片之后，优选地二次抛光衬底晶片的前侧。第二抛光优选地以无混浊抛光形式进行，其中仅对前侧抛光，并且材料去除优选地不大于0.5μm。
以下基于实施例并且参考附图进一步解释本发明。
附图说明
图1所示为基于两个实施例(B1和B2)和两个比较实施例(V1和V2)的剥蚀区深度的径向分布轮廓。DZ1表示在经热处理的衬底晶片的中心与边缘之间的特定径向位置r处的剥蚀区的平均深度。
图2所示为基于实施例(B1和B2)和比较实施例(V1和V2)的BMD的密度分布作为其距经热处理的衬底晶片的前侧的距离D的函数，其中举例说明了各实施例和比较实施例的衬底晶片的中心的分布。
图3所示为基于实施例(B1和B2)和比较实施例(V1和V2)的BMD的密度分布作为距经热处理的衬底晶片的中心的径向位置r的函数。
具体实施方式
提供由单晶硅构成的直径是300mm的衬底晶片。每个衬底晶片含有浓度5.3×1017个原子/cm3的间隙氧，和从中心向外延伸并且以空穴为主的区，以及邻接所述区并延伸到衬底晶片的边缘、且以硅间隙为主的[Pi]区。使抛光状态下的衬底晶片经历RTA处理，其在两个实施例的衬底晶片的情况下根据本发明进行。比较实施例V1经配置为使得RTA处理在无第一热处理的情况下并在其它方面相同的条件下进行。比较实施例V2如实施例B1和B2般配置，但第一热处理的持续时间更长。
将实施例B1和B2以及比较实施例V2的衬底晶片以75℃/s的升温速率加热到1175℃的温度，并且在这个温度下在氩气氛围中热处理(第一热处理)15s(实施例B1)、30s(实施例B2)和45s(比较实施例V2)的持续时间。过后，在相同温度并且在无临时温度变化的情况下在1:1比率的氩气和氨的氛围中进行第二热处理15s的持续时间。然后将衬底晶片以35℃/s的降温速率冷却。
为了检测BMD和其密度，使经热处理的衬底晶片经历沉淀热处理，在其过程中BMD呈现为生长到可检测的大小。沉淀热处理在氮气下进行，且包括首先经3h的时段将衬底晶片加热到780℃的温度，然后经16h的时段加热到1000℃的温度。在裂缝边缘处使用来自Raytex Corporation的MO441型检测仪器借助于激光散射进行BMD检测。
如从图1明显可以看出的，剥蚀区深度的径向分布轮廓在省掉第一热处理(比较实施例V1)时比在采用根据本发明的程序(实施例B1和B2)时显著更不均一。
图2显示，BMD的峰值密度在省掉第一热处理时显著更低。此外，第一热处理的持续时间越久(实施例B1和B2)，BMD密度在深度方向上的最初上升越快。BMD的峰值密度同样随第一热处理的持续时间而上升。然而，45s的第一热处理持续时间不再是有利的，因为发现BMD的峰值密度会出现在衬底晶片内的更深处(比较实施例V2)。
图3揭示，BMD密度的径向分布轮廓在省掉第一热处理时处于显著较低的水平，并且第一热处理的持续时间越久，水平就越高。

Claims (10)

1.一种制造由单晶硅构成的半导体晶片的方法，其包括：
提供由单晶硅构成的衬底晶片，其中所述衬底晶片含有浓度不小于4.5×1017个原子/cm3并且不大于6.0×1017个原子/cm3的间隙氧；
对所述衬底晶片进行RTA处理，该处理再次化分为在不低于1160℃并且不高于1190℃的温度范围中的第一温度下对所述衬底晶片进行不少于5s且不超过30s的持续时间的第一热处理，其中将所述衬底晶片的至少前侧暴露于由氩气组成的氛围；和在所陈述温度范围中的第二温度下对所述衬底晶片进行不少于15s且不超过35s的持续时间的第二热处理，其中将所述衬底晶片的至少前侧暴露于由氩气和氨组成的氛围。
2.根据权利要求1所述的方法，其中将所述衬底晶片在所述第一热处理之前以不小于50℃/s且不大于95℃/s的升温速率加热到所述第一温度，并且在所述第二热处理之后以不小于25℃/s且不大于50℃/s的降温速率从所述第二温度冷却。
3.根据权利要求1或权利要求2所述的方法，其中所述由氩气和氨组成的氛围的氩气与氨的比率不小于10:20且不大于10:1。
4.根据权利要求1或权利要求2所述的方法，其中所述第二热处理在所述第一热处理之后不大于1s的持续时间内进行，且所述衬底晶片的温度在第一热处理与第二热处理之间保持在不低于1160℃且不高于1190℃的温度范围中。
5.根据权利要求1或权利要求2所述的方法，在所述RTA处理之前该方法进一步包括进行双面抛光，在双面抛光过程中衬底晶片的前侧和后侧同时抛光，且获得的材料去除在每种情况下为10μm到30μm。
6.根据权利要求1或权利要求2所述的方法，在所述RTA处理之前该方法进一步包括用氧化剂处理所述衬底晶片，以便在衬底晶片的前侧上获得比自然氧化物层的厚度更厚的化学制造的氧化物层。
7.根据权利要求1或权利要求2所述的方法，在所述RTA处理之后该方法进一步包括通过使用含有不小于0.5体积％且不大于1.5体积％氟化氢的水性蚀刻剂蚀刻所述衬底晶片，将氧氮化硅层从衬底晶片的前侧去除。
8.根据权利要求7所述的方法，在去除所述氧氮化硅层之前该方法进一步包括抛光所述衬底晶片的边缘。
9.根据权利要求7所述的方法，在去除所述氧氮化硅层之后该方法进一步包括无混浊抛光衬底晶片的前侧，其中获得不大于0.5μm的材料去除。
10.根据权利要求8所述的方法，在去除所述氧氮化硅层之后该方法进一步包括无混浊抛光衬底晶片的前侧，其中获得不大于0.5μm的材料去除。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015200890A1 (de) * 2015-01-21 2016-07-21 Siltronic Ag Epitaktisch beschichtete Halbleiterscheibe und Verfahren zur Herstellung einer epitaktisch beschichteten Halbleiterscheibe
CN108660513A (zh) * 2017-03-28 2018-10-16 上海新昇半导体科技有限公司 一种减少晶片缺陷的设备及方法
DE102017219255A1 (de) * 2017-10-26 2019-05-02 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium
US11959191B2 (en) 2019-04-16 2024-04-16 Shin-Etsu Handotai Co., Ltd. Method for manufacturing silicon single crystal wafer and silicon single crystal wafer
EP3929334A1 (de) * 2020-06-23 2021-12-29 Siltronic AG Verfahren zur herstellung von halbleiterscheiben

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642123B2 (en) * 2001-11-12 2003-11-04 Young-Hee Mun Method of fabricating a silicon wafer including steps of different temperature ramp-up rates and cool-down rates
CN1591781A (zh) * 2003-09-05 2005-03-09 海力士半导体有限公司 硅晶片及其制造方法
CN1943022A (zh) * 2004-04-23 2007-04-04 小松电子金属股份有限公司 硅半导体衬底的热处理方法以及使用该方法处理的硅半导体衬底
CN101176194A (zh) * 2005-05-13 2008-05-07 夏普株式会社 半导体器件及其制造方法
CN103578976A (zh) * 2012-08-08 2014-02-12 硅电子股份公司 单晶硅半导体晶片及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3430499B2 (ja) * 1996-08-09 2003-07-28 三菱住友シリコン株式会社 半導体ウェ−ハおよびその製造方法
JPH10180747A (ja) * 1996-12-24 1998-07-07 Tokyo Seimitsu Co Ltd ウェーハ製造システム
US6503594B2 (en) * 1997-02-13 2003-01-07 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects and slip
JP3614071B2 (ja) * 2000-02-10 2005-01-26 三菱住友シリコン株式会社 半導体ウェーハの表面処理方法及び半導体ウェーハ
JP2001308101A (ja) * 2000-04-19 2001-11-02 Mitsubishi Materials Silicon Corp シリコンウェーハの熱処理方法及びシリコンウェーハ
JP4720058B2 (ja) * 2000-11-28 2011-07-13 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
JP4078822B2 (ja) * 2001-10-10 2008-04-23 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
JP2003257882A (ja) * 2002-03-07 2003-09-12 Shin Etsu Handotai Co Ltd 半導体ウエーハの熱処理装置および熱処理方法
JP4366956B2 (ja) * 2003-02-19 2009-11-18 株式会社Ｓｕｍｃｏ 高品質ウェーハおよびその製造方法
KR101313326B1 (ko) * 2006-12-29 2013-09-27 에스케이하이닉스 주식회사 후속 열처리에 의해 산소 침전물로 되는 유핵의 분포가제어된 실리콘 웨이퍼 및 그 제조방법
JP5205840B2 (ja) * 2007-07-06 2013-06-05 信越半導体株式会社 半導体基板の製造方法
KR20100036155A (ko) * 2008-09-29 2010-04-07 매그나칩 반도체 유한회사 실리콘 웨이퍼 및 그의 제조방법
DE102009025243B4 (de) * 2009-06-17 2011-11-17 Siltronic Ag Verfahren zur Herstellung und Verfahren zur Bearbeitung einer Halbleiterscheibe aus Silicium
JP2012119528A (ja) * 2010-12-01 2012-06-21 Tokyo Electron Ltd 窒化シリコン膜のエッチング方法、エッチング装置及び記憶媒体
JP2012142455A (ja) * 2010-12-29 2012-07-26 Siltronic Ag アニールウエハの製造方法
JP5641537B2 (ja) * 2011-03-22 2014-12-17 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
JP2013201314A (ja) * 2012-03-26 2013-10-03 Globalwafers Japan Co Ltd シリコンウェーハの製造方法
JP5776669B2 (ja) * 2012-11-13 2015-09-09 株式会社Sumco エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、および固体撮像素子の製造方法
TWI614808B (zh) * 2012-11-19 2018-02-11 太陽愛迪生公司 藉由活化非活性氧沉澱核製造高沉澱密度晶圓之方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642123B2 (en) * 2001-11-12 2003-11-04 Young-Hee Mun Method of fabricating a silicon wafer including steps of different temperature ramp-up rates and cool-down rates
CN1591781A (zh) * 2003-09-05 2005-03-09 海力士半导体有限公司 硅晶片及其制造方法
CN1943022A (zh) * 2004-04-23 2007-04-04 小松电子金属股份有限公司 硅半导体衬底的热处理方法以及使用该方法处理的硅半导体衬底
CN101176194A (zh) * 2005-05-13 2008-05-07 夏普株式会社 半导体器件及其制造方法
CN103578976A (zh) * 2012-08-08 2014-02-12 硅电子股份公司 单晶硅半导体晶片及其制造方法

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Publication number Publication date
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