KR101568875B1 - 반도체 소자와 집적 패시브 소자 모듈의 형성 방법 - Google Patents

반도체 소자와 집적 패시브 소자 모듈의 형성 방법 Download PDF

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칭 장
캉 첸
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Abstract

반도체 소자의 제조 방법은 상기 기판의 최상단 표면에 절연층이 인가된 기판을 제공하는 단계, 상기 기판의 최상단 표면상에 패시브 소자를 형성하는 단계, 상기 기판을 제거하는 단계, 상기 절연층상에 절연 폴리머 필름층을 증착하는 단계, 상기 절연 폴리머 필름층상에 금속층을 증착하는 단계를 포함한다. 솔더 마스크는 상기 금속층상에 형성된다. 컨포멀(CONFORMAL) 금속층은 이 단계 후에 상기 솔더 마스크상에 형성된다. 노치(NOTCH)는 상기 절연층 내부에 절연 폴리머 필름층과 절연층간의 연결을 강화시키기 위해 형성된다. 추가적인 반도체 다이는 상기 패시브 소자에 전기적으로 연결될 수 있다. 상기 기판의 제 1 부분은 백 그라인드 공정(BACK GRIND)을 통해 제거되고 제 2 부분은 그 후 웨트 드라이(WET DRY), 드라이 에칭(DRY ETCH) 또는 화학-기계적 평탄화 공정(planarization)을 통해 제거된다.
Figure R1020080115949
반도체 패키지, 솔더 범프, 배리어층, 웨팅층, 패시베이션층

Description

반도체 소자와 집적 패시브 소자 모듈의 형성 방법 {Semiconductor Device and Method of Forming Integrated Passive Device Module}
본 발명은 대체로 반도체 장치에 관한 것이며 특히 집적 패시브 소자(integrated passive devices), 표면 장착 소자(surface mounted devices) 및 인쇄회로기판(printed circuit board, PCB)를 가진 시스템 인 어 패키지(System in a package, SiP)의 패브리케이팅(fabricating) 방법에 관한 것이다.
반도체 또는 컴퓨터 칩은 오늘날 실질적으로 생산되는 모든 전자 제품에서 발견된다. 칩은 매우 복잡한 산업과 상업 전자 장치에만 사용되는 것뿐만 아니라 텔레비젼, 의류 세탁기 및 건조기, 라디오 및 전화기와 같은 많은 가전 제품 또는 소비자 용품에서도 사용된다. 제품이 축소화되고 동시에 보다 기능화됨으로 그 기능을 수행할 수 있도록 축소된 제품에 보다 많은 칩을 포함하게 된다. 하나의 예로 휴대전화의 크기가 축소된 것처럼 더욱 작아진 전자제품에 보다 많은 성능이 갖춰지게 된다.
전자 제품이 점점 축소될수록 여러 개의 칩을 하나의 시스템 패키지로 집적하는 것이 바람직하다. 개별적으로 분리되어 있던 칩들을 하나의 패키지로 집적함 으로써 생산비를 상당히 절감할 수 있다. 이러한 방법이 비록 선호되긴 하지만, 다른 칩과 패키지를 지닌 웨이퍼(wafer)를 박막 공정 기술(thin film processing techniques)을 이용해 칩을 집적하는 것은 상당히 힘든 과제이다. 하나의 실시예에서, 오늘날의 박막 공정 기술은 SiPs를 형성할 때 사용되는 고가의 특수한 기판 재료를 필요로 한다. 인쇄회로기판도 기판으로 사용될 수 있지만, 이것은 비교적으로 깨지기 쉽고 박막 공정 중에 발생하는 높은 온도에 의해 손상될 수도 있다. 또한 집적 회로(IC) 칩에 연결되어 있는 종래의 SiP 장치는 대체로 2D 배열 구도로 제한되어 있다. 결과적으로, 기판에 직접적으로 결합될 수 있는 다수의 IC 칩은 기판의 외형(geometry)에 따라 크게 제한될 수 있다. 최종적으로 부품 또는 추가적인 소자가 기판의 후면에 종래의 기술을 이용하여 장착될 시, 상기 기판내의 전기적 구조에 부착된 부품을 전기적으로 연결하기 위해 쓰루 기판 비아들(through substrate vias, TSVs)을 이용하게 된다. TSVs는 생산하기 어렵고 비용 또한 높다. 그래서 이것의 이용은 완성된 상기 소자의 비용을 상당히 증가시킨다.
본 발명의 목적은 집적 박막 소자들(integrated thin film devices)를 가진 SiP, 표면 장착 기술 소자 및 인쇄회로기판 소자를 형성하는 방법에 있다. 덧붙여, 상기에 설명된 시스템의 공정 단계를 단축하고 보다 짧은 사이클 시간(cycle time)과 절감된 비용의 제조 기술에 있다.
하나의 실시예에서, 본 발명은 상기 기판의 최상단 표면에 절연층(insulation layer)이 인가된 기판을 제공하는 단계, 상기 기판의 최상단 표면에 집적 패시브 회로(integrated passive circuit)를 형성하는 단계, 상기 기판을 제거하는 단계, 절연층상에 절연 폴리머 필름층(insulating polymer film layer)을 증착하는 단계 및 절연 폴리머 필름층상에 상호연결 구조를 형성하는 단계를 포함하는 반도체 소자의 제조 방법이다.
다른 실시예에서, 본 발명은 상기 기판의 최상단에 절연층이 인가된 기판을 제공하는 단계, 상기 기판의 최상단에 집적 패시브 회로를 형성하는 단계, 상기 기판을 제거하는 단계 및 절연층상에 인쇄회로기판을 장착하는 단계를 포함하는 반도체 소자의 제조 방법이다. 인쇄회로기판은 절연 폴리머 필름층과 절연 폴리머 필름층상에 증착된 상호연결 구조를 포함한다.
다른 실시예에서, 본 발명은 상기 기판의 최상단에 절연층이 인가된 기판을 제공하는 단계, 상기 기판상에 전도층과 유전층을 증착함으로 상기 기판상에 집적 패시브 회로를 형성하는 단계를 포함하는 반도체 소자의 제조 방법이다. 상기 집적 패시브 회로의 제 1 면을 노출시키기 위한 상기 패시베이션층의 제 1 개구를 에칭(etching)하는 단계, 상기 기판을 제거하는 단계, 상기 집적 패시브 회로의 제 2 면을 노출시키기 위한 상기 절연층의 제 1 개구를 에칭하는 단계, 상기 절연층상에 절연 폴리머 필름을 증착하는 단계 및 상기 절연 폴리머 필름상에 금속층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법이다.
다른 실시예에서, 본 발명은 상기 기판의 최상단에 절연층이 증착된 기판을 제공하는 단계, 상기 기판의 최상단에 집적 패시브 회로를 형성하는 단계, 플립-칩 (flip-chip) 또는 와이어본딩(wire bonding)을 갖는 집적 패시브 회로의 제 1 면상에 위치한 개별 부품(discrete components) 또는 IC 다이를 표면 장착하는 단계, 유전 몰딩 재료(dielectric molding material)로 웨이퍼를 몰딩(molding)하는 단계, 상기 기판을 제거하는 단계, 상기 절연층상에 절연 폴리머 필름층을 증착하는 단계 및, 상기 절연 폴리머 필름층상에 상호 연결 구조를 증착하는 단계를 포함하는 반도체 소자의 제조 방법이다.
본 발명은 절감된 패브리케이션(fabrication) 비용과 동시에 높은 전체적 반복가능성(repeatable quality)을 가지면서 여러 개의 부품을 집적하는 효과가 있다.
본 발명은 유사한 참조 번호들이 동일 또는 유사한 부품들을 표시하는 도면 들을 참조하는 다음의 설명에서 하나 이상의 실시예들을 참조하여 기술된다.
본 발명이 그 목적들을 달성하기 위한 가장 최선 모드 관점에서 기술되지만, 당업자는 첨부된 청구범위에 의해 한정되고, 다음의 설명 및 도면들에 의해 지지되는 본 발명의 정신 및 범위안에 포함될 수 있는 변화, 변형 및 균등물을 커버하려는 것으로 이해할 것이다.
집적 패시브 소자, 표면장착 소자 및 인쇄회로기판-기초 소자를 가진 SiP는 다수의 소자를 하나의 패키지에 집적함으로써 발생되는 비용과 어려움을 완화시키는 데에 있다. 덧붙여, 상기 시스템은 보다 짧은 사이클 시간과 전체적으로 절감된 비용에 기여하는 단축된 공정 단계와 보다 저렴한 재료로 제조될 수 있다. 도 1의 장착된 반도체 소자에서 도시된 바와 같이, 소자(10)는 다이(14)의 액티브 영역(12)이 칩 캐리어 기판(chip carrier substrate) 또는 인쇄회로기판(16)을 향하여 아래로 장착되는 것을 포함한다. 액티브 영역(12)은 액티브 및 패시브 소자, 전도층과 다이(14)의 전기적 다자인(electrical design)에 따른 유전층을 갖는다. 다이(14)와 기판 또는 인쇄회로기판(16)간의 전기적 또는 기계적 상호 연결은 다수의 개별적 전도 솔더 범프들(solder bumps) 또는 볼들(22)(balls)로 이루어진 솔더 범프 구조(20)를 통해 달성될 수 있다. 솔더 범프는 범프 패드 또는 다이(14)의 액티브 영역(12)상에 인가된 상호 연결 사이트(24)에서 형성될 수 있다. 범프 패드(24)는 액티브 영역(12)에 형성된 전도 트랙에 의해 다이(14)의 액티브 회로에 연결된다. 솔더 범프(22)는 솔더 리플로우 공정(solder reflow process)을 통해 전기적 및 기계적으로 접촉 패드 또는 캐리어 기판(carrier substrate) 및 인쇄회로 기판(16)상의 상호 연결 사이트(26)에 연결된다. 상기 반도체 소자는 신호 전달을 빠르게 하고, 캐패시턴스(capacitance)을 낮추며 회로 성능의 전체적인 향상을 위해 다이(14)의 액티브 소자로부터 캐리어 기판상의 전도 트랙 또는 인쇄회로기판(16)으로 가는 짧은 전기적 전도 경로를 제공한다.
도 2a는 집적 박막 소자, 표면 장착 소자 및 인쇄회로기판기초 소자를 갖는 SiP 제조의 첫 단계를 도시한다. 반도체 웨이퍼(28)는 절연층(32)이 인가된 기판(30)을 갖는다. 기판(30)은 대체로 더미 웨이퍼(dummy wafer) 또는 방식용(sacrificial) 실리콘(Si) 웨이퍼 및 다른 적합한 유리 웨이퍼를 포함한다. 따라서, 기판(20)은 종래의 기판보다 비교적 저렴한 재료가 이용되므로 제조 중에 방식될 수 있게 한다. 절연층(32)은 선택적인 층이다. 이 층은 기판(30)을 웨이퍼(28)의 다른 층들로부터 전기적으로 독립시키게 한다. 절연층(32)은 또한 에치 스탑층(etch stop layer)이 될 수도 있다. 이로써 기판(30)을 제거하는 동안 절연층(32)은 기판(30)과 절연층(32)상에 형성되는 상기 부품의 손상을 방지하는 종점(end-point)을 찾아내는데 사용된다. 절연층(32)은 어떠한 적합한 재료로 제조될 수 있으며 다수의 층으로 형성될 수 있다. 예를 들어 실리콘 다이옥사이드 (SiO2), 실리콘 나이트라이드 (Si3N4), 실리콘 옥시-나이트라이드 (SiON) 또는 실리콘 엣챈트(silicon etchant)에 높은 선택력(selectivity)을 가지는 다른 재료의 층들로도 제조될 수 있다. 절연층(32)의 형성은 물리적 기상증착(PVD) 또는 화학적 기상증착(CVD)을 포함한다.
전도층(34a-34g)은 절연층(32)상에 증착되고 패턴화된다. 전도층(34)은 캐 패시터(capacitor)(34b), 레지스터(resistor)(34e와 34f) 및 인덕터(inductor)를 포함하는 다양한 집적 패시브 소자의 전극을 형성한다. 대체적인 실시예에서, 부가적인 시스템 부품 또는 트랜지스터(transistors), 다이오드(diodes) 및 다른 소산적인 또는 에너지 중립적인 소자를 포함하는 패시브 소자가 형성될 수 있다. 전도층 (34)은 알루미늄, 알루미늄 합금, 구리, 니켈, 금, 은, 셀리사이드(salicide), 폴리실리콘(polysilicon) 또는 기판상의 증착에 적합한 다른 전도적 재료로도 제조될 수 있다. PVD, CVD, 전해 도금 및 무전해 도금 공정은 전도층(34)을 형성하는데 이용될 수 있다.
저항층(36)은 전도층(34)과 절연층(32)상에 형성될 수 있다. 저항층(36)은 니켈-크롬(NiCr), 금속 실리사이드(metal silicide), 탠탈럼 나이트라이드(TaN) 및 높은 전기적 저항을 가진 폴리실리콘(polysilicon)으로도 제조될 수 있다. 저항층(36)의 증착은 PVD 또는 CVD를 포함한다.
유전층(38)은 저항층(36)상에 패턴화되고 형성된다. 유전층(38)은 캐패시터, 레지스터, 인덕터 및 지지 접촉 패드(34a, 34h)를 포함하는 다양한 패시브 회로 요소의 일부를 형성한다. 유전층(38)은 실리콘 나이트라이드(SiN), 탠탈럼 옥사이드 (Ta2O5), 하프니윰 옥사이드(HfO2) 또는 유전 필름 재료로 제조될 수 있다. 대체적인 실시예에서, 저항층(36)은 유전층(38)상에 형성된다.
상기 단계 이후, 패시베이션층(40)은 절연층(32), 전도층(34), 저항층(36) 및 유전층 (38)상에 융착된다. 패시베이션층(40)은 다양한 개구의 형성하기 위해 패턴화될 수 있으며 이로써 하나 또는 그 이상의 웨이퍼(28)의 하단 층을 노출하 게 된다. 도 2a에서 도시한 바와 같이, 패시베이션층(40)은 전도층(34)와 유전층 (38)의 일부를 노출하기 위해 패턴화되고 에칭된다. 패시베이션층(40)은 폴리이미드(polyimide), 벤조싸이클로부틴(benzocyclobutene, BCB), 폴리벤족사졸스, (polybenzoxazoles, PBO), 에폭시-기초(epoxy based) 절연 폴리머 및 다른 절연 폴리며 재료와 같은 적합한 절연 물질로 제조될 수 있다. 추후의 모든 패시베이션 층과 같이 패시베이션층(40)은 웨이퍼(28)의 층간에 물리적인 지지와 전기적 절연을 제공한다.
전도층(42)은 패시베이션층(40)상에 증착된다. 전도층(42)은 전도층(34)과 같이 적합한 재료와 적합한 방법으로 제조된다. 도 2a에서 도시한 바와 같이, 패시베이션층(40)에서 형성된 패턴의 특성(virtue)에 의해 전도층(42)은 전도층(34)과 유전층(38)의 일부와 접촉한다. 대체적인 실시예에서, 패시베이션층(40)은 전도층(42) 또한 저항층(36)과 접촉할 수 있도록 에칭될 수 있다. 전도층(42)은 웨이퍼(28)상에 전도층(44)의 증착을 용이하게 하기 위한 부착층의 기능을 한다. 대체적인 실시예에서, 확산(diffusion) 베리어 재료가 전도층(42)과 전도층(44)간에 물리적 및 전기적 연결을 강화하기 위해 증착될 수 있다.
전도층(44)은 전도층(42)상에 패턴화되고 형성된다. 전도층(44)은 전도층(34)과 같이 적합한 재료와 적합한 공정으로 제조된다. 하나의 실시예에서, 전도층(42)은 티타늄(Ti)과 구리를 포함한 전도층(44)을 포함한다.
최종적으로, 패시베이션층(46)은 도 2에서 도시된 바와 같이 전도층(44)와 모든 하단층상에 형성된다. 패시베이션층(46)은 패시베이션층(40)과 같이 적합한 재료와 적합한 방법으로 제조된다. 패시베이션층(46)은 구조적 지지를 제공하며 웨이퍼(28)의 하나 또는 그 이상의 하단층을 노출시키기위해 패턴화될 수 있다. 예를 들어 도 2a에서 도시된 바와 같이, 패시베이션층(46)은 전도층(42)과 전도층(44)의 일부를 노출시키기 위해 에칭된다.
적용에 따라 상기 소자는 금속, 유전체, 절연체 및 패시베이션층들의 다양한 조합을 이용해 제조될 수 있다. 하나의 실시예에서, 다수의 응용은 추가적인 금속층과 유전층이 웨이퍼(28)상에 형성되거나 일부가 제거되는 것을 필요로 한다. 또한, 하나 또는 그 이상의 접지면(ground planes)이 패브리케이션(fabrication) 공정 중에 웨이퍼(28)상에 형성될 수도 있다. 이와 같이 상기 소자의 추가적인 상호연결능력은 패턴화된 금속 상호연결층의 추가로 달성될 수 있다.
대체적인 실시예에서, 캐패시터는 금속-절연-금속(MIM) 구도롤 사용하여 상기 소자 내에 형성될 수 있다. 이러한 경우에 두 개의 단일 금속층들은 층간에 유전층이 인가된 기판(30)상에 형성될 수 있다. 추가적인 저항층들은 또한 캐패시터의 특성을 변형시키기 위해 상기 두 개의 금속층들간에 형성될 수 있다. 하나의 실시예에서, 플라스마가 증착된 SiN, Ta2O3 또는 양극 처리된 알루미늄 옥사이드 필름(aluminum oxide films)은 금속층들간에 증착되며 캐패시터의 전기 용랑을 증가시킨다.
도 2a에서 도시한 바와 같이, 집적 패시브 소자는 전도층들(44, 42), 유전층(38), 저항층(36) 및 전도층(34b)에 의해 형성된 캐패시터를 포함한다. 집적 패시브 소자는 전도층(34e)에 의해 형성된 레지스터, 저항층(36) 및 전도층(34f)을 더 포함한다. 집적 패시브 소자는 전도층(44, 42, 34g)에 의해 형성된 인덕터를 포함한다. 상기 인덕터는 웨이퍼(28)상에 단일층 또는 적층된 나선형의 인덕터 부품(stacked spiral inductor components)으로 형성될 수 있다. 일반적으로 적층된 나선형의 인덕터들은 영역 단위당 보다 높은 인덕턴스(inductance)를 제공한다. 하지만 단일층의 나선형 인덕터는 더 나은 Q 지수(Q Value)를 제공한다. 나선형 인덕터는 층간에 인가된 절연층을 갖는 두 개의 금속층들만큼 적게 형성될 수 있다.첫째, 나선형의 디자인은 제 1 금속층에서 패턴화되고 상기 나선형내의 일부는 절연층을 관통해 형성된 비아(via)를 이용해 제 2 금속층과 전기적으로 결합된다. 이러한 인덕터내에서, 상기 금속층들은 구리, 은 또는 금과 같은 높은 전도 금속들로 형성될 수 있다. 하나 또는 그 이상의 집적 패시브 소자는 상기 소자의 전기적 기능에 따라 패시브 회로에 상호 연결될 수 있다.
도 2b에서 도시한 바와 같이, 부착층(50)은 패시베이션층(46)상에 증착된다. 임시적인 웨이퍼 캐리어(52)는 부착층(50)을 이용해 패시베이션층(46)에 본딩된다. 임시적인 웨이퍼 캐리어(52)는 유리, 실리콘, 세라믹, 금속, 폴리머 복합재 또는 다른 단단한 재료로 제조될 수 있다.
도 2c는 기판(30)의 제거와 절연층(32)의 패터닝을 도시한다. 기판(30)은 추가적인 웨트 에칭 단계와 함께 기계적인 백 그라인딩(back grinding)으로 제거된다. 대체적으로 플라스마 에칭 및 화학-기계적 평탄화 (CMP) 공정이 이용될 수 있다. 현재의 방법으로는 기판(30)의 다수가 백 그라인딩 공정을 통해 초기에 제거되며 이는 약 10 내지 25㎛ 두께의 기판(30)을 남겨둔다. 남겨진 상기 기판(30)은 웨트 드라이, 드라이 에칭 또는 CMP 공정을 통해 제거된다. 기판(30)의 제거 후에 절연층(32)은 노출된다.
절연층(32)은 전도층(34a, 34h)의 일부를 노출하는 비아를 형성하기 위해 에칭된다. 하나의 실시예에서, 절연층(32)은 다음의 공정을 통해 형성된 선택적인 비아와 더불어 레이저 드릴(laser drill)을 사용하여 열어진다.
도 2d에서 도시한 바와 같이 절연 폴리머 필름(54)은 절연층(32)상에 있는 웨이퍼(28)의 후면에 적용된다. 폴리머 필름(54)은 레미네이션(lamination), 프린팅, 스프레이 코팅 또는 스핀 코팅(spin coating)과 같은 적합한 공정을 통하여 적용될 수 있다. 이것이 적용된 후 폴리머 필름(54)은 전도층들(34a, 34h)의 일부를 노츨하기 위해 에칭된다. 폴리머 필름(54)은 포토-리쏘그래피 또는 레이저 드릴링 시스템을 이용하여 에칭된다. 형성 후 폴리머 필름(54)은 0.5㎛보다 두껍다. 하지만 다수의 적용에서 폴리머 필름(54)은 50㎛보다 두껍다. 현재의 실시예에서, 폴리머 필름(54)은 1㏀cm보다 높은 저항을 지닌 높은 저항성 재료를 포함한다. 폴리머 필름(54)은 폴리이미드, BCB, PBO, 에폭시 레진(epoxy resin) 또는 WPR-유전(WPR-dielectric) 재료를 포함한다. 폴리이미드(polyimide) 재료는 일반적으로 3.3의 유전 상수(dielectric constanct)와 약 2.4E15Ωcm의 저항을 가진다. 에폭시 레진은 일반적으로 약 4.4의 유전 상수와 1.0E15Ωcm의 저항을 가진다. WPR-유전 재료는 일반적으로 3.6의 유전 상수와 약 1.0E15Ωcm의 저항을 지닌다.
금속층(56)은 폴리머 필름(54)상에 증착된다. 현재의 실시예에서, 금속층(56)은 구리이며 일반적으로 15㎛보다 두껍다. 하지만 대체적인 실시예에서, 금속층(56)의 두께는 3 내지 25㎛까지 될 수 있으며 일반적으로는 12㎛이다. 금속층(56)은 금, 은, 알루미늄, 알루미늄 합금,구리, 납, 니켈과 같은 적합한 재료로 제조될 수 있다. 적용에 따라 이것은 금속층(56)이 웨이퍼(28)내에 형성된 하나 또는 그 이상의 집적 패시브 소자 하단을 직접적으로 통과하는 것을 방지하기 위한 경로로 되어 있는 것을 선호하게 된다. 예를 들어 도 2d에서 도시한 바와 같이 금속층(56)은 상기 인덕터 하단에 직접적으로 통과하는 것을 방지하기 위해 증착된다. 왜냐하면 금속층(56)과 금속층(56)을 통과하는 신호는 인덕터 또는 다른 패시브 소자의 작동을 간섭할 수 있기 때문이다. 금속층(56)은 접지면으로 이용될 수 있다.
도 2e에서 도시된 바와 같이, 추가적인 금속층과 절연 폴리머 필름층은 폴리머 필름(54)과 금속층(56)을 형성하는 같은 방법으로 반도체 소자에 추가될 수 있다. 절연 폴리머 필름(62)은 폴리머 필름(54)과 금속층(56)상에 증착될 수 있다. 금속층(64)은 금속층(56)과 폴리머 필름(62)상에 증착된다. 금속층(64)은 인덕터와 다른 성능 가치를 갖는 스트립 라인(strip lines)을 형성한다. 이러한 상기 층들상에 절연 폴리머 필름(66)이 증착된다. 금속층(68)은 폴리머 필름(66)상에 증착된다. 금속층들(56, 64, 68)의 조합은 절연층(54, 66)과 함께 상기 패시브 소자와 상기 반도체 소자내의 다른 반도체 다이의 완전한 전기적 상호연결을 제공하기 위해 금속층들(34, 42, 44)과 전기적으로 연결하는 상호연결 구조를 구성한다.
금속층(68)은 분리된 접지면, 인덕터 및 전송(transmission) 라인을 형성할 수 있다. 절연 폴리머 필름층들은 폴리이미드, 에폭시 레진 또는 필러(filler) 재 료 및 섬유 재료가 첨가된 폴리머 복합재와 같은 단일의 폴리머 재료를 포함한다. 거의 모든 적용에서 폴리머 필름층은 높은 저항을 가지고 높은 주파수 전자기파(electromagnetic radiation)에 노출되었을 때 낮은 손실 탄젠트(loss tangent)를 갖는 것이 좋다. 1㏀cm의 저항과 0.01의 손실 탄젠트는 대부분의 적용에서 충분한 수치이다. 하나의 실시예에서, 히타치(Hitachi)에서 생산된 MSL-BE-67G(H) 기판 재료가 사용될 수 있다. 이는 주파수 2GHz에서 0.01의 손실 탄젠트와 1E15Ωcm의 저항을 지닌다. 추가적인 폴리머 필름층은 추가된 상기 금속층들간의 상호 연결성을 주기 위해 에칭된다.
최종적으로 솔더 마스크(72)는 금속층(68)과 폴리머 필름(66)상에 형성된다. 솔더 마스크(72)는 금속층(68)의 일부를 노출시키기 위해 패턴화된다.
최종적인 적용에 따라 추가적인 금속층들과 폴리머 필름층들의 모든 조합은 상기 반도체 소자에 추가될 수 있다. 예를 들어 다수의 적용에서는 웨이퍼(28)내에 형성된 상기 소자와 부가적인 외부 부품들간에 필요한 전기적 상호연결성을 제공하기에 단일의 금속층과 폴리머 필름층은 충분하다. 다른 실시예에서는 다수의 추가적인 금속층들과 폴리머 필름층들이 PCB 상호연결 구조를 제공하기 위해 상기 반도체 소자에 추가된다. 일부의 실시예에서 추가적인 금속층들은 상호연결 회로, 접지면 및 스트립 라인과 같은 특정한 시스템 부품을 형성할 수도 있다.
상호연결 회로의 추가는 웨이퍼(28)에 결합된 시스템 부품들과 웨이퍼 상단 또는 내부에 형성된 시스템 부품들간의 전기적 커뮤니케이션을 용이하게 한다. 상기 상호 연결은 시스템 적용에 따른 어떠한 적합한 배열로도 형성될 수 있다.
접지면은 웨이퍼(28)상에 형성된 패시브 소자의 전기적 접지(ground) 연결을 제공하는 금속 층을 일컫는다. 접지면은 또한 웨이퍼(28)에 결합된 개별 부품들의 선택적 접지 연결을 제공한다. 일반적으로 접지면은 소음을 줄이고 패시브 부품들간과 패시브 부품들과 상기 반도체 소자의 다른 부품들간의 크로스-토크(cross-talk)를 감소시킨다.
전송 라인 또는 스트립 라인은 금속 재료를 포함하며 전자기파를 흡수 하고 방출하는 전송 라인 역할을 수행한다. 따라서 스트립 라인은 신호 매칭(matching) 및 신호 전송을 용이하게 하고 나아가 상기 시스템의 라디오 주파수(RF)의 신호 완전성을 보증한다. 일반적으로 스트립 라인 안테나는 두 개의 평행한 접지면간에 형성된 금속 스트립으로 구성된다. 유전 재료는 접지면간과 금속 스트립 주변에 인가된다. 상기 금속 스트립의 기하학적인 특성, 상기 스트립과 접지면간의 거리와 유전 재료의 상대 유전율(permittivity)이 전송 라인의 특정한 임피던스(impedance)를 결정한다. 대체적으로 스트립 라인들은 마이크로스트립(microstrip)의 형태가 될 수 있다. 이러한 구도에서 스트립 라인들은 유전 재료에 의해 단일의 접지면으로부터 분리된 금속 스트립으로 구성된다.
대체적인 실시예에서 폴리머 필름(54)과 금속층(56)은 상기에 설명된대로 형성된다. 하지만 폴리머 필름(54)과 금속층(56)상에 직접적으로 추가적인 금속층들 및 폴리머 필름층들을 증착하는 것보다는 추가적인 폴리머 필름층들과 금속층들이 분리된 종래 PCB 패브리케이션 공정을 이용하여 처음으로 형성된다. 형성된 후에는 추가적인 금속층들과 폴리머 필름층들의 조합이 일직선으로 정렬(aligned)하게 되 며 그 후 폴리머 필름(53)과 금속층(56)에 결합하게 된다. 추가적인 금속층과 폴리머 필름층을 포함하고 있는 프리-패브리케이티드(pre-fabricated) PCB는 상기에 설명된 적합한 방법으로 폴리머 필름(54)과 금속층(56)에 본딩될 수 있다. 대체적으로 이것들은 컨포멀(conformal) 금속층이 금속층(56)과 접촉하고 본딩하는 점에서 PCB상에 컨포멀 금속층을 증착하는 것으로 본딩된다. 도 2e에서 도시한 바와 같이 금속층(68)은 컨포멀이며 이러한 방법으로 금속층(56)에 연결되어 있다. 본딩 후에는 추가적인 금속층들과 폴리머 필름층들이 금속층(56)으로의 접근을 가능하게 하는 비아를 열기 위해 레이저 드릴된다.
대체적인 실시예에서, 분리된 PCB는 절연층(32)에 직접적으로 연결될 수 있다. 이러한 경우에 상기에 설명된 방법에 따라 PCB에 있는 비아는 절연층(32)과 전도층(34)을 노출시키도록 개방된다. 컨포멀 금속층은 그 후 전도층(24)과 연결되고 더 나아가 웨이퍼(28)에 PCB를 연결하도록 PCB상에 증착된다.
현재의 실시예에서, 추가적인 PCB는 웨이퍼(28)상에 형성된 상기 패시브 소자들의 바로 하단에 위치한 추가적인 금속층들로 경로가 되지 않게 배열된다. 그리하여 인덕터와 같은 패시브 부품들의 높은 주파수 손실을 피할 수 있게 한다.
도 2f는 상기 반도체 소자의 패브리케이션에서 최종적인 단계를 도시한다. 첫째, 임시적인 웨이퍼 캐리어(52)와 부착층(50)은 열 또는 자외선(UV)-처리 공정을 통해 제거되고 용매에 젖게(solvent soaking)하거나 플라스마 클리닝을 통해 청소된다. 청소 후에는 개별 부품들 또는 반도체 다이가 전도층(44)에 결합될 수 있다. 상기 부품들은 적합한 공정을 이용해 결합될 수 있다. 예를 들어 도 2f에서 도시된 바와 같이, 부품(80)은 개별 패시브 소자이며 부품(84)은 디지털 패시브 회로(IC)이고 부품(90)은 라디오 주파수 IC이며 부품(96)은 표면 음파 웨이퍼 필터(surface acoustic wave filter)가 될 수 있다. 이러한 부품들은 범프들(82, 86, 92, 98)을 이용하여 전도층(44)에 연결된다. 이 방법을 사용하여 패시브 소자들, 액티브 소자들, 개별 패시브 소자들, 다른 IC 칩들 또는 개별 패키지들의 어떠한 조합도 웨이퍼(28)에 연결될 수 있다.
범프들(82, 86, 92, 98)은 부품들(80, 84, 90, 96)과 전도층(44)간의 전기적 그리고 기계적 상호연결을 형성한다. 범프들(82, 86, 92, 98)은 전도층(44)의 노출된 부분과 부품들(80, 84, 90, 96)의 접촉 패드상에 증착된 솔더 재료에 적용된 리플로우 공정에 의해 형성된다. 대체적인 실시예에서 범프들(82, 86, 92, 98)은 금 또는 구리 구조 및 각각 선택적인 플럭스(flux) 재료를 포함하는 주석/납(Sn/Pb), 구리/아연 (Cu/Zn), 구리/은(Cu/Ag)과 같은 적합한 재료로 제조될 수 있다. 범프들 (82, 86, 92, 98)은 적합한 상호 연결 구조를 통해 웨이퍼(28)내에 형성된 어떠한 패시브 소자와도 전기적으로 연결될 수 있다. 대체적인 실시예에서 추가적인 부품들(80, 84, 90, 96)은 추가적인 금속층들과 폴리머 필름층들 전에 웨이퍼(28)와 결합된다.
부품들(80, 84, 90, 96)은 표면실장공정(surface mounting technology, SMT)과 와이어 본딩과 같은 대체적인 공정을 이용하여 전도층(44)에 결합될 수 있다. 선택적인 언더필(underfill)(88, 94)은 기계적인 지지와 부품들(80, 84, 90, 96) 및 웨이퍼(28)의 열 브릿지(heat bridge) 역할을 하기 위해 부품들(80, 84, 90, 96)하단에 증착될 수 있다. 언더필(88, 94)은 에폭시, 폴리메릭(polymeric) 재료, 필름 또는 다른 무전도 재료로 제조될 수 있다.
부착된 부품들(80, 84, 90, 96)로 상기 반도체 소자는 플립-칩 또는 와이어 본딩 공정을 이용하여 다른 부품들 또는 시스템에 연결될 수 있다. 도 2f에서 도시된 바와 같이 와이어 본드 패드, 납(76), 금속층(68)간의 기계적 및 전기적 본딩를 형성하기 위한 열, 압력 및 초음파 에너지를 결합하는 적합한 공정을 이용하여 와이어 본드 패드와 납(76)은 금속층(68)에 연결된다. 적용에 따라 와이어 본드 패드와 납(76)은 금속 상호연결 네트워크를 통해 웨이퍼(28)상에 형성된 패시브 소자에 전기적으로 연결될 수 있다. 와이어 본드와 와이어 본드 패드는 적합한 방법 또는 전도 재료로 제조될 수 있다. 도 2f는 금속층(68)에 연결된 범프들(74)을 도시한다. 범프(74)는 상기 반도체 소자가 PCB 또는 메모리 회로와 같은 부가적인 부품과의 연결을 용이하게 하도록 금속층(68)과 결합된다. 범프(74)는 볼 드롭(ball drop) 또는 스텐실 프린팅(stencil printing) 공정을 이용해 형성될 수 있다. 범프(74)는 또한 금속 상호연결 네트워크에 의해 웨이퍼(28)상에 형성된 패시브 부품들에도 연결될 수 있다. 범프(74)와 패시브 부품들간의 상호연결은 적용의 요구에 따라 적합한 방법으로 패턴화될 수 있다.
도 3에서 도시한 바와 같이 디지털 집적 회로(100)은 와이어 본딩을 이용하여 전도층(44)에 연결된다. 따라서 와이어(102)는 디지탈 집적 회로(100)로부터 전도층(44)까지의 표면상에 형성된 접촉 패드들과 연결한다. 대체적인 실시예에서, 어떠한 적합한 부품은 와이어 본딩 공정을 통해 전도층(44)과 결합될 수 있다. 현 재의 실시예에서, 몰딩 컴파운드(molding compound) 또는 인켑슐란트(encapsulant)(104)는 부품들(80, 100, 90, 96) 과 패시베이션층(46)상에 인가된다. 인켑슐란트(104)는 부품들(80, 100, 90, 96)이 전도층(44)에 결합된 후에 증착된다. 이러한 실시예에서 부착층(50)과 임시적 웨이퍼 캐리어(52)를 제공하는 단계가 생략된다.
도 4에서 도시된 바와 같이 노치들(notches)(110, 112)은 절연층(32)으로부터 제거된다. 노치들(110, 112)은 적용에 따라 어떠한 적합한 모양이라도 가질 수 있다. 폴리머 필름(54)이 절연층(32)상에 형성되는 동안 폴리머 필름(54)은 노치들(110, 112)을 관통한다. 노치들(110, 112)을 넣음으로 폴리머 필름(54)은 절연층(32)으로의 본딩이 나아짐으로 향상된 물리적 완전성(physical integrity)을 가진다. 이러한 공정 중에 부착층(50)과 임시적 웨이퍼 캐리어(52)의 형성은 몰딩 컴파운드 또는 인캡슐란트(104)가 패시베이션층(46)상과 부품들(80, 84, 90, 96)에 인가되는 대신으로 생략될 수 있다.
대체적인 실시예에서, 노치들(110, 112)은 절연층(32)과 패시베이션층(40)상에 형성될 수 있다. 그러므로 폴리머 필름(54)이 양 층에 본딩되게 하여 연결의 물리적 완전성을 증가시킨다. 상기 노치들은 절연층(40)내로 의도적인 오버-에칭(over-etching)을 이용하여 절연층(32)의 에칭 동안에 형성된다. 여기에는 에칭 마스크와 같은 절연층(32)과 함께 패시베이션층(40)내로 언더컷(undercut)이 있을 것이다. 상기 언더컷은 강화된 고정(anchoring) 효과가 있다.
도 5가 도시하는 바와 같이, 선택적인 언더필(88, 94) 및 인캡슐란트(104)는 상기 반도체 소자의 패브리케이션 동안 적용되지 않는다. 대신에 몰딩 컴파운드 (114)는 패시베이션층(46)과 부품들(80, 84, 90, 96)상에 적용된다. 예를 들어, 몰딩 컴파운드는 마쯔시다(Matsushita)의 X8710F3A, 스미토모(Sumitomo)의 X80280S, 니토(Nitto)의 GE-100LFCG 또는 적합한 CTE, 신축성(shrinkage rate), 유전율, 유전 손실 탄젠트, 저항성, 기계적 및 열 강도를 가진 다른 몰딩 컴파운드가 될 수 있다. 절연층(32)은 노치들(110, 112)를 제공하기 위해 에칭되며 이것은 폴리머 필름(54)과 절연층(32)간의 물리적 연결을 강화된다. 그러므로 상기 반도체 소자의 강화된 물리적 완전성을 제공한다.
도 6이 도시한 바와 같이 부품들(80, 84, 90, 96)은 전도층(44)에 적합한 표면실장기술(SMT) 또는 플립-칩 공정을 이용하여 기판(30)이 제거되기 전에 결합된다. 추가적인 언더필 재료는 추가적인 기계적 지지를 제공하기 위해 전도층(44)과부품들(80, 84, 90, 96)간에 형성되지 않는다. 패시베이션층(46)은 생략된다.
대신에 몰딩 컴파운드(116)는 부품들(80, 84, 90, 96), 전도층(44), 전도층(42) 및 패시베이션층(40)상에 형성된다. 현재의 실시예에서 장착(mounting) 공정은 몰딩 컴파운드(116)가 상기 부품들에게 충분한 기계적 지지를 제공하는 것과 함께 부품(80, 84, 90, 96)을 전도층(44)에 연결하는데에 이용된다. 즉, 절연층(32)은 폴리머 필름(54)과 절연층(32)간의 물리적 연결을 강화하기 위한 노치들(110, 112)을 제공하는데에 에칭되고 이러함으로 향상된 시스템의 물리적 완전성을 제공한다. 최종적으로 현재 실시예에서, 패시베이션층(46)은 박막 공정 중 웨이퍼(28)상에 있는 최종적 패시베이션층으로 적용되지 않는다.
도 7에서 도시된 바와 같이, 영구적 지지 기판(120) 또는 웨이퍼 캐리어는 부착층(118)을 이용해 몰딩 컴파운드(116)에 연결된다. 영구적 지지 기판(120)은 유리, 실리콘, 세라믹, 금속, 폴리머 복합재 또는 다른 단단한 재료로 제조될 수 있다.
도 8이 도시한 바와 같이 방열판(heat spreader)(124)은 부착층(122)을 이용하여 몰딩 컴파운드(114)와 내장된 부품들(80, 84, 90, 96)상에 장착된다. 방열판 (124)는 향상된 열방출을 제공한다. 방열판(124)은 단조된 구리(forged Cu)와 같은 금속 재료를 포함한다.
다양하게 실시예에서 보여진 상기 반도체 소자는 와이어 본딩, 패터닝, 에칭 및 이와 비슷한 설비와 같이 종래 기술의 기구 또는 설비로 제조될 수 있다. 상기 반도체 소자는 절감된 패브리케이션 비용과 동시에 높은 전체적 반복가능성을 가짐으로 여러 개의 부품을 집적하는 진보된 기술를 지향하기 위함이다.
본 발명의 하나 이상의 실시예가 상세히 기술되었지만, 당업자는 이들 실시예에 대한 변형 및 응용이 다음의 청구범위에 기술된 본 발명의 범위를 이탈하지 않는 한 가능하다는 것을 이해할 것이다.
도면 1은 반도체 소자의 예를 도시하는 도면;
도면 2a-2f는 SiP의 형성 과정을 도시하는 도면;
도면 3은 개별 부품이 부착된 SiP를 도시하는 도면;
도면 4는 상기 웨이퍼의 절연층에 형성된 노치를 갖는 SiP를 도시하는 도면;
도면 5는 상기 패시베이션층과 부품상에 증착된 몰딩 컴파운드를 갖는 SiP를 도시하는 도면;
도면 6은 상기 웨이퍼 위에 형성된 최종 패시베이션층을 갖지 않은 SiP를 도시하는 도면;
도면 7은 웨에퍼 캐리어가 부착된 SiP를 도시하는 도면; 및
도면 8은 상기 몰딩 컴파운드상에 방열판(heat spreader)를 갖는 SiP를 도시한다.

Claims (24)

  1. 반도체 소자를 제조하는 방법에 있어서,
    표면 위에 배치된 절연층을 포함하는 제 1 기판을 제공하는 단계;
    (a) 상기 절연층의 제 1 표면 위에 제 1 전도층을 형성하고,
    (b) 상기 제 1 전도층 위에 유전층을 형성하며, 그리고
    (c) 상기 유전층 위에 제 2 전도층을 형성함에 의하여,
    상기 절연층 제 1 표면 위에 집적 패시브 소자를 형성하는 단계;
    임시적인 웨이퍼 캐리어를 상기 집적 패시브 소자에 본딩하는 단계;
    상기 절연층 제1 표면 맞은편 절연층 제 2 표면으로부터 상기 제 1 기판을 제거하는 단계;
    제 1 기판을 제거한 후 상기 절연층의 제 2 표면 위에 절연 폴리머 필름층을 증착시키는 단계;
    상기 절연 폴리머 필름층 위에 상호접속 구조체를 형성하는 단계; 그리고
    상기 임시적인 웨이퍼 캐리어를 제거하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 삭제
  3. 청구항 1에 있어서,
    제 2 영구적 지지 기판을 상기 반도체 소자에 연결하는 단계를 더 포함하는 반도체 소자 제조 방법.
  4. 청구항 1에 있어서,
    상기 집적 패시브 소자에 반도체 다이를 전기적으로 연결하는 단계를 더 포함하는 반도체 소자 제조 방법.
  5. 청구항 1에 있어서,
    상기 절연층 내로 노치를 형성하는 단계; 및
    상기 절연 폴리머 필름층의 일부를 상기 노치 내부로 증착시키는 단계;를 포함하는 반도체 소자 제조 방법.
  6. 청구항 1에 있어서,
    상기 제 1 기판을 제거하는 단계는,
    그라인딩 공정을 이용하여 상기 제 1 기판의 제 1 부분을 제거하는 단계; 및
    웨트 드라이, 드라이 에칭 또는 화학-기계적 평탄화 공정을 이용하여 상기 제 1 기판의 제 2 부분을 제거하는 단계;를 포함하는 반도체 소자 제조 방법.
  7. 반도체 소자를 제조하는 방법에 있어서,
    표면 위에 배치된 절연층을 포함하는 제 1 기판을 제공하는 단계;
    상기 절연층의 제 1 표면 위에 유도 특성을 나타내도록 권선된 전도층을 형성함으로써 상기 절연층 위에 집적 패시브 소자를 형성하는 단계;
    상기 절연층 제1 표면 맞은 편 절연층 제 2 표면으로부터 상기 제 1 기판을 제거하는 단계; 그리고
    상기 절연층의 제 2 표면 위에, 절연 폴리머 필름층 및 상기 절연 폴리머 필름층 위에 증착된 상호접속 구조체를 포함하는 인쇄회로기판을 배치하는 단계를 포함하는 반도체 소자 제조 방법.
  8. 청구항 7에 있어서,
    상기 집적 패시브 소자 위에 임시적인 웨이퍼 캐리어를 본딩하는 단계를 더 포함하는 반도체 소자 제조 방법.
  9. 청구항 7에 있어서,
    제 2 영구적 지지 기판을 상기 반도체 소자에 연결하는 단계를 더 포함하는 반도체 소자 제조 방법.
  10. 청구항 7에 있어서,
    상기 집적 패시브 소자에 반도체 소자를 전기적으로 연결하는 단계를 더 포함하는 반도체 소자 제조 방법.
  11. 삭제
  12. 청구항 7에 있어서,
    상기 제 1 기판을 제거하는 단계는,
    그라인딩 공정을 이용하여 상기 제 1 기판의 제 1 부분을 제거하는 단계; 및
    웨트 드라이, 드라이 에칭 또는 화학-기계적 평탄화 공정을 이용하여 상기 제 1 기판의 제 2 부분을 제거하는 단계;를 포함하는 반도체 소자 제조 방법.
  13. 반도체 소자를 제조하는 방법에 있어서,
    표면 위에 배치된 절연층을 포함하는 기판을 제공하는 단계;
    (a) 상기 절연층의 제 1 표면 위에 제 1 전도층을 증착하고,
    (b) 상기 제 1 전도층 위에 유전층을 증착함에 의하여, 상기 절연층 위에 집적 패시브 소자를 형성하는 단계;
    상기 집적 패시브 소자 위에 패시베이션층을 형성하는 단계;
    상기 패시베이션층 내에 제 1 개구를 형성하는 단계;
    상기 기판을 제거하는 단계;
    유전층 맞은 편 제1 전도층 표면 위로 상기 절연층 내에 제 2 개구를 형성하는 단계;
    상기 절연층의 제 1 표면의 맞은 편의 상기 절연층의 제 2 표면 위에 절연 폴리머 필름을 증착시키는 단계; 그리고
    상기 절연 폴리머 필름 위에 제 2 전도층을 형성하고, 상기 제1 전도층 표면을 접촉시키는 단계를 포함하는 반도체 소자 제조 방법.
  14. 청구항 13에 있어서,
    상기 집적 패시브 소자에 반도체 다이를 전기적으로 연결하는 단계를 더 포함하는 반도체 소자 제조 방법.
  15. 청구항 14에 있어서,
    상기 집적 패시브 소자와 반도체 다이 위에 몰딩 컴파운드를 증착시키는 단계를 더 포함하는 반도체 소자 제조 방법.
  16. 삭제
  17. 청구항 13에 있어서,
    상기 제 2 전도층 위에 솔더 마스크를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  18. 청구항 17에 있어서,
    상기 제 2 전도층 위에 제 3 컨포멀(conformal) 전도층을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
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