TW202333327A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW202333327A
TW202333327A TW112102532A TW112102532A TW202333327A TW 202333327 A TW202333327 A TW 202333327A TW 112102532 A TW112102532 A TW 112102532A TW 112102532 A TW112102532 A TW 112102532A TW 202333327 A TW202333327 A TW 202333327A
Authority
TW
Taiwan
Prior art keywords
conductive
conductive pillar
substrate
electronic component
semiconductor device
Prior art date
Application number
TW112102532A
Other languages
English (en)
Inventor
朴賢錫
金信在
申容武
徐東俊
Original Assignee
新加坡商星科金朋私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商星科金朋私人有限公司 filed Critical 新加坡商星科金朋私人有限公司
Publication of TW202333327A publication Critical patent/TW202333327A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/132—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13238—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13247—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本發明提供一種半導體裝置及其形成方法，包括提供一封裝，包括：基底，所述基底包括第一表面和第二表面，所述第二表面與所述第一表面相對；第一電子部件，安裝在所述基底的第一表面上；導電柱，形成於所述基底的第一表面上，其中所述導電柱的高度小於所述第一電子部件的高度；以及第一密封劑，設置於所述基底的第一表面上並覆蓋所述第一電子部件和導電柱；在所述第一密封劑內形成凹槽以暴露所述導電柱的頂面和側面的部分；以及在所述凹槽中形成凸塊，其中所述凸塊覆蓋所述導電柱的頂面和側面的暴露的部分。

Description

半導體裝置及其製造方法
本發明整體上關於半導體裝置，更具體言，關於一種半導體裝置及其製造方法。
由於消費者希望他們的電子產品更小、更快、性能更高，以及將越來越多的功能集成到單個設備中，半導體行業一直面臨著複雜集成的挑戰。一種解決方案是系統級封裝（System in Package，SiP）。SiP是一種功能性電子系統或子系統，其包括兩個或複數個異質半導體管芯，例如邏輯晶片、記憶體、積體被動元件（Integrated Passive Devices，IPD）、射頻（Radio frequency，RF）濾波器、感測器、散熱器或天線。最近，SiP使用雙面模塑（ Double Side Molding ，DSM）技術來進一步縮小整體封裝尺寸。然而，使用傳統的DSM技術形成的半導體裝置可能存在可靠性差的問題。
因此，需要一種可靠性高的半導體裝置。
本發明的目的是提供一種用於製造可靠性高的半導體裝置的方法。
根據本發明實施例的一態樣中，提供一種用於製造半導體裝置的方法。所述方法包括提供一封裝，所述封裝包括：一基底，所述基底包括一第一表面和一第二表面，所述第二表面與所述第一表面相對；一第一電子部件，所述第一電子部件安裝在所述基底的第一表面上；一導電柱，所述導電柱形成於所述基底的第一表面上，其中所述導電柱的高度小於所述第一電子部件的高度；以及一第一密封劑，所述第一密封劑設置於所述基底的第一表面上並覆蓋所述第一電子部件和所述導電柱；在所述第一密封劑內形成一凹槽以暴露所述導電柱的一頂面和一側面的部分；以及在所述凹槽中形成凸塊，其中所述凸塊覆蓋所述導電柱的頂面和側面的暴露的部分。
根據本發明實施例的另一態樣中，提供一種半導體裝置。所述半導體裝置包括：一基底，所述基底包括一第一表面和一第二表面，所述第二表面與所述第一表面相對；一第一電子部件，所述第一電子部件安裝在所述基底的第一表面上；一導電柱，所述導電柱形成於所述基底的一第一表面上，所述導電柱的高度小於所述第一電子部件的高度；一第一密封劑，所述第一密封劑設置在所述基底的第一表面上，並圍繞所述第一電子部件和所述導電柱；一凹槽，所述凹槽形成於所述第一密封劑內並暴露所述導電柱的一頂面和一側面的部分；以及凸塊，所述凸塊形成於所述凹槽內，其中所述凸塊覆蓋所述導電柱的頂面和側面的暴露的部分。
應當理解，前面的一般描述和下面的詳細描述都只是例示性和說明性的，並不構成對本發明的限制。此外，併入並構成本說明書一部分的圖式說明本發明的實施例並同說明書解釋本發明的原理。
以下詳細描述本發明例示性實施例係參考形成描述的一部分的圖式。圖式顯示本發明的具體例示性實施例。包括圖式在內的詳細描述足夠詳細地描述這些實施例，以使本領域技術人員能夠完成本發明。本領域技術人員可以進一步利用本發明的其他實施例，並在不脫離本發明的精神或範圍的情況下進行邏輯、機械等變化。因此，以下詳細描述的讀者不應以限制性的方式解釋該描述，並僅以所載專利範圍來限定本發明的實施例的範圍。
在本發明中，除非另有明確說明，否則本文中所使用單數係涵蓋複數。在本發明中，除非另有說明，否則使用「或」是指「和/或」。此外，使用術語「包括」以及諸如「包含」和「含有」的其他形式的不是限制性的。此外，除非另有明確說明，諸如「元件」或「方法」之類的術語覆蓋包括一個單元的元件和方法，以及包括多於一個子單元的元件和方法。此外，本文使用的章節標題僅用於組織目的，不應解釋為限制所描述的主題。
如本文所用，空間上相對的術語，例如「下方」、 「下面」、 「上方」、 「上面」、 「上」、 「上側」、 「下側」、 「左側」、 「右側」、 「水平」、 「垂直」等等，可以在本文中使用，以便於描述如圖式中所示的一個元件或特徵與另一元件或特徵的關係。除了圖中描繪的方向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同方向。該裝置可以以其他方式定向（旋轉90度或在其他方向），並且本文使用的空間相關描述符同樣可以相應地解釋。應該理解，當一個元件被稱為「連接到」或「耦接到」另一個元件時，它可以直接連接到或耦接到另一個元件，或者可以存在中間元件。
圖1A顯示使用雙面模塑（DSM）技術形成的半導體裝置100的截面圖。圖1B顯示圖1A所示的半導體裝置100的部分180的放大圖。
如圖1A所示，半導體裝置100包括基底110，基底110具有頂面110a和底面110b，底面110b與頂面110a相對。頂部電子部件125安裝在基底110的頂面110a上，並且底部電子部件135安裝在底面110b上。頂部密封劑120設置在頂面110a上且可覆蓋頂部電子部件125以防止其受到熱衝擊、物理附著、流體滲透等。此外，底部密封劑130設置在基底110的底面110b上用於類似保護目的。一個或複數個銅柱136可以形成於基底110的底面110b上且電連接至各自的導電圖案或其他類似結構。凸塊138形成於每個銅柱136上，以通過其實現半導體裝置110的內部電路與外部裝置或系統的連接。
繼續參考圖1B，銅柱136的底面136b和底部密封劑130的底面130b相對於基底110的底面處於同一高度。在一實施例中，銅柱136和底部密封劑130可在背部研磨處理中被同時研磨，隨後焊膏166可被印刷在銅柱136的底面136b上，並回流以形成凸塊138。然而，由於在研磨期間的不被期望的氧化或來自底部密封劑130的污染，銅柱136的底面136b可能展現出不佳的濕潤性能。因此，凸塊138可能不會覆蓋整個底面136b。此外，在兩個相鄰的銅柱136之間的底部密封劑130上還可能形成焊橋，引起半導體裝置100的漏電問題。
為了解決上述問題中的至少一個問題，根據本發明的一個態樣中提供了一種半導體裝置。在半導體裝置中，可以在基底的底面形成一個或複數個更短的銅柱，即，銅柱可被嵌入底部密封劑中。碗狀凹槽可形成於底部密封劑上並暴露銅柱的底面和側面的部分。此外，凸塊可形成於凹槽內並覆蓋銅柱的被暴露出的底面和側面的部分。由於銅柱的更多表面區域被凸塊覆蓋，可明顯改善銅柱和凸塊之間的粘附。此外，由於每個凸塊形成於底部密封劑的各個凹槽內，兩個凹槽之間的底部密封劑的部分可作為阻擋物以阻止焊橋的形成。因此，可提高半導體裝置的可靠性。
參考圖2A和圖2B，根據本發明的實施例顯示半導體裝置200的截面圖。圖2A顯示半導體裝置200的截面圖，以及圖2B顯示圖2A中的半導體裝置200的部分280的放大圖。
如圖2A和圖2B所示，半導體裝置200可包括基底210、頂部密封劑220、頂部電子部件225、底部密封劑230、底部電子部件235、導電柱236和凸塊238。
具體地，基底210具有頂面210a和底面210b。在一些實施例中，基底210可包括再分佈結構（Redistribution Structure，RDS），RDS具有一個或複數個介電層、和位於介電層之間並穿過介電層的一個或複數個導電層。導電層可定義焊盤、軌跡和插塞，電信號或電壓可通過他們在RDS中水平和垂直地分佈。如圖2A中的例子所示，RDS 215可包括形成於頂面210a上的複數個頂部導電圖案211和形成於底面210b上的複數個底部導電圖案212。此外，RDS 215還可包括一個或複數個導電通路213，導電通路213將形成於底面210b上的底部導電圖案212中的至少一個與形成於頂面210a上的頂部導電圖案211中的至少一個電連接。RDS 215可包括鋁（Al）、銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）或其他合適的導電材料中的一種或多種。在基底210為單層的情況下，導電通路213可在頂面210a和底面210b之間穿過以將頂部導電圖案211與底部導電圖案212分別直接連接。在基底210為多層的情況下，導電通路213可被配置為部分地在頂面210a和底面210b之間穿過以使用形成在基底210的其他佈線圖案來連接頂部導電圖案211和底部導電圖案212。可以理解的是，頂部導電圖案211，底部導電圖案212和導電通路213可以實現為各種結構和類型，但是本發明的態樣中不限於此。
頂部電子部件225可被安裝在基底210的頂面210a上，並與一個或複數個頂部導電圖案211電連接。在圖2A的例示中，頂部電子部件225可包括半導體管芯221和分立裝置222。在圖2A中，半導體管芯221以倒裝晶片的形式形成，並且可以被安裝成使半導體管芯221的導電凸塊223焊接到頂部導電圖案211的一部分上。在其他實施例中，半導體管芯221可包括接合焊盤並且可以通過引線接合連接到頂部導電圖案211。本發明並不將半導體管芯221和頂部導電圖案211之間的連接關係限定於本文所公開的例示。
底部電子部件235可被安裝在基底210的底面210b上，並與一個或複數個底部導電圖案212電連接。在圖2A的例示中，底部電子部件235被顯示為半導體管芯。在其他實施例中，底部電子部件235可包括複數個半導體管芯，或者還可以包括一個或複數個分立裝置，但是本發明的態樣中不限於此。底部電子部件235附接於複數個底部導電圖案的一部分212a，同時暴露複數個底部導電圖案中的剩餘部分212b。這些暴露的或未覆蓋的底部導電圖案212b可確保頂部電子部件225向外部環境的電連接可用，其隨後可與凸塊連接，並且可在下文中被稱為接觸焊盤。
如前所述，頂部電子部件225或底部電子部件235可包括半導體管芯或分立裝置。在一例示中，頂部電子部件225和底部電子部件235可包括一個或複數個電晶體，或者可以包括微控制器設備、射頻（RF）設備、無線（WiFi、WLAN等）開關、功率放大器裝置、低雜訊放大器（Low Noise Amplifiers，LNA）設備等。
頂部密封劑220可設置於基底210的頂面210a並覆蓋頂部電子部件225。頂部密封劑220可由通用型模塑膠樹脂製成，例如環氧基樹脂，但本發明的範圍不限於此。頂部密封劑220可保護頂部電子部件225免受外部環境的影響。
底部密封劑230可設置於基底210的底面210b，並圍繞底部電子部件235和導電柱236。導電柱236可包括鋁（Al）、銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）或其他合適的導電材料中的一種或多種。在一例示中，導電柱236為銅柱，但是本發明的態樣不限於此。在本例示中，導電柱236的高度小於底部電子部件235的高度，因此，當從底面210b觀察時，底部密封劑230的底面與底部電子部件235的底面共面，但是底部密封劑230的底面低於導電柱236的底面。在一些實施例中，導電柱236的高度可以是底部電子部件235的高度的10%至90%，例如是底部電子部件235的高度的20%、30%、40%、50%、60%、70%或80%等。底部密封劑230和頂部密封劑220可以由相同的材料製成，例如環氧基樹脂。這樣，當覆蓋底部電子部件235的過量的底面密封劑230沒有被去除時，這些更短的導電柱236可以不從底面密封劑230暴露，以避免導電柱236被不期望的氧化。
繼續參考圖2B，凹槽237可形成於底部密封劑230內且可暴露導電柱236的底面和側面的部分，該側面的部分相鄰於導電柱236的底面。例如，可使用雷射燒蝕操作形成凹槽237。在一些實施例中，導電柱236的側面的暴露部分的高度H2為導電柱236的整體高度H1的10%至90%，例如為導電柱236的整體高度的20%、30%、40%、50%、60%、70%或80%等。凸塊238可形成於凹槽內，並可覆蓋導電柱236的底面和暴露的側面。凸塊238和導電柱236看起來像火柴頭和火柴梗。如圖2B所示，凸塊238可包括主體238a和填充部分238b。具體地，凸塊238的主體238a覆蓋導電柱236的底面，以及凸塊238的填充部分238b填充在導電柱236暴露的側面和凹槽237之間。導電柱236的頂面可與底部導電圖案212連接，以及導電柱236的底面可與凸塊238連接。也就是說，導電柱236可將凸塊238與形成於基底210上的底部導電圖案212電連接。在半導體裝置200還連接至外部設備（例如，主機板）的情況下，凸塊238可被用於將半導體裝置200連接到外部設備。
在圖2B所示的例示中，凹槽237大體上具有梯形截面的截斷形狀（truncated shape），且包括凹槽壁237a和基部237b。基部237b可大體平行於底部密封劑230的底面，凹槽壁237a可相對於底部密封劑230的底面的具有銳角。基部237b的寬度大於導電柱236的寬度，且相應地形成於基部237b上的凸塊238的填充部分238b可圍繞導電柱236的側面的暴露部分。
圖2C根據本發明另一個實施例顯示圖2A中的半導體裝置200的部分280的放大圖。如圖2C所示，凹槽237-2只包括圓錐形凹槽壁237-2a，而沒有在凹槽壁237-2a和導電柱236之間形成的平坦基部（例如，圖2B所示的基部237b）。儘管如此，凹槽237-2的深度比導電柱236的底面的深度大，以使導電柱236的側面的至少一部分被暴露出來。
圖2D根據本發明的又一個實施例顯示圖2A中的半導體裝置200的部分280的放大圖。如圖2D所示，凹槽237-3通常具有圓柱形，且包括凹槽壁237-3a和基部237-3b。與圖2B和圖2C所示的傾斜的凹槽壁不同的是，圖2D所示的凹槽壁237-3a可垂直於底部密封劑230的底面。這樣，在凹槽237-3中可以形成更多的凸塊材料，從而進一步提高凸塊238-3對導電柱236的粘附。
參考圖3，根據本發明的實施例顯示製造半導體裝置的方法300的流程圖。例如，方法300可被用於製造圖2A所示的半導體裝置。
如圖3所示，方法300可以從框310中的提供封裝開始。在一些實施例中，封裝可以是積體電路封裝，例如，具有一些包圍一個或複數個半導體管芯的封裝材料。在框320中，可以平坦化封裝的密封劑。之後，在框330中可以在密封劑內形成凹槽，在框340中可以在凹槽內形成凸塊。
參考圖4A至4E，顯示用於製造半導體裝置的方法的各個步驟的截面圖。在下文中，圖3的方法300將參考圖4A至4E更詳細地描述。
如圖4A所示，提供封裝400。封裝400可包括基底410、頂部密封劑420、頂部電子部件425、底部密封劑430、底部電子部件435和一個或個多導電柱436。
基底410具有頂面410a和底面410b。再分佈結構（RDS）415可以形成在基底410內，RDS 415包括複數個頂部導電圖案411、複數個底部導電圖案412和複數個導電通路413，導電通路413將頂部導電圖案411中的至少一個與底部導電圖案412中的至少一個電連接。頂部電子部件425安裝在基底410的頂面410a上且可電連接至頂部導電圖案411。頂部密封劑420設置在基底410的頂面410a上且覆蓋頂部電子部件425。底部電子部件435安裝在基底410的底面410b上且可電連接至底部導電圖案412。導電柱436還形成於基底410的底面410b上且可電連接至底部導電圖案412。每個導電柱436的高度可比底部電子部件435相對於底面410b的高度小。在一些實施例中，導電柱436的高度可以是底部電子部件435的高度的10%至90%，例如，20%、30%、40%、50%、60%、70%或80%等。底部密封劑430設置在基底410的底面410b上且覆蓋底部電子部件435和導電柱436。在一些實施例中，導電柱436的高度可以彼此相同，也可以彼此不同。
如圖4B所示，底部密封劑430被平坦化以暴露底部電子部件435。在一些實施例中，使用研磨機的背部研磨，或其他合適的化學或機械研磨或蝕刻操作，來減小底部密封劑430的厚度並暴露底部電子部件435。通過去除底部密封劑430的一部分，平坦化可以導致底部密封劑430的表面與底部電子部件435的表面共面。由於導電柱436的高度小於底部電子部件435的高度，在平坦化後導電柱436還被底部密封劑430覆蓋。因此，導電柱436可不被氧化或污染。在一些實施例中，從導電柱436到底部電子部件435或在平坦化後暴露的其他錨點結構的相應距離可被提前測量，以使基於錨點結構的位置可以準確確定導電柱436的位置，即使它們沒有在平坦化後被暴露。在另一些實施例中，在底部密封劑430被平坦化或減薄後，仍可覆蓋底部電子部件435，而不將其暴露在外。
隨後，如圖4C所示，在底部密封劑430內形成凹槽437以暴露導電柱436的底面436a和側面436b的一部分。在一些實施例中，導電柱436的暴露的側面436b的高度為導電柱436的整體高度的10%至90%，例如，為導電柱436的整體高度的20%、30%、40%、50%、60%、70%或80%等。從底部密封劑430暴露出的底面436a和側面436b的一部分可以為在隨後步驟中形成的凸塊提供更大的接觸面，因此可以明顯改善導電柱436和凸塊之間的粘附。
在一些實施例中，可以在底部密封劑430中運用雷射燒蝕形成凹槽437。此外，凹槽437可以通過蝕刻製程或其他本領域已知的製程形成，只要密封劑材料可以被去除。在一些實施例中，在形成凹槽437後，還可以執行清潔操作以去除殘留物。例如，具有對應於導電柱436的開口的掩膜層可以被設置在底部密封劑430上，然後從掩膜層的開口暴露的密封劑材料可以被去除以暴露導電柱436的底面436a和側面436b的一部分。
在一些實施例中，凹槽437可以環繞導電柱436，即，導電柱436的全部週邊可以被暴露。在一些實施例中，凹槽437可以部分環繞導電柱436的側面。通常，凹槽437的寬度可以比導電柱436的直徑大，以促進隨後凸塊形成的步驟和實現更好的電性能。
關於凹槽437的配置的更多細節可以參考圖2B至2D和上述實施例的相關說明，此處不再贅述。
如圖4D所示，使用以下製程中的一種或任意組合將導電凸塊材料434沉積在底部密封劑430的凹槽中：蒸發、電鍍、化學鍍、球滴、或絲網印刷製程。導電凸塊材料可以是鋁（Al）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）、鉛（Pb）、鉍（Bi）、銅（Cu）、焊料或其組合，並具有可選的助焊劑溶液。例如，導電凸塊材料434可以是焊膏，以及焊膏被印刷在底部密封劑430的凹槽內。由於導電凸塊材料沉積在底部密封劑430的凹槽內，在兩個凹槽之間的底部密封劑430的部分可作為阻擋物以防止焊橋的形成。
如圖4E所示，凸塊438形成於底部密封劑430的凹槽中。可以使用合適的附接或接合製程將凸塊材料接合到導電柱436。在一實施例中，可以通過將凸塊材料加熱到其熔點以上來使凸塊材料回流以形成導電球或凸塊438。凸塊438可以覆蓋導電柱436的底面和暴露的側面。凸塊438可以從底部密封劑430的底面突出。由於導電柱436被底部密封劑430覆蓋且在平坦化操作中未被氧化或污染，導電柱436的底面和暴露的側面可以展現出更好的濕潤性能，且凸塊438可以覆蓋從底部密封劑430暴露出的導電柱436的整個表面。
在一些應用中，凸塊438還可以被壓接或熱壓接合至導電柱436。在導電凸塊材料包括助焊劑溶液的情況下，還可執行去焊操作以清除助焊劑溶液。圖4E所顯示出的半球形凸塊可以表示在導電柱436上方形成的一種互連結構。在其他實施例中，凸塊438可以是柱形凸塊、微凸塊或其他電互連。
關於凸塊438的配置的更多細節可以參考圖2B至2D和上述實施例的相關說明，此處不再贅述。
圖5A至5F根據本發明的實施例顯示用於製造封裝的操作。該封裝可以與圖4A的封裝400相同或相似。可以理解的是，可以使用該操作形成具有類似拓撲結構的封裝。
具體地，該操作從提供如圖5A所示的封裝基底510開始。基底510可以是層壓仲介層（interposer）、印刷電路板（Printed Circuit Board，PCB）、晶片形式、條狀仲介層、引線框或其他合適的基底。基底510可以包括一個或複數個絕緣層或鈍化層、一個或複數個穿過絕緣層形成的導電通路、以及形成在絕緣層之上或之間的一個或複數個導電層。基底510可以包括預浸漬聚四氟乙烯、FR-4、FR-1、CEM-1或CEM-3的一個或複數個層壓層，以及酚醛棉紙、環氧樹脂、樹脂、玻璃織物、磨砂玻璃、聚酯或其他增強纖維或織物的組合物。絕緣層可以包含一層或多層的二氧化矽（SiO 2）、氮化矽（Si 3N 4）、氮氧化矽（SiON）、五氧化二鉭（Ta 2O 5）、氧化鋁（Al 2O 3）或具有類似絕緣和結構特性的其他材料。基底510也可以是多層柔性層壓板、陶瓷、覆銅層壓板、玻璃或半導體晶片，半導體晶片包括含有一個或複數個電晶體、二極體和其他電路元件的有源表面以實現類比電路或數位電路。基底510可以包括使用濺射、電鍍、化學鍍或其他合適的沉積製程形成的一個或複數個導電層或再分佈層（RDL）。導電層可以是一層或多層的鋁（Al）、銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）、鈦（Ti）、鎢（W）或其他合適的導電材料。
在圖5A所示的例示中，僅以一個絕緣層作為主要基底，在基底510的頂面510a上形成複數個頂部導電圖案511，在基底510的底面510b上形成複數個底部導電圖案512。複數個頂部導電圖案511中的至少一個和複數個底部導電圖案512中的至少一個分別通過在絕緣層中形成的複數個導電通路513電連接。在一些替代實施例中，其他的絕緣層和/或導電層可以形成在圖5A所示的結構上，以實現更高級的信號路由。
如圖5B所示，焊膏526可以被沉積或印刷到頂部導電圖案511上的裝置將被表面安裝到基底510的頂面510a上的位置。焊膏526可以通過噴射印刷、雷射印刷、氣動地、通過針轉移、使用光刻膠掩模，通過範本印刷，或通過其他合適的操作來分配。
如圖5C所示，頂部電子部件525可以設置於頂面510a上，頂部電子部件525的端部與焊膏526接觸並在焊膏526上方。頂部電子部件525可以包括半導體管芯521和分立裝置522。根據需要，頂部電子部件525可以是無源或有源裝置，以在形成的半導體封裝內實現任何給定的電氣功能。頂部電子部件525可以是有源裝置，例如半導體管芯、半導體封裝、分立電晶體、分立二極體等。頂部電子部件525也可以是無源裝置，例如電容器、電感器或電阻器。然後，可以回流焊膏526以將頂部電子部件525機械和電耦接到頂部導電圖案511。
如圖5D所示，可以在基底510的頂面510a形成頂部密封劑520以覆蓋頂部電子部件525。可以使用錫膏印刷、壓縮模塑（compressive molding）、轉移模塑（transfer molding）、液態密封模塑（liquid encapsulant molding）、真空層壓、旋塗或其他合適的工具形成頂部密封劑520。在一例示中，具有頂部電子部件525的基底510設置在模具560中。模具560可以包括形成在其頂板或側板中的一個或複數個進入口560a。頂部密封劑520通過進入口560a注入模具560中。頂部密封劑520完全覆蓋半導體管芯521和分立裝置522。頂部密封劑520可以是高分子複合材料，例如具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或具有合適填充物的聚合物。頂部密封劑520可以是非導電的並且在環境上保護半導體裝置免受外部元件和污染物的影響。頂部密封劑520還可以保護頂部電子部件525免於由於暴露於光照而劣化。在一些例示中，如果需要，頂部密封劑520可以在從模具560中移除之後被平坦化。
如圖5E所示，底部電子部件535和導電柱536形成於底面上。例如，基底510被翻轉，使底面510b向上。將焊膏圖案化到基底510的底面510b上的底部導電圖案512的一部分上，並通過焊膏將底部電子部件535表面安裝在底面510b上。在圖5E的例示中，底部電子部件535被顯示為半導體管芯。在其他一些實施例中，複數個半導體管芯或一個或複數個分立裝置可以通過焊膏表面安裝在底面510b上。此外，在基底510的底面510b上的底部導電圖案512上形成導電柱536。例如，可以通過將導電材料的一個或複數個層沉積到掩膜層的開口中以形成導電柱536。在其他實施例中，通過其他合適的金屬沉積技術形成導電柱536。
如圖5F所示，可以在基底510的底面510b形成底部密封劑530以覆蓋底部電子部件535和導電柱536。可以使用錫膏印刷、壓縮模塑、轉移模塑、液態密封模塑、真空層壓、旋塗或其他合適的工具形成底部密封劑530。底部密封劑530和頂部密封劑520可以由相同的材料製成，例如環氧基樹脂。在一些例示中，如果需要，底部密封劑530可以在從模具中移除之後被平坦化。
儘管結合圖5A至圖5F說明了製造與圖4A中的封裝400相同或相似的封裝的製程，本領域技術人員將理解，在不脫離本發明的範圍的情況下，可以對該操作進行修改和調整。
本文的討論包括許多說明性圖式，這些說明性圖式顯示電子封裝元件的各個部分及其製造方法。為了說明清楚起見，這些圖並未顯示每個例示元件的所有態樣。本文提供的任何例示元件和/或方法可以與本文提供的任何或所有其他元件和/或方法共用任何或所有特徵。
本文已經參照圖式描述了各種實施例。然而，顯然可以對其進行各種修改和改變，並且可以實施另外的實施例，而不背離如所載專利範圍權闡述的本發明的更廣泛範圍。此外，通過考慮說明書和本文公開的本發明的一個或複數個實施例的實踐，其他實施例對於本領域技術人員將是顯而易知的。因此，本發明和本文中的實施例旨在僅被認為是例示性的，本發明的真實範圍和精神由所載例示性專利範圍的列表指示。
100:半導體裝置 110:基底 110a:基底之頂面 110b:基底之底面 120:頂部密封劑 125:頂部電子部件 130:底部密封劑 130b:底部密封劑之底面 135:底部電子部件 136:銅柱 136b:銅柱之底面 138:凸塊 166:焊膏 180:半導體裝置之部分 200:半導體裝置 210:基底 210a:基底之頂面 210b:基底之底面 211:頂部導電圖案 212:底部導電圖案 212a:底部導電圖案之部分 212b:底部導電圖案之剩餘部分 213:導電通路 215:再分佈結構（RDS） 220:頂部密封劑 221:半導體管芯 222:分立裝置 223:導電凸塊 225:頂部電子部件 230:底部密封劑 235:底部電子部件 236:導電柱 237、237-2、237-3:凹槽 237a、237-2a、237-3a:凹槽壁 237b、237-3b:基部 238、238-2、238-3:凸塊 238a:主體 238b:填充部分 280:半導體裝置之部分 300:方法 310~340:框 400:封裝 410:基底 410a:基底之頂面 410b:基底之底面 411:頂部導電圖案 412:底部導電圖案 413:導電通路 415:再分佈結構（RDS） 420:頂部密封劑 425:頂部電子部件 430:底部密封劑 434:導電凸塊材料 435:底部電子部件 436:導電柱 436a:導電柱之底面 436b:導電柱之側面 437:凹槽 438:凸塊 510:基底 510a:基底之頂面 510b:基底之底面 511:頂部導電圖案 512:底部導電圖案 513:導電通路 520:頂部密封劑 521:半導體管芯 522:分立裝置 525:頂部電子部件 526:焊膏 530:底部密封劑 535:底部電子部件 536:導電柱 560:模具 560a:進入口 H1:導電柱之整體高度 H2:暴露部分之高度
本文所引用的圖式構成說明書的一部分。圖式中所示的特徵僅圖示本發明的一些實施例，而非本發明的所有實施例，除非詳細描述，並另有明確說明，說明書的讀者不應得出反向教示。
圖1A顯示使用雙面模塑技術形成的半導體裝置的截面圖。
圖1B顯示圖1A中的半導體裝置的部分的放大圖。
圖2A根據本發明的實施例顯示半導體裝置的截面圖。
圖2B根據本發明的實施例顯示圖2A中的半導體裝置的部分的放大圖。
圖2C是根據本發明的另一實施例顯示圖2A中的半導體裝置的部分的放大圖。
圖2D是根據本發明的又一實施例顯示圖2A中的半導體裝置的部分的放大圖。
圖3是根據本發明的實施例顯示製造半導體裝置的方法的流程圖。
圖4A至4E是根據本發明的實施例顯示圖3中用於製造半導體裝置的方法的各個步驟的截面圖。
圖5A至5F是根據本發明的實施例顯示製造封裝的各個步驟的截面圖。
全部圖式中使用相同的元件符號來表示相同或相似的部分。
200:半導體裝置
210:基底
210a:基底之頂面
210b:基底之底面
211:頂部導電圖案
212:底部導電圖案
212a:底部導電圖案之部分
212b:底部導電圖案之剩餘部分
213:導電通路
215:再分佈結構(RDS)
220:頂部密封劑
221:半導體管芯
222:分立裝置
223:導電凸塊
225:頂部電子部件
230:底部密封劑
235:底部電子部件
236:導電柱
238:凸塊
280:半導體裝置之部分

Claims (20)

  1. 一種製造半導體裝置的方法，包括： 提供一封裝，所述封裝包括： 一基底，所述基底包括一第一表面和一第二表面，所述第二表面係與所述第一表面相對； 一第一電子部件，所述第一電子部件安裝在所述基底的第一表面上； 一導電柱，所述導電柱形成於所述基底的第一表面上，其中所述導電柱的高度小於所述第一電子部件的高度；以及 一第一密封劑，所述第一密封劑設置於所述基底的第一表面上並覆蓋所述第一電子部件和所述導電柱； 在所述第一密封劑內形成一凹槽以暴露所述導電柱的一頂面和一側面的部分；以及 在所述凹槽中形成一凸塊，其中所述凸塊覆蓋所述導電柱的頂面和側面的暴露的部分。
  2. 如請求項1所述的方法，其中所述導電柱的高度為所述第一電子部件的高度的10%至90%。
  3. 如請求項1所述的方法，其中所述凸塊包括一主體和一填充部分，所述凸塊的主體覆蓋所述導電柱的頂面，以及所述凸塊的填充部分覆蓋從所述第一密封劑暴露的所述導電柱的側面的部分。
  4. 如請求項1所述的方法，其中所述導電柱的側面的暴露部分的高度為所述導電柱的高度的10%至90%。
  5. 如請求項1所述的方法，還包括： 在所述第一密封劑內形成所述凹槽前，平坦化所述第一密封劑以暴露所述第一電子部件。
  6. 如請求項1所述的方法，其中： 在所述第一密封劑內形成所述凹槽包括使用雷射燒蝕製程在所述第一密封劑內形成所述凹槽。
  7. 如請求項1所述的方法，其中所述凹槽部分地或全部地圍繞所述導電柱。
  8. 如請求項1所述的方法，其中在所述凹槽中形成所述凸塊的步驟包括： 在所述第一密封的所述凹槽內印刷一焊膏；以及 回流所述焊膏以形成所述凸塊。
  9. 如請求項1所述的方法，其中所述導電柱包括一銅柱。
  10. 如請求項1所述的方法，其中所述導電柱在所述基底的第一表面上的所述第一電子部件外。
  11. 如請求項1所述的方法，其中所述封裝還包括： 一第二電子部件，所述第二電子部件安裝在所述基底的第二表面上；以及 一第二密封劑，所述第二密封劑設置在所述基底的第二表面上並覆蓋所述第二電子部件。
  12. 一種半導體裝置，包括： 一基底，所述基底包括一第一表面和一第二表面，所述第二表面與所述第一表面相對； 一第一電子部件，所述第一電子部件安裝在所述基底的第一表面上； 一導電柱，所述導電柱形成於所述基底的第一表面上，所述導電柱的高度小於所述第一電子部件的高度； 一第一密封劑，所述第一密封劑設置在所述基底的第一表面上，並圍繞所述第一電子部件和所述導電柱； 一凹槽，所述凹槽形成於所述第一密封劑內並暴露所述導電柱的頂面和側面的部分；以及 一凸塊，所述凸塊形成於所述凹槽內，其中所述凸塊覆蓋所述導電柱的頂面和側面的暴露的部分。
  13. 如請求項12所述的半導體裝置，其中所述導電柱的高度為所述第一電子部件高度的10%至90%。
  14. 如請求項12所述的半導體裝置，其中所述凸塊包括一主體和一填充部分，所述凸塊的主體覆蓋所述導電柱的頂面，以及所述凸塊的填充部分覆蓋從所述第一密封劑暴露的所述導電柱的側面的部分。
  15. 如請求項12所述的半導體裝置，其中所述導電柱的側面的暴露部分的高度為所述導電柱的高度的10%至90%。
  16. 如請求項12所述的半導體裝置，其中所述第一密封劑暴露所述第一電子部件的頂面。
  17. 如請求項12所述的半導體裝置，其中所述凹槽部分地或全部地圍繞所述導電柱。
  18. 如請求項12所述的半導體裝置，其中所述導電柱包括一銅柱。
  19. 如請求項12所述的半導體裝置，其中所述導電柱在所述基底的第一表面上的所述第一電子部件外。
  20. 如請求項12所述的半導體裝置，其中所述半導體裝置還包括： 一第二電子部件，所述第二電子部件安裝在所述基底的第二表面上；以及 一第二密封劑，所述第二密封劑設置在所述基底的第二表面上並覆蓋所述第二電子部件。
TW112102532A 2022-02-11 2023-01-19 半導體裝置及其製造方法 TW202333327A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN2022101332456 2022-02-11
CN202210133245.6A CN116631877A (zh) 2022-02-11 2022-02-11 半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
TW202333327A true TW202333327A (zh) 2023-08-16

Family

ID=87559021

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112102532A TW202333327A (zh) 2022-02-11 2023-01-19 半導體裝置及其製造方法

Country Status (4)

Country Link
US (1) US20230260881A1 (zh)
KR (1) KR20230121559A (zh)
CN (1) CN116631877A (zh)
TW (1) TW202333327A (zh)

Also Published As

Publication number Publication date
KR20230121559A (ko) 2023-08-18
CN116631877A (zh) 2023-08-22
US20230260881A1 (en) 2023-08-17

Similar Documents

Publication Publication Date Title
US10008470B2 (en) Embedded chip packages and methods for manufacturing an embedded chip package
US7790503B2 (en) Semiconductor device and method of forming integrated passive device module
US7208828B2 (en) Semiconductor package with wire bonded stacked dice and multi-layer metal bumps
KR101478875B1 (ko) 반도체 다이를 패키징하는 패키지 온 패키지 장치 및 방법
KR102642327B1 (ko) 반도체 디바이스 및 그 제조 방법
KR20190055709A (ko) 통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법
US11901255B2 (en) Semiconductor device and method of forming the same
KR20180106791A (ko) 반도체 장치 및 그 제조 방법
KR20180065907A (ko) 매립된 인덕터 또는 패키지를 갖는 집적 sip 모듈을 형성하는 반도체 소자 및 방법
CN107437545A (zh) 半导体器件的制造方法
US20170294412A1 (en) Semiconductor package and manufacturing method thereof
TW202145491A (zh) 半導體結構及其形成方法
JP2005109486A (ja) マルチチップモジュールの製造方法及びマルチチップモジュール
US10636745B2 (en) Semiconductor package device and method of manufacturing the same
TW202333327A (zh) 半導體裝置及其製造方法
US20230326769A1 (en) Method for making semiconductor device
US20230230856A1 (en) Semiconductor device and method for making the same
US11948899B2 (en) Semiconductor substrate structure and manufacturing method thereof
US20240038606A1 (en) Semiconductor devices and methods of manufacturing semiconductor devices
US20240063130A1 (en) Package structure and fabricating method thereof
CN117276260A (zh) 模块化半导体器件及包含该器件的电子器件
CN113013112A (zh) 半导体结构及其制造方法
JP2009290174A (ja) 半導体装置および半導体モジュール