KR20230121559A - 반도체 디바이스 및 그것의 제조를 위한 방법 - Google Patents

반도체 디바이스 및 그것의 제조를 위한 방법 Download PDF

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KR20230121559A
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KR
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conductive
electronic component
substrate
conductive pillar
semiconductor device
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KR1020230011794A
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현석 박
신재 김
용무 신
동준 서
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 디바이스 및 그 제조 방법이 제공된다. 방법은 패키지를 제공하는 단계 - 패키지는 제1 표면 및 제1 표면에 반대되는 제2 표면을 포함하는 기판, 기판의 제1 표면 상에 실장되는 제1 전자 컴포넌트, 기판의 제1 표면 상에 형성되며 그 높이가 제1 전자 컴포넌트의 높이보다 작은 전도성 필라, 및 기판의 제1 표면 상에 배치되며 제1 전자 컴포넌트 및 전도성 필라를 커버하는 제1 밀봉재를 포함함 -; 전도성 필라의 최상부면, 및 측면의 일 부분을 노출시키도록 제1 밀봉재에 홈을 형성하는 단계; 및 홈에 범프를 형성하는 단계 - 범프는 전도성 필라의 최상부면, 및 측면의 노출된 부분을 커버함 - 를 포함한다.

Description

반도체 디바이스 및 그것의 제조를 위한 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MAKING THE SAME}
본 출원은 일반적으로 반도체 디바이스들에 관한 것으로, 더 구체적으로 반도체 디바이스 및 그 제조 방법에 관한 것이다.
소비자들이 자신의 전자장치가 더 작고 더 빠르며 더 높은 성능을 갖기를 원하며, 점점 더 많은 기능들이 단일 디바이스로 통합됨에 따라, 반도체 산업은 복잡한 통합 과제들에 지속적으로 직면하고 있다. 솔루션들 중 하나는 시스템-인-패키지(System-in-Package)(SiP)이다. SiP는 로직 칩, 메모리, 통합 수동 디바이스들(integrated passive devices)(IPD), RF 필터들, 센서들, 히트 싱크들, 또는 안테나들과 같은 둘 이상의 이기종 반도체 다이스를 단일 패키지에 포함하는 기능적인 전자 시스템 또는 서브시스템이다. 최근, SiP는 양면 몰딩(Double Side Molding)(DSM) 기술을 사용하여 전체 패키지 크기를 더욱 축소한다. 그러나, 종래의 DSM 기술을 사용하여 형성된 반도체 디바이스들은 낮은 신뢰성을 가질 수 있다.
따라서, 신뢰성이 높은 반도체 디바이스가 필요하다.
본 출원의 목적은 높은 신뢰성을 갖는 반도체 디바이스를 제조하기 위한 방법을 제공하는 것이다.
본 출원의 실시예들의 양태에 따르면, 반도체 디바이스를 제조하기 위한 방법이 제공된다. 방법은 패키지를 제공하는 단계 - 패키지는 제1 표면 및 제1 표면에 반대되는 제2 표면을 포함하는 기판, 기판의 제1 표면 상에 실장되는 제1 전자 컴포넌트, 기판의 제1 표면 상에 형성되며 그 높이가 제1 전자 컴포넌트의 높이보다 작은 전도성 필라, 및 기판의 제1 표면 상에 배치되며 제1 전자 컴포넌트 및 전도성 필라를 커버하는 제1 밀봉재를 포함함 -; 전도성 필라의 최상부면, 및 측면의 일 부분을 노출시키도록 제1 밀봉재에 홈을 형성하는 단계; 및 상기 홈에 범프를 형성하는 단계 - 범프는 전도성 필라의 최상부면, 및 측면의 노출된 부분을 커버함 - 를 포함할 수 있다.
본 출원의 실시예들의 다른 양태에 따르면, 반도체 디바이스가 제공된다. 디바이스는 제1 표면 및 제1 표면에 반대되는 제2 표면을 포함하는 기판; 기판의 제1 표면 상에 실장되는 제1 전자 컴포넌트; 기판의 제1 표면 상에 형성되는 전도성 필라 - 전도성 필라의 높이는 제1 전자 컴포넌트의 높이보다 작음 -; 기판의 제1 표면 상에 배치되며, 제1 전자 컴포넌트 및 전도성 필라를 둘러싸는 제1 밀봉재; 제1 밀봉재 내에 형성되고, 전도성 필라의 최상부면, 및 측면의 일 부분을 노출시키는 홈; 및 홈 내에 형성되는 범프 - 범프는 전도성 필라의 최상부면, 및 측면의 노출된 부분을 커버함 - 를 포함할 수 있다.
전술한 일반적인 설명 및 이하의 상세한 설명 둘 다는 단지 예시적이고 설명을 위한 것이며 본 발명을 제한하지 않는다는 것을 이해해야 한다. 또한, 본 명세서에 포함되어 그 일부를 구성하는 첨부 도면은 본 발명의 실시예들을 예시하고, 설명과 함께 본 발명의 원리들을 설명하는 역할을 한다.
여기에 참조된 도면들은 명세서의 일부를 형성한다. 상세한 설명이 명시적으로 달리 나타내지 않는 한, 도면에 도시된 특징들은 본 출원의 모든 실시예가 아니라 본 출원의 일부 실시예들만을 도시하고, 본 명세서의 독자들은 그 반대의 의미를 나타내지 않아야 한다.
도 1a는 양면 몰딩 기술을 사용하여 형성된 반도체 디바이스를 도시하는 단면도이다.
도 1b는 도 1a의 반도체 디바이스의 일 부분을 도시하는 확대도이다.
도 2a는 본 출원의 실시예에 따른 반도체 디바이스를 도시하는 단면도이다.
도 2b는 본 출원의 실시예에 따른 도 2a의 반도체 디바이스의 일 부분을 도시하는 확대도이다.
도 2c는 본 출원의 다른 실시예에 따른 도 2a의 반도체 디바이스의 일 부분을 도시하는 확대도이다.
도 2d는 본 출원의 또 다른 실시예에 따른 도 2a의 반도체 디바이스의 일 부분을 도시하는 확대도이다.
도 3은 본 출원의 실시예에 따른 반도체 디바이스를 제조하기 위한 방법을 도시하는 흐름도이다.
도 4a 내지 도 4e는 본 출원의 실시예에 따른 도 3에 도시된 반도체 디바이스를 제조하기 위한 방법의 다양한 단계들을 도시하는 단면도들이다.
도 5a 내지 도 5f는 본 출원의 실시예에 따른 패키지를 제조하는 다양한 단계들을 도시하는 단면도이다.
동일한 참조번호들은 동일하거나 유사한 부분들을 지칭하기 위해 도면 전체에 걸쳐 사용될 것이다.
본 출원의 예시적인 실시예들에 대한 이하의 상세한 설명은 설명의 일부를 형성하는 첨부 도면들을 참조한다. 도면들은 본 출원이 실시될 수 있는 특정한 예시적인 실시예들을 도시한다. 도면들을 포함하는 상세한 설명은 본 기술분야의 통상의 기술자들이 본 출원을 실시할 수 있게 하도록, 이러한 실시예들을 충분히 상세하게 설명한다. 본 기술분야의 통상의 기술자들은 본 출원의 다른 실시예를 추가로 이용할 수 있고, 본 출원의 사상 또는 범위를 벗어나지 않고 논리적, 기계적 및 기타 변경을 할 수 있다. 따라서, 이하의 상세한 설명의 독자들은 그 설명을 제한적인 의미로 해석해서는 안 되며, 첨부된 청구항들만이 본 출원의 실시예의 범위를 정의한다.
본 출원에서, 단수의 사용은 특별히 달리 언급하지 않는 한 복수를 포함한다. 본 출원에서, "또는"의 사용은 달리 명시되지 않는 한 "및/또는"을 의미한다. 또한, 용어 "포함하는(including)"은 물론, "포함한다(includes)" 또는 "포함되는(included)"과 같은 다른 형태들의 사용은 제한적이지 않다. 추가로, "요소" 또는 "컴포넌트"와 같은 용어들은 특별히 달리 언급되지 않는 한, 하나의 유닛을 포함하는 요소들 및 컴포넌트들과, 하나 초과의 서브유닛을 포함하는 요소들 및 컴포넌트들을 모두 포괄한다. 추가로, 여기에 사용된 섹션 제목들은 체계화 목적만을 위한 것이며, 설명된 주제를 제한하는 것으로 해석되어서는 안 된다.
본 명세서에서 사용될 때, "밑의(beneath)", "아래의(below)", "위의(above)", "위의(over)", "상의(on)", "상부(upper)", "하부(lower)", "좌측(left)", "우측(right)", "수직(vertical)", "수평(horizontal)", "측방향(side)" 및 그와 유사한 것과 같이 공간적으로 상대적인 용어들은 도면들에 도시된 대로의 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위해, 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향에 추가하여, 사용 또는 동작 시의 디바이스의 상이한 배향들을 포괄하도록 의도된다. 디바이스는 다르게 배향될 수 있고(90도 회전 또는 다른 배향들), 본 명세서에서 사용된 공간적으로 상대적인 서술어들은 마찬가지로 그에 따라 해석될 수 있다. 요소가 다른 요소에 "연결된다" 또는 "결합된다"고 언급될 때, 그것이 다른 요소에 직접 연결되거나 결합될 수도 있고, 중간 요소들이 존재할 수도 있음을 이해해야 한다.
도 1a는 양면 몰딩(Double Side Molding)(DSM) 기술을 사용하여 형성된 반도체 디바이스(100)의 단면도를 도시한다. 도 1b는 도 1a에 도시된 반도체 디바이스(100)의 일 부분(180)의 확대도를 도시한다.
도 1a에 도시된 바와 같이, 반도체 디바이스(100)는 최상부면(110a), 및 최상부면(110a)에 반대되는 최하부면(110b)을 갖는 기판(110)을 포함한다. 최상부 전자 컴포넌트(125)는 기판(110)의 최상부면(110a)에 실장되고, 최하부 전자 컴포넌트(135)는 최하부면(110b)에 실장된다. 최상부 밀봉재(120)는 최상부면(110a)에 배치되고, 최상부 전자 컴포넌트(125)를 커버하여 열 충격, 물리적 부착, 유체 침투 등으로부터 보호할 수 있다. 또한, 최하부 밀봉재(130)는 유사한 보호 목적을 위해 기판(110)의 최하부면(110b)에 배치된다. 하나 이상의 구리 필라(136)는 기판(110)의 최하부면(110b)에 형성되어, 각각의 전도성 패턴들 또는 다른 유사한 구조물들에 전기적으로 연결될 수 있다. 범프(138)가 각각의 구리 필라(136) 상에 추가로 형성되어, 그를 통해 반도체 디바이스(100)의 내부 회로를 외부 디바이스 또는 시스템에 연결할 수 있도록 한다.
도 1b를 더 참조하면, 구리 필라(136)의 최하부면(136b) 및 최하부 밀봉재(130)의 최하부면(130b)은 기판(110)의 최하부면에 대해 동일한 레벨에 있다. 예에서, 구리 필라(136) 및 최하부 밀봉재(130)는 백그라인딩 프로세스에서 동시에 그라인딩될 수 있고, 다음으로, 솔더 페이스트(166)가 구리 필라(136)의 최하부면(136b) 상에 인쇄되고 리플로우되어 범프(138)를 형성할 수 있다. 그러나, 그라인딩 동안의 원하지 않는 산화, 또는 최하부 밀봉재(130)로부터의 오염으로 인해, 구리 필라(136)의 최하부면(136b)은 불량한 습윤 성능을 나타낼 수 있다. 따라서, 범프들(138)은 최하부면(136b) 전체를 커버하지 않을 수 있다. 또한, 2개의 이웃하는 구리 필라(136) 사이의 최하부 밀봉재(130) 위에 솔더 브리지들이 형성되어, 반도체 디바이스(100)의 누설 문제를 야기할 수 있다.
상술한 문제점들 중 적어도 하나를 해결하기 위해, 본 출원의 양태에서 반도체 디바이스가 제공된다. 반도체 디바이스에서, 하나 이상의 짧은 구리 필라가 기판의 최하부면 상에 형성될 수 있는데, 즉 구리 필라들은 최하부 밀봉재 내부에 매립될 수 있다. 보울 형상의 홈(bowl-shaped groove)이 최하부 밀봉재 내에 형성될 수 있고, 구리 필라의 최하부면, 및 측면의 일 부분을 노출시킬 수 있다. 또한, 범프가 홈에 형성될 수 있고, 구리 필라의 노출된 최하부면 및 측면을 커버할 수 있다. 구리 필라의 더 많은 표면적이 범프에 의해 커버될수록, 구리 필라와 범프 사이의 접착이 크게 향상될 수 있다. 또한, 각각의 범프가 최하부 밀봉재의 각각의 홈에 형성됨에 따라, 두 개의 홈 사이에 있는 최하부 밀봉재의 부분은 솔더 브리지들의 형성을 방지하는 장벽 역할을 할 수 있다. 따라서, 반도체 디바이스의 신뢰도가 개선될 수 있다.
도 2a 및 도 2b를 참조하면, 본 개시내용의 실시예에 따른 반도체 디바이스(200)의 단면도가 도시되어 있다. 도 2a는 반도체 디바이스(200)의 단면도를 도시한 것이고, 도 2b는 도 2a의 반도체 디바이스(200)의 일 부분(280)의 확대도를 도시한다.
도 2a 및 도 2b에 도시된 바와 같이, 반도체 디바이스(200)는 기판(210), 최상부 밀봉재(220), 최상부 전자 컴포넌트(225), 최하부 밀봉재(230), 최하부 전자 컴포넌트(235), 전도성 필라(236), 및 범프(238)를 포함할 수 있다.
구체적으로, 기판(210)은 최상부면(210a) 및 최하부면(210b)을 갖는다. 일부 실시예들에서, 기판(210)은 하나 이상의 유전체 층, 및 유전체 층들 사이에 있으며 유전체 층들을 관통하는 하나 이상의 전도성 층을 갖는 재배선 구조물(redistribution structure)(RDS)을 포함할 수 있다. 전도성 층들은 패드들, 트레이스들 및 플러그들을 정의할 수 있고, 그를 통해, 전기 신호들 또는 전압들이 RDS에 걸쳐 수평 및 수직으로 분배될 수 있다. 도 2a의 예에 도시된 바와 같이, RDS(215)는 최상부면(210a)에 형성된 복수의 최상부 전도성 패턴(211), 및 최하부면(210b)에 형성된 복수의 최하부 전도성 패턴(212)을 포함할 수 있다. 추가로, RDS(215)는 최상부면(210a)에 형성된 최상부 전도성 패턴들(211) 중 적어도 하나를 최하부면(210b)에 형성된 최하부 전도성 패턴들(212) 중 적어도 하나와 전기적으로 연결하는 하나 이상의 전도성 비아(213)를 더 포함할 수 있다. RDS(215)는 Al, Cu, Sn, Ni, Au, Ag 또는 임의의 다른 적절한 전기 전도성 재료 중 하나 이상을 포함할 수 있다. 기판(210)이 단층인 경우, 전도성 비아들(213)은 최상부면(210a)과 최하부면(210b) 사이를 관통하여 최상부 전도성 패턴들(211)을 최하부 전도성 패턴들(212)과 각각 직접 연결할 수 있다. 기판(210)이 다층인 경우, 전도성 비아들(213)은 최상부면(210a)과 최하부면(210b) 사이를 부분적으로 관통하여, 최상부 전도성 패턴들(211)과 최하부 전도성 패턴들(212)을 기판(210) 내에 형성되는 추가의 와이어 패턴들을 사용하여 연결할 수 있다. 최상부 전도성 패턴들(211), 최하부 전도성 패턴들(212) 및 전도성 비아들(213)은 다양한 구조들 및 유형들로 구현될 수 있지만, 본 출원의 양태들이 이에 제한되는 것은 아님을 알 수 있다.
최상부 전자 컴포넌트(225)는 기판(210)의 최상부면(210a)에 실장되어 하나 이상의 최상부 전도성 패턴(211)에 전기적으로 연결될 수 있다. 도 2a의 예에서, 최상부 전자 컴포넌트(225)는 반도체 다이스(221) 및 이산 디바이스들(222)을 포함할 수 있다. 도 2a에서, 반도체 다이스(221)는 플립 칩 유형으로 형성되며, 반도체 다이스(221)의 전도성 범프들(223)이 최상부 전도성 패턴들(211)의 일부에 용접되도록 실장될 수 있다. 다른 실시예들에서, 반도체 다이스(221)는 본드 패드들을 포함할 수 있고, 와이어 본딩에 의해 최상부 전도성 패턴들(211)에 연결될 수 있다. 본 출원은 반도체 다이스(221)와 최상부 전도성 패턴들(211) 사이의 연결을 여기에 개시된 것으로 제한하지 않는다.
최하부 전자 컴포넌트(235)는 기판(210)의 최하부면(210b)에 실장되어 하나 이상의 최하부 전도성 패턴(212)에 전기적으로 연결될 수 있다. 도 2a의 예에서, 최하부 전자 컴포넌트(235)는 반도체 다이로서 도시된다. 다른 실시예들에서, 최하부 전자 컴포넌트(235)는 복수의 반도체 다이스를 포함할 수 있거나, 하나 이상의 이산 디바이스를 더 포함할 수 있지만, 본 출원의 양태들은 이에 제한되지 않는다. 최하부 전자 컴포넌트(235)는 복수의 최하부 전도성 패턴(212a) 중 일부에 부착되는 한편, 복수의 최하부 전도성 패턴(212b) 중 나머지는 노출된다. 이러한 노출된 또는 커버되지 않은 최하부 전도성 패턴들(212b)은 최상부 전자 컴포넌트(225)에 대한 전기적 연결이 외부 환경에 이용가능하도록 보장할 수 있으며, 이는 후속하여 범프와 연결될 수 있고, 이후 접촉 패드들로 지칭될 수 있다.
앞에서 언급된 바와 같이, 최상부 전자 컴포넌트(225) 또는 최하부 전자 컴포넌트(235)는 반도체 다이 또는 이산 디바이스들을 포함할 수 있다. 예에서, 최상부 전자 컴포넌트(225) 및 최하부 전자 컴포넌트(235)는 하나 이상의 트랜지스터를 포함할 수 있거나, 마이크로컨트롤러 디바이스, 무선-주파수(radio-frequency)(RF) 디바이스, 무선(WiFi, WLAN 등) 스위치, 전력 증폭기 디바이스, 저잡음 증폭기(low noise amplifier)(LNA) 디바이스 등을 포함할 수 있다.
최상부 밀봉재(220)는 기판(210)의 최상부면(210a) 상에 배치되어 최상부 전자 컴포넌트(225)를 커버할 수 있다. 최상부 밀봉재(220)는 일반적인 몰딩 컴파운드 수지, 예를 들어 에폭시계 수지로 이루어질 수 있지만, 본 출원의 범위는 이에 제한되지 않는다. 최상부 밀봉재(220)는 외부 환경으로부터 최상부 전자 컴포넌트(225)를 보호할 수 있다.
최하부 밀봉재(230)는 기판(210)의 최하부면(210b) 상에 배치될 수 있고, 최하부 전자 컴포넌트(235) 및 전도성 필라(236)를 둘러쌀 수 있다. 전도성 필라(236)는 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 전기 전도성 재료 중 하나 이상을 포함할 수 있다. 예에서, 전도성 필라(236)는 구리 필라이지만, 본 개시내용의 양태들은 이에 제한되지 않는다. 예에서, 전도성 필라(236)의 높이는 최하부 전자 컴포넌트(235)의 높이보다 작고, 따라서 최하부면(210b)에서 볼 때, 최하부 밀봉재(230)의 최하부면은 최하부 전자 컴포넌트(235)의 최하부면과 동일 평면을 이루지만, 전도성 필라(236)의 최하부면보다는 낮다. 일부 실시예들에서, 전도성 필라(236)의 높이는 최하부 전자 컴포넌트(235)의 높이의 10% 내지 90% 범위, 예를 들어 최하부 전자 컴포넌트(235)의 높이의 20%, 30%, 40%, 50%, 60%, 70% 또는 80%일 수 있다. 최하부 밀봉재(230) 및 최상부 밀봉재(220)는 동일한 재료, 예를 들어 에폭시계 수지로 이루어질 수 있다. 이러한 방식으로, 최하부 전자 컴포넌트(235)를 커버하는 여분의 최하부 밀봉재(230)가 제거되지 않을 때, 그러한 더 짧은 전도성 필라(236)는 최하부 밀봉재(230)로부터 노출되지 않아서, 전도성 필라(236)의 바람직하지 않은 산화를 방지할 수 있다.
도 2b를 더 참조하면, 홈(237)이 최하부 밀봉재(230) 내에 형성될 수 있고, 전도성 필라(236)의 최하부면, 및 최하부면에 인접한 전도성 필라(236)의 측면의 부분을 노출시킬 수 있다. 홈(237)은 예를 들어 레이저 어블레이션 프로세스를 사용하여 형성될 수 있다. 일부 실시예들에서, 전도성 필라(236)의 측면의 노출된 부분의 높이(H2)는 전도성 필라(236)의 전체 높이(H1)의 10% 내지 90% 범위, 예를 들어 전도성 필라(236)의 전체 높이의 20%, 30%, 40%, 50%, 60%, 70% 또는 80%일 수 있다. 범프(238)가 홈 내에 형성될 수 있으며, 전도성 필라(236)의 최하부면 및 노출된 측면을 커버할 수 있다. 범프(238) 및 전도성 필라(236)는 성냥 머리 및 성냥개비처럼 보인다. 도 2b에 도시된 바와 같이, 범프(238)는 본체(238a) 및 충진부(filler portion)(238b)를 포함한다. 구체적으로, 범프(238)의 본체(238a)는 전도성 필라(236)의 최하부면을 커버하고, 범프(238)의 충진부(238b)는 전도성 필라(236)의 노출된 측면과 홈(237) 사이를 채운다. 전도성 필라(236)의 최상부면은 최하부 전도성 패턴(212)에 연결될 수 있고, 전도성 필라(236)의 최하부면은 범프(238)에 연결될 수 있다. 즉, 전도성 필라(236)는 범프(238)를, 기판(210) 상에 형성된 최하부 전도성 패턴(212)과 전기적으로 연결할 수 있다. 반도체 디바이스(200)가 마더보드와 같은 외부 디바이스에 더 연결되는 경우, 범프(238)는 반도체 디바이스(200)를 외부 디바이스에 전기적으로 연결하는 데에 사용될 수 있다.
도 2b에 도시된 예에서, 홈(237)은 일반적으로 사다리꼴 단면을 갖는 절두 형상을 가지며, 홈 벽(237a) 및 베이스(237b)를 포함한다. 홈 벽(237a)은 최하부 밀봉재(230)의 최하부면에 대해 예각을 가질 수 있는 반면, 베이스(237b)는 최하부 밀봉재(230)의 최하부면에 실질적으로 평행할 수 있다. 베이스(237b)의 폭은 전도성 필라(236)의 폭보다 크고, 이에 따라, 베이스(237b) 상에 형성된 범프(238)의 충진부(238b)는 전도성 필라(236)의 측면의 노출된 부분을 둘러쌀 수 있다.
도 2c는 다른 실시예에 따른 도 2a의 반도체 디바이스(200)의 부분(280)의 확대도를 도시한다. 도 2c에 도시된 바와 같이, 홈(237-2)은 원추형 홈 벽(237-2a)만을 포함하고, 홈 벽(237-2a)과 전도성 필라(236) 사이에는 평평한 베이스(예를 들어, 도 2b에 도시된 베이스(237b))가 형성되지 않는다. 여전히, 홈(237-2)의 깊이는 전도성 필라(236)의 최하부면의 깊이보다 크고, 그에 의해 전도성 필라(236)의 측면의 적어도 일 부분이 노출된다.
도 2d는 또 다른 실시예에 따른 도 2a의 반도체 디바이스(200)의 부분(280)의 확대도를 도시한다. 도 2d에 도시된 바와 같이, 홈(237-3)은 일반적으로 원통 형상을 가지며, 홈 벽(237-3a) 및 베이스(237-3b)를 포함한다. 도 2b 및 도 2c에 도시된 경사진 홈 벽들과는 달리, 도 2d에 도시된 홈 벽(237-3a)은 최하부 밀봉재(230)의 최하부면에 대해 수직할 수 있다. 이러한 방식으로, 더 많은 범프 재료가 홈(237-3) 내에 형성될 수 있고, 이에 의해 전도성 필라(236)에 대한 범프(238-3)의 접착력을 더욱 강화할 수 있다.
도 3을 참조하면, 본 출원의 실시예에 따라 반도체 디바이스를 제조하기 위한 방법(300)을 도시하는 흐름도가 도시된다. 예를 들어, 방법(300)은 도 2a에 도시된 반도체 디바이스를 제조하는 데 사용될 수 있다.
도 3에 도시된 바와 같이, 방법(300)은 블록(310)에서 패키지를 제공하는 것으로 시작할 수 있다. 일부 실시예들에서, 패키지는 집적 회로 패키지일 수 있고, 예를 들어 일부 패키지 재료가 하나 이상의 반도체 다이스를 둘러싼다. 블록(320)에서, 패키지의 밀봉재가 평탄화될 수 있다. 이후, 블록(330)에서 홈이 밀봉재 내에 형성될 수 있고, 블록(340)에서 범프가 홈 내에 형성될 수 있다.
도 4a 내지 도 4e를 참조하면, 반도체 디바이스를 제조하기 위한 방법의 다양한 블록들을 도시하는 단면도가 도시된다. 이하에서, 도 3의 방법(300)은 도 4a 내지 도 4e를 참조하여 더 상세하게 설명될 것이다.
도 4a에 도시된 바와 같이, 패키지(400)가 제공된다. 패키지(400)는 기판(410), 최상부 밀봉재(420), 최상부 전자 컴포넌트(들)(425), 최하부 밀봉재(430), 최하부 전자 컴포넌트(435), 및 하나 이상의 전도성 필라(436)를 포함할 수 있다.
기판(410)은 최상부면(410a) 및 최하부면(410b)을 갖는다. 복수의 최상부 전도성 패턴(411), 복수의 최하부 전도성 패턴(412), 및 최상부 전도성 패턴들(411) 중 적어도 하나를 최하부 전도성 패턴들(412) 중 적어도 하나에 전기적으로 연결하는 복수의 전도성 비아(413)를 포함하는 재배선 구조물(RDS)(415)이 기판(410) 내에 형성된다. 최상부 전자 컴포넌트(425)는 기판(410)의 최상부면(410a)에 실장되어 최상부 전도성 패턴들(411)과 전기적으로 연결된다. 최상부 밀봉재(420)는 기판(410)의 최상부면(410a) 상에 배치되고, 최상부 전자 컴포넌트(425)를 커버한다. 최하부 전자 컴포넌트(435)는 기판(410)의 최하부면(410b)에 실장되어 최하부 전도성 패턴(412)에 전기적으로 연결된다. 전도성 필라들(436)은 또한 기판(410)의 최하부면(410b) 상에 형성되고, 최하부 전도성 패턴(412)에 전기적으로 연결된다. 각각의 전도성 필라(436)의 높이는 최하부면(410b)에 대한 최하부 전자 컴포넌트(435)의 높이보다 작을 수 있다. 일부 실시예들에서, 전도성 필라(436)의 높이는 최하부 전자 컴포넌트(435)의 높이의 10% 내지 90% 범위일 수 있으며, 예를 들어, 20%, 30%, 40%, 50%, 60%, 70%, 80% 등일 수 있다. 최하부 밀봉재(430)는 기판(410)의 최하부면(410b) 상에 배치되며, 최하부 전자 컴포넌트(435) 및 전도성 필라(436)를 커버한다. 일부 실시예들에서, 전도성 필라들(436)의 높이들은 서로 동일할 수도 있고 서로 다를 수도 있다.
도 4b에 도시된 바와 같이, 최하부 밀봉재(430)는 최하부 전자 컴포넌트(435)를 노출시키도록 평탄화된다. 일부 실시예들에서, 최하부 밀봉재(430)의 두께를 감소시키고 최하부 전자 컴포넌트(435)를 노출시키기 위해, 그라인더를 사용한 백그라인딩 동작, 또는 다른 적절한 화학적 또는 기계적 그라인딩 또는 에칭 프로세스가 사용될 수 있다. 평탄화는 최하부 밀봉재(430)의 부분들을 제거함으로써 최하부 밀봉재(430)의 표면이 최하부 전자 컴포넌트(435)의 표면과 동일 평면이 되도록 할 수 있다. 전도성 필라(436)의 높이가 최하부 전자 컴포넌트(435)의 높이보다 작으므로, 전도성 필라(436)는 평탄화 후에 여전히 최하부 밀봉재(430)에 의해 커버된다. 따라서, 전도성 필라(436)는 산화되거나 오염되지 않을 수 있다. 일부 실시예들에서, 전도성 필라들(436)로부터 최하부 전자 컴포넌트(435), 또는 평탄화 후 노출되는 임의의 다른 앵커 구조물까지의 각각의 거리들이 미리 측정될 수 있고, 그에 의해 전도성 필라들(436)의 위치들은 그것들이 평탄화 후에 노출되지 않더라도 앵커 구조물의 위치에 기초하여 정확하게 결정될 수 있다. 다른 실시예들에서, 최하부 밀봉재(430)가 평탄화되거나 박형화된 후에, 최하부 전자 컴포넌트들(435)은 최하부 밀봉재(430)로부터 노출되는 것이 아니라, 여전히 최하부 밀봉재(430)에 의해 커버될 수 있다.
이후, 도 4c에 도시된 바와 같이, 홈(437)이 최하부 밀봉재(430) 내에 형성되어, 전도성 필라(436)의 최하부면(436a), 및 측면(436b)의 일 부분을 노출시킨다. 일부 실시예들에서, 전도성 필라(436)의 노출된 측면(436b)의 높이는 전도성 필라(436)의 전체 높이의 10% 내지 90% 범위, 예를 들어 전도성 필라(436)의 전체 높이의 20%, 30%, 40%, 50%, 60%, 70% 또는 80%일 수 있다. 최하부면(436a), 및 최하부 밀봉재(430)로부터 노출된 측면(436b)의 부분은 후속 단계들에서 형성되는 범프에 대해 더 큰 접촉면을 제공할 수 있고, 이에 따라, 전도성 필라(436)와 범프 사이의 접착이 상당히 향상될 수 있다.
일부 실시예들에서, 최하부 밀봉재(430) 내에 홈(437)을 형성하기 위해 레이저 어블레이션 프로세스가 이용될 수 있다. 추가로, 홈(437)은 에칭 프로세스에 의해, 또는 밀봉재 재료가 제거될 수 있는 한, 본 기술분야에 공지된 임의의 다른 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 홈(437)을 형성한 후, 잔여물을 제거하기 위한 세정 프로세스가 더 수행될 수 있다. 예를 들어, 전도성 필라들(436)에 대응하는 개구들을 갖는 마스킹 층이 최하부 밀봉재(430) 상에 퇴적될 수 있고, 이어서 마스킹 층의 개구로부터 노출된 밀봉재 재료가 제거되어 전도성 필라(436)의 최하부면(436a), 및 측면(436b)의 일 부분을 노출시킬 수 있다.
일부 실시예들에서, 홈(437)은 전도성 필라(436)를 둘러쌀 수 있는데, 즉 전도성 필라(436)의 전체 주변부가 노출될 수 있다. 다른 실시예들에서, 홈(437)은 전도성 필라(436)의 측면을 부분적으로 둘러쌀 수 있다. 일반적으로, 홈(437)의 폭은 전도성 필라(436)의 직경보다 클 수 있어, 후속 범프 형성 단계들을 용이하게 하고, 더 나은 전기적 성능을 실현한다.
홈(437)의 구성에 관한 추가 세부사항들은 도 2b 내지 도 2d 및 상기 실시예들의 관련 설명들을 참조할 수 있고, 여기서는 상세하게 설명되지 않을 것이다.
도 4d에 도시된 바와 같이, 전기 전도성 범프 재료(434)는 다음의 프로세스들: 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 프로세스 중 하나 또는 이들의 임의의 조합을 사용하여 최하부 밀봉재(430)의 홈에 퇴적될 수 있다. 전도성 범프 재료(434)는 Al, Sn, Ni, Au, Ag, 납(Pb), 비스무트(Bi), Cu, 땜납 및 이들의 조합을 임의적인(optional) 플럭스 용액과 함께 포함할 수 있다. 예를 들어, 전도성 범프 재료(434)는 솔더 페이스트일 수 있으며, 솔더 페이스트는 최하부 밀봉재(430)의 홈에 인쇄된다. 전도성 범프 재료(434)는 최하부 밀봉재(430)의 홈 내에 퇴적되므로, 2개의 홈 사이의 최하부 밀봉재(430)의 부분은 솔더 브리지들의 형성을 방지하는 장벽으로 작용할 수 있다.
도 4e에 도시된 바와 같이, 최하부 밀봉재(430)의 홈에 범프(438)가 형성된다. 범프 재료는 적절한 부착 또는 본딩 프로세스를 사용하여 전도성 필라(436)에 본딩될 수 있다. 실시예에서, 범프 재료는 전도성 볼들 또는 범프(438)를 형성하기 위해 재료를 그것의 용융점보다 높게 가열함으로써 리플로우될 수 있다. 범프(438)는 전도성 필라(436)의 최하부면 및 노출된 측면을 커버할 수 있다. 범프(438)는 최하부 밀봉재(430)의 최하부면으로부터 돌출될 수 있다. 전도성 필라(436)가 최하부 밀봉재(430)에 의해 커버되고 평탄화 프로세스에서 산화되거나 오염되지 않기 때문에, 전도성 필라(436)의 최하부면 및 노출된 측면이 더 나은 습윤 성능을 나타낼 수 있고, 범프(438)는 최하부 밀봉재(430)로부터 노출된 전도성 필라(436)의 전체 표면을 커버할 수 있다.
일부 응용들에서, 범프(438)는 전도성 필라(436)에 압착 본딩 또는 열압착 본딩될 수 있다. 전도성 범프 재료가 플럭스 용액을 포함하는 경우, 플럭스 용액을 세정하기 위해 디플럭스(deflux) 동작이 추가로 수행될 수 있다. 도 4e에 도시된 반구형 범프(438)는 전도성 필라(436) 위에 형성될 수 있는 상호연결 구조물의 한 유형을 표현할 수 있다. 다른 예들에서, 범프(438)는 스터드 범프, 마이크로 범프, 또는 다른 전기 상호연결들일 수 있다.
범프(438)의 구성들에 관한 추가 세부사항들은 도 2b 내지 도 2d 및 상기 실시예들의 관련 설명들을 참조할 수 있고, 여기서는 상세하게 설명되지 않을 것이다.
도 5a 내지 도 5f는 본 출원의 실시예에 따른 패키지를 제조하기 위한 프로세스를 도시한다. 패키지는 도 4a의 패키지(400)와 동일하거나 유사할 수 있다. 유사한 토폴로지를 갖는 패키지들이 이 프로세스를 사용하여 형성될 수 있음을 알 수 있다.
특히, 프로세스는 도 5a에 도시된 바와 같이 패키지 기판(510)을 제공하는 것으로 시작한다. 기판(510)은 라미네이트 인터포저, PCB, 웨이퍼 형태, 스트립 인터포저, 리드프레임 또는 다른 적절한 기판일 수 있다. 기판(510)은 하나 이상의 절연 또는 패시베이션 층, 절연 층들을 통해 형성된 하나 이상의 전도성 비아, 및 절연 층들 위에 또는 그 사이에 형성된 하나 이상의 전도성 층을 포함할 수 있다. 기판(510)은 페놀 면지(phenolic cotton paper), 에폭시, 수지, 직조 유리(woven glass), 무광택 유리(matte glass), 폴리에스테르, 및 다른 강화 섬유 또는 직물의 조합과 함께, 폴리테트라 플루오로에틸렌으로 예비 침지된 FR-4, FR-1, CEM-1, 또는 CEM-3의 하나 이상의 라미네이트 층을 포함할 수 있다. 절연 층들은 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiON), 탄탈룸 오산화물(Ta2O5), 알루미늄 산화물(Al2O3), 또는 유사한 절연 및 구조적 속성들을 갖는 다른 재료의 하나 이상의 층을 포함할 수 있다. 기판(510)은 또한 아날로그 회로들 또는 디지털 회로들을 구현하기 위해 하나 이상의 트랜지스터, 다이오드 및 다른 회로 요소들을 포함하는 활성 표면을 포함하는 다층 가요성 라미네이트, 세라믹, 구리 클래드 라미네이트, 유리, 또는 반도체 웨이퍼일 수 있다. 기판(510)은 스퍼터링, 전해 도금, 무전해 도금, 또는 다른 적절한 퇴적 프로세스를 사용하여 형성된 하나 이상의 전기 전도층 또는 재배선층(RDL)을 포함할 수 있다. 전도성 층들은 Al, Cu, Sn, Ni, Au, Ag, 티타늄(Ti), 텅스텐(W) 또는 다른 적절한 전기 전도성 재료의 하나 이상의 층일 수 있다.
도 5a에 도시된 예에서, 단 하나의 절연 층만이 코어 기판으로서 도시되어 있고, 복수의 최상부 전도성 패턴(511)이 기판(510)의 최상부면(510a)에 형성되어 있고, 복수의 최하부 전도성 패턴(512)이 기판(510)의 최하부면(510b)에 형성되어 있다. 복수의 최상부 전도성 패턴(511) 중 적어도 하나와 복수의 최하부 전도성 패턴(512) 중 적어도 하나는 절연 층에 형성된 복수의 전도성 비아(513)에 의해 각각 전기적으로 연결된다. 일부 대안적인 실시예들에서, 더 고급의 신호 라우팅을 구현하기 위해, 추가적인 절연 층들 및/또는 전도성 층들이 도 5a에 도시된 구조물 위에 형성될 수 있다.
도 5b에 도시된 바와 같이, 솔더 페이스트(526)는 디바이스들이 기판(510)의 최상부면(510a) 상에 표면 실장될 위치들에서 최상부 전도성 패턴들(511) 상에 퇴적 또는 인쇄될 수 있다. 솔더 페이스트(526)는 제트 인쇄(jet printing), 레이저 인쇄에 의해, 공압 방식으로(pneumatically), 핀 전사(pin transfer)에 의해, 포토레지스트 마스크를 사용하여, 스텐실 인쇄에 의해, 또는 다른 적절한 프로세스에 의해 공급될 수 있다.
도 5c에 도시된 바와 같이, 최상부 전자 컴포넌트(525)는 최상부면(510a) 위에 배치될 수 있고, 최상부 전자 컴포넌트(525)의 단자들은 솔더 페이스트(526)와 접촉하고 그 위에 있다. 최상부 전자 컴포넌트(525)는 반도체 다이스(521) 및 이산 디바이스들(522)을 포함할 수 있다. 최상부 전자 컴포넌트(525)는 형성되는 반도체 패키지 내에서 임의의 주어진 전기 기능을 구현하기 위해 요구되는 대로 수동 또는 능동 디바이스들일 수 있다. 최상부 전자 컴포넌트(525)는 반도체 다이스, 반도체 패키지, 이산 트랜지스터, 이산 다이오드 등과 같은 능동 디바이스들일 수 있다. 최상부 전자 컴포넌트(525)는 또한 커패시터들, 인덕터들 또는 저항들과 같은 수동 디바이스들일 수 있다. 다음으로, 솔더 페이스트(526)는 최상부 전자 컴포넌트(525)를 최상부 전도성 패턴들(511)에 기계적으로 및 전기적으로 결합하도록 리플로우될 수 있다.
도 5d에 도시된 바와 같이, 최상부 밀봉재(520)가 기판(510)의 최상부면(510a) 상에 형성되어 최상부 전자 컴포넌트(525)를 커버할 수 있다. 최상부 밀봉재(520)는 페이스트 인쇄(paste printing), 압축 몰딩(compressive molding), 전사 몰딩(transfer molding), 액상 밀봉재 몰딩(liquid encapsulant molding), 진공 라미네이션, 스핀 코팅, 또는 다른 적절한 어플리케이터를 사용하여 형성될 수 있다. 예에서, 최상부 전자 컴포넌트(525)를 갖는 기판(510)이 몰드(560) 내에 배치된다. 몰드(560)는 상부 플레이트 또는 측면 플레이트에 형성된 하나 이상의 입구 포트(560a)를 포함할 수 있다. 입구 포트(560a)는 밀봉재를 몰드(560) 내로 주입하기 위해 사용된다. 최상부 밀봉재(520)는 입구 포트(560a)를 통해 몰드(560) 내로 주입된다. 최상부 밀봉재(520)는 반도체 다이스(521) 및 이산 디바이스들(522)을 완전히 커버한다. 최상부 밀봉재(520)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은 폴리머 복합 재료일 수 있다. 최상부 밀봉재(520)는 비전도성일 수 있으며, 외부 요소들 및 오염 물질로부터 반도체 디바이스를 환경적으로 보호한다. 최상부 밀봉재(520)는 또한 빛에 대한 노출로 인한 열화로부터 최상부 전자 컴포넌트(525)를 보호할 수 있다. 일부 예들에서, 최상부 밀봉재(520)는 원하는 경우 몰드(560)로부터 제거된 후에 평탄화될 수 있다.
도 5e에 도시된 바와 같이, 최하부 전자 컴포넌트(535) 및 전도성 필라(536)가 최하부면 상에 형성된다. 예를 들어, 기판(510)은 최하부면(510b)이 위를 향하도록 뒤집어진다. 솔더 페이스트는 기판(510)의 최하부면(510b) 상의 최하부 전도성 패턴들(512)의 부분들에 패터닝되고, 최하부 전자 컴포넌트(535)는 솔더 페이스트를 통해 최하부면(510b)에 표면 실장된다. 도 5e의 예에서, 최하부 전자 컴포넌트(535)는 반도체 다이로서 도시된다. 일부 다른 실시예들에서, 복수의 반도체 다이스 또는 하나 이상의 이산 디바이스가 솔더 페이스트를 통해 최하부면(510b) 상에 표면 실장될 수 있다. 게다가, 전도성 필라(536)는 기판(510)의 최하부면(510b) 상의 최하부 전도성 패턴들(512) 상에 형성된다. 예를 들어, 전도성 필라(536)는 하나 이상의 전도성 재료 층을 마스킹 층의 개구들에 퇴적함으로써 형성된다. 다른 실시예들에서, 전도성 필라들(536)은 다른 적절한 금속 퇴적 기술에 의해 형성된다.
도 5f에 도시된 바와 같이, 최하부 밀봉재(530)는 기판(510)의 최하부면(510b) 상에 형성되어, 최하부 전자 컴포넌트(535) 및 전도성 필라(536)를 커버한다. 최하부 밀봉재(530)는 페이스트 인쇄, 압축 몰딩, 전사 몰딩, 액상 밀봉재 몰딩, 진공 라미네이션, 스핀 코팅, 또는 다른 적절한 어플리케이터를 사용하여 형성될 수 있다. 최하부 밀봉재(530)와 최상부 밀봉재(520)는 동일한 재료, 예를 들어 에폭시계 수지로 이루어질 수 있다. 일부 예들에서, 최하부 밀봉재(530)는 원하는 경우 몰드로부터 제거된 후에 평탄화될 수 있다.
도 4a의 패키지(400)와 동일하거나 유사한 패키지를 제조하기 위한 프로세스가 도 5a 내지 도 5f와 함께 도시되지만, 본 기술분야의 통상의 기술자는 본 발명의 범위를 벗어나지 않고서 프로세스에 대한 수정들 및 적응들이 이루어질 수 있음을 이해할 것이다.
본 명세서에서의 논의는 전자 패키지 어셈블리의 다양한 부분들 및 그 제조 방법을 보여주는 수많은 예시적인 도면을 포함하였다. 설명을 명확하게 하기 위해, 이러한 도면들은 각각의 예시적인 어셈블리의 모든 양태들을 보여주지는 않았다. 본 명세서에 제공된 예시적인 어셈블리들 및/또는 방법들 중 임의의 것은 본 명세서에 제공된 임의의 또는 모든 다른 어셈블리들 및/또는 방법들과 임의의 또는 모든 특성을 공유할 수 있다.
본 명세서에서는 첨부 도면들을 참조하여 다양한 실시예들이 설명되었다. 그러나, 이하의 청구항들에 제시된 바와 같은 본 발명의 더 넓은 범위로부터 벗어나지 않고서 다양한 수정들 및 변경들이 이루어질 수 있고 추가 실시예들이 구현될 수 있음이 명백할 것이다. 또한, 다른 실시예들은 본 명세서에 개시된 본 발명의 하나 이상의 실시예의 명세 및 실시를 고려하여 본 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 본 출원 및 본 명세서의 실시예들은 단지 예시로서 고려되며, 본 발명의 진정한 범위 및 취지는 이하의 예시적인 청구항 목록에 의해 나타난다.

Claims (20)

  1. 반도체 디바이스를 제조하기 위한 방법으로서,
    패키지를 제공하는 단계 - 상기 패키지는:
    제1 표면 및 상기 제1 표면에 반대되는 제2 표면을 포함하는 기판;
    상기 기판의 제1 표면 상에 실장되는 제1 전자 컴포넌트;
    상기 기판의 제1 표면 상에 형성되는 전도성 필라 - 상기 전도성 필라의 높이는 상기 제1 전자 컴포넌트의 높이보다 작음 -; 및
    상기 기판의 제1 표면 상에 배치되며, 상기 제1 전자 컴포넌트 및 상기 전도성 필라를 커버하는 제1 밀봉재(encapsulant)
    를 포함함 -;
    상기 전도성 필라의 최상부면, 및 측면(lateral surface)의 일 부분을 노출시키도록 상기 제1 밀봉재에 홈을 형성하는 단계; 및
    상기 홈에 범프를 형성하는 단계 - 상기 범프는 상기 전도성 필라의 최상부면, 및 상기 측면의 노출된 부분을 커버함 -
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 전도성 필라의 높이는 상기 제1 전자 컴포넌트의 높이의 10% 내지 90% 범위인, 방법.
  3. 제1항에 있어서, 상기 범프는 본체 및 충진부(filler portion)를 포함하고, 상기 범프의 본체는 상기 전도성 필라의 최상부면을 커버하고, 상기 범프의 충진부는 상기 제1 밀봉재로부터 노출된 상기 전도성 필라의 측면의 부분을 커버하는, 방법.
  4. 제1항에 있어서, 상기 전도성 필라의 측면의 노출된 부분의 높이는 상기 전도성 필라의 높이의 10% 내지 90% 범위인, 방법.
  5. 제1항에 있어서,
    상기 제1 밀봉재에 상기 홈을 형성하기 전에 상기 제1 전자 컴포넌트를 노출시키도록 상기 제1 밀봉재를 평탄화하는 단계
    를 더 포함하는, 방법.
  6. 제1항에 있어서, 상기 제1 밀봉재에 홈을 형성하는 단계는 레이저 어블레이션 프로세스(laser ablation process)를 사용하여 상기 제1 밀봉재에 상기 홈을 형성하는 단계를 포함하는, 방법.
  7. 제1항에 있어서, 상기 홈은 상기 전도성 필라를 부분적으로 또는 전체적으로 둘러싸는, 방법.
  8. 제1항에 있어서, 상기 홈에 범프를 형성하는 단계는:
    상기 제1 밀봉재의 홈에 솔더 페이스트를 인쇄하는 단계; 및
    상기 솔더 페이스트를 리플로우하여 상기 범프를 형성하는 단계
    를 포함하는, 방법.
  9. 제1항에 있어서, 상기 전도성 필라는 구리 필라를 포함하는, 방법.
  10. 제1항에 있어서, 상기 전도성 필라는 상기 기판의 제1 표면 상의 상기 제1 전자 컴포넌트의 외부에 있는, 방법.
  11. 제1항에 있어서, 상기 패키지는:
    상기 기판의 제2 표면 상에 실장되는 제2 전자 컴포넌트; 및
    상기 기판의 제2 표면 상에 배치되고 상기 제2 전자 컴포넌트를 커버하는 제2 밀봉재
    를 더 포함하는, 방법.
  12. 반도체 디바이스로서,
    제1 표면 및 상기 제1 표면에 반대되는 제2 표면을 포함하는 기판;
    상기 기판의 제1 표면 상에 실장되는 제1 전자 컴포넌트;
    상기 기판의 제1 표면 상에 형성되는 전도성 필라 - 상기 전도성 필라의 높이는 상기 제1 전자 컴포넌트의 높이보다 작음 -;
    상기 기판의 제1 표면 상에 배치되며, 상기 제1 전자 컴포넌트 및 상기 전도성 필라를 둘러싸는 제1 밀봉재;
    상기 제1 밀봉재 내에 형성되고, 상기 전도성 필라의 최상부면, 및 측면의 일 부분을 노출시키는 홈; 및
    상기 홈 내에 형성되는 범프 - 상기 범프는 상기 전도성 필라의 최상부면, 및 상기 측면의 노출된 부분을 커버함 -
    를 포함하는, 반도체 디바이스.
  13. 제12항에 있어서, 상기 전도성 필라의 높이는 상기 제1 전자 컴포넌트의 높이의 10% 내지 90% 범위인, 반도체 디바이스.
  14. 제12항에 있어서, 상기 범프는 본체 및 충진부를 포함하고, 상기 범프의 본체는 상기 전도성 필라의 최상부면을 커버하고, 상기 범프의 충진부는 상기 제1 밀봉재로부터 노출된 상기 전도성 필라의 측면의 부분을 커버하는, 반도체 디바이스.
  15. 제12항에 있어서, 상기 전도성 필라의 측면의 노출된 부분의 높이는 상기 전도성 필라의 높이의 10% 내지 90% 범위인, 반도체 디바이스.
  16. 제12항에 있어서,
    상기 제1 밀봉재는 상기 제1 전자 컴포넌트의 최상부면을 노출시키는, 반도체 디바이스.
  17. 제12항에 있어서, 상기 홈은 상기 전도성 필라를 부분적으로 또는 전체적으로 둘러싸는, 반도체 디바이스.
  18. 제12항에 있어서, 상기 전도성 필라는 구리 필라를 포함하는, 반도체 디바이스.
  19. 제12항에 있어서, 상기 전도성 필라는 상기 기판의 제1 표면 상의 상기 제1 전자 컴포넌트의 외부에 있는, 반도체 디바이스.
  20. 제12항에 있어서,
    상기 기판의 제2 표면 상에 실장되는 제2 전자 컴포넌트; 및
    상기 기판의 제2 표면 상에 배치되고 상기 제2 전자 컴포넌트를 커버하는 제2 밀봉재
    를 더 포함하는, 반도체 디바이스.
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