KR101560476B1

KR101560476B1 - 전자 회로 및 전자 기기

Info

Publication number: KR101560476B1
Application number: KR1020140020289A
Authority: KR
Inventors: 다다히로 사사키; 히로시 야마다
Original assignee: 가부시끼가이샤 도시바
Priority date: 2013-02-27
Filing date: 2014-02-21
Publication date: 2015-10-14
Also published as: JP6125274B2; CN104010433B; KR20140107128A; CN104010433A; EP2772984A1; US20140240055A1; TW201503482A; US9099764B2; JP2014165424A

Abstract

실시 형태의 전자 회로는, 전원선의 연장 방향으로 연장되고, 한쪽 단부 이외의 주위가 제1 슬릿부에 의해 둘러싸여 있는 제1 선형부를 갖는 제1 EBG 패턴이 설치되는 전원선을 구비한다.

Description

전자 회로 및 전자 기기{ELECTRONIC CIRCUIT AND ELECTRONIC DEVICE}

<관련 출원>

본 출원은 2013년 2월 27일에 출원된 일본 특허출원 제2013-036907호를 기초로 우선권을 주장하며, 그 전체 내용은 본 출원에 원용된다.

본 명세서에 기술된 실시 형태들은 일반적으로 전자 회로 및 전자 기기에 관한 것이다.

디지털·아날로그·RF 혼재 회로를 탑재하는 회로 기판, SOC(system on chip), 의사 SOC 등에서는, 전원선에 전파되는 노이즈가 오동작을 일으킨다는 문제가 있다. 이 오동작을 방지하기 위해서, 예를 들어 마이크로스트립 선로를 사용한 필터나, 3차원의 EBG(Electromagnetic Band Gap) 구조를 설치하는 것이 고안되어 있다.

무엇보다, 마이크로스트립 선로를 사용한 필터는, 참조면이 되는 그라운드면을 선로에 근접하여 설치하는 것이 요구되어, 필터 배치에 대한 제약이 커진다. 또한, 특히, 저주파를 차단하기 위한 소면적의 필터 패턴은 확립되어 있지 않다. 따라서, 회로 기판 등의 소형화에 문제가 있다.

또한, 3차원의 EBG 구조의 경우도, 3차원 패턴을 피하여 관통 비아 등의 접속부를 형성할 필요가 있다. 또한, 저주파를 차단하기 위한 소면적의 EBG 구조 패턴은 확립되어 있지 않다. 따라서, 역시, 회로 기판 등의 소형화에 문제가 있다.

도 1은 제1 실시 형태의 전원선에 설치되는 EBG 구조의 패턴을 도시하는 도면이다.
도 2a 내지 2c는 제1 실시 형태의 EBG 구조의 등가 회로의 설명도이다.
도 3은 제1 실시 형태의 차단 특성을 도시하는 도면이다.
도 4는 제1 실시 형태의 EBG 구조의 패턴과 차단 주파수의 관계를 도시하는 도면이다.
도 5는 제1 실시 형태의 전원선과 참조면의 거리와, 차단 특성의 관계를 도시하는 도면이다.
도 6a 및 6b는 제2 실시 형태의 전원선에 설치되는 EBG 구조의 패턴을 도시하는 도면이다.
도 7은 제3 실시 형태의 전원선에 설치되는 EBG 구조의 패턴을 도시하는 도면이다.
도 8은 제3 실시 형태의 차단 특성을 도시하는 도면이다.
도 9a, 도 9b는 제3 실시 형태의 차단 특성의 설명도이다.
도 10a 내지 10c는 제3 실시 형태의 작용을 도시하는 도면이다.
도 11은 제4 실시 형태의 전자 기기의 블록도이다.
도 12는 제4 실시 형태의 전자 회로의 단면 모식도이다.
도 13은 제4 실시 형태의 전원선과 EBG 패턴의 일례를 도시하는 도면이다.
도 14는 제4 실시 형태의 차단 특성을 도시하는 도면이다.

실시 형태의 전자 회로는, 전원선의 연장 방향으로 연장되고, 한쪽 단부 이외의 주위가 제1 슬릿부에 의해 둘러싸여 있는 제1 선형부를 갖는 제1 EBG 패턴이 설치되는 전원선을 구비하는 것을 특징으로 한다.

본 명세서에서, 「전자 회로(electronic circuit)」란, 반도체 디바이스나 반도체 칩에 포함되는 회로, 회로 기판을 사용하여 구성되는 회로 전부를 포함하는 개념으로 한다.

본 명세서에서, 「회로 기판(circuit board)」이란, 프린트 배선판에 전자 부품이 실장된 상태의 것을 의미한다.

(제1 실시 형태)

본 실시 형태의 전자 회로는 전원선을 구비한다. 그리고, 전원선에는, 전원선의 연장 방향으로 연장되고, 한쪽 단부 이외의 주위가 제1 슬릿부에 의해 둘러싸여 있는 제1 선형부를 갖는 제1 EBG 패턴이 설치된다.

도 1은, 본 실시 형태의 전원선에 설치되는 EBG 구조의 패턴을 도시하는 도면이다.

전원선(10)은 전자 회로 내의 소자에 전압 또는 전류를 공급한다. 전원선(10)은 도체이며, 예를 들어 금속이다. 금속은, 예를 들어 구리(Cu), 금(Au), 알루미늄(Al), 은(Ag) 등의 저저항 금속이다.

전원선(10)에는 제1 EBG 패턴(12)이 형성되어 있다. 제1 EBG 패턴(12)은 한쪽 단부(14) 이외의 주위가 제1 슬릿부(16)에 의해 둘러싸여 있고, 전원선(10)의 연장 방향으로 연장하는 제1 선형부(18)를 구비하고 있다. 전원선(10)의 연장 방향은 전류가 흐르는 방향이기도 하다. 그리고, 제1 선형부(18)가 전원선(10)의 연장 방향에 대하여 대략 수직인 방향으로 복수, 도 1에서는 4개 배치된다. 또한, 제1 선형부(18)는 4개에 한정되는 것은 아니다.

제1 EBG 패턴(12)에 의해, 전원선(10)을 전반(傳搬)하는 노이즈를 차단한다. 제1 선형부(18)를 복수개 설치함으로써 노이즈의 차단량을 크게 하는 것이 가능하다.

또한, 전원선(10)에는 제2 슬릿부(20)가 설치된다. 제2 슬릿부(20)는 제1 EBG 패턴(12)을 사이에 두고, 제1 EBG 패턴(12)의 양측에 설치된다. 제2 슬릿부(20)는 전원선(10)의 연장 방향에 대략 수직인 방향으로 연장되고, 전원선의 연장 방향에 대략 수직인 방향으로 배치되는 1쌍의 슬릿(20a, 20b)을 포함한다.

제2 슬릿부(20)는 제1 EBG 패턴(12)에 의한 차단 주파수 대역을 미세 조정하기 위하여 설치된다. 1쌍의 슬릿(20a, 20b)의 슬릿 폭은, 제1 EBG 패턴(12)의 좌우에서 상이해도 상관없다.

도 2a 내지 2c는, 본 실시 형태의 EBG 구조의 등가 회로의 설명도이다. 도 2a가 EBG 구조의 패턴도, 도 2b가 1 유닛의 등가 회로도, 도 2c이 유닛 1 내지 4을 합친 등가 회로도이다.

유닛(1)에 대하여 보면, EBG 구조의 패턴은, 제1 슬릿부(16)의 외측 테두리에 의한 프린지 기생 인덕턴스 성분과, 제1 슬릿부(16)의 외측 테두리와 1개의 제1 선형부(18)의 사이의 프린지 기생 캐패시터 성분을 구비한다. 그리고, 도 2b에 도시한 바와 같이, 이 프린지 기생 인덕턴스 성분과 프린지 기생 캐패시터 성분이 병렬로 접속되는 LC 병렬 공진 회로가 이루어져 있다. 또한, 도 2c에 도시한 바와 같이, 유닛 1 내지 4을 합쳤을 경우는, 4개의 LC 병렬 공진 회로가 직렬로 접속되는 회로가 된다.

상기 패턴을 구비하는 제1 EBG 패턴에 의해 원하는 주파수가 차단되어, 전원선(10)에 실리는 노이즈를 억제하는 것이 가능하게 된다. 또한, 제1 EBG 패턴을 포함하는 회로의 공진 주파수가 제1 EBG 패턴에 의한 차단 주파수가 된다.

도 3은 본 실시 형태의 차단 특성을 도시하는 도면이다. 도면에 도시한 바와 같이, 3.2 GHz를 최대 차단 주파수로 하는 차단 특성이 얻어진다.

도 4는 본 실시 형태의 EBG 구조의 패턴과 차단 주파수의 관계를 도시하는 도면이다. 도 4는, 패턴의 선형부의 길이(선형부 길이), 프린지 길이와 최대 차단 주파수의 관계를 도시하고 있다.

여기에서 나타내는 선형부 길이는 선형부(18)의 길이이며, 프린지 길이는 제1 슬릿(16)의 선형부(18)를 취하는 외측 테두리부의 길이이다. 선형부 길이와 프린지 길이를 최적화함으로써, 원하는 차단 주파수를 조정할 수 있다.

본 실시 형태의 EBG 구조는, 2차원의 도체인 전원선(10)에 설치되는 슬릿으로 LC 공진 회로를 형성하고 있다. 따라서, 예를 들어 3차원적인 구조에 의해 LC 공진 회로를 형성하는 3차원 EBG 구조와 비교하여, 전자 회로의 소형화가 가능하게 된다.

도 5는, 본 실시 형태의 전원선과 참조면의 거리와, 차단 특성의 관계를 도시하는 도면이다. 도 5에 도시한 바와 같이, 전원선과 리턴 전류가 흐르는 참조면과의 거리를 변수로 하고, 100 ㎛ 내지 400 ㎛의 사이에서 변화시키고 있다. 도 5에 도시한 바와 같이, 모든 범위에서, 거리에 의존하지 않고 -40 dB의 차단량을 실현할 수 있는 것이 확인된다. 또한, 참조면은 도체로 형성되는 그라운드면이다.

이와 같이, 본 실시 형태의 EBG 구조에 의하면, 전원선과 참조면의 거리가 이격되어 있어도 효과적으로 전원선의 노이즈를 차단하는 것이 가능하게 된다. 따라서, 예를 들어 다층 회로 기판 등에 있어서의 EBG 구조의 배치 위치의 자유도가 향상된다. 따라서, 이 관점에서도 전자 회로의 소형화가 가능하게 된다.

본 실시 형태의 EBG 구조를 적용함으로써, 소형이고 또한 전원선에 전반하는 노이즈에 의한 오동작이 억제된 전자 회로가 실현된다.

(제2 실시 형태)

본 실시 형태의 전자 회로는, 제1 EBG 패턴과 동일한 제2 EBG 패턴이 전원선의 연장 방향으로 나란히 배치되는 것 이외에는, 제1 실시 형태와 동일하다. 따라서, 제1 실시 형태와 중복하는 내용에 대해서는, 기술을 생략한다.

도 6a 및 6b는, 본 실시 형태의 전원선에 설치되는 EBG 구조를 도시하는 도면이다. 도 6a가 EBG 구조의 패턴을 도시하는 도면, 도 6b가 등가 회로를 도시하는 도면이다.

도 6a에 도시한 바와 같이, 제1 실시 형태에서 설명한 제1 EBG 패턴(12) 및 동일한 EBG 패턴(제2 EBG 패턴)이 전원선(10)의 연장 방향으로 2개 배열하여 배치된다. 그리고, 도 6b의 등가 회로에 도시한 바와 같이, 4개의 LC 병렬 공진 회로가 직렬로 접속되는 회로가, 또한 병렬로 접속되는 회로 구성으로 되어 있다.

본 실시 형태에서는, 제1 EBG 패턴(12)을 전원선(10)의 연장 방향으로 2개 배열하여 배치함으로써 노이즈의 차단량을 크게 하는 것이 가능하다. 또한, 제1 EBG 패턴(12)을 3개 이상 배열해도 상관없다.

(제3 실시 형태)

본 실시 형태의 전자 회로는, 전원선에, 전원선의 연장 방향으로 연장되고, 한쪽 단부 이외의 주위가 제3 슬릿부에 의해 둘러싸여 있고, 제1 선형부와 길이가 상이한 제2 선형부를 갖는 제3 EBG 패턴이 설치되고, 제1 EBG 패턴과 제3 EBG 패턴이 연장 방향으로 나란히 배치되는 것 이외에는 제1 실시 형태와 동일하다. 따라서, 제1 실시 형태와 중복하는 내용에 대해서는 기술을 생략한다.

도 7은 본 실시 형태의 전원선에 설치되는 EBG 구조의 패턴을 도시하는 도면이다.

도 7에 도시한 바와 같이, 본 실시 형태의 전원선(10)은 제1 실시 형태에서 설명한 제1 EBG 패턴(12)과, 제3 EBG 패턴(52)을 구비하고 있다. 제3 EBG 패턴은, 전원선(10)의 연장 방향으로 연장되고, 한쪽 단부(54) 이외의 주위가 제3 슬릿부(56)에 의해 둘러싸여 있고, 제1 선형부(18)와 길이가 상이한 제2 선형부(58)를 구비하고 있다.

도 8은, 본 실시 형태의 차단 특성을 도시하는 도면이다. 도면에 도시한 바와 같이, 3.0 내지 3.2 GHz를 최대 차단 주파수로 하는 차단 특성이 얻어진다.

도 9a 및 9b는 본 실시 형태의 차단 특성의 설명도이다. 도 9a가, 제1 EBG 패턴만의 경우의 패턴(윗 도면)과 차단 특성(아랫 도면), 도 9b가, 제3 EBG 패턴만의 경우의 패턴(윗 도면)과 차단 특성(아랫 도면)이다.

제1 EBG 패턴만의 경우의 차단 특성과, 제3 EBG 패턴만의 경우의 차단 특성은, 각각 상이한 차단 특성을 나타낸다. 도 8에 도시한 본 실시 형태의 차단 특성은, 제1 EBG 패턴만의 경우의 차단 특성과, 제3 EBG 패턴만의 경우의 차단 특성을 더한 차단 특성을 나타내고 있다.

본 실시 형태에 따르면, 상이한 EBG 패턴을 배열함으로써, 각각의 특성을 더한 차단 특성을 실현할 수 있다. 따라서, 단일의 패턴으로는 실현할 수 없는 차단 특성을 실현하는 것이 가능하다.

도 10a 내지 10c는, 본 실시 형태의 작용을 도시하는 도면이다. 도 10a 내지 10c는, 제2 슬릿부(20)의 작용을 도시한다. 도 10a는 제2 슬릿부(20)를 설치한 본 실시 형태의 패턴, 도 10b는 제2 슬릿부(20)를 생략한 패턴, 도 10c가 양자의 차단 특성을 도시하는 도면이다.

도면에 도시한 바와 같이, 제2 슬릿부(20)를 설치함으로써 최대 차단 주파수가 약 0.4 GHz 저주파수측으로 시프트하고 있는 것을 알 수 있다. 이와 같이, 제2 슬릿부(20)에 의해 차단 주파수의 조정을 행하는 것이 가능하게 된다.

본 실시 형태에서는, 예를 들어 EBG 구조의 주위의 패턴에 의한 기생 성분이 차단 주파수의 시프트를 초래하는 경우, 제2 슬릿부(20)를 설치함으로써, 주된 제1 EBG 패턴(12)이나, 제3 EBG 패턴(52)에 설계 변경을 행하지 않고, 차단 주파수의 설계값으로 맞추는 것이 가능하게 된다.

(제4 실시 형태)

본 실시 형태의 전자 기기는, 하우징과, 하우징 내에 설치되고, 전원선의 연장 방향으로 연장되고, 한쪽 단부 이외의 주위가 제1 슬릿부에 의해 둘러싸여 있는 제1 선형부를 갖는 제1 EBG 패턴이 설치되는 전원선을 구비한다. 본 실시 형태의 전자 기기는, 상기 제1 내지 제3 실시 형태의 전원선을 구비하는 전자 회로를 하우징 내에 구비한다. 이하, 제1 내지 제3 실시 형태와 중복하는 내용에 대해서는 기술을 생략한다.

도 11은, 본 실시 형태의 전자 기기의 블록도이다. 본 실시 형태의 전자 회로는, 예를 들어 무선 중계기이다.

본 실시 형태의 전자 기기는, 금속 또는 수지 등의 하우징(60)에, 예를 들어 무선 송수신용의 회로 기판(62)이 설치되어 있다. 또한, 하우징(60) 밖에는 무선 송수신용의 안테나(64), 회로 기판(62)에 전기를 공급하는 전원(66)이 설치되어 있다.

도 12는 본 실시 형태의 전자 회로의 모식 단면도이다. 이 전자 회로는 다층 기판이다.

본 실시 형태의 전자 회로는, 복수의 절연층과 복수의 도체층의 적층 구조로 형성되고, 전원선은, 2개의 절연층 사이에 개재되어 있는 도체층에 형성된다. 또한, 최상층의 도체층에 설치되는 전원 입력부와, 최상층의 도체층에 실장되는 반도체 칩과, 전원 입력부를 전원선의 일단부에 전기적으로 접속시키는 제1 접속 도체와, 반도체 칩을 전원선의 타단부로서 전원선의 일단부의 사이에 제1 EBG 패턴이 형성되는 타단부에 전기적으로 접속시키는 제2 접속 도체를 구비한다.

도 12에 도시한 바와 같이, 전자 회로는, 복수의 절연층(34a 내지 34f)과 복수의 도체층(32a 내지 32g)의 적층 구조로 형성된다. 절연층(34a 내지 34f)은 예를 들어 수지로 형성된다. 또한, 도체층(32a 내지 32g)에는, 배선이나 참조면으로서 사용되는 금속 패턴이 설치된다.

예를 들어, 최하층의 도체층(32a)과 최상층의 도체층(32g)에는 신호선의 패턴이 형성된다. 또한, 예를 들어 도체층(32b, 32f)은 참조면이 되는 그라운드면, 또한, 예를 들어 도체층(32c, 32d, 32e)은 전원선의 패턴이 형성된다.

도체층(32e)에 형성되는 전원선(10)에는, 예를 들어 도 1에서 도시한 EBG 구조가 전원선에 설치된다. 도체층(32e)은 절연층(34d)과 절연층(34e) 사이에 개재된다.

최상층의 도체층(32g)에는 전원 입력부(36)가 설치된다. 또한, 최상층의 도체층(32g)에는 반도체 칩(38)이 실장된다.

또한, 전원 입력부(36)를 전원선(10)의 일단부에 전기적으로 접속시키는 제1 접속 도체(40)가 설치된다. 그리고, 반도체 칩(38)을 전원선(10)의 타단부로서 전원선(10)의 상기 일단부와의 사이에 제1 EBG 패턴이 형성되는 타단부에 전기적으로 접속시키는 제2 접속 도체(42)가 설치된다. 또한, 그라운드면인 도전층(32f)과 반도체 칩(38)을 접속하는 제3 접속 도체(44)가 설치된다. 제1, 제2 및 제3 접속 도체는, 예를 들어 관통 비아이다.

전원 입력부(36)로부터 제1 접속 도체(40)를 통하여, 전원선(10)의 일단부에, 예를 들어 5 내지 50 V의 전원 전압이 인가된다. 전원선(10)에 인가된 전원 전압은, 전원선(10)에 설치되는 EBG 구조, 전원선(10)의 타단부, 제2 접속 도체(42)를 통하여 반도체 칩에 인가된다.

도 13은 본 실시 형태의 전원선과 EBG 패턴의 일례를 도시하는 도면이다. 예를 들어, 도 12의 도체층(32e)에, 도 13에 도시하는 전원선(10)이 형성된다.

전원선(10)은 일단부에 제1 접속 도체(40)의 콘택트부(40a)가 있고, EBG 구조를 사이에 두고 타단부에 제2 접속 도체(42)의 콘택트부(42a)가 설치되어 있다. 전원 입력부(36)로부터 제1 접속 도체(40), 콘택트부(40a)를 통하여, 예를 들어 전원선(10)에 50 V의 전원 전력이 인가된다.

도 14는 본 실시 형태의 차단 특성을 도시하는 도면이다. 도 13에 도시하는 전원선(10)의 패턴을 사용하고 있다. EBG 패턴의 유무로 차단 특성을 비교하고 있다.

EBG 패턴이 없는 경우(도 14 중 점선), 노이즈 주파수 3.05 GHz, 3.65 GHz에서, 차단량이 -20 dB, -25 dB이며, 이 차단량에서는, 노이즈가 전반할 우려가 있다. 이에 비해, 본 실시 형태의 EBG 패턴이 있는 경우(도 14 중 실선), 노이즈 주파수 3.05 GHz에서 차단량이 -38.29 dB, 노이즈 주파수 3.65 GHz에서 차단량이 -42.6 dB이 되어, 노이즈의 전반이 억제된다.

본 실시 형태에 따르면, 소형이고 또한 전원선에 전반하는 노이즈에 의한 오동작이 억제된 전자 회로가 실현된다. 따라서, 이 전자 회로를 탑재함으로써, 소형이고 또한 전원선에 전반하는 노이즈에 의한 오동작의 억제된 전자 기기가 실현된다.

이상, 구체예를 참조하면서 본 발명의 실시 형태에 대하여 설명하였다. 상기, 실시 형태는 어디까지나 예로서 예시되고 있는 것일 뿐이며, 본 발명을 한정하는 것이 아니다. 또한, 실시 형태의 설명에 있어서는, 전자 회로, 전자 기기 등에서, 본 발명의 설명에 직접 필요로 하지 않는 부분 등에 대해서는 기재를 생략했지만, 필요하게 되는 전자 회로, 전자 기기 등에 관계되는 요소를 적절히 선택하여 사용할 수 있다.

여러 가지 실시 형태들이 기술되었으나, 그러한 실시 형태들은 단지 예로서만 나타내어진 것으로서, 본 발명의 범위를 한정하고자 하는 것은 아니다. 실제로, 본 명세서에 기술된 전자 회로 및 전자 기기는 다양한 다른 형태로 실시될 수 있고; 또한, 본 명세서에 기술된 장치 및 방법의 형태에 있어서, 다양한 생략, 치환, 변환이, 본 발명의 요지를 벗어나지 않고 이루어질 수 있다. 첨부된 특허청구범위 및 그의 등가물들은 본 발명의 범위 및 요지에 포함되는 그러한 형태 또는 변경을 포함하고자 한다.

Claims

전자 회로로서,
전원선의 연장 방향으로 연장되고, 한쪽 단부 이외의 주위가 제1 슬릿부에 의해 둘러싸여 있는 복수의 제1 선형부를 갖는 제1 EBG 패턴과,
상기 제1 EBG 패턴을 사이에 두고 양측에 설치되고, 상기 전원선의 연장 방향에 대략 수직인 방향으로 연장되고, 상기 전원선의 연장 방향에 대략 수직인 방향으로 배치되는 1쌍의 슬릿을 포함하는 제2 슬릿부
가 설치되는 전원선을 구비하는 것을 특징으로 하는 전자 회로.
제1항에 있어서, 상기 제1 선형부는, 상기 연장 방향에 대하여 대략 수직인 방향으로 나란히 배치되는 것을 특징으로 하는 전자 회로.
삭제
제1항에 있어서, 상기 제1 EBG 패턴과 동일한 제3 EBG 패턴이 상기 연장 방향으로 나란히 배치되는 것을 특징으로 하는 전자 회로.
제1항에 있어서, 상기 전원선에, 전원선의 연장 방향으로 연장되고, 한쪽 단부 이외의 주위가 제3 슬릿부에 의해 둘러싸여 있고, 상기 제1 선형부와 길이가 상이한 제2 선형부를 갖는 제3 EBG 패턴이 설치되고, 상기 제1 EBG 패턴과 상기 제3 EBG 패턴이 상기 연장 방향으로 나란히 배치되는 것을 특징으로 하는 전자 회로.
제1항에 있어서, 상기 전원선과 이격되어 있고, 도체로 형성되는 그라운드면을 더 구비하는 것을 특징으로 하는 전자 회로.
제1항에 있어서, 복수의 절연층과 복수의 도체층의 적층 구조로 형성되고, 상기 전원선은, 2개의 상기 절연층 사이에 개재되어 있는 상기 도체층에 형성되는 것을 특징으로 하는 전자 회로.
제7항에 있어서, 최상층의 상기 도체층에 설치되는 전원 입력부와, 최상층의 상기 도체층에 실장되는 반도체 칩과, 상기 전원 입력부를 상기 전원선의 일단부에 전기적으로 접속시키는 제1 접속 도체와, 상기 반도체 칩을 상기 전원선의 타단부로서 상기 전원선의 상기 일단부와의 사이에 상기 제1 EBG 패턴이 형성되는 타단부에 전기적으로 접속시키는 제2 접속 도체를 구비하는 것을 특징으로 하는 전자 회로.
전자 기기로서,
하우징과,
상기 하우징 내에 설치되고, 전원선의 연장 방향으로 연장되고, 한쪽 단부 이외의 주위가 제1 슬릿부에 의해 둘러싸여 있는 제1 선형부를 갖는 제1 EBG 패턴과, 상기 제1 EBG 패턴을 사이에 두고 양측에 설치되고, 상기 전원선의 연장 방향에 대략 수직인 방향으로 연장되고, 상기 전원선의 연장 방향에 대략 수직인 방향으로 배치되는 1쌍의 슬릿을 포함하는 제2 슬릿부가 설치되는 전원선을 구비하는 전자 회로
를 구비하는 것을 특징으로 하는 전자 기기.
제9항에 있어서, 상기 제1 선형부는, 상기 연장 방향에 대하여 대략 수직인 방향으로 복수 배치되는 것을 특징으로 하는 전자 기기.
삭제
제9항에 있어서, 상기 제1 EBG 패턴과 동일한 EBG 패턴이 상기 연장 방향으로 나란히 배치되는 것을 특징으로 하는 전자 기기.
제9항에 있어서, 상기 전원선에, 전원선의 연장 방향으로 연장되고, 한쪽 단부 이외의 주위가 제3 슬릿부에 의해 둘러싸여 있고, 상기 제1 선형부와 길이가 상이한 제2 선형부를 갖는 제3 EBG 패턴이 설치되고, 상기 제1 EBG 패턴과 상기 제3 EBG 패턴이 상기 연장 방향으로 나란히 배치되는 것을 특징으로 하는 전자 기기.
제9항에 있어서, 상기 전원선과 이격되어 있고, 도체로 형성되는 그라운드면을 더 구비하는 것을 특징으로 하는 전자 기기.
제9항에 있어서, 상기 전자 회로는, 복수의 절연층과 복수의 도체층의 적층 구조로 형성되고, 상기 전원선은 2개의 상기 절연층 사이에 개재되어 있는 상기 도체층에 형성되는 것을 특징으로 하는 전자 기기.
제15항에 있어서, 최상층의 상기 도체층에 설치되는 전원 입력부와, 최상층의 상기 도체층에 실장되는 반도체 칩과, 상기 전원 입력부를 상기 전원선의 일단부에 전기적으로 접속시키는 제1 접속 도체와, 상기 반도체 칩을 상기 전원선의 타단부로서 상기 전원선의 상기 일단부와의 사이에 상기 제1 EBG 패턴이 형성되는 타단부에 전기적으로 접속시키는 제2 접속 도체를 구비하는 것을 특징으로 하는 전자 기기.