KR101529057B1 - 반도체 장치 및 메모리의 데이터 기록 방법 - Google Patents
반도체 장치 및 메모리의 데이터 기록 방법 Download PDFInfo
- Publication number
- KR101529057B1 KR101529057B1 KR1020080126772A KR20080126772A KR101529057B1 KR 101529057 B1 KR101529057 B1 KR 101529057B1 KR 1020080126772 A KR1020080126772 A KR 1020080126772A KR 20080126772 A KR20080126772 A KR 20080126772A KR 101529057 B1 KR101529057 B1 KR 101529057B1
- Authority
- KR
- South Korea
- Prior art keywords
- state
- fuse
- circuit
- memory
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 145
- 238000000034 method Methods 0.000 title claims description 97
- 229910052710 silicon Inorganic materials 0.000 claims description 41
- 239000010703 silicon Substances 0.000 claims description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 40
- 230000008859 change Effects 0.000 claims description 38
- 239000010410 layer Substances 0.000 description 460
- 239000010409 thin film Substances 0.000 description 94
- 239000012535 impurity Substances 0.000 description 68
- 239000000463 material Substances 0.000 description 46
- 229910052751 metal Inorganic materials 0.000 description 38
- 239000002184 metal Substances 0.000 description 38
- 239000000758 substrate Substances 0.000 description 38
- 229910021417 amorphous silicon Inorganic materials 0.000 description 27
- 238000004544 sputter deposition Methods 0.000 description 24
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 23
- 239000010936 titanium Substances 0.000 description 23
- 229910052719 titanium Inorganic materials 0.000 description 23
- 238000005530 etching Methods 0.000 description 22
- 238000004519 manufacturing process Methods 0.000 description 22
- 235000015278 beef Nutrition 0.000 description 21
- 239000010408 film Substances 0.000 description 20
- 230000006870 function Effects 0.000 description 20
- 241000283690 Bos taurus Species 0.000 description 18
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 17
- 238000010586 diagram Methods 0.000 description 17
- 229910052721 tungsten Inorganic materials 0.000 description 17
- 239000010937 tungsten Substances 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- 229910052782 aluminium Inorganic materials 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 15
- 238000007726 management method Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 15
- 229920005989 resin Polymers 0.000 description 15
- 239000011347 resin Substances 0.000 description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 15
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 14
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 14
- 229910052739 hydrogen Inorganic materials 0.000 description 14
- 239000001257 hydrogen Substances 0.000 description 14
- 235000013372 meat Nutrition 0.000 description 14
- 229910044991 metal oxide Inorganic materials 0.000 description 14
- 150000004706 metal oxides Chemical class 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 238000004891 communication Methods 0.000 description 12
- 229910052759 nickel Inorganic materials 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 238000002425 crystallisation Methods 0.000 description 11
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 11
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 10
- 235000013305 food Nutrition 0.000 description 10
- 229910052750 molybdenum Inorganic materials 0.000 description 10
- 239000011733 molybdenum Substances 0.000 description 10
- 239000007789 gas Substances 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 239000002356 single layer Substances 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000009826 distribution Methods 0.000 description 8
- 238000007689 inspection Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 238000001994 activation Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 7
- 229910052763 palladium Inorganic materials 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 229910052715 tantalum Inorganic materials 0.000 description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 6
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 6
- 230000004913 activation Effects 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 229910017052 cobalt Inorganic materials 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 6
- 239000003814 drug Substances 0.000 description 6
- 229940079593 drug Drugs 0.000 description 6
- 229910052735 hafnium Inorganic materials 0.000 description 6
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 6
- 238000005984 hydrogenation reaction Methods 0.000 description 6
- 239000002245 particle Substances 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 229910052720 vanadium Inorganic materials 0.000 description 6
- GPPXJZIENCGNKB-UHFFFAOYSA-N vanadium Chemical compound [V]#[V] GPPXJZIENCGNKB-UHFFFAOYSA-N 0.000 description 6
- 229910052726 zirconium Inorganic materials 0.000 description 6
- -1 Tungsten nitride Chemical class 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000003475 lamination Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 238000007650 screen-printing Methods 0.000 description 5
- 150000003608 titanium Chemical class 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000010419 fine particle Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000005121 nitriding Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000007639 printing Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 238000003307 slaughter Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000001488 breeding effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 3
- 230000005674 electromagnetic induction Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000036541 health Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 230000001737 promoting effect Effects 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 125000001153 fluoro group Chemical group F* 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000005499 laser crystallization Methods 0.000 description 2
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 2
- 125000000962 organic group Chemical group 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229920000049 Carbon (fiber) Polymers 0.000 description 1
- 241000196324 Embryophyta Species 0.000 description 1
- 241001465754 Metazoa Species 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910002808 Si–O–Si Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 125000000217 alkyl group Chemical group 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 230000036760 body temperature Effects 0.000 description 1
- 238000009395 breeding Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000004917 carbon fiber Substances 0.000 description 1
- 238000005352 clarification Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 239000002270 dispersing agent Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 230000003862 health status Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 244000144972 livestock Species 0.000 description 1
- 229920002521 macromolecule Polymers 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000005404 monopole Effects 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 239000000575 pesticide Substances 0.000 description 1
- 239000002985 plastic film Substances 0.000 description 1
- 229920006255 plastic film Polymers 0.000 description 1
- 229920005594 polymer fiber Polymers 0.000 description 1
- 235000020991 processed meat Nutrition 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 239000005060 rubber Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 125000001424 substituent group Chemical group 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
- G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
본 발명은, 기록한 데이터의 개찬(改竄)을 방지한 메모리 및 반도체 장치를 제공한다.
메모리 회로와, 기록 회로와, 판독 회로를 구비하는 구성으로 한다. 메모리 회로는 2치 데이터 "0" 및 "1"을 기록할 수 있는 메모리 셀이 복수 배치된 메모리 셀 어레이를 포함하는 구성으로 한다. 기록 회로는 메모리 회로에 포함되는 메모리 셀의 하나에 2치 데이터 "0" 및 "1"의 한쪽을 기록하는 제 1 기록 회로와 2치 데이터 "0" 또는 "1"의 다른 쪽을 기록하는 제 2 기록 회로를 포함하는 구성으로 한다.
메모리 셀, 안티 퓨즈, 2치 데이터, 제 2 상태, 제 3 상태
Description
본 발명은 메모리 및 메모리를 가지는 반도체 장치에 관한 것이다. 특히, 안티 퓨즈(anti-fuse)형의 메모리에 관한 것이다. 또한, 무선 방식에 의하여 데이터의 기록 및 판독을 행할 수 있는 반도체 장치에 관한 것이다.
RFID(Radio Frequency Identification)라고 불리는 기술이 주목을 받고 있고, 유통, 이력 관리, 물품 관리, 존재(presence) 관리 등의 다양한 분야에 응용되고 있다. RFID란, 좁은 뜻으로서 무선 통신 기술을 이용한 데이터의 교환을 가리키고, RFID 태그(RF 태그, ID 태그, IC 태그, 무선 태그라고도 한다)와 리더/라이터 간에서 무선 통신을 행하고, 데이터의 기록이나 판독을 행할 수 있다.
근년, 공항에서의 이용도 검토되어 있고, 일례로서 항공 수하물 관리 시스템을 들 수 있다. 예를 들어, 특허 문헌 1에는, RFID를 사용하여 이용자(도항자(渡航者))의 수하물을 관리하는 시스템이 기재된다. 구체적으로는, 수하물에 RFID 태그를 장착하고, 필요한 데이터(이용자의 이름이나 주소, 검사 결과 등)를 RFID 태그에 수시(隨時) 기록하고, 상기 RFID 태그에 기록된 데이터를 판독하여 관리함으 로써, 시큐리티(security)성의 향상이나 편리성의 향상을 도모하는 것이다.
[특허 문헌 1] 특개2005-289634호 공보
RFID 태그에 기록되는 데이터는, RFID 태그에 탑재되는 메모리에 기록된다. RFID를 하물(荷物) 관리에 응용하는 경우, 하물의 분실이나 도난 등을 방지하기 위해서, 한번 기록한 데이터는 재기록 불가능으로 하는 것이 바람직하다. 또한, RFID 태그를 그 이외 용도, 예를 들어, 식품 등의 트레이서빌리티(traceability)에 적용하는 경우에도, 기한 개찬, 원산지나 원재료의 허위(虛僞) 표시 등을 방지하기 위해서, 데이터는 재기록 불가능으로 하는 것이 바람직하다. 따라서, 판독과 한번만의 기록이 가능한 메모리, 소위 라이트원스(write once) 메모리가 요구되고 있다.
라이트원스 메모리로서, 도통 상태 및 비도통 상태를 제어하여 데이터를 기록할 수 있는 퓨즈(fuse)나 안티 퓨즈 등의 퓨즈형 소자가 알려져 있다. 안티 퓨즈는 제조시에는 비도통 상태이며, 소정의 임계값 이상의 전기 신호를 줌으로써 도통 상태로 변화한다. 메모리로서 이용하는 경우, 제조시, 즉 초기 상태의 비도통 상태(고저항 상태)와 기록 완료 후의 도통 상태(저저항 상태)에 2치 데이터를 대응시키고 데이터를 기록하는 것이 일반적이다.
그러나, 소정의 데이터를 메모리에 기록한 후에도, 임계값 이상의 전기 신호를 비도통 상태인 안티 퓨즈에 주면, 상기 안티 퓨즈를 도통 상태로 변화시킬 수 있다. 따라서, 항공 수하물 관리 시스템 등의 하물 관리에 적용한 경우, 데이터를 개찬하여 하물을 도난하거나, 또는 위험물을 항공기에 탑재시키는 등 시큐리티성이 나 안전성이 저하할 우려가 있다. 또한, 식품의 트레이서빌리티에 적용한 경우, 데이터를 개찬하여 소비 기한이나 원산지를 위조(僞造)하는 등, 식품의 안전성이 문제가 될 우려가 있다.
상기 문제를 감안하여, 본 발명에서는, 기록한 데이터의 개찬을 방지한 메모리 및 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 메모리 제조 후, 또는 반도체 장치의 제조 후에 새로운 데이터의 기록을 수시 행할 수 있는 추기형(追記型)의 메모리를 제공하는 것을 과제의 하나로 한다. 또한, 데이터의 개찬을 방지한 구성인 메모리의 데이터 기록 방법을 제공하는 것을 과제의 하나로 한다. 또한, 데이터의 개찬을 방지한 구성의 추기형의 메모리를 구비하는 무선 칩을 제공하는 것도 과제의 하나로 한다.
메모리 회로와 기록 회로와 판독 회로를 구비하는 반도체 장치로 한다. 메모리 회로는 2치 데이터 "0" 및 "1"의 기록이 가능한 메모리 셀이 복수 배치된 메모리 셀 어레이를 포함하는 구성으로 한다. 기록 회로는 메모리 회로에 포함되는 메모리 셀의 하나에 2치 데이터 "0" 또는 "1"의 한쪽을 기록하는 제 1 기록 회로와 2치 데이터 "0" 또는 "1"의 다른 쪽을 기록하는 제 2 기록 회로를 포함하는 구성으로 한다.
메모리 회로에 포함되는 메모리 셀은 초기 상태인 "제 1 상태", 제 1 기록 회로에 의한 기록 동작에 의하여 얻어지는 "제 2 상태", 또는 제 2 기록 회로에 의한 기록 동작에 의하여 얻어지는 "제 3 상태"로부터 선택된 하나의 상태인 안티 퓨 즈를 가진다. 상기 안티 퓨즈는, "제 1 상태"로부터, "제 2 상태" 또는 "제 3 상태"로 변화하는 소자 구조를 가진다. 메모리 셀은 블록 단위 또는 메모리 셀 단위로 데이터가 기록되고, 블록 단위 또는 메모리 셀 단위로 기록 완료 후인지 미기록인지가 구별된다. 기록 완료 후의 블록의 메모리 셀에는 "제 2 상태" 또는 "제 3 상태" 중 어느 한쪽의 상태인 안티 퓨즈가 배치되고, "제 2 상태"인 안티 퓨즈 또는 "제 3 상태"인 안티 퓨즈가 2치 데이터 "0" 또는 "1"에 대응하여 데이터가 기록된다. 또한, 기록 완료 후의 블록의 메모리 셀에는 "제 1 상태"인 안티 퓨즈는 배치되지 않는다. 즉, 기록 완료 후의 블록의 메모리 셀은 "제 2 상태" 또는 "제 3 상태"인 안티 퓨즈가 반드시 배치된다. 또한, 미기록인 블록의 메모리 셀에는 "제 1 상태"인 안티 퓨즈가 배치된다.
"제 2 상태" 또는 "제 3 상태"인 안티 퓨즈는, "제 1 상태"인 안티 퓨즈에 대해서 제 1 기록 회로 또는 제 2 기록 회로에 의하여 기록 동작을 행함으로써 얻을 수 있다. 따라서, "제 1 상태"인 안티 퓨즈를 가지는 미기록의 블록 또는 메모리 셀에 데이터를 추기할 수 있다.
본 발명의 하나는, 2치 데이터 "0" 및 "1"의 기록이 가능한 메모리 셀이 복수 배치된 메모리 셀 어레이를 포함하는 메모리 회로와, 메모리 회로에 포함되는 메모리 셀의 하나에 2치 데이터 "0" 또는 "1"의 한쪽을 기록하는 제 1 기록 회로와, 메모리 회로에 포함되는 메모리 셀의 하나에 2치 데이터 "0" 또는 "1"의 다른 쪽을 기록하는 제 2 기록 회로와 메모리 회로에 포함되는 메모리 셀의 하나에 기록된 2치 데이터를 판독하는 판독 회로를 구비하는 반도체 장치이다. 메모리 회로에 포함되는 메모리 셀은 초기 상태인 "제 1 상태", "제 1 상태"의 안티 퓨즈에 제 1 기록 회로에 의한 기록 동작에 의하여 얻어지는 "제 2 상태", 또는 "제 1 상태"의 안티 퓨즈에 제 2 기록 회로에 의한 기록 동작에 의하여 얻어지는 "제 3 상태" 중으로부터 선택된 하나의 상태인 안티 퓨즈를 가지고, 상기 안티 퓨즈의 "제 2 상태" 또는 "제 3 상태"가 2치 데이터 "0" 또는 "1"에 대응한다.
상기 반도체 장치는, 제 1 기록 회로 또는 상기 제 2 기록 회로의 어느 한쪽을 선택하고, 메모리 회로에의 데이터의 기록을 실행시키는 선택 회로를 구비하는 구성으로 할 수도 있다.
상기 구성에 있어서, 메모리 셀이 가지는 안티 퓨즈는 제 1 전극과 절연층과, 실리콘 층과, 제 2 전극이 적층된 소자 구조를 가질 수 있다. 또한, 메모리 셀이 가지는 안티 퓨즈는 "제 1 상태"로부터, "제 2 상태" 또는 "제 3 상태"로 변화하는 하나의 소자 구조를 가진다.
또한, 상기 구성에 있어서 메모리 셀이 가지는 안티 퓨즈는, "제 3 상태"보다도 "제 2 상태"의 전기 저항값이 크고, "제 2 상태"보다도 "제 1 상태"의 전기 저항값이 크다.
또한, 상기 구성에 있어서, 메모리 회로에 포함되는 메모리 셀은 안티 퓨즈에 가하여 상기 안티 퓨즈와 전기적으로 접속하는 트랜지스터를 가지는 구성으로 할 수 있고, 상기 트랜지스터에 의하여 기록 전압의 인가를 제어하는 것이 바람직하다.
또한, 본 발명의 하나는, 안티 퓨즈를 구비하고, 2치 데이터 "0" 및 "1"의 기록이 가능한 메모리 셀이 복수 배치된 메모리 셀 어레이를 포함하는 메모리 회로와, 제 1 기록 회로와, 제 2 기록 회로를 구비하는 메모리에 대해서 메모리 회로에 포함되는 메모리 셀의 하나에 2치 데이터 "0" 또는 "1"의 한쪽을 기록하는 경우는, "제 1 상태"인 안티 퓨즈에 제 1 기록 회로에 의한 기록 동작을 행하고, 메모리 회로에 포함되는 메모리 셀의 하나에 2치 데이터 "0" 또는 "1"의 다른 쪽을 기록하는 경우는, "제 1 상태"인 안티 퓨즈에 제 2 기록 회로에 의한 기록 동작을 행하는 메모리의 데이터 기록 방법이다.
상기 안티 퓨즈는 제 1 전극과, 절연층과, 실리콘 층과, 제 2 전극이 적층된 구조로 할 수 있다. 또한, 상기 안티 퓨즈는 "제 1 상태"로부터, "제 2 상태" 또는 "제 3 상태"로 변화하는 소자 구조로 할 수 있다.
상기 데이터 기록 방법에 있어서, 기록 동작을 행하기 전의 메모리 셀의 하나는 초기 상태인 "제 1 상태"의 안티 퓨즈를 구비한다. "제 1 상태"의 안티 퓨즈에 대해서 제 1 기록 회로에 의한 기록 동작을 행하는 경우는, "제 2 상태"로 변화하고, "제 1 상태"의 안티 퓨즈에 대해서 제 2 기록 회로에 의한 기록 동작을 행하는 경우는, "제 3 상태"로 변화한다. 그리고, "제 2 상태"인 안티 퓨즈를 2치 데이터 "0" 또는 "1"의 한쪽으로 하고, "제 3 상태"인 안티 퓨즈를 2치 데이터 "0" 또는 "1"의 다른 쪽으로 함으로써, 데이터를 기록할 수 있다.
또한, 본 명세서에 있어서 "제 1" 또는 "제 2" 등의 수사(數詞)가 붙은 용어는, 요소를 구별하기 위해서 편의적으로 부여하는 것이며, 수(數)적으로 한정하는 것이 아니고, 또한 배치 및 단계의 순서를 한정하는 것도 아니다.
본 발명은, 재기록 불가능한 추기형의 메모리를 실현할 수 있다. 따라서, 한번 기록한 데이터의 개찬은 방지할 수 있고, 새로운 데이터는 수시 기록할 수 있는 메모리 및 메모리를 구비한 반도체 장치를 제공할 수 있다. 또한, 데이터의 개찬을 방지한 구성인 메모리의 데이터 기록 방법을 제공할 수 있다.
본 발명의 실시형태에 대해서 이하에 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분을 가리키는 부호는 다른 도면간에서 공통하여 사용한다.
(실시형태 1)
본 발명에 따른 반도체 장치로서, 메모리의 구성예 및 동작예에 대해서 설명한다. 본 실시형태에서 나타내는 메모리는 안티 퓨즈를 가지는 메모리 셀을 복수 구비한 메모리이며, 상기 안티 퓨즈는 소정의 전압을 인가함으로써 고저항 상태로부터 저저항 상태로 변화하는 것이다. 또한, 본 발명에 따른 메모리는, 블록 단위 또는 메모리 셀 단위로 데이터를 기록하고, 블록 단위 또는 메모리 셀 단위로 기록 완료 후인지 미기록인지가 구별된다. 본 실시형태에서는, 블록 단위로 안티 퓨즈에 데이터를 기록하고, 블록 단위로 데이터가 기록 완료 후인지 미기록인지를 구별 하는 것으로 한다.
도 1은 본 발명에 따른 반도체 장치의 구성예를 도시하는 블록도이다. 메모리(100)는 기록 회로(102)와 메모리 회로(104)와 판독 회로(106)를 가진다. 메모리(100)에 입력되는 데이터(DATA IN)는, 기록 회로(102)에 의하여 "0" 및 "1"의 2치 데이터로서 메모리 회로(104)에 기록된다. 그리고, 메모리 회로(104)에 기록된 2치 데이터는 판독 회로(106)에 의하여 판독되고, 메모리(100)로부터 데이터(DATA OUT)가 출력된다. 메모리(100)는, 기록 동작시는 기록 회로(102)가 메모리 회로(104)에 접속된다. 한편, 판독 동작시는 판독 회로(106)가 메모리 회로(104)에 접속된다. 또한, 메모리(100)에 입력된 데이터의 2치 데이터로의 변환은, 기록 회로(102)나 메모리 회로(104)로 행하면 좋고, 또는 별도 2치 데이터로 변환하기 위한 회로를 형성하여도 좋다. 또한, 메모리 회로(104)로부터 판독되는 2치 데이터는, 판독 회로(106)로 데이터로 변환하여도 좋고, 또는 별도 2치 데이터로부터 데이터로 변환하기 위한 회로를 형성하여도 좋다.
기록 회로(102)는, 메모리(100)에 입력된 데이터를 메모리 회로(104)에 기록한다. 또한, 기록 회로(102)는, 메모리(100)에 입력된 데이터를 "0" 및 "1"의 2치 데이터로서 메모리 회로(104)에 기록한다. 메모리 회로(104)는 제 1 기록 회로(114) 또는 제 2 기록 회로(116)의 어느 한쪽에 의한 선택적인 기록 동작이 행해짐으로써, 2치 데이터가 기록된다. 제 1 기록 회로(114) 또는 제 2 기록 회로(116)의 선택은, 선택 회로(112)에 의하여 행해진다.
또한, 제 1 기록 회로(114) 또는 제 2 기록 회로(116)는, 선택 회로(112)에 의하여 선택적으로 메모리 회로(104)와 접속시킨다. 접속 관계는 특히 한정되지 않고, 도 2a에 도시하는 바와 같이, 선택 회로(112)가 제 1 기록 회로(114) 및 제 2 기록 회로(116)에 접속하고, 제 1 기록 회로(114) 및 제 2 기록 회로(116)가 메모리 회로(104)에 접속하는 구성으로 할 수 있다. 또한, 도 2b에 도시하는 바와 같이, 제 1 기록 회로(114) 및 제 2 기록 회로(116)가 선택 회로(112)에 접속하고, 선택 회로(112)가 메모리 회로(104)에 접속하는 구성으로 할 수도 있다. 제 1 기록 회로(114) 및 제 2 기록 회로(116) 중, 선택 회로(112)에 의하여 선택된 한쪽의 회로가 메모리 회로(104)와 접속되고, 상기 메모리 회로(104)에 기록 동작을 행한다.
판독 회로(106)는 메모리 회로(104)에 기록된 데이터를 판독하고, 메모리(100)로부터 출력한다. 또한, 판독 회로(106)는 메모리 회로에 기록된 2치 데이터 "0" 및 "1"을 판독하고, 데이터로서 출력한다.
다음, 메모리 회로(104)의 회로도의 일례를 도 3a에 도시한다. 또한, 메모리 회로(104)를 구성하는 메모리 셀의 회로도를 도 3b에 도시한다.
메모리 회로(104)는 비트선 구동 회로(122)와 워드선 구동 회로(124)와 메모리 셀 어레이(126)로 구성된다. 도 3a에서는, 일례로서, m×n개의 메모리 셀 어레이(MC(1,1) 내지 MC(m, n))가 세로 m개×가로 n개의 매트릭스 형상으로 배치된 메모리 셀 어레이(126)의 예를 도시한다.
또한, 각 메모리 셀(대표로서 MC(i, j)를 고려한다)(i는 1이상 m이하의 정수(整數), j는 1이상 n이하의 정수)은, 각각 박막 트랜지스터(232) 및 안티 퓨 즈(234)를 가진다. 박막 트랜지스터(232)의 게이트 전극은 워드선 Wi에 접속되고, 박막 트랜지스터(232)의 소스 전극 또는 드레인 전극의 한쪽은 제 1 비트선 Baj에 접속되고, 박막 트랜지스터(232)의 소스 전극 또는 드레인 전극의 다른 쪽은 안티 퓨즈(234)의 양극 또는 음극의 한쪽에 접속된다. 또한, 안티 퓨즈(234)의 양극 또는 음극의 다른 쪽은 제 2 비트선 Bbj에 접속된다.
비트선 구동 회로(122)에 의하여 기록 또는 판독을 행하는 메모리 셀 MC(i, j)가 접속되는 제 1 비트선 Baj 및 제 2 비트선 Bbj가 선택된다. 또한, 워드선 구동 회로(124)에 의하여 기록 또는 판독을 행하는 메모리 셀 MC(i, j)가 접속되는 워드선 Wi가 선택된다. 선택된 제 1 비트선 Baj 및 제 2 비트선 Bbj와 워드선 Wi는 기록 동작시에는 기록 회로(102)에 접속되고, 판독 동작시에는 판독 회로(106)에 접속된다. 비트선 구동 회로(122) 및 워드선 구동 회로(124)는 셀렉터 회로 등을 가진다.
기록 동작시는 2치 데이터 중의 기록되는 한쪽 데이터에 따라, 제 1 기록 회로(114) 또는 제 2 기록 회로(116)의 한쪽이 선택된다. 선택된 제 1 기록 회로(114) 또는 제 2 기록 회로(116)는 선택된 메모리 셀 MC(i, j)에 대해서 기록을 행한다. 판독 동작시는 선택된 메모리 셀 MC(i, j)를 판독 회로(106)에 접속하고, 판독을 행한다.
본 발명에 따른 메모리의 구성은, 보통의 라이트 원스 메모리와 비교하여, 2치 데이터 "0" 또는 "1"의 한쪽의 값을 기록하는 제 1 기록 회로(114)와 2치 데이터 "0" 또는 "1"의 다른 쪽의 값을 기록하는 제 2 기록 회로(116)를 가지는 것을 특징의 하나로 한다. 즉, 2치 데이터의 "0"을 기록하는 경우는, 제 1 기록 회로(114)에 의하여 기록을 행하고, "1"을 기록하는 경우에는 제 2 기록 회로(116)에 의하여 기록을 행한다. 또는, 2치 데이터의 "1"을 기록하는 경우에는 제 1 기록 회로(114)에 의하여 기록을 행하고, "0"을 기록하는 경우에는, 제 2 기록 회로(116)에 의하여 기록을 행한다. 이하, 본 실시형태에서는, "0"을 기록하는 경우에는, 제 1 기록 회로(114)에 의하여 기록을 행하고, "1"을 기록하는 경우에는, 제 2 기록 회로(116)에 의하여 기록을 행하는 것으로서 설명한다.
2치 데이터의 "0" 및 "1"은, 메모리 셀 MC(i, j)가 가지는 안티 퓨즈(234)의 전기적 특성에 대응하여 기록된다.
보통, 안티 퓨즈를 메모리 소자에 적용하는 경우, 초기 상태(기록 전압을 인가하지 않는 상태)의 고저항 상태와, 기록 상태(기록 전압을 인가한 상태)의 저저항 상태에 "0" 및 "1" 또는 "1" 및 "0"을 할당(割當)한다. 초기 상태를 "0"으로 하고, 기록 상태를 "1"로 하는 경우의 기록 동작의 일례로서는, "1"을 기록하는 메모리 셀에 대해서 선택적으로 기록 전압을 인가하여, 상기 메모리 셀이 가지는 안티 퓨즈를 저저항 상태(기록 상태)로 변화시킨다. 한편, "0"을 기록하는 메모리 셀에 대해서는 기록 전압을 인가하지 않고, 상기 메모리 셀이 가지는 안티 퓨즈를 초기 상태대로 한다. 기록 전압은 기록 회로에 의하여 인가된다. 즉, "1"을 기록하는 메모리 셀에 대해서는 기록 회로에 의하여 기록을 행하고, "0"을 기록하는 메모리 셀에 대해서는 기록을 행하지 않는 것으로 한다. 그리고, 각 메모리 셀이 구비하는 안티 퓨즈의 초기 상태 및 기록 상태에 의하여, 메모리 셀에 "0" 또는 "1" 을 기록시킬 수 있다. 그 결과, 데이터를 2치 데이터로서 기록할 수 있다.
한편, 본 실시형태의 메모리는, 블록 단위로 데이터의 기록을 행하고, 블록 단위로 기록 완료 후인지 미기록인지를 구별한다. 그리고, 기록 완료 후의 블록에서는, 안티 퓨즈가 다른 2개의 기록 상태에 "0" 및 "1"을 할당하여 대응시키는 것을 특징의 하나로 한다. 또한, 본 안티 퓨즈는 초기 상태로부터 "0" 및 "1"을 할당시키는 2개의 기록 상태로 변화하는 소자 구조를 가진다. 즉, 본 실시형태에서는, 메모리 회로(104)를 구성하는 메모리 셀에 블록 단위로 데이터의 기록이 행해지고, 블록 단위로 데이터가 기록 완료 후인지 미기록인지를 구별한다. 그리고, 기록 완료 후의 블록의 메모리 셀에는 2개의 기록 상태의 어느 한쪽 상태의 안티 퓨즈가 배치된다.
메모리 회로(104)를 구성하는 메모리 셀은 메모리 셀 어레이 전체로 1개의 블록으로 하여도 좋고, 복수의 블록으로 분할하여도 좋다. 블록이나 메모리 셀을 구별하는 방법(수단)은 특히 한정되지 않고, 기록 완료 후인지 미기록인지를 구별할 수 있다면 좋다. 구별하는 방법으로서는, 플래그(flag)나 물리적 스위치 등을 들 수 있다. 예를 들어, 기록 완료 후의 블록에는 플래그를 세우고, 블록 단위로 플래그가 세워지는지 아닌지를 검출하고, 플래그가 세워진다고 검출한 경우는, 그 블록을 기록 완료 후라고 판단하고, 플래그가 세워지지 않는다고 검출한 경우는 그 블록을 미기록이라고 판단할 수 있다. 플래그에는, 블록 내의 특정의 메모리 셀을 할당하면 좋고, 기록 완료 후의 경우에 상기 특정의 메모리 셀이 가지는 안티 퓨즈에 기록을 행하면 좋다. 기록 완료 후의 블록의 플래그에 기록을 행함으로써, "1" 의 플래그를 세우고, 미기록의 블록은 미기록 상태(초기 상태)대로 함으로써, 기록 완료 후인지 미기록인지를 구별할 수 있다. 또한, 물리적 스위치를 이용하는 경우, 예를 들어 기록 완료 후의 블록에 형성된 스위치를 파손시켜, 블록 단위로 스위치가 파손하는지 않는지를 검출하여 기록 완료 후인지 미기록인지를 구별하여도 좋다. 물론, 블록 단위가 아니라, 각 메모리 셀 단위로 플래그나 스위치를 형성하고 기록 완료 후인지 미기록인지를 구별하여도 좋다.
본 발명에 있어서, 안티 퓨즈의 전기적 특성의 초기 상태를 "제 1 상태"로 하고, 상이한 2개의 기록 상태를 "제 2 상태"와 "제 3 상태"로 한다. 본 실시형태의 메모리에 적용하는 안티 퓨즈는, 초기 상태인 "제 1 상태"와 기록 상태인 "제 2 상태" 또는 기록 상태인 "제 3 상태" 중으로부터 선택된 하나의 상태이다. 또한, 본 실시형태의 메모리는, "제 1 상태"로부터, "제 2 상태" 또는 "제 3 상태"로 변화하는 소자 구조를 가지는 안티 퓨즈를 구비한다. 또한, 메모리에는 블록 단위로 기록을 행하고, 또 블록마다 기록 완료 후인지 미기록인지를 구별한다. 기록 완료 후의 블록에서는, "제 2 상태"와, "제 3 상태"의 안티 퓨즈에 "0" 및 "1" 또는 "1" 및 "0"을 할당하여 대응시켜, "제 1 상태"인 안티 퓨즈는 존재시키지 않는다. 즉, 기록 완료 후의 블록에는, "제 2 상태" 또는 "제 3 상태"인 안티 퓨즈가 반드시 배치된다. 이하, 본 실시형태에서는, 기록 완료 후의 블록에서는, 안티 퓨즈의 "제 2 상태"에 "0"을 할당하고, "제 3 상태"에 "1"을 대응시키는 것으로서 설명한다.
다음, 메모리 셀 MC(i, j)에 "0"을 기록하는 경우와 "1"을 기록하는 경우의 회로 동작의 일례에 대해서 도 6a 및 도 6b를 사용하여 설명한다. 또한, 박막 트랜지스터(232)는 n채널형 박막 트랜지스터 또는 p채널형 박막 트랜지스터의 어느 도전형의 박막 트랜지스터라도 좋지만, 본 실시형태에서는, n채널형 박막 트랜지스터(232a)로 한 경우에 대해서 설명한다. 또한, 안티 퓨즈(234)는 기록하기 전의 전기적 특성을 "제 1 상태"로 한다.
도 6a는 메모리 셀 MC(i, j)에 "0"을 기록하는 경우의 예를 도시한다. 예를 들어, 제 1 비트선 Baj를 VL로 하여, 제 2 비트선 Bbj 및 워드선 Wi를 VH로서 메모리 셀 MC(i, j)의 n채널형 박막 트랜지스터(232a)를 온 상태로 한다. 그 결과, 안티 퓨즈(234)는 A점 측으로부터 VL이 공급되고, B점 측으로부터 VH가 공급되고, 안티 퓨즈(234)에 VH-VL이 인가되어 "제 2 상태"로 변화한다.
도 6b는 메모리 셀 MC(i, j)에 "1"을 기록하는 경우의 예를 도시한다. 예를 들어, 제 1 비트선 Baj 및 워드선을 Wi를 VH로 하고, 제 2 비트선 Bbj를 VL로 하여 메모리 셀 MC(i, j)의 박막 트랜지스터(232a)를 온 상태로 한다. 그 결과, 안티 퓨즈(234)는 A점 측으로부터 VH가 공급되고, B점 측으로부터 VL이 공급되고, 안티 퓨즈(234)에 VH-Vth-VL이 인가되어 "제 3 상태"로 변화한다.
또한, 본 명세서에서는, VH>VL로 한다. VH-Vth-VL은 기록 전압(Vwrite)에 상당하고, 안티 퓨즈(234)의 저항 상태를 변화시키는 전압으로 한다. 또한, 본 실시형태에서는, VGND≥L(여기서는, VGND=0V)로 한다. 또한, Vth는, 박막 트랜지스터(232a)의 임계값에 상당한다. 안티 퓨즈에의 기록은 안티 퓨즈의 절연 영역에 기록 전압(Vwrite)을 인가함으로써 행한다. 기록 전압(Vwrite)이 인가된 안티 퓨 즈의 절연 영역이 절연 파괴를 일으키고, 안티 퓨즈의 상하 전극이 단락하기 때문에, 안티 퓨즈의 저항값이 변화한다.
안티 퓨즈(234)는, B점 측으로부터 VH를 공급하는 경우와, A점 측으로부터 VH를 공급하는 경우의 2개의 상이한 기록 상태를 얻을 수 있다. 도 6a에 도시하는 경우는, B점 측이 A점 측에 대해서 고전위가 되도록 전압을 인가한다. 도 6b에 도시하는 경우는, A점 측이 B점 측에 대해서 고전위가 되도록 전압을 인가한다. 안티 퓨즈(234)에 기록 전압을 인가할 때에, 안티 퓨즈(234)에 대한 전압의 인가 방향(A점 측을 B점 측에 대해서 고전위로서 전압을 인가하거나, 또는 B점 측을 A점 측에 대해서 고전위로서 전압을 인가한다)을 제어함으로써, 2개의 상이한 기록 상태를 얻을 수 있다. 여기서는, 안티 퓨즈(234)에 대한 전압의 인가 방향을 반대로 함으로써, 2개의 상이한 기록 상태를 얻는다. 그리고, 여기서 얻어지는 2개의 기록 상태는, "제 2 상태" 또는 "제 3 상태"에 각각 상당한다.
메모리의 기록 동작은, "0"을 기록하는 메모리 셀에 대해서 제 1 기록 회로(114)에 의하여 도 6a에 도시하는 기록을 행하여, 상기 메모리 셀이 가지는 안티 퓨즈를 "제 2 상태"로 변화시킨다. 한편, "1"을 기록하는 메모리 셀에 대해서 제 2 기록 회로(116)에 의하여 도 6b에 도시하는 기록을 행하여, 상기 메모리 셀이 가지는 안티 퓨즈를 "제 3 상태"로 변화시킨다. 그리고, 각 메모리 셀이 구비하는 안티 퓨즈를 "제 2 상태" 또는 "제 3 상태"로 적절히 변화시킴으로써, 메모리 셀에 "0" 또는 "1"을 기록할 수 있다. 그 결과, 메모리(100)에 입력된 데이터를 2치 데이터로서 기록할 수 있다.
메모리(100)는 1개의 블록만으로 구성되고, 하나의 데이터만을 기록하는 구성으로 하여도 좋지만, 복수의 블록으로 분할되고, 복수의 데이터를 기록할 수 있는 구성으로 하는 것이 바람직하다. 복수의 블록으로 분할함으로써, 수시 추기할 수 있다. 또한, 1개의 블록이 구비하는 메모리 셀은 복수 또는 단수의 어느 쪽이라도 좋다.
여기서, 본 안티 퓨즈의 전기적 특성인 "제 1 상태", "제 2 상태" 및 "제 3 상태"에 대해서 고찰한다. 도 4에 본 안티 퓨즈의 "제 1 상태", "제 2 상태", 및 "제 3 상태"의 전류전압 특성(이하, "I-V 특성"이라고도 한다)의 일례를 도시한다. 가로축에는 안티 퓨즈에 대한 인가 전압을 도시하고, 그 때 안티 퓨즈에 흐르는 전류를 세로축에 도시한다. 또한, 도 4에서는 기록 전압(Vwrite) 이하의 범위의 I-V 특성을 도시한다.
도 4에는 모드 A와 모드 B와 모드 C가 도시된다. 모드 A는 임의의 전압을 인가해도 전류를 거의 흘리지 않는 고저항 상태를 나타낸다. 모드 C는 인가하는 전압에 비례하여 전류를 흘리는 저저항 상태를 나타낸다. 모드 B는 소정의 인가 전압 미만에서는 전류를 거의 흘리지 않는 고저항 상태를 나타내고, 소정의 인가 전압 이상에서는 전류를 잘 흘리는 저저항 상태를 나타낸다. 모드 B는 모드 A보다 저저항 상태를 나타내고, 모드 C보다도 고저항 상태를 나타낸다. 모드 A는 인가 전압에 의하지 않고 고저항 상태이고, 안티 퓨즈의 초기 상태인 "제 1 상태"의 특성에 상당한다. 모드 B 및 모드 C는 안티 퓨즈의 "제 2 상태" 또는 "제 3 상태"의 특성에 상당한다. 본 실시형태에서는, 모드 B가 "제 2 상태"에 상당하고, 모드 C 가 "제 3 상태"에 상당하는 것으로 한다. 따라서, 안티 퓨즈에 대한 인가 전압을 기록 전압 이하로 하고, "제 1 상태"인 안티 퓨즈의 전기 저항값을 R1, "제 2 상태"인 안티 퓨즈의 전기 저항값을 R2, "제 3 상태"인 안티 퓨즈의 전기 저항값을 R3으로 할 때, R1>R2>R3의 관계를 충족시킨다.
기록 완료 후의 블록에서는, 안티 퓨즈의 "제 2 상태" 및 "제 3 상태"를 2치 데이터에 할당한다. "제 2 상태"와 "제 3 상태"의 사이에 임계값 전압 Vth 또는 임계값 전류 Ath를 설정하고, 상기 임계값 전압 Vth 또는 임계값 전류 Ath를 경계로서 2치 데이터를 할당하면 좋다.
데이터의 판독에 대해서는, 실시자(實施者)가 적절히 설계할 수 있고, 전류를 사용하는 방식, 전압을 사용하는 방식 등을 적용할 수 있다. 예를 들어, 도 4에 도시하는 바와 같이, 소정의 판독 전압(Vread)에 있어서, "제 3 상태"인 모드 C와 "제 2 상태"에 해당하는 모드 B의 사이에 임계값 전류 Ath를 설정하고, 상기 임계값 전류 Ath 이상의 경우는 2치 데이터의 "1"을 할당하고, 임계값 전류 Ath 미만의 경우는, "0"을 할당한다. 판독 전압을 인가할 때에 흐르는 전류와 임계값 전류 Ath를 비교함으로써, 2치 데이터를 판독할 수 있다. 예를 들어, 임계값 전류 Ath 이상의 전류를 얻을 수 있으면, "1" 임계값 전류 Ath 미만의 전류를 얻을 수 있으면, "0"이라고 판독할 수 있다. 또한, 임계값 전류 Ath로부터 임계값 전압 Vth를 설정하고, 상기 임계값 전압 Vth와 판독 전압을 인가하여 출력되는 전압을 비교하여 2치 데이터를 판독하는 구성으로 할 수도 있다.
본 실시형태에 있어서는, 기록 완료 후의 블록을 검출하고, 상기 기록 완료 후의 블록에 있어서, 모드 B를 나타내는 "제 2 상태"가 "0"이라고 판독되고, 모드 C를 나타내는 "제 3 상태"가 "1"이라고 판독된다.
또한, 모드 A를 나타내는 "제 1 상태"는 미기록의 블록에 있어서 "0" 또는 "1"을 할당하여도 좋다. 즉, 미기록의 블록에 있어서는, 기록 전압을 인가하지 않는 초기 상태로 2치 데이터의 어느 한쪽을 할당하여도 좋다. 또한, "제 1 상태"에 "0" 또는 "1" 이외를 할당하여도 좋고, "제 1 상태"로서 별도 판독하여도 좋다.
안티 퓨즈에의 기록은, 안티 퓨즈의 절연 영역에 기록 전압을 인가함으로써 행한다. 기록 전압이 인가된 안티 퓨즈의 절연 영역이 절연 파괴를 일으키고, 안티 퓨즈의 상하 전극이 단락하기 때문에, 안티 퓨즈의 저항값이 변화한다. 즉, 안티 퓨즈가 절연 파괴를 일으킴으로써, 상태가 변화한다. 안티 퓨즈의 "제 2 상태" 및 "제 3 상태"는 초기 상태인 "제 1 상태"의 안티 퓨즈에 대해서 기록 전압을 인가하여 단락시킴으로써 기록을 행한 기록 상태이다. 따라서, "제 1 상태"→"제 2 상태", "제 1 상태"→"제 3 상태"는 불가역적(不可逆的)이다. "제 2 상태"는 안티 퓨즈의 상하 전극이 단락하여 기록된 기록 상태이며, "제 2 상태"인 안티 퓨즈에 대해서 다시 기록 전압을 인가해도 기록할 수 없다. 따라서, "제 2 상태"인 안티 퓨즈는 "제 3 상태" 또는 "제 1 상태"로 변화할 수 없다. 또한, "제 3 상태"는 안티 퓨즈의 상하 전극이 단락하여 기록된 기록 상태이며, "제 3 상태"인 안티 퓨즈에 대해서 다시 기록 전압을 인가해도 기록할 수 없다. 따라서, "제 3 상태"인 안티 퓨즈는 "제 2 상태" 또는 "제 1 상태"로 변화할 수 없다.
즉, "제 1 상태"→"제 2 상태", "제 1 상태"→"제 3 상태"와 같은 변화는 있 지만, "제 2 상태"→"제 1 상태", "제 3 상태"→"제 1 상태", "제 2 상태"→"제 3 상태", "제 3 상태"→"제 2 상태"와 같은 변화는 하지 않는 특성을 구비한 안티 퓨즈를 메모리 소자로서 적용하는 것을 특징의 하나로 한다. 바꿔 말하면, "제 2 상태"인 안티 퓨즈는 기록을 행해도 상태가 변화하지 않는 특성을 가진다. 또한, "제 3 상태"인 안티 퓨즈는, 기록을 행해도 상태가 변화하지 않는 특성을 가진다. 물론, "제 2 상태"와 "제 3 상태"는 전압을 인가하지 않으면, 상태는 변화하지 않는다. 또한, "제 1 상태"→"제 2 상태"란, 화살표의 좌측의 상태로부터 우측의 상태로 변화하는 것을 나타낸다. 안티 퓨즈의 "제 2 상태"는 "제 1 상태"의 안티 퓨즈를 구비하는 메모리 셀에 대해서 제 1 기록 회로에 의하여 기록을 행함으로써 얻을 수 있다. 또한, "제 3 상태"는 "제 1 상태"인 안티 퓨즈를 구비하는 메모리 셀에 대해서 제 2 기록 회로에 의하여 기록을 행함으로써 얻을 수 있다.
다음, 도 1, 도 3a 및 도 3b, 도 5를 사용하여 본 실시형태에 따른 메모리의 데이터 기록 방법의 일례에 대해서 설명한다. 도 5에는 일련의 기록 동작의 일례를 나타내는 플로우 도면을 도시한다.
우선, 메모리(100)에 데이터가 입력된다(S11). 메모리(100)에 입력된 데이터는 2치 데이터로 변환된다(S12). 그리고, 2치 데이터를 메모리 회로(104)에 기록한다.
우선, "0"을 기록하는 경우에 대해서 설명한다. 기록 회로(102) 중으로부터 제 1 기록 회로(114)를 선택한다. 선택한 제 1 기록 회로(114)와 메모리 회로(104)를 접속한다(S13). 다음, "0"을 기록하는 메모리 셀 MC(i, j)를 선택한 다(S15). 여기서는, MC(1, 1)에 기록을 행하는 예를 설명한다. 선택된 메모리 셀 MC(1, 1)가 배치되는 블록이, 기록 완료 후의 블록인지 아닌지를 검출한다(S16). (S16)의 블록이 기록 완료 후가 아닌 경우(No인 경우, 즉 미기록인 경우), 선택된 메모리 셀 MC(1, 1)에 대해서 제 1 기록 회로(114)에 의하여 기록 전압을 인가한다(S18). 구체적으로는, 제 1 비트선 Ba1을 VL로 하고, 제 2 비트선 Bb1 및 워드선 W1을 VH로 하고, 박막 트랜지스터(232)를 온 상태로 하고, 안티 퓨즈(234)에 기록 전압을 인가한다. 그 결과, 안티 퓨즈(234)의 전기적 특성이 "제 2 상태"로 변화한다. 또한, 선택한 메모리 셀 MC(1, 1)가 구비하는 안티 퓨즈(234)가 "제 1 상태"가 아닌 경우에는, 기록 동작을 행해도 안티 퓨즈(234)의 전기적 특성은 변화하지 않는다.
다음, "1"을 기록하는 경우에 대해서 설명한다. 기록 회로(102) 중으로부터 제 2 기록 회로(116)를 선택하고, 제 2 기록 회로(116)와 메모리 회로(104)를 접속한다(S14). 다음, "1"을 기록하는 메모리 셀 MC(i, j)를 선택한다(S15). 여기서는, MC(2, 1)에 기록을 행하는 예를 설명한다. 선택된 메모리 셀 MC(2, 1)가 배치되는 블록이, 기록 완료 후의 블록인지 아닌지를 검출한다(S16). (S16)의 블록이 기록 완료 후가 아닌 경우(No인 경우, 즉 미기록인 경우), 선택된 메모리 셀 MC(2, 1)에 대해서 제 2 기록 회로(116)에 의하여 기록 전압을 인가한다(S19). 구체적으로는, 제 1 비트선 Ba1 및 워드선 W2를 VH로 하고, 제 2 비트선 Bb1을 VL로 하고, 박막 트랜지스터(232)를 온 상태로 하고, 안티 퓨즈(234)에 기록 전압을 인가한다. 그 결과, 안티 퓨즈(234)의 전기적 특성이 "제 3 상태"로 변화한다. 또한, 선택한 메모리 셀 MC(2, 1)가 구비하는 안티 퓨즈(234)가 "제 1 상태"가 아닌 경우에는, 기록 동작을 행해도 안티 퓨즈(234)의 전기적 특성은 변화하지 않는다.
이상의 공정에 의하여 "0" 또는 "1"의 기록 동작을 종료한다(S21). 기록 동작 종료 후, 또 다른 메모리 셀(230)에 기록을 행하는 경우, 다시 제 1 기록 회로(114) 또는 제 2 기록 회로(116)의 선택으로부터 행하면 좋다. 또한, (S16)의 블록이 기록 완료 후인 경우(Yes인 경우), 기록 완료 후의 에러 코드(error code)가 검출되고(S17), 기록 동작은 행하여지지 않는다. 또한, 임의의 블록에 데이터의 기록이 종료한 경우, 상기 블록에 기록 완료 후의 표시를 붙이고(S20), 기록 동작을 종료한다(S21).
또한, 도 5에 도시하는 플로우 도면은 일례이며, 이것에 한정되지 않는다. 예를 들어, 미기록의 블록을 선택한 후, 상기 미기록의 블록에 배치된 메모리 셀을 선택하여 기록 동작을 행하여도 좋다. 또한, 미기록의 블록을 선택하고, 상기 블록에 기록 완료 후의 표시를 붙인 후, 상기 블록에 기록 동작을 행하여도 좋다. 또한, 데이터의 기록과 기록 완료 후와 미기록의 구별은 메모리 셀 단위(또는 안티 퓨즈마다)로 행하여도 좋다.
또한, 판독 동작에 대해서도 설명한다. 기록 완료 후의 블록(또는 메모리 셀, 안티 퓨즈)을 검출하고, 상기 기록 완료 후의 블록에 기록된 데이터를 판독한다. 구체적으로는, 기록 완료 후의 블록에 배치된 메모리 셀의 2치 데이터를 판독하고, 블록에 기록된 데이터를 판독한다. 여기서는, MC(2, 2)에 기록된 2치 데이터를 판독하는 예를 설명한다.
메모리 셀 MC(2, 2)에 기록된 2치 데이터를 판독하는 경우에는, 예를 들어, 제 1 비트선 Ba2를 판독 회로(106)에 접속한다. 제 2 비트선 Bb2 및 워드선 W2를 Vrh로 하고, 박막 트랜지스터(232)를온 상태로 한다. 또한, Vrh는 안티 퓨즈(234)가 "제 2 상태" 또는 "제 3 상태"의 어느 쪽이라도 박막 트랜지스터(232)가 온 상태가 되도록 선택한다. Vrh는 판독 전압에 상당한다.
트랜지스터(232)를 통하여 제 1 비트선 Ba2로부터 출력되는 전압(출력 전압)을 판독한다. 출력 전압이 임계값 전압 Vth 이상인 경우는, 메모리 셀 MC(2, 2)에 기록된 데이터를 "1"이라고 판독한다. 이것에 대해서, 출력 전압이 임계값 전압 Vth 미만인 경우는, 메모리 셀 MC(2, 2)에 기록된 데이터를 "0"이라고 판독한다.
이렇게 해서, 미기록의 블록에 배치된 임의의 메모리 셀 MC(i, j)에 2치 데이터를 기록할 수 있고, 또한, 기록 완료 후의 블록에 배치된 임의의 메모리 셀 MC(i, j)에 기록된 2치 데이터를 판독할 수 있다.
이상과 같이, 본 실시형태에 따른 메모리는 메모리 소자로서 "제 1 상태", "제 2 상태" 또는 "제 3 상태" 중으로부터 선택된 하나의 상태인 안티 퓨즈를 복수 구비하고, 상기 안티 퓨즈에 블록 단위로 기록을 행하고, 블록 단위로 기록 완료 후와 미기록을 구별한다. 또한, 안티 퓨즈는 "제 1 상태"로부터, "제 2 상태" 또는 "제 3 상태"로 변화하는 소자 구조를 가진다. 기록 완료 후의 블록에서는, 배치되는 안티 퓨즈가 "제 2 상태" 또는 "제 3 상태"의 어느 한쪽 상태를 반드시 선택하고, "제 2 상태" 및 "제 3 상태"를 사용하여 2치 데이터를 기록하고, 블록 단위로 데이터를 기록하는 것을 특징으로 한다. "제 2 상태"인 안티 퓨즈는 "제 1 상태", "제 3 상태"로 변화할 수 없는 소자이다. 또한, "제 3 상태"인 안티 퓨즈는 "제 2 상태", "제 1 상태"로 변화할 수 없는 소자이다. 따라서, "제 2 상태" 및 "제 3 상태"에 2치 데이터를 할당함으로써, 기록 완료 후의 블록에서는, 2치 데이터의 "0" 및 "1" 양쪽 모두 물리적으로 재기록 불가능으로 할 수 있다. 즉, 본 발명에 따른 메모리는, 한번 기록한 데이터의 재기록은 불가능이며, 데이터의 개찬을 방지할 수 있다.
또한, 본 발명에 따른 메모리는 출하(出荷)시에 모든 안티 퓨즈를 "제 2 상태" 또는 "제 3 상태"의 어느 한쪽 상태에 기록하고, 기록 완료 후의 블록만을 구비한 ROM으로 하여도 좋다. 또한, "제 1 상태"의 안티 퓨즈를 존재시킨 추기형의 메모리로 하여도 좋다. "제 1 상태"의 안티 퓨즈는 제 1 기록 회로 또는 제 2 기록 회로를 선택하고 적절히 기록을 행함으로써, "제 2 상태" 또는 "제 3 상태"로 변화하고, "0" 또는 "1"을 기록할 수 있다. 따라서, 수시 추기할 수 있는 추기형 메모리를 실현할 수 있다. "제 1 상태"인 안티 퓨즈를 구비한 메모리로 하는 경우, 출하시의 모든 안티 퓨즈를 "제 1 상태"대로 하여도 좋고, 기록 완료 후의 블록과 미기록 블록을 가지는 메모리로 하여도 좋다. 어쨌든, 본 발명에 따른 메모리는 새로운 데이터를 추기하는 구성으로 할 수 있지만, 한번 기록한 데이터의 재기록은 불가능하고, 데이터의 개찬을 방지할 수 있다.
또한, 본 실시형태는 다른 실시형태 및 실시예와 자유롭게 조합할 수 있다.
(실시형태 2)
상기 실시형태 1에서는, 메모리 셀 MC(i, j)의 트랜지스터(232)에 n채널형 박막 트랜지스터(232a)를 적용하는 예를 나타내지만, 본 실시형태에서는, p채널형 박막 트랜지스터(232b)를 적용하는 예에 대해서 설명한다. 또한, 그 이외 구성은 상기 실시형태 1에 준하는 것으로 하고, 여기서는 설명을 생략한다.
도 9a는 메모리 셀 MC(i, j)에 "0"을 기록하는 예를 도시한다. 예를 들어, 제 1 비트선 Baj와 워드선 Wi를 VL로 하고, 제 2 비트선 Bbj를 VH로 하여 p채널형 박막 트랜지스터(232b)를 온 상태로 한다. 안티 퓨즈(234)는 A점 측으로부터 VL이 공급되고, B점 측으로부터 VH가 공급되고, VH-VL이 인가됨으로써, "제 2 상태"로 변화한다.
도 9b는 메모리 셀 MC(i, j)에 "1"을 기록하는 예를 도시한다. 예를 들어, 제 1 비트선 Baj를 VH로 하고, 제 2 비트선 Bbj와 워드선 Wi를 VL로 하여, p채널형 박막 트랜지스터(232b)를 온 상태로 한다. 안티 퓨즈(234)는 A점 측으로부터 VH가 공급되고, B점 측으로부터 VL이 공급되고, VH-VL이 인가됨으로써, "제 3 상태"로 변화한다.
안티 퓨즈(234)는 A점 측으로부터 VH가 공급되는 경우와, B점 측으로부터 VH가 공급되는 경우의 2개의 상이한 기록 상태로 변화한다. 즉, 안티 퓨즈(234)에 대한 전압 인가 방향을 반대로 함으로써, 2개의 상이한 기록 상태를 얻는다. 얻을 수 있는 2개의 기록 상태는 "제 2 상태" 또는 "제 3 상태이다. 또한, "제 2 상태"와 "제 3 상태"는 하나의 소자 구조를 가지는 "제 1 상태"의 안티 퓨즈에 대해서 인가하는 전압 방향을 반대로 함으로써 얻을 수 있다. "제 2 상태" 또는 "제 3 상태"로 적절히 변화시킴으로써, 메모리 셀에 "0" 또는 "1"을 기록할 수 있고, 메모 리에 데이터를 기록할 수 있다.
또한, 본 실시형태는, 다른 실시형태 및 실시예와 자유롭게 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태 1과 다른 구성의 메모리 회로의 예를 나타낸다. 또한, 메모리 회로 이외의 구성은 실시형태 1에 준한다.
도 7a에 실시형태 1과 다른 메모리 회로(104)의 회로도의 일례를 도시한다. 또한, 메모리 셀의 회로도를 도 7b에 도시한다. 도 7a에 도시하는 메모리 회로(104)는 도 3a와 마찬가지로, 비트선 구동 회로(122)와, 워드선 구동 회로(124)와, 메모리 셀 어레이(126)로 구성된다. 또한, 메모리 셀 어레이(126)는 m×n개의 메모리 셀(MC(1, 1) 내지 MC(m, n))이 세로 m개×가로 n개의 매트릭스 형상으로 배치된 예를 도시한다.
또한, 각 메모리 셀(대표로서 MC(i, j)를 검토한다)(i는 1이상 m이하의 정수, j는 1이상 n이하의 정수)은, 각각 n채널형 박막 트랜지스터(432), p채널형 박막 트랜지스터(433), 및 안티 퓨즈(434)를 가진다.
n채널형 박막 트랜지스터(432)는 게이트 전극은 제 2 워드선 Wti에 접속되고, 소스 전극 또는 드레인 전극의 한쪽은 제 1 비트선 Bcj에 접속되고, 소스 전극 또는 드레인 전극의 다른 쪽은 p채널형 박막 트랜지스터(433)의 소스 전극 또는 드레인 전극의 한쪽과 안티 퓨즈의 양극 또는 음극의 한쪽에 접속된다. p채널형 박막 트랜지스터(433)는, 게이트 전극은 제 1 워드선 Wsi에 접속되고, 소스 전극 또는 드레인 전극의 한쪽은 n채널형 박막 트랜지스터(432)의 소스 전극 또는 드레인 전극의 한쪽과 안티 퓨즈(434)의 양극 또는 음극의 한쪽에 접속되고, 소스 전극 또는 드레인 전극의 다른 쪽은 제 2 비트선 Bdj에 접속된다. 또한, 안티 퓨즈(434)는 양극 또는 음극의 한쪽은 n채널형 박막 트랜지스터(432)의 소스 전극 또는 드레인 전극의 한쪽과 p채널형 박막 트랜지스터(433)의 소스 전극 또는 드레인 전극의 한쪽과 접속되고, 양극 또는 음극의 다른 쪽은 접지(接地)된다.
또한, 제 1 비트선 Bcj와 제 2 비트선 Bdj는 평행으로 배치된다. 제 1 워드선 Wsi와 제 2 워드선 Wti는 평행으로 배치된다. 또한, 제 1 비트선 Bcj 또는 제 2 비트선 Bdj와, 제 1 워드선 Wsi 또는 제 2 워드선 Wti는 각각 직교하여 배치된다.
비트선 구동 회로(122)에 의하여 기록 또는 판독을 행하는 메모리 셀 MC(i, j)가 접속되는 제 1 비트선 Bcj와 제 2 비트선 Bdj가 선택된다. 또한, 워드선 구동회로(124)에 의하여 기록 또는 판독을 행하는 메모리 셀 MC(i, j)가 접속되는 제 1 워드선 Wsi와 제 2 워드선 Wti가 선택된다. 선택된 제 1 비트선 Bcj 및 제 2 비트선 Bdj와, 제 1 워드선 Wsi와 제 2 워드선 Wti는 기록 동작시에는 도 1에 도시하는 기록 회로(102)에 접속되고, 판독 동작시에는 판독 회로(106)에 접속된다.
또한, 상기 실시형태 1과 마찬가지로, 본 실시형태에 따른 메모리는 제 1 기록 회로(114)에 의하여 2치 데이터 "0"과 "1"의 한쪽을 기록하고, 제 2 기록 회로(116)에 의하여 2치 데이터 "0"과 "1"의 다른 쪽을 기록한다. 2치 데이터 "0" 또는 "1"은, 기록된 메모리 셀 MC(i, j)가 가지는 안티 퓨즈(434)의 전기적 특성에 대응하여 고정된다. 본 실시형태에 있어서도, 안티 퓨즈(434)는 상기 실시형태 1 의 도 4에 도시하는 모드 A 내지 모드 C를 나타내는 "제 1 상태" 내지 "제 3 상태" 중으로부터 선택된 하나의 상태를 선택한다. 또한, 안티 퓨즈(434)는 "제 1 상태"로부터, "제 2 상태" 또는 "제 3 상태"로 변화하는 하나의 소자 구조를 가진다. 데이터의 기록은 블록 단위(또는 메모리 셀 단위)로 행해지고, 기록 완료 후의 블록에서는, 모드 B를 나타내는 "제 2 상태" 또는 모드 C를 나타내는 "제 3 상태"의 어느 한쪽 상태를 나타내는 안티 퓨즈가 배치된다. 그리고, 기록 완료 후의 블록에서는, 2치 데이터의 "0"은 "제 2 상태"에 할당하고, "1"은, "제 3 상태"로 할당되는 것으로 한다.
이하, 메모리 셀 MC(i, j)에 "0"을 기록하는 경우와, "1"을 기록하는 경우의 회로 동작의 일례로서 도 8a 및 도 8b를 사용하여 설명한다. 또한, 안티 퓨즈(434)는 기록하기 전의 전기적 특성을 상기 실시형태 1의 "제 1 상태"로 한다.
도 8a는 메모리 셀 MC(i, j)에 "0"을 기록하는 경우의 예를 도시한다. 예를 들어, 제 1 비트선 Bcj를 VL로 하고, 제 1 워드선 Wsi와 제 2 워드선 Wti를 VH로 하고, 메모리 셀 MC(i, j)의 n채널형 박막 트랜지스터(432)를 온 상태로 하고, p채널형 박막 트랜지스터(433)를 오프 상태로 한다. 그 결과, 안티 퓨즈(434)에는 VL이 공급되고, VL-VGND가 인가되어, "제 2 상태"로 변화한다. 또한, 제 2 비트선 Bdj는 VL로 해도 VH로 해도 좋지만, 바람직하게는, VL로 한다. 어쨌든, p채널형 박막 트랜지스터(433)는 오프 상태가 된다.
도 8b는 메모리 셀 MC(i, j)에 "1"을 기록하는 경우의 예를 도시한다. 예를 들어, 제 2 비트선 Bdj를 VH로 하고, 제 1 워드선 Wsi와 제 2 워드선 Wti를 VL로 하고, 메모리 셀 MC(i, j)의 p채널형 박막 트랜지스터(433)를 온 상태로 하고, n채널형 박막 트랜지스터(432)를 오프 상태로 한다. 그 결과, 안티 퓨즈(434)에는 VH가 공급되고, VH-VGND가 인가되어, "제 3 상태"로 변화한다. 또한, 제 1 비트선 Bcj는 VH로 해도 VL로 해도 좋지만, 바람직하게는, VH로 한다. 어쨌든, n채널형 박막 트랜지스터(432)는 오프 상태가 된다.
또한, 본 실시형태에 있어서, VH>VGND>VL로 한다. 또한, "VH-VGND" 또는 "VL-VGND"는 기록 전압에 상당하고, 안티 퓨즈(434)의 저항 상태를 변화시킨다.
본 실시형태에 따른 메모리 셀 어레이는 n채널형 박막 트랜지스터(432)와 p채널형 박막 트랜지스터(433)를 조합하여 선택적으로 온 상태로 함으로써, 안티 퓨즈(434)에 "VH-VGND", "VL-VGND"의 전압을 인가할 수 있다. 안티 퓨즈(434)는 "VH-VGND"의 전압을 인가한 경우와, "VL-VGND"의 전압을 인가한 경우의 2개의 상이한 기록 상태를 얻을 수 있다. 여기서 얻어지는 2개의 기록 상태는 "VH-VGND"의 전압을 인가한 경우는 "제 3 상태"로 하고, "VL-VGND"의 전압을 인가한 경우는 "제 2 상태"로 한다.
본 실시형태에 따른 메모리의 데이터의 기록은 블록 단위(또는 메모리 셀 단위)로 행해지고, 데이터를 기록하는 블록을 구성하는 메모리 셀에 2치 데이터를 기록한다. 데이터를 기록하는 블록은, 미기록의 블록이다. 미기록의 블록에 있어서, "0"을 기록하는 메모리 셀에 대해서 제 1 기록 회로(114)에 의하여 도 8a에 도시하는 기록을 행하고, 상기 메모리 셀이 가지는 안티 퓨즈를 "제 2 상태"로 변화시킨다. 한편, "1"을 기록하는 메모리 셀에 대해서 제 2 기록 회로(116)에 의하여 도 8b에 도시하는 기록을 행하고, 상기 메모리 셀이 가지는 안티 퓨즈를 "제 3 상태"로 변화시킨다. 그리고, 미기록의 블록의 메모리 셀이 구비하는 안티 퓨즈를 "제 2 상태" 또는 "제 3 상태"로 적절히 변화시킴으로써, 메모리 셀에 "0" 또는 "1"을 기록함으로써, 데이터를 기록할 수 있다. 또한, 미기록의 블록을 구성하는 모든 메모리 셀에 기록 완료 후는, 기록 완료 후의 블록이 된다. 기록 완료 후의 블록에는 미기록의 블록과 구별되는 표시가 붙여진다.
이상과 같이, 메모리 셀 MC(i, j)에 기록된 데이터를 판독하는 경우는, 예를 들어, 제 1 비트선 Bcj를 판독 회로에 접속하고, 제 1 워드선 Wsi는 n채널형 박막 트랜지스터(432)가 온 상태가 되는 Vrh로 한다. 또한, 제 1 워드선 Wsi와 제 2 비트선 Bdj는 p채널형 박막 트랜지스터(433)가 오프 상태가 되는 Vrl로 한다. n채널형 박막 트랜지스터(432)를 통하여 제 1 비트선 Bcj로부터 전압을 판독한다. 또한, 메모리 셀 MC(i, j)는 기록 완료 후의 블록에 배치되는 것으로 한다.
여기서, 본 실시형태에 따른 메모리를 구성하는 안티 퓨즈는 상기 실시형태 1에서 나타내는 바와 같은 모드 A 내지 모드 C의 어느 하나를 나타내고, 기록 완료 후의 블록에 배치되는 안티 퓨즈는 모드 B 또는 모드 C의 어느 한쪽 상태를 나타낸다. 소정의 판독 전압에 있어서, 모드 C와 모드 B의 사이에 임계값 전압 Vth를 설정한다.
임의의 메모리 셀 MC(i, j)에 대해서 소정의 판독 전압을 인가할 때, 제 1 비트선 Bcj로부터 판독되는 전압과 임계값 전압 Vth를 비교한다. 판독한 전압이 임계값 전압 Vth 이상이라면, 2치 데이터의 "1"이라고 판독하고, 임계값 전압 Vth 미만이라면, "0"이라고 판독한다. 본 실시형태에 있어서는, 안티 퓨즈가 모드 C를 나타내는 "제 3 상태"라면 "1"이라고 판독하고, 모드 B를 나타내는 "제 2 상태"라면 "0"이라고 판독한다.
또한, 상술한 바와 같이, 안티 퓨즈의 "제 2 상태" 및 "제 3 상태"는, 초기 상태인 "제 1 상태"의 안티 퓨즈에 대해서 기록 전압을 인가하여 상하 전극을 단락시킴으로써, 기록을 행한 기록 상태이다. "제 2 상태" 또는 "제 3 상태"는 안티 퓨즈의 상하 전극이 단락하여 기록된 기록 상태이며, 다시 기록 전압을 인가해도 기록할 수 없다. 본 실시형태에 따른 안티 퓨즈는 "제 1 상태"→"제 2 상태", "제 1 상태"→"제 3 상태"와 같은 변화는 할 수 있다. 하지만, 본 실시형태에 따른 안티 퓨즈는 "제 2 상태"→"제 1 상태", "제 3 상태"→"제 1 상태", "제 2 상태" →"제 3 상태", "제 3 상태"→"제 2 상태"와 같은 변화는 하지 않는 특성을 가진다. 즉, "제 2 상태"인 안티 퓨즈는 "제 3 상태", "제 1 상태"로 변화할 수 없는 소자이다. 또한, "제 3 상태"인 안티 퓨즈는 "제 2 상태", "제 1 상태"로 변화할 수 없는 소자이다.
따라서, n채널형 박막 트랜지스터(432) 및 p채널형 박막 트랜지스터(433)를 선택적으로 온 상태로 하고, 안티 퓨즈에 전압을 인가하여 "제 2 상태" 또는 "제 3 상태"를 만들고, 또 "제 2 상태" 또는 "제 3 상태"에 2치 데이터를 할당함으로써, 물리적으로 재기록 불가능한 메모리를 실현할 수 있다. 즉, 본 발명에 따른 메모리는, 한번 기록한 데이터의 재기록은 불가능하고, 데이터의 개찬을 방지할 수 있다. 또한, "제 1 상태"의 안티 퓨즈를 구비한 메모리로 함으로써, 적절히 새로운 데이터를 추기할 수 있다. 따라서, 추기 가능, 또 재기록 불가능한 메모리를 제공할 수 있다.
또한, 본 실시형태는 다른 실시형태 및 실시예와 자유롭게 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명에 따른 반도체 장치의 메모리 소자로서 적용할 수 있는 안티 퓨즈의 예를 설명한다. 도 16은 본 발명에 적용할 수 있는 안티 퓨즈의 단면 모식도이다.
도 16에는 안티 퓨즈(1000)의 단면 모식도이다. 상기 안티 퓨즈(1000)는, 제 1 전극(1002)과 제 2 전극(1010)의 사이에 저항 재료층(1004)이 협지된 구조를 가진다. 안티 퓨즈(1000)는, 상기 실시형태 1의 도 4에 도시하는 모드 A 내지 모드 C를 나타내는 "제 1 상태" 내지 "제 3 상태" 중으로부터 선택된 하나의 상태를 선택한다. 또한, 안티 퓨즈(1000)는 "제 1 상태"로부터, "제 2 상태" 또는 "제 3 상태"로 변화하는 하나의 소자 구조를 가진다. 또한, 제작시의 안티 퓨즈(1000)는, 모드 A를 나타내는 "제 1 상태"이다. 이하, 안티 퓨즈(1000)의 구체적인 구성과 제작 방법에 대해서 설명한다.
우선, 제 1 전극(1002)을 형성한다. 제 1 전극(1002)은, 텅스텐, 티타늄, 알루미늄, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 철 등의 단체, 또는 이들의 재료의 하나 또는 복수를 포함하는 합금, 또는 이들의 재료의 하나 또는 복수를 포함하는 화합물을 사용하여 형성한다. 상술한 재료를 사용하여, 증착법, 스퍼터링법, 인쇄법, 도금법 등에 의하여 도전층을 형성한 후, 상기 도전층을 선택적으로 에칭함으로써, 원하는 형상으로 가공할 수 있다.
다음, 제 1 전극(1002) 위에 저항 재료층(1004)을 형성한다. 저항 재료층(1004)은, 전기 신호에 의하여 고저항 상태로부터 저저항 상태로 변화할 수 있는 층을 형성하면 좋다. 본 실시형태에서는, 제 1 전극(1002) 위에 절연층(1006), 상기 절연층(1006) 위에 실리콘 층(1008)을 형성한다.
절연층(1006)은 CVD법, 스퍼터링법, ALD법 등에 의하여 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등을 형성한다. 또한, 제 1 전극(102)을 표면 처리하여도 형성할 수 있다. 표면 처리로서는, 산화 처리, 질화 처리, 산화질화 처리 등을 들 수 있다. 절연층(1006)의 막 두께는, 1nm 내지 20nm, 바람직하게는, 1nm 내지 15nm 정도로 형성한다.
실리콘 층(1008)은 실리콘을 주성분으로 하는 재료를 사용하여 CVD법, 스퍼터링법 등에 의하여 형성한다. 또한, 실리콘 층(1008)의 결정 구조는 아모퍼스 실리콘, 미결정 실리콘, 다결정 실리콘의 어느 하나라도 좋고, 복수의 결정 구조가 혼재하여도 좋다. 실리콘 층(1008)의 막 두께는 1nm 내지 200nm, 바람직하게는, 5nm 내지 100nm 정도로 형성하면 좋다.
또한, 실리콘층(1008)으로서 아모퍼스 실리콘을 적용하는 경우는, 수소를 함유하는 아모퍼스 실리콘(이하, "수소화 아모퍼스 실리콘"이라고 한다)으로 할 수도 있다. 여기서의 수소화 아모퍼스 실리콘이란, 수소 함유량이 2at.% 이상, 바람직하게는, 2at.% 이상 20at.% 이하 정도의 아모퍼스 실리콘을 나타낸다. 저항 재료 층으로서 수소화 아모퍼스 실리콘을 적용함으로써, 실리사이드 반응에 의한 전극간의 단락을 일으키기 쉽게 할 수 있다고 생각할 수 있다. 이러한 수소화 아모퍼스 실리콘은, 성막시에 수소를 함유시킬 수도 있고, 성막 후에 다른 공정으로 수소를 첨가함으로써 함유시킬 수도 있다. 예를 들어, 플라즈마 CVD법에 의해, 수소를 포함하는 가스 중에서 성막함으로써, 수소화 아모퍼스 실리콘을 형성할 수 있다. 이 때, 수소화 아모퍼스 실리콘 중의 수소의 함유량은, 성막 조건(가스 조성, 가스압, 가스 분위기, 가스 유량, 챔버 온도, 기판 온도, 또는 투입 파워 등)을 적절히 설정함으로써 조정할 수 있다. 또, LPCVD법 등에 의하여 수소를 거의 함유하지 않는 아모퍼스 실리콘을 형성한 후, 이온 주입법이나 이온 도핑법을 사용하여 수소를 첨가하여 수소를 함유시킬 수도 있다.
다음에, 저항 재료층(1004) 위에 제 2 전극(1010)을 형성한다. 제 2 전극(1010)은, 제 1 전극(1002)과 같은 재료 및 방법을 사용하여 형성하면 좋고, 구체적으로는 텅스텐, 티타늄, 알루미늄, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 철 등의 단체, 또는 이들의 재료의 하나 또는 복수를 포함하는 합금, 또는 이들의 재료의 하나 또는 복수를 포함하는 화합물을 사용하여 형성하면 좋다. 또한, 그 제작 방법으로서는, 증착법, 스퍼터링법, 인쇄법, 도금법 등에 의하여 도전층을 형성한 후, 상기 도전층을 선택적으로 에칭함으로써, 원하는 형상으로 가공하면 좋다. 또한, 제 2 전극(1010)은 제 1 전극(1002)과 동일한 재료를 사용해 형성해도 좋고, 다른 재료를 사용하여 형성하여도 좋다.
상기 안티 퓨즈(1000)는, 본 발명에 적용함으로써, 초기 상태인 "제 1 상태"로부터 변화한, 2개의 상이한 기록 상태 "제 2 상태" 또는 "제 3 상태"를 선택할 수 있다. 2개의 기록 상태는 전기 저항값이 다르고, 이들 2개의 기록 상태는, 각각 대응하는 기록 회로에 의한 기록 동작에 의하여 얻을 수 있다. 또한, 일단 기록 상태로 이행한 안티 퓨즈(1000)는, 다시 기록 회로에 의한 기록 동작을 행했다고 해도 그 외 상태로는 변화하지 않는다. 구체적으로는, "제 2 상태"인 기록 상태는, "제 3 상태", "제 1 상태"로는 변화하지 않는다. 또한, "제 3 상태"인 기록 상태는, "제 2 상태", "제 1 상태"로는 변화하지 않는다. 따라서, 본 실시형태에 나타내는 안티 퓨즈를 메모리 소자로서 적용함으로써, 추기 가능하고, 재기록 불가능한 메모리를 실현할 수 있다.
또한, 본 실시형태는 다른 실시형태 및 실시예와 자유롭게 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명에 따른 안티 퓨즈형의 메모리를 구비하는 반도체 장치의 제작 공정에 대해서 도 10a 및 도 10b를 사용하여 설명한다. 여기서는, 무선으로 통신을 행하는 반도체 장치인 무선 칩을 제작하는 일례를 나타낸다.
구체적으로는, 무선 신호를 수신 또는 송신하기 위한 안테나부(394)와, 데이터를 기록하는 메모리부(392)와, 메모리부(392)에 기록하는 회로, 메모리부(392)에 기록된 데이터의 판독을 행하는 회로, 안테나부(394)에서 수신한 신호를 해석하는 회로, 또는 수신 신호로부터 전원을 발생하는 회로 등의 각종 회로가 집적된 구동 회로부(390)로 구성되는 무선 칩을 제작하는 일례를 나타낸다. 구동 회로 부(390)를 구성하는 박막 트랜지스터나 메모리부(392)를 구성하는 안티 퓨즈 등의 소자, 및 안테나부(394)를 구성하는 안테나는, 가요성을 가지는 재료로 이루어지는 기판 또는 시트에 의하여 밀봉된다. 또한, 본 반도체 장치의 일례인 무선 칩은 개개의 기판에 개별로 제작하여도 좋고, 대면적의 기판을 사용하여 한번으로 복수의 무선 칩을 제작한 후, 적절히 개개의 칩으로 분단가공하여도 좋다. 또한, 도 10a에 도시하는 단면 구조는, 본 반도체 장치의 제작 도중의 공정도이다. 또한, 구동 회로부(390)는 박막 트랜지스터를 사용한 회로가 집적되지만, 도 10a 및 도 10b에서는, 편의상 2개의 박막 트랜지스터의 단면도를 도시한다. 마찬가지로, 메모리부(392)는 복수의 안티 퓨즈에 의하여 메모리가 구성되지만, 도 10a 및 도 10b에서는, 편의상 하나의 안티 퓨즈의 단면도를 나타낸다.
우선, 기판(302) 위에 박리층(304), 절연층(306)을 순차로 적층하여 형성한다. 기판(302)으로서는, 석영 기판, 유리 기판 등의 절연 표면을 가지는 기판을 적용한다. 박리층(304)으로서는, 50nm 내지 200nm의 텅스텐 층을 형성한다. 절연층(306)으로서는, 산화실리콘 층을 형성한다. 또한, 박리층(304)으로서는 상술한 텅스텐 층에 더하여 몰리브덴 층이나 티타늄 층 등의 금속층, 또는 이들의 금속층과 이들의 금속 산화물(예를 들어, 산화텅스텐 등)층 또는 금속질화물(예를 들어, 질화텅스텐 등)층과의 적층 구조, 아모퍼스 실리콘층 등을 적용할 수 있다. 절연층(306)은, 산화실리콘층 이외에 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층이나, 이들의 적층막을 사용할 수 있다. 또한, 박리층(304)으로서 텅스텐 층 등의 금속층을 형성하고, 절연층(306)으로서 산화실리콘 층이나 산화질화실리콘 층 등의 산화층을 형성한 경우는, 금속층과 산화층의 사이에 박리층으로서 적용한 금속의 금속산화물을 포함하는 층이 형성되는 경우가 있다. 마찬가지로, 절연층(306)으로서 질화실리콘 층이나 질화산화실리콘 층 등의 질화층을 형성한 경우는, 금속층과 질화층의 사이에 박리층으로서 적용한 금속의 금속 질화물을 포함하는 층이 형성되는 경우가 있다.
다음, 절연층(306) 위에 반도체 층(305), 반도체 층(307)을 형성한다. 반도체 층(305), 반도체 층(307)은, CVD법이나 스퍼터링법에 의하여 전면에 형성한 아모퍼스 실리콘 층을 결정화하여 폴리실리콘 층을 얻은 후, 상기 폴리실리콘 층을 선택적으로 에칭함으로써 형성할 수 있다. 아모퍼스 실리콘 층의 결정화 방법으로서는 레이저 결정화법, 순간 열 어닐링(RTA), 또는 퍼니스 어닐로를 사용하는 열 결정화법, 결정화를 촉진시키는 금속 원소를 사용하는 결정화법, 또는 이들의 방법을 조합한 방법 등을 적용할 수 있다. 또한, 반도체 층(305), 반도체 층(307)으로서는, 미결정 실리콘이나 단결정 실리콘을 적용하여도 좋다. 또한, 후에 완성되는 박막 트랜지스터의 임계값 전압을 제어하기 위해서, 반도체 층(305), 반도체 층(307)에 대해서 미량의 불순물 원소(n형 또는 p형을 부여하는 불순물 원소)를 첨가하여도 좋다. 또한, 반도체 층(305), 반도체 층(307)은, 후에 형성되는 박막 트랜지스터의 채널 형성 영역을 형성한다. 구동 회로의 고속 구동을 실현하기 위해서, 박막 트랜지스터의 채널 형성 영역을 형성하는 반도체 층은, 결정 구조를 가지는 반도체 층을 사용하는 것이 바람직하다. 구동 회로의 고속 구동을 실현함으로써, 메모리의 고속 판독을 실현할 수 있다.
다음, 반도체 층(305), 반도체 층(307) 위에 게이트 절연층(308)을 형성한다. 게이트 절연층(308)은 CVD법이나 스퍼터링법에 의하여 막 두께 1nm 내지 200nm의 산화실리콘 층 또는 산화질화실리콘 층을 형성한다. 또한, 게이트 절연층(308)은 반도체 층(305), 반도체 층(307)에 대해서 마이크로파에 의하여 여기된 플라즈마를 사용한 표면 산화 처리 또는 표면 질화 처리를 행하여 형성할 수도 있다. 또한, 반도체 층(305) 및 반도체 층(307) 위에 절연층을 형성한 후, 상기 절연층에 대해서 표면 산화 처리 또는 표면 질화 처리를 행하여 형성하여도 좋다.
다음에, 게이트 절연층(308)을 통하여 반도체 층(305)과 겹치는 게이트 전극(310), 반도체 층(307)과 겹치는 게이트 전극(312)을 형성한다. 또한, 안티 퓨즈의 한쪽의 전극으로서 기능하는 제 1 전극(314)을 게이트 전극(310), 게이트 전극(312)과 동일 공정으로 형성한다. 게이트 전극(310), 게이트 전극(312), 및 제 1 전극(314)은, 텅스텐, 티타늄, 알루미늄, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 철 등의 단체, 또는 이들의 합금 또는 화합물을 사용하여 형성한다. 구체적으로는, 상술한 재료를 사용하여 스퍼터링법에 의해 도전층을 형성한 후, 상기 도전층을 원하는 형상으로 가공하여 형성하면 좋다. 이 때, 박막 트랜지스터의 게이트 전극에 적합한 특성과 안티 퓨즈의 전극에 적합한 특성과의 양쪽 모두를 겸비한 재료를 선택한다. 본 실시형태에서는, 게이트 전극(310), 게이트 전극(312), 및 제 1 전극(314)으로서 텅스텐 층을 형성한다.
다음에, 반도체 층(305), 반도체 층(307)에 대해서 불순물 원소를 첨가한다. 여기서는, 반도체 층(305), 반도체 층(307)에 대해서, 다른 도전형을 부여하는 불순물 원소를 첨가한다. 구체적으로는, 반도체 층(305)에 대해서 n형을 부여하는 불순물 원소를 첨가하고, 반도체 층(307)에 대해서 p형을 부여하는 불순물 원소를 첨가한다. n형을 부여하는 불순물 원소로서는, 인(P) 또는 비소(As) 등을 사용한다. p형을 부여하는 불순물 원소로서는, 붕소(B), 알루미늄(Al) 또는 갈륨(Ga) 등을 사용한다. 또한, 불순물 원소는, 이온 주입법 또는 이온 도핑법을 사용하여 첨가하면 좋다.
반도체 층(307)을 덮는 제 1 레지스트 마스크를 형성하고, 상기 제 1 레지스트 마스크 및 게이트 전극(310)을 마스크로 하여 n형을 부여하는 불순물 원소를 반도체 층(305)에 첨가한다. 반도체 층(305)에는 게이트 전극(310)을 마스크로 하여, 자기 정합적으로 채널 형성 영역(316)과 한 쌍의 n형 불순물 영역(318)이 형성된다. n형 불순물 영역(318)은 소스 영역 또는 드레인 영역으로서 기능한다.
다음, 반도체 층(307)을 덮는 제 1 레지스트 마스크를 제거한다. 그리고, 반도체 층(305)을 덮는 제 2 레지스트 마스크를 형성한 후, 상기 제 2 레지스트 마스크 및 게이트 전극(312)을 마스크로 하여 p형을 부여하는 불순물 원소를 반도체 층(307)에 첨가한다. 반도체 층(307)에는, 게이트 전극(312)을 마스크로 하여, 자기 정합적으로 채널 형성 영역(320)과 한 쌍의 p형 불순물 영역(322)이 형성된다. p형 불순물 영역(322)은, 소스 영역 또는 드레인 영역으로서 기능한다. 그리고, 반도체 층(305)을 덮는 제 2 레지스트 마스크를 제거한다. 또한, 여기서는 n형을 부여하는 불순물 원소를 먼저 첨가하는 예에 대해서 설명하지만, 불순물 원소의 첨 가 순서는 특히 한정되지 않는다.
또한, 반도체 층(305), 반도체 층(307)에는 LDD 영역으로서 기능하는 저농도 불순물 영역을 형성하여도 좋다. 저농도 불순물 영역은 채널 형성 영역과 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역의 사이에 위치하도록 형성된다. 예를 들어, 반도체 층에 대한 불순물 원소의 첨가를 행하기 전에, 게이트 전극의 측면에 사이드 월 절연층을 형성한다. 불순물 원소를 첨가할 때에, 사이드 월 절연층을 마스크로서 사용함으로써, 채널 형성 영역에 인접하여 저농도 불순물 영역을 형성할 수 있다. 물론, 저농도 불순물 영역 형성용으로서 새로운 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여 저농도 불순물 영역을 형성할 수도 있다. LDD 영역으로서 기능하는 저농도 불순물 영역을 형성함으로써, 드레인 영역 근방의 전계를 완화하여 핫 캐리어 주입에 의한 열화를 방지할 수 있다.
다음, 반도체 층(305), 반도체 층(307)에 첨가한 불순물 원소의 활성화, 또는 반도체 층의 수소화를 행한다. 불순물 원소의 활성화나 반도체 층의 수소화는 레이저 빔의 조사, 퍼니스 어닐로나 RTA를 사용한 열 처리 등에 의하여 행한다. 따라서, 게이트 전극(310), 게이트 전극(312), 및 제 1 전극(314)은, 불순물 원소의 활성화나 반도체 층의 수소화를 위한 처리 온도에 견딜 수 있는 재료를 사용한다. 또한, 본 실시형태에서는, 텅스텐 층을 사용하여 게이트 전극(310), 게이트 전극(312), 및 제 1 전극(314)을 형성한다. 텅스텐은 고융점 금속이며, 활성화나 수소화를 위한 처리 온도에 충분히 견딜 수 있다.
다음, 게이트 전극(310), 게이트 전극(312), 및 제 1 전극(314)을 덮는 층간 절연층(324)을 형성한다. 층간 절연층(324)은, 스퍼터링법이나 CVD법 등에 의하여 산화실리콘, 질화실리콘, 산화질화실리콘, 또는 질화산화실리콘 등의 무기 절연 재료를 사용하여 형성한다. 또한, 층간 절연층(324)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 또한, 층간 절연층(324)은 인접하는 안티 퓨즈끼리를 절연하는 격벽으로서도 기능한다.
또한, 층간 절연층(324)은 도포법에 의하여 형성할 수 있는 내열성이 높은 실록산 수지를 사용하여 형성할 수도 있다. 또한, 실록산 수지란, Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산은 실리콘(Si)과 산소(O)의 결합에 의하여 골격 구조가 구성되고, 치환기로서 유기기(예를 들어, 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 유기기는, 플루오로기를 가져도 좋다.
다음에, 층간 절연층(324) 및 게이트 절연층(308)을 선택적으로 에칭하여, 개구를 형성한다. 에칭 시는, 개구를 형성하지 않는 장소를 레지스트 마스크로 덮으면 좋다. 또한, 에칭은, 드라이 에칭법 또는 웨트 에칭법을 적용하면 좋고, 또는 이들의 에칭법을 조합하여 행하면 좋다. 에칭 후, 불필요하게 된 레지스트 마스크는 제거한다. 여기서는, 반도체 층(305)에 형성된 불순물 영역(318)에 도달하는 개구와 반도체 층(307)에 형성된 불순물 영역(322)에 도달하는 개구와 제 1 전극(314)에 도달하는 개구를 형성한다. 제 1 전극(314)에 도달하는 개구로서는, 후에 안티 퓨즈의 저항 재료층과 제 2 전극을 형성하는 제 1 개구와 제 1 전극(314)과 전기적으로 접속하는 배선을 형성하는 제 2 개구를 형성한다. 또한, 도시하지 않지만, 게이트 전극(310), 게이트 전극(312)에 도달하는 개구도 형성한다. 이 에 칭 공정으로 형성하는 제 1 전극(314)에 도달하는 제 1 개구의 사이즈는, 개구 저면(底面)의 직경을 약 1μm 내지 약 6μm로 한다. 다만, 제 1 개구의 직경이 클수록 소비 전류가 증대하기 때문에, 제 1 개구는 작으면 바람직하다. 또한, 개구의 사이즈는 직경으로 나타내지만, 개구의 상면 형상은 원형에 한정되지 않고, 타원, 직사각형이라도 좋다.
또한, 반도체 층에 도달하는 개구와 게이트 전극에 도달하는 개구와 제 1 전극에 도달하는 개구는, 적절히 에칭 조건을 조절함으로써, 1번의 에칭에 의하여 형성할 수 있다.
다음, 제 1 전극(314)에 도달하는 제 1 개구를 덮도록 저항 재료층을 형성한다. 여기서는, 저항 재료층으로서, 산화질화실리콘 층(326)과 아모퍼스 실리콘층(328)의 적층 구조를 형성한다. 산화질화실리콘 층(326)은, CVD법이나 스퍼터링법에 의하여 막 두께 1nm 내지 20nm, 바람직하게는, 1nm 내지 15nm로 형성한다. 또한, 아모퍼스 실리콘층(328)은, CVD법이나 스퍼터링법에 의하여 막 두께 1nm 내지 200nm, 바람직하게는, 5nm 내지 100nm로 형성한다. 저항 재료층으로서는, 전기 신호를 줌으로써, 고저항 상태로부터 저저항 상태로 변화하는 층을 형성하면 좋고, 단층 구조로 하거나 적층 구조로 하여도 좋다.
다음, 기판 전면에 스퍼터링법에 의하여 도전층을 형성한 후, 상기 도전층을 선택적으로 에칭하여 도전층(330), 도전층(332), 도전층(334)을 형성한다. 또한, 메모리부(392)에 형성하는 안티 퓨즈의 다른 쪽의 전극으로서 기능하는 제 2 전극(338)과 제 3 전극(336)과 안테나부(394)의 접속 전극(340)을 도전층(330) 내지 도전층(334)과 동일 공정으로 형성한다. 도전층(330) 내지 도전층(334)은, 구동 회로부(390)에 형성되는 박막 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도전층(332)은, 반도체 층(305)과 반도체 층(307)을 전기적으로 접속시키는 배선으로서도 기능한다. 안테나부(394)에 형성되는 접속 전극(340)은, 후에 형성되는 안테나와 전원 형성 회로를 전기적으로 접속시키는 전극이다.
도전층(330) 내지 도전층(334), 제 3 전극(336), 제 2 전극(338), 및 접속 전극(340)을 구성하는 도전층은 상술한 게이트 전극을 형성하는 재료로부터 적절히 선택하면 좋다. 여기서는, 막 두께 50nm 내지 200nm의 티타늄 층과, 막 두께 100nm 내지 400nm의 알루미늄 층과 막 두께 50nm 내지 200nm의 티타늄 층의 3층 구조를 형성한다. 제 2 전극(338)을 형성하는 티타늄 층은, 저항 재료층을 형성하는 아모퍼스 실리콘 층(328)과 접한다.
메모리부(392)에 형성되는 제 3 전극(336)은, 제 1 전극(314)과 전기적으로 접속시키고 배선을 리드(lead)함으로써, 소비 전력의 저감을 도모한다. 액티브형의 메모리로 하는 경우, 제 3 전극(336)은 제 1 전극(314)과 안티 퓨즈를 제어하는 스위칭 소자(예를 들어, 박막 트랜지스터)를 전기적으로 접속시키는 역할을 한다. 또한, 패시브형의 메모리로 하는 경우, 제 1 전극(314)을 스트라이프(stripe) 형상(띠 형상)으로 병렬시키고, 제 1 전극(314)과 직교하도록 제 2 전극(338)을 스트라이프 형상으로 병렬시키면 좋다. 패시브형의 메모리로 하는 경우, 제 3 전극(336)은 제 1 전극(314)의 단부에 형성하여 인출 전극으로 한다.
본 실시형태에서는, 도전층(330) 내지 도전층(334), 제 3 전극(336), 제 2 전극(338), 접속 전극(340)을 티타늄 층과 알루미늄 층의 적층 구조로 형성하는 예를 나타낸다. 도전층(330) 내지 도전층(334), 제 3 전극(336), 제 2 전극(338), 접속 전극(340)을 구성하는 도전층으로서 티타늄 층을 사용하면, 다른 도전 재료와의 접촉 저항을 낮게 할 수 있다. 또한, 도전층(330) 내지 도전층(334), 제 3 전극(336), 제 2 전극(338), 접속 전극(340)을 구성하는 도전층으로서 알루미늄 층을 사용함으로써 배선 저항값을 낮게 할 수 있다. 도전층(330) 내지 도전층(334), 제 3 전극(336), 제 2 전극(338), 접속 전극(340)은, 구동 회로부의 리드 배선이나 메모리부의 리드 배선이나 안테나부의 접속 부분으로서도 사용되기 때문에, 접촉 저항 및 배선 저항값을 낮게 할 수 있는 티타늄 층과 알루미늄 층의 적층 구조를 사용하는 것은 유용하다.
이상에 의하여, 구동 회로부(390)에 n채널형 박막 트랜지스터(331), p채널형 박막 트랜지스터(333)가 형성된다. 구동 회로부(390)에 형성된 n채널형 박막 트랜지스터(331) 및 p채널형 박막 트랜지스터(333)는, 도전층(332)을 통하여 전기적으로 접속되고, CMOS 회로를 구성한다. 또한, 구동 회로부(390)에는 박막 트랜지스터 이외에, 저항이나 콘덴서 등을 동시에 제작하여도 좋다.
메모리부(392)에는 안티 퓨즈(339)가 형성된다. 안티 퓨즈(339)는 박막 트랜지스터의 게이트 전극(310) 및 게이트 전극(312)과 동일한 공정으로 형성되는 제 1 전극(314)과 박막 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능하는 도전층(330) 내지 도전층(334)과 동일한 공정으로 형성되는 제 2 전극(338)으로 이루어지는 한 쌍의 전극간에 저항 재료층으로서 산화질화실리콘 층(326)과 아모퍼스 실리콘 층(328)의 적층 구조가 협지된다.
다음, 도전층(330) 내지 도전층(334), 제 3 전극(336), 제 2 전극(338), 및 접속 전극(340) 위를 덮도록 절연층(342)을 형성한다. 절연층(342)은 무기 절연 재료, 유기 절연 재료, 또는 이들의 재료를 조합하여 단층 또는 적층으로 형성하면 좋다.
다음, 절연층(342)을 선택적으로 에칭하여 개구를 형성한다. 에칭할 때는 개구를 형성하지 않는 장소를 레지스트 마스크로 덮으면 좋다. 에칭은 드라이 에칭법 또는 웨트 에칭법을 적용하면 좋고, 또는 이들의 에칭법을 조합하여 행하면 좋다. 에칭한 후, 불필요하게 된 레지스트 마스크는 제거한다. 여기서는, 메모리부(392)에 형성된 제 1 전극(314)과 전기적으로 접속하는 제 3 전극(336)에 도달하는 개구와, 안테나부(394)에 형성된 접속 전극(340)에 도달하는 개구를 형성한다. 또한, 후에 형성하는 안테나와의 전기적인 접속을 확실하게 행하기 위해서, 접속 전극(340)에 도달하는 개구는 비교적으로 큰 직경을 가지는 것 또는 접속 전극(340)에 도달하는 개구를 복수 형성한다. 에칭한 후, 불필요하게 된 레지스트 마스크는 제거한다.
다음, 접속 전극(340)에 도달하는 개구를 덮도록 도전층(346)을 형성한다. 도전층(346)을 형성함으로써, 후에 형성되는 안테나와 접속 전극(340)의 밀착성을 향상시킬 수 있다. 또한, 제 3 전극(336)에 도달하는 개구를 덮도록 도전층(344)을 형성한다. 도전층(346) 및 도전층(344)은 동일한 공정으로 형성하고, 예를 들어 티타늄, 구리, 알루미늄 등을 사용하여 형성할 수 있다. 또한, 도전층(346) 및 도전층(344)은 잉크젯법 등에 의하여 원하는 장소에 선택적으로 형성할 수도 있고, 스퍼터링법에 의하여 기판 전면에 도전층을 형성한 후, 상기 도전층을 선택적으로 에칭하여 원하는 형상으로 가공하여 형성할 수도 있다.
다음, 안테나부(394)에 형성된 도전층(346) 위에 안테나(348)를 형성한다. 여기까지 형성된 절연층(306)으로부터 안테나(348)까지를 소자층(360)으로 한다.
안테나(348)는 스퍼터링법 또는 스크린 인쇄법 또는 잉크젯법 등의 인쇄법에 의하여 형성할 수 있다. 안테나(348)를 인쇄법에 의하여 형성하는 경우, 입경이 수nm 내지 수십nm의 도전체 입자를 유기 수지에 분산시킨 도전성 페이스트를 선택적으로 인쇄한 후, 전기 저항값을 저감하기 위한 소성을 행하여, 안테나(348)를 형성한다.
도전체 입자로서는, 은, 금, 구리, 니켈, 백금, 팔라듐, 탄탈, 몰리브덴, 또는 티타늄 중으로부터 선택된 적어도 하나 이상의 금속 입자나 할로겐화 은의 미립자, 또는 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는, 바인더, 용매, 분산제, 및 피복제로서 기능하는 유기 수지 중으로부터 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘(silicone) 수지 등의 유기 수지를 들 수 있다. 또한, 안테나(348)를 형성하는 경우, 도전성 페이스트를 압출(押出)한 후에 소성하는 것이 바람직하다. 예를 들어, 도전성 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들어, 입경 1nm 이상 100nm 이하)를 사용하는 경우, 150℃ 내지 300℃의 온도 범위로 소성함으로써 경화시켜, 안테나(348)로서 기능하는 도전층을 얻을 수 있다. 또한, 도전체 입자로서 땜납이나 납 프리(free) 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입경 20㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납 프리 땜납은 저비용이라는 이점을 가진다.
또한, 안테나(348)의 형상은 특히 한정되지 않는다. 안테나(348)에 적용하는 신호의 전송 방식은 전자 결합 방식, 전자 유도 방식 또는 마이크로파 방식 등을 사용할 수 있다. 전송 방식은 실시자가 적절히 사용 용도를 고려하여 선택하면 좋고, 전송 방식에 따라, 최적의 길이나 형상의 안테나를 형성하면 좋다.
예를 들어, 전송 방식으로서 전자 결합 방식 또는 전자 유도 방식(예를 들어, 13.56MHz 대역)을 적용하는 경우에는, 전계밀도의 변화에 의한 전자 유도를 이용하기 때문에, 안테나로서 기능하는 도전층을 고리 형상(예를 들어, 루프 안테나) 또는 나선 형상(예를 들어, 스파이럴 안테나)으로 형성한다.
또한, 전송 방식으로서 마이크로파 방식(예를 들어, UHF 대역(860MHz 대역 내지 960MHz 대역), 2.45GHz 대역 등)을 적용하는 경우에는, 신호의 전송에 사용하는 전파의 파장을 고려하여 안테나로서 기능하는 도전층의 길이나 형상을 적절히 설정하면 좋다. 예를 들어, 선 형상(예를 들어, 다이폴(dipole) 안테나), 평탄한 형상(예를 들어, 패치(patch) 안테나) 등으로 형성할 수 있다. 또한, 안테나로서 기능하는 도전층의 형성은 선 형상으로 한정되지 않고, 전자파의 파장을 고려하여 곡선 형상이나 지그재그 형상 또는 이들을 조합한 형상으로 형성하여도 좋다.
안테나의 형상의 일례를 도 13a 내지 도 13e에 도시한다. 예를 들어, 도 13a에 도시하는 바와 같이, 구동 회로 및 메모리부(391a)의 주위에 일면의 안테 나(348a)를 배치한 구조로 하여도 좋다. 또한, 도 13b에 도시하는 바와 같이, 가는 안테나(348b)가 구동 회로 및 메모리부(391b)의 주위를 덮도록 배치한 구조로 하여도 좋다. 또한, 도 13c에 도시하는 바와 같이, 구동 회로 및 메모리부(391c)에 대해서 고주파수의 전자파를 수신하기 위한 안테나(348c)와 같은 형상으로 하여도 좋다. 또한, 도 13d에 도시하는 바와 같은 구동 회로 및 메모리부(391d)에 대해서 180°무지향성(無指向性)(어느 방향으로부터라도 같게 수신 가능)의 안테나(348d)와 같은 형상으로 하여도 좋다. 또한, 도 13e에 도시하는 바와 같이, 구동 회로 및 메모리부(391e)에 대해서 막대기 형상으로 길게 연장된 안테나(348e)와 같은 형상으로 하여도 좋다. 도 10a 및 도 10b에 도시하는 안테나(348)는 도 13a 내지 도 13e에 도시하는 형상의 안테나를 조합하여 사용할 수 있다.
또한, 안테나에 필요한 길이는 수신에 사용하는 주파수에 따라 다르다. 예를 들어, 주파수가 2.45GHz인 경우, 반파장 다이폴 안테나를 형성한다면 약 60mm(1/2 파장), 모노폴 안테나를 형성한다면 약 30mm(1/4 파장)로 하면 좋다.
또한, 구동 회로 및 메모리부(391a) 내지 메모리부(391e)는 도 10a 및 도 10b에 도시하는 구동 회로부(390) 및 메모리부(392)의 양쪽 모두의 영역을 포함하는 영역에 상당한다.
다음, 도 10a에 도시하는 박리층(304)의 계면 또는 박리층(304)의 층 내에서 박리를 행하여, 소자층(360)을 기판(302)으로부터 박리한다.
여기서, 소자층(360)의 박리 방법에 대해서 이하에 열거한다. (1):기판(302)과 소자층(360)의 사이에 박리층(304)으로서 금속층과 금속 산화물(또는 금 속질화물)을 포함하는 층의 적층 구조를 형성하고, 상기 금속산화물을 포함하는 층을 결정화시킴으로써 취약화하고, 소자층(360)을 기판(302)으로부터 물리적으로 박리하는 방법, (2):기판(302)과 소자층(360)의 사이에 박리층(304)으로서 금속층과 금속산화물(또는 금속질화물)을 포함하는 층의 적층 구조를 형성하고, 상기 금속산화물을 포함하는 층을 결정화시킴으로써 취약화(脆弱化)하고, 박리층(304)의 일부를 용액이나 NF3, BrF3, ClF3 등의 불화할로겐 가스에 의하여 에칭 제거한 후, 소자층(360)을 기판(302)으로부터 물리적으로 박리하는 방법, (3):기판(302)과 소자층(360)의 사이에 수소를 포함하는 아모퍼스 실리콘에 의하여 박리층(304)을 형성하고, 상기 박리층(304)에 레이저 빔을 조사하여 수소 가스를 방출시킴으로써, 소자층(360)으로부터 기판(302)을 박리하는 방법, (4):기판(302)과 소자층(360)의 사이에 아모퍼스 실리콘을 사용하여 박리층(304)을 형성하고, 상기 박리층(304)을 용액이나 불화할로겐 가스에 의하여 에칭 제거하여 박리하는 방법, (5):소자층(360)이 형성된 기판(302)을 기계적으로 깎거나, 또는 기판(302)을 용액이나 불화할로겐 가스에 의하여 에칭 제거하여 박리하는 방법, (6):소자층(360)에 있어서, 박막 트랜지스터, 안티 퓨즈, 안테나 등이 형성되지 않는 장소에 레이저 빔을 조사하여 박리층(304)에 도달하는 개구를 형성한 후, 상기 개구를 시점으로 하여 소자층(360)을 기판(302)으로부터 물리적으로 박리하는 방법 등을 들 수 있다. 상술한 박리 방법 (1) 및 (2)에 대해서, 금속산화물 층 또는 금속질화물 층으로서는, 박리층으로서 형성한 금속층 위에 절연층을 형성할 때에 형성된 금속 산화물 층 또는 금속 질화물 층을 적용할 수 있다. 또한, 박리 방법 (6)에 대해서 박리층(304)에 도달하는 개구를 형성한 후, 상기 개구를 통하여 박리층(304)의 일부를 용액이나 불화화합물 가스에 의하여 에칭 제거한 후에 물리적으로 박리하여도 좋다.
도 10b에 도시하는 바와 같이, 제 1 시트(350) 및 제 2 시트(370)에 의하여 소자층(360)을 밀봉한다. 제 1 시트(350) 및 제 2 시트(370)로서는, 플라스틱 필름, 종이, 얇은 세라믹스, 또는 탄소 섬유나 유리 섬유의 직물에 수지를 침투시킨 시트(프리프레그라고도 한다) 등을 사용할 수 있다. 제 1 시트(350) 및 제 2 시트(370)는 에폭시 수지 등의 접착층을 사용하여 접착할 수 있다. 소자층(360)을 밀봉하는 제 1 시트(350) 및 제 2 시트(370)로서 가요성을 가지는 재료를 사용함으로써 얻어지는 반도체 장치를 무선 칩으로서 물품의 곡면 등에 점착시키는 것도 가능하게 된다.
또한, 소자층(360)을 박리, 밀봉하는 순서는 (1):기판(302)으로부터 소자층(360)을 박리한 후, 소자층(360)의 안테나 측에 제 1 시트(350), 소자층(360)의 기판(302)을 박리한 측에 제 2 시트(370)를 접착한다, (2):소자층(360)의 안테나 측에 제 1 시트(350)를 접착한 후, 기판(302)으로부터 소자층(360)을 박리하고, 소자층(360)의 기판(302)을 박리한 측에 제 2 시트(370)를 접착한다, (3):안테나(348)를 형성하기 전에 절연층(306)으로부터 도전층(344) 및 도전층(346)까지의 층을 기판(302)으로부터 박리한 후, 안테나(348)를 형성하고, 제 1 시트(350), 제 2 시트(370)를 접착하는 등을 들 수 있고, 실시자가 적절히 변경시킬 수 있다.
이상에 의하여, 동일 기판 위에 안티 퓨즈형의 메모리와 박막 트랜지스터로 구성되는 구동 회로와 안테나가 형성된 무선 칩인 반도체 장치를 제작할 수 있다.
본 실시형태에서 나타내는 무선 칩에 있어서, 메모리부(392)에 형성되는 안티 퓨즈(339)는, 초기 상태인 "제 1 상태", 또는 기록 상태인 "제 2 상태" 또는 "제 3 상태"의 3개의 상태 중으로부터 선택된 1개 상태이다. 물론, 제작시의 안티 퓨즈(339)는 초기 상태(제 1 상태)이며, 상기 초기 상태(제 1 상태)의 안티 퓨즈(339)에 대해서, 기록 회로에 의하여 기록 전압을 인가하는 것으로써, "제 2 상태" 또는 "제 3 상태"로 적절히 변화시킬 수 있다. "제 2 상태"와 "제 3 상태"는, "제 1 상태"의 안티 퓨즈(339)에 기록을 행함으로써 얻을 수 있다. "제 2 상태"와 "제 3 상태"는 다른 기록 상태이며, 각각 대응하는 기록 회로에 의하여 기록할 수 있다. "제 1 상태", "제 2 상태", "제 3 상태"는, 각각 전기 저항값이 다르고, 초기 상태인 "제 1 상태"의 전기 저항값이 가장 높다. 또한, "제 1 상태"에 기록 동작을 행함으로써 얻어진 "제 2 상태"는, 다시 기록을 행하고자 해도 "제 3 상태", "제 1 상태"로 변화하는 일은 없다. 또한, "제 1 상태"에 기록 동작을 실시함으로써 얻어진 "제 3 상태"는, 다시 기록하고자 해도 "제 2 상태", "제 1 상태"로 변화하는 일은 없다. 또한, 상술한 바와 같이, 메모리부(392)는 복수의 안티 퓨즈에 의해 구성되고, 메모리부(392)의 안티 퓨즈에는 블록 단위로 데이터의 기록을 한다. 또한, 메모리부(392)의 안티 퓨즈는, 블록 단위로 기록 완료 후인지 미기록인지가 구별된다. 미기록의 블록에는 "제 1 상태"인 안티 퓨즈가 존재하고, 기록 완료 후의 블록에는 "제 2 상태" 또는 "제 3 상태"인 안티 퓨즈만 배치되고, "제 1 상태"인 안티 퓨즈는 존재하지 않는다. 기록 완료 후의 블록에서는, "제 2 상태"인 안티 퓨즈와 "제 3 상태"인 안티 퓨즈를 2치 데이터 "0"과 "1"에 대응시키고 기록한다. 상술한 바와 같이, "제 2 상태"인 안티 퓨즈에 다시 기록을 행해도 "제 3 상태", "제 1 상태"로는 변화하지 않고, 또 "제 3 상태"인 안티 퓨즈에 다시 기록을 행해도 "제 2 상태", "제 1 상태"로는 변화하지 않기 때문에, 본 반도체 장치의 일례인 무선 칩은, 기록된 데이터가 개찬될 우려가 없다. 또한, 안티 퓨즈를 "제 2 상태" 또는 "제 3 상태"로 변화시키는 기록은, 적절히 기록 회로를 선택하여 기록 동작을 행하면 좋다. 또한, 데이터의 기록이나, 기록 완료 후와 미기록 상태의 구별은 메모리 셀 단위로 행하여도 좋다.
또한, 본 실시형태에 있어서, 무선 칩으로서 제공하는 단계에서, 모든 안티 퓨즈에 기록을 행함으로써, "제 2 상태", "제 3 상태"로 변화시키고, "0" 및 "1"을 고정하여, 데이터를 기록한 ROM으로 하여도 좋다. 또는, 무선 칩으로서 제공하는 단계에서는 모든 안티 퓨즈를 초기 상태인 "제 1 상태"로 하고, 수시 기록을 행함으로써, "제 2 상태" 또는 "제 3 상태"로 변화시키고 "0" 및 "1"을 고정하여 데이터를 기록하는 구성으로 하여도 좋다. 또한, 무선 칩으로서 제공하는 단계에서, 미기록의 블록과 기록 완료 후의 블록이 존재하고, 일부에는 이미 데이터 기록이 행해지고, 또 추기를 행할 수 있는 메모리로 하여도 좋다.
즉, 본 실시형태에 따른 무선 칩은 제공하는 단계에서 데이터가 기록되고 새로운 데이터를 기록할 수 없는 칩으로 하여도 좋고, 제공하는 단계에서는 전혀 데이터가 기록되지 않고 수시 새로운 데이터를 기록하는 칩으로 하여도 좋고, 일부 데이터가 기록되고 수시 새로운 데이터를 기록하는 칩으로 하여도 좋다.
어쨌든, 본 실시형태에 따른 무선 칩은 한번 기록한 데이터의 재기록은 불가능하고, 데이터의 개찬을 방지할 수 있다.
또한, 본 실시형태는 다른 실시형태 및 실시예와 자유롭게 조합할 수 있다.
[실시예 1]
본 실시예에서는, 안티 퓨즈형의 메모리를 구비하는 액티브 매트릭스형의 반도체 장치의 제작 방법에 대해서 도 11a 내지 도 11d 및 도 12a 내지 도 12c를 사용하여 이하에 설명한다. 여기서는, 동일 기판 위에 로직 회로부(550)와 메모리부(552)와 안테나부 및 전원부(554)를 형성한 반도체 장치인 무선 칩을 제작하는 일례를 나타낸다. 로직 회로부(550)는 박막 트랜지스터를 사용한 회로가 집적된다. 메모리부(552)는 복수의 안티 퓨즈에 의하여 메모리가 구성된다. 또한, 편의상 로직 회로부(550)를 구성하는 2개의 박막 트랜지스터, 메모리부(552)를 구성하는 1개의 안티 퓨즈와 하나의 박막 트랜지스터, 및 안테나부 및 전원부(554)를 구성하는 하나의 용량 및 하나의 박막 트랜지스터의 단면도를 나타낸다.
우선, 기판(501) 위에 박리층이 되는 금속층(502)을 형성한다. 기판(501)으로서는 유리 기판을 사용한다. 또한, 금속층(502)으로서는 스퍼터링법에 의하여 얻어지는 30nm 내지 200nm의 텅스텐 층, 질화텅스텐 층, 또는 몰리브덴 층을 사용한다.
다음, 금속층(502)의 표면을 산화시키고 금속 산화물층을 형성한다. 금속 산화물층의 형성 방법은, 순수나 오존수를 사용하여 금속층(502) 표면을 산화하여 형성하여도 좋고, 산소 플라즈마로 금속층(502) 표면을 산화하여 형성하여도 좋다. 또한, 산소를 포함하는 분위기로 가열함으로써 금속 산화물층을 형성하여도 좋다. 또한, 금속 산화물층은 후의 박리층이 되는 금속층(502) 위에 형성하는 절연층의 형성 공정으로 형성하여도 좋다. 예를 들어, 절연층으로서 산화실리콘 층이나 산화질화실리콘 층을 플라즈마 CVD법에 의하여 형성할 때에, 금속층(502) 표면이 산화되고 금속 산화물층이 형성된다. 또한, 여기서는 금속 산화물층은 도시하지 않는다.
다음, 금속층(502) 위에 제 1 절연층(503)을 형성한다. 제 1 절연층(503)으로서는, 산화실리콘 층, 질화실리콘 층, 또는 산화질화시리콘 층 등의 절연층을 형성한다. 제 1 절연층(503)의 일례로서는, 플라즈마 CVD법에 의하여 SiH4, NH3, 및 N2O가 반응 가스로서 성막되는 막 두께 50nm 내지 100nm의 질화산화실리콘 층과 SiH4, 및 N2O가 반응 가스로서 성막되는 막 두께 100nm 내지 150nm의 산화질화실리콘 층의 2층의 적층 구조를 들 수 있다. 또한, 제 1 절연층(503)을 적층 구조로 하는 경우, 적어도 1층은 막 두께 10nm 이하의 질화실리콘 층, 또는 산화질화실리콘 층을 형성하는 것이 바람직하다. 또한, 질화산화실리콘 층과 산화질화실리콘 층과 질화실리콘 층을 순차로 적층한 3층 구조를 형성하여도 좋다. 제 1 절연층(503)은 하지 절연층으로서 기능하지만, 특히 필요가 없으면, 형성되지 않아도 좋다. 또한, 박리층(여기서는 금속층(502))과 기판의 사이에 산화실리콘 층이나 질화실리콘 층 등의 하지 절연층을 형성하여도 좋다.
다음, 제 1 절연층(503) 위에 반도체 층을 형성한다. 반도체 층은 아모퍼스 구조를 가지는 반도체 층을 LPCVD법 또는 플라즈마 CVD법 등의 CVD법, 또는 스퍼터링법에 의하여 형성한 후, 결정화를 행함으로써 얻어진 결정질 반도체 층을 선택적으로 에칭하여 원하는 형상으로 가공한다. 결정화 방법으로서는, 레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용한 열 결정화법, 니켈 등의 결정화를 촉진시키는 금속 원소를 사용하는 결정화법 등을 사용하면 좋다. 또한, 반도체 층을 플라즈마 CVD법에 의하여 형성하면, 제 1 절연층(503) 및 아모퍼스 구조를 가지는 반도체 층을 대기에 노출시키지 않고 연속적으로 형성할 수 있다. 반도체 층은 막 두께 25nm 내지 80nm(바람직하게는, 30nm 내지 70nm)로 형성한다. 반도체 층의 재료는 특히 한정되지 않지만, 바람직하게는 실리콘 또는 실리콘게르마늄 등으로 형성한다.
또한, 아모퍼스 구조를 가지는 반도체 층의 결정화에는 연속 발진의 레이저를 사용할 수도 있다. 아모퍼스 구조를 가지는 반도체 층의 결정화는, 대립경의 결정을 얻기 위해서는, 연속 발진할 수 있는 고체 레이저를 사용하여, 상기 고체 레이저의 제 2 고조파 내지 제 4 고조파를 적용하는 것이 바람직하다. 대표적으로는, Nd:YVO4 레이저(기본파 1064nm)의 제 2 고조파(532nm)나 제 3 고조파(355nm)를 적용하면 좋다. 연속 발진의 레이저를 사용하는 경우에는, 발진기의 출력이 10W인 연속 발진의 YVO4 레이저로부터 사출된 레이저 빔을 비선형 광학 소자에 의하여 고조파로 변환한다. 또한, 발진기 중에 YVO4 결정과 비선형 광학 소자를 설치하고 고조파를 사출하는 방법도 있다. 그리고, 바람직하게는, 광학계에 의하여 조사면에 서 직사각형 형상 또는 타원 형상의 레이저 빔으로 성형하고, 피처리체로 조사한다. 이 때의 에너지 밀도는 0.01MW/cm2 내지 100MW/cm2 정도(바람직하게는, 0.1MW/cm2 내지 10MW/cm2)가 필요하다. 그리고, 10cm/sec 내지 2000cm/sec 정도의 속도로 레이저 빔에 대해서 상대적으로 반도체 층을 이동시켜 조사하면 좋다.
또한, 필요가 있으면, 후에 완성되는 박막 트랜지스터의 임계값을 제어하기 위해서, 미량의 불순물 원소(붕소 또는 인)를 반도체 층에 대해서 첨가한다. 여기서는, 디보란(B2H6)을 질량 분리하지 않고 플라즈마 여기한 이온 도핑법을 사용하여 붕소를 첨가한다.
다음, 불산을 포함하는 에천트로 반도체 층 표면의 산화막을 제거하는 것과 동시에 반도체 층의 표면을 세정한다. 그리고, 반도체 층을 덮는 제 2 절연층을 형성한다. 제 2 절연층은 CVD법 또는 스퍼터링법을 사용하여 막 두께를 1nm 내지 200nm로 한다. 바람직하게는, 막 두께를 10nm 내지 50nm로 얇게 한 실리콘을 포함하는 절연층의 단층 또는 적층 구조를 형성한 후에 마이크로 파에 의하여 여기된 플라즈마를 사용하여 표면 질화 처리를 행한다. 제 2 절연층은 후에 형성되는 박막 트랜지스터의 게이트 절연층으로서 기능한다.
또한, 후에 용량으로 하는 영역의 반도체 층을 도전체로서 기능시키기 위해서, 고농도의 불순물 원소(붕소 또는 인)를 반도체 층에 대해서 첨가한다. 이 때, 용량으로 하는 영역 이외는 레지스트 마스크로 덮으면 좋다.
다음, 제 2 절연층 위에 게이트 전극(504), 게이트 전극(505), 게이트 전 극(506), 게이트 전극(507), 게이트 전극(508), 및 안티 퓨즈의 하부 전극이 되는 제 1 전극(509)을 형성한다. 스퍼터링법에 의하여 얻어진 막 두께 100nm 내지 500nm의 도전층을 선택적으로 에칭하여 원하는 형상으로 가공하여 게이트 전극(504) 내지 게이트 전극(508), 및 제 1 전극(509)을 얻는다.
게이트 전극(504) 내지 게이트 전극(508), 및 제 1 전극(509)의 재료로서는, 텅스텐, 티타늄, 알루미늄, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 철 등의 단체 또는 이들의 합금 또는 화합물로부터 선택되는 재료의 단층 구조 또는 적층 구조로 형성한다. 바람직하게는, 실리콘과 반응하여 실리사이드를 형성하는 재료를 사용한다. 다만, 박막 트랜지스터의 게이트 전극으로서는, 고융점 금속이 바람직하고, 구체적으로는, 텅스텐 또는 몰리브덴을 들 수 있다. 게이트 전극(504) 내지 게이트 전극(508), 및 제 1 전극(509)을 적층 구조로 하는 경우에는, 상층이 되는 재료층이 상술한 재료라면 좋고, 게이트 절연층 측인 하층이 되는 재료층은, 인 등의 불순물 원소를 첨가한 폴리실리콘 층으로 하여도 좋다.
다음, p채널형 박막 트랜지스터로 하는 영역의 반도체 층을 덮도록 레지스트 마스크를 형성하고, n채널형 박막 트랜지스터로 하는 영역의 반도체 층에 게이트 전극(505), 게이트 전극(506), 게이트 전극(507), 게이트 전극(508)을 마스크로 하여 불순물을 도입함으로써, 저농도 불순물 영역을 형성한다. 불순물 원소로서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용할 수 있다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. 여 기서는, n채널형 박막 트랜지스터로 하는 영역의 반도체 층에 인을 1×1015/cm3 내지 1×1019/cm3의 농도로 포함되도록 도입함으로써, n형을 나타내는 불순물 영역을 형성한다.
다음, 레지스트 마스크를 제거하고, n채널형 박막 트랜지스터로 하는 영역의 반도체 층을 덮도록 레지스트 마스크를 형성하고, p채널형 박막 트랜지스터로 하는 영역의 반도체 층에 게이트 전극(504), 게이트 전극(508)을 마스크로 하여 불순물 원소를 도입함으로써 p형을 나타내는 불순물 영역을 형성한다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, p채널형 박막 트랜지스터로 하는 영역의 반도체 층에 붕소(B)를 1×1019/cm3 내지 1×1020/cm3의 농도로 포함되도록 도입함으로써, p형을 나타내는 불순물 영역을 형성할 수 있다. 그 결과, p채널형 박막 트랜지스터로 하는 영역의 반도체 층에 자기 정합적으로 채널 형성 영역(516a) 및 한 쌍의 p형 불순물 영역(514a)과 채널 형성 영역(516b) 및 한 쌍의 p형 불순물 영역(514b)이 형성된다. p형 불순물 영역(514a, 514b)은, 소스 영역 또는 드레인 영역으로서 기능한다.
다음, 게이트 전극(504) 내지 게이트 전극(508), 및 제 1 전극(509)의 측면에 사이드 월 절연층(510), 사이드 월 절연층(511)을 형성한다. 사이드 월 절연층(510), 사이드 월 절연층(511)의 제작 방법으로서는, 우선, 제 2 절연층, 게이트 전극(504) 내지 게이트 전극(508), 및 제 1 전극(509)을 덮도록, 플라즈마 CVD법이나 스퍼터링법 등에 의하여 실리콘, 실리콘의 산화물, 또는 실리콘의 질화물을 포 함하는 층이나 유기 수지 등의 유지 재료를 포함하는 층을 단층 또는 적층하여 제 3 절연층을 형성한다. 다음, 제 3 절연층을 수직 방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭함으로써, 게이트 전극(504) 내지 게이트 전극(508), 및 제 1 전극(509)의 측면에 접하는 절연층(사이드 월 절연층(510), 사이드 월 절연층(511))을 형성한다. 또한, 사이드 월 절연층(510)의 형성과 동시에, 제 2 절연층의 일부를 에칭하여 제거한다. 제 2 절연층의 일부가 제거됨으로써, 게이트 전극(504) 내지 게이트 전극(508) 및 사이드 월 절연층(510)의 하방에 게이트 절연층(512)이 형성된다. 또한, 제 2 절연층의 일부가 제거됨으로써, 제 1 전극(509)의 하방 및 사이드 월 절연층(511)의 하방에 절연층(513)이 잔존한다.
다음, p채널형 박막 트랜지스터로 하는 영역의 반도체 층을 덮도록 레지스트 마스크를 형성하고, n채널형 박막 트랜지스터로 하는 영역의 반도체 층에 게이트 전극(505), 게이트 전극(506), 게이트 전극(507) 및 사이드 월 절연층(510)을 마스크로 하여 불순물 원소를 도입함으로써, 고농도 불순물 영역을 형성한다. 불순물 원소를 도입한 후, 레지스트 마스크는 제거한다. 여기서는, n채널형 박막 트랜지스터로 하는 영역의 반도체 층에 인(P)을 1×1019/cm3 내지 1×1020/cm3의 농도로 포함되도록 도입함으로써, n형을 나타내는 고농도 불순물 영역을 형성할 수 있다. 그 결과, n채널형 박막 트랜지스터로 하는 영역의 반도체 층에 자기 정합적으로, 채널 형성 영역(521a), LDD 영역으로서 기능하는 한 쌍의 저농도 불순물 영역(519a) 및 소스 영역 또는 드레인 영역으로서 기능하는 한 쌍의 고농도 불순물 영역(517a)과, 채널 형성 영역(521c), LDD 영역으로서 기능하는 한 쌍의 저농도 불순물 영역(519c) 및 소스 영역 또는 드레인 영역으로서 기능하는 한 쌍의 고농도 불순물 영역(517c)이 형성된다. 동시에 용량으로 하는 영역의 반도체 층에 자기 정합적으로 제 1 불순물 영역(521b)과 제 2 불순물 영역(519b)과, 제 3 불순물 영역(517b)이 형성된다. 제 1 불순물 영역(521b)은 게이트 절연층을 통하여 게이트 전극(506)과 겹치는 영역에 형성된다. 또한, 제 1 불순물 영역(521b)에는 게이트 전극(506)을 형성하기 전까지, 선택적으로 고농도의 불순물 원소가 첨가된다. 따라서, 제 1 불순물 영역(521b)은 채널 형성 영역(521a) 및 채널 형성 영역(521c)보다 불순물 농도가 높다. 또한, LDD 영역으로서 기능하는 저농도 불순물 영역(519a) 및 저농도 불순물 영역(519c), 및 제 2 불순물 영역(519b)은, 사이드 월 절연층(510)의 하방에 형성된다.
또한, 여기서는, n채널형 박막 트랜지스터에 포함되는 반도체 층에 LDD 영역을 형성하고, p채널형 박막 트랜지스터에 포함되는 반도체 층에 LDD 영역을 형성하지 않는 구조를 나타내지만, 물론 이것에 한정되지 않고, n채널형 박막 트랜지스터 및 p채널형 박막 트랜지스터의 양쪽 모두의 반도체 층에 LDD 영역을 형성하여도 좋다.
다음, 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등을 사용하여 수소를 포함하는 제 4 절연층(522)을 형성한 후, 반도체 층에 첨가된 불순물 원소의 활성화 처리 및 수소화 처리를 행한다. 불순물 원소의 활성화 처리 및 수소화 처리는 노(爐)에서의 열 처리(300℃ 내지 550℃에서 1시간 내지 12시간의 열 처리) 또는 램 프 광원을 사용한 RTA법을 사용한다. 수소를 포함하는 제 4 절연층(522)은 예를 들어 플라즈마 CVD법에 의하여 얻어지는 질화산화실리콘 층을 사용한다. 여기서는, 수소를 포함하는 제 4 절연층(522)의 막 두께는 50nm 내지 200nm로 한다. 또한, 결정화를 촉진하는 금속 원소, 대표적으로는 니켈을 사용하여 반도체 층을 결정화시키는 경우, 활성화와 동시에 채널 형성 영역에 있어서의 니켈의 저감을 행하는 게터링도 행할 수 있다. 또한, 수소를 포함하는 제 4 절연층(522)은 층간 절연층의 1층째이다.
다음, 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등을 사용하여 층간 절연층의 2층째가 되는 제 5 절연층(523)을 형성한다. 제 5 절연층(523)으로서는, 산화실리콘 층, 질화실리콘 층 또는 산화질화실리콘 층 등의 절연층의 단층 또는 적층을 사용한다. 여기서는, 제 5 절연층(523)의 막 두께는 300nm 내지 800nm로 한다.
다음, 제 5 절연층(523) 위에 레지스트 마스크를 형성하고, 선택적으로 제 4 절연층(522) 및 제 5 절연층(523)을 에칭하여 제 1 전극(509)에 도달하는 제 1 개구(520)를 형성한다. 그리고, 에칭한 후에 레지스트 마스크를 제거한다. 제 1 개구(520)의 직경은, 약 1㎛ 내지 약 6㎛로 하면 좋고, 본 실시예에서는, 제 1 개구(520)의 직경을 2㎛로 한다.
여기까지의 공정을 거친 반도체 장치의 단면도가 도 11a에 상당한다.
다음에, 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등을 사용하여, 산화 질화실리콘 층과 아모퍼스실리콘 층을 적층하여 형성한다. 본 실시예에서는, 플라즈 마 CVD법을 사용하여, 막 두께 3nm 내지 5nm의 산화질화실리콘 층과 막 두께 30nm의 아모퍼스실리콘 층을 순차로 적층하여 형성한다. 다음에, 레지스트 마스크를 형성하고 선택적으로 아모퍼스실리콘 층과 산화질화실리콘 층을 에칭하고, 제 1 개구(520)와 겹치는 산화질화실리콘 층(524a), 및 아모퍼스실리콘 층(524b)를 형성한다. 산화질화실리콘 층(524a), 아모퍼스실리콘 층(524b)는, 안티 퓨즈의 저항 재료층이 된다. 그리고, 에칭 후에 레지스트 마스크를 제거한다.
여기까지의 공정을 거친 반도체 장치의 단면도가 도 11b에 상당한다.
다음, 레지스트 마스크를 형성하고, 선택적으로 제 4 절연층(522) 및 제 5 절연층(523)을 에칭하여, 반도체 층에 도달하는 콘택트 홀, 게이트 전극에 도달하는 콘택트 홀, 제 1 전극(509)에 도달하는 제 2 개구를 각각 형성한다. 그리고, 에칭한 후에 레지스트 마스크를 제거한다.
여기까지의 공정을 거친 반도체 장치의 단면도가 도 11c에 상당한다.
다음에, 불산을 포함하는 에천트로 노출되는 반도체 층 표면, 게이트 전극(504) 표면, 게이트 전극(505) 표면, 게이트 전극(506) 표면, 게이트 전극(507) 표면, 게이트 전극(508) 표면, 제 1 전극(509) 표면, 및 아모퍼스실리콘 층(524b) 표면의 산화막을 제거하는 것과 동시에 노출되는 반도체 층 표면, 게이트 전극(504) 표면, 게이트 전극(505) 표면, 게이트 전극(506) 표면, 게이트 전극(507) 표면, 게이트 전극(508) 표면, 제 1 전극(509) 표면, 및 아모퍼스실리콘 층(524b) 표면을 세정한다.
다음에, 안티 퓨즈의 상부 전극이나 박막 트랜지스터의 소스 전극 및 드레인 전극 등을 형성하기 위해서, 스퍼터링법을 사용하여 도전층을 형성한다. 이 도전층은, 텅스텐, 티타늄, 알루미늄, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 철 등의 단체 또는 이들의 합금 또는 화합물의 단층, 또는 이들의 적층으로 형성한다. 다만, 도전층을 적층하는 경우는, 안티 퓨즈의 상부 전극에 사용하기 때문에, 아모퍼스실리콘 층(524b)과 접하는 한 층은, 실리콘과 반응하는 재료를 사용하는 것이 바람직하다. 또한, 이 도전층은, 박막 트랜지스터의 소스 전극 및 드레인 전극에도 사용하기 때문에, 박막 트랜지스터를 구성하는 반도체 층과의 접촉 저항값이 비교적 낮은 재료를 사용하는 것이 바람직하다. 예를 들어, 티타늄 층과 미량의 실리콘을 포함하는 알루미늄 층과 티타늄 층과의 3층 구조, 또는 티타늄 층과 니켈과 탄소를 포함하는 알루미늄합금 층과 티타늄 층과의 3층 구조를 사용한다. 본 실시예에서는, 막 두께 100nm의 티타늄 층과 막 두께 350nm의 순 알루미늄 층과 막 두께 100nm의 티타늄 층과의 3층 적층으로 한다. 또한, 본 실시예에서는, 안티 퓨즈의 하부 전극의 재료로서 텅스텐 층을 사용하여 상부 전극으로서 티타늄 층을 사용한 예를 나타냈지만, 저항재료 층을 고저항으로부터 저저항으로 변화시키는 것이 가능하면 재료는 특히 한정되지 않고, 안티 퓨즈의 하부 전극 및 상부 전극에 같은 재료를 사용해도 좋다. 안티 퓨즈의 하부 전극 및 상부 전극에 같은 재료를 사용하는 경우, 텅스텐, 티타늄, 알루미늄, 니켈, 크롬, 몰리브덴, 탄탈, 코발트, 지르코늄, 바나듐, 팔라듐, 하프늄, 백금, 철 등의 단체, 또는 이들의 합금 또는 화합물로부터 선택되는 재료의 단층, 또는 적층 구조로 형성한다.
다음, 레지스트 마스크를 형성하고, 선택적으로 도전층을 에칭하여 소스 전극 또는 드레인 전극으로서 기능하는 도전층(525), 도전층(526), 도전층(527), 도전층(528), 도전층(529), 도전층(530), 도전층(531), 도전층(532), 도전층(533), 도전층(534), 게이트 인출 배선이 되는 배선(535), 배선(536), 배선(537), 배선(538), 배선(539), 메모리부의 제 2 전극(540) 및 제 3 전극(541), 안테나부의 제 4 전극(542)을 형성한다. 제 2 전극(540)은 제 1 개구(520)와 겹쳐 안티 퓨즈의 상부 전극이 된다. 또한, 제 3 전극(541)은 제 2 개구와 겹치고, 제 1 전극(509)과 전기적으로 접속한다. 또한, 여기서는 도시하지 않지만, 제 4 전극(542)은 안테나부 및 전원부의 박막 트랜지스터와 전기적으로 접속한다. 그리고, 에칭한 후에 레지스트 마스크를 제거한다.
여기까지의 공정을 거친 반도체 장치의 단면도가 도 11d에 상당한다. 본 실시예에서는, 동일 기판 위에 로직 회로부(550)의 박막 트랜지스터와 메모리부(552)의 박막 트랜지스터 및 안티 퓨즈(560)와 안테나부 및 전원부(554)의 박막 트랜지스터를 형성할 수 있다. 여기서는, 로직 회로부(550)에 설치된 p채널형 박막 트랜지스터와 n채널형 박막 트랜지스터, 메모리부(552)에 설치된 p채널형 박막 트랜지스터와 안티 퓨즈(560), 안테나부 및 전원부(554)에 설치된 용량과 n채널형 박막 트랜지스터의 단면도를 나타낸다. 또한, 본 발명은 특히 한정되지 않고, 메모리부(552)에 형성하는 박막 트랜지스터는 n채널형 박막 트랜지스터로 하여도 좋다. 또한, 안테나부 및 전원부(554)에는 p채널형 박막 트랜지스터가 형성되어도 좋고, 여기서는 편의적으로 1개의 n채널형 박막 트랜지스터를 나타낸다.
다음에, 로직 회로부(550)의 박막 트랜지스터와 메모리부(552)의 박막 트랜지스터 및 안티 퓨즈와 안테나부 및 전원부(554)의 박막 트랜지스터를 덮는 제 6 절연층(543)을 형성한다. 제 6 절연층(543)은, 산화실리콘을 포함한 절연층 또는 유기 수지로 이루어지는 절연층을 사용할 수 있지만, 무선 칩의 신뢰성을 향상시키기 위해서는 산화실리콘을 포함하는 절연층을 사용하는 것이 바람직하다. 또한, 후에 형성하는 안테나를 스크린 인쇄법으로 형성하는 경우에는 평탄면을 가지는 것이 바람직하기 때문에, 도포법을 사용하는 유기 수지로 이루어지는 절연층을 사용하는 것이 바람직하다. 제 6 절연층(543)을 형성하는 재료는, 실시자(實施者)가 적절히 선택하면 좋다. 또한, 후에 형성하는 안테나는 로직 회로부(550) 및 메모리부(552)와 겹치는 영역까지 형성되어도 좋다. 이 경우, 제 6 절연층(543)은, 안테나와의 절연을 도모하는 층간 절연층으로서도 기능한다. 고리 형상(예를 들어, 루프 안테나) 또는 나선 형상의 안테나로 하는 경우에는, 안테나의 양단(兩端) 중의 한쪽을 하층에 형성하는 배선으로 리드하기 때문에, 제 6 절연층(543)을 형성하는 것이 바람직하다. 다만, 마이크로파 방식을 적용하여 선 형상(예를 들어, 다이폴 안테나), 평탄한 형상(예를 들어, 패치 안테나) 등의 안테나로 하는 경우에는, 후에 형성하는 안테나가 로직 회로부 및 메모리부와 겹치지 않게 배치할 수 있기 때문에, 제 6 절연층(543)은 특히 형성하지 않아도 좋다.
다음, 레지스트 마스크를 형성하고, 선택적으로 제 6 절연층(543)을 에칭하여, 제 3 전극(541)에 도달하는 제 3 개구와, 제 4 전극(542)에 도달하는 제 4 개구를 형성한다. 그리고, 에칭한 후에 레지스트 마스크를 제거한다.
여기까지의 공정을 거친 반도체 장치의 단면도가 도 12a에 상당한다.
다음, 제 6 절연층(543) 위에 금속층을 형성한다. 금속층으로서는, Ti, Ni, Au로부터 선택되는 단층 또는 이들의 적층을 사용한다. 다음, 레지스트 마스크를 형성하고, 선택적으로 금속층을 에칭하여 제 1 전극(509)의 인출 배선부(562)에 인출 배선(544)과 안테나의 하지층(545)을 형성한다. 또한, 여기서의 인출 배선(544) 및 하지층(545)은 레지스트 마스크를 사용하지 않고, 메탈 마스크를 사용한 스퍼터링법으로 선택적으로 형성할 수도 있다. 안테나의 하지층(545)을 형성함으로써, 안테나와의 접촉 면적을 넓게 확보할 수 있다. 또한, 회로 설계의 레이아웃에 따라서는, 특히 인출 배선(544)을 형성하지 않아도 좋다.
여기까지의 공정을 거친 반도체 장치의 단면도가 도 12b에 상당한다.
다음, 안테나 하지층(545) 위에 안테나(546)를 형성한다. 안테나(546)는 스퍼터링법을 사용하여 Al 또는 Ag 등 금속층을 형성한 후, 선택적으로 에칭하여 원하는 형상으로 가공하는 방법, 또는 스크린 인쇄법을 사용할 수 있다. 스크린 인쇄법이란, 금속 또는 고분자 화합물 섬유의 메시(mesh)로 이루어지는 베이스에 소정의 패턴이 감광성 수지로 형성된 스크린 판 위에 놓은 잉크 또는 페이스트를 스퀴지(squeegee)라고 불리는 고무, 플라스틱, 또는 금속의 블레이드(blade)를 사용하여 스크린 판의 반대 측에 놓여진 워크(work)에 전사하는 방법이다. 스크린 인쇄법은, 비교적 대면적의 패턴 형성이 저비용으로 실현할 수 있는 장점을 가진다.
여기까지의 공정을 거친 반도체 장치의 단면도가 도 12c에 상당한다. 본 실시예에서는, 동일 기판 위에 로직 회로부(550)의 박막 트랜지스터와 메모리부(552) 의 박막 트랜지스터 및 안티 퓨즈와 안테나부 및 전원부(554)의 박막 트랜지스터 및 안테나를 형성할 수 있다.
다음, 박리를 행함으로써 금속층(502) 및 기판(501)을 제거한다. 박리는 금속 산화물 층 내, 제 1 절연층(503)과 금속 산화물 층의 계면, 또는 금속 산화물 층과 금속층(502)의 계면에서 생기게 할 수 있고, 비교적 작은 힘으로 무선 칩이 되는 제 1 절연층(503)보다 상층 측을 기판(501)으로부터 박리할 수 있다. 또한, 금속층(502) 및 기판(501)을 제거할 때, 안테나를 형성하는 측에 고정 기판을 접착하여도 좋다.
다음, 복수의 무선 칩이 형성된 1장의 시트를 커터(cutter), 다이싱 등에 의하여 분할하고 개개의 무선 칩으로 분할한다. 또한, 박리 시에 무선 칩을 하나씩 픽업(pickup)하여 박리하는 방법을 사용하면, 이 분단의 공정을 특히 불필요하다.
다음, 무선 칩을 시트 형상의 기체(基體)에 고정한다. 시트 형상의 기체로서는, 플라스틱, 종이, 프리프레그, 세라믹스 시트 등을 사용할 수 있다. 2장의 시트 형상의 기체로 무선 칩을 겹치도록 고정하여도 좋고, 1장의 시트 형상의 기체에 접착층으로 고정하여도 좋다. 접착층으로서는, 반응 경화형 접착제, 열 경화형 접착제, 자외선 경화형 접착제 등의 광 경화형 접착제, 혐기형(嫌氣型) 접착제 등의 각종 경화형 접착제를 사용할 수 있다. 또한, 종이를 형성하는 도중에, 무선 칩을 배치하여 1장의 종이 내부에 무선 칩을 형성할 수도 있다.
이상의 공정을 거친 무선 칩은, 메모리부(552)에 안티 퓨즈를 가지고, 상기 안티 퓨즈는, 초기 상태인 "제 1 상태", 또는 기록 상태인 "제 2 상태" 또는 "제 3 상태"의 3개의 상태 중으로부터 선택된 1개 상태이다. "제 2 상태"와 "제 3 상태"는 "제 1 상태"의 안티 퓨즈에 기록을 행함으로써 얻어진다. 메모리부(552)에 형성되는 안티 퓨즈는 제작시는 초기 상태(제 1 상태)이다. 상기 초기 상태(제 1 상태)의 안티 퓨즈에 대해서 기록 회로에 의하여 기록 전압을 인가함으로써, "제 2 상태" 또는 "제 3 상태"로 변화시킬 수 있다. "제 2 상태"와 "제 3 상태"는 상이한 기록 상태이며, 각각 대응하는 기록 회로에 의하여 기록할 수 있다. "제 1 상태", "제 2 상태", "제 3 상태"는, 각각 전기 저항값이 다르고, 초기 상태인 "제 1 상태"의 전기 저항값이 가장 높다. 또한, 제 1 상태에 기록 동작을 행함으로써 얻어진 "제 2 상태"는, 다시 기록을 행하고자 해도 "제 3 상태", "제 1 상태"로 변화하는 일은 없다. 또한, 제 1 상태에 기록 동작을 실시함으로써 얻어진 "제 3 상태"는, 다시 기록하고자 해도 "제 2 상태", "제 1 상태"로 변화하는 일은 없다. 또한, 상술한 바와 같이, 메모리부(552)는 복수의 안티 퓨즈에 의해 구성되고, 메모리부(552)의 안티 퓨즈에는 블록 단위로 데이터의 기록을 한다. 또한, 메모리부(552)의 안티 퓨즈는, 블록 단위로 기록 완료 후인지 미기록인지가 구별된다. 미기록의 블록에는 "제 1 상태"인 안티 퓨즈가 존재하고, 기록 완료 후의 블록에는 "제 2 상태" 또는 "제 3 상태"인 안티 퓨즈만 배치되고, "제 1 상태"인 안티 퓨즈는 존재하지 않는다. 기록 완료 후의 블록에서는, "제 2 상태"인 안티 퓨즈와 "제 3 상태"인 안티 퓨즈가 2치 데이터에 대응함으로써 데이터가 기록된다. 상술한 바와 같이, "제 2 상태" 또는 "제 3 상태"인 안티 퓨즈는 다시 기록을 행해도 그 이외의 상태로 변화하지 않기 때문에, 무선 칩에 한번 입력된 데이터는 개찬될 우려 가 없다. 또한, 무선 칩에 "제 1 상태"인 안티 퓨즈를 존재시키면 새로운 데이터를 입력(추기)할 수 있는 추기형의 메모리를 실현할 수 있다. 또한, 데이터의 기록이나 기록 완료 후와 미기록의 구별은 메모리 셀 단위로 행하여도 좋다.
또한, 본 실시예에 따른 무선 칩은 상기 무선 칩 제작시 또는 제작한 후에 기록을 행함으로써, 모든 안티 퓨즈를 "제 2 상태" 또는 "제 3 상태"로 변화시키고, 2치 데이터를 고정하여 데이터를 기록한 ROM으로서 제공할 수 있다. 또한, 무선 칩으로서 제공하는 단계에서, "제 1 상태"인 안티 퓨즈를 구비하고, 새로운 데이터를 기록할 수 있는 추기형의 메모리로 할 수도 있다. 추기형의 메모리로 하는 경우, 완전히 미기록의 상태로 제공하여도 좋고, 기록 완료 후의 블록과 미기록의 블록을 존재시키고 일부에는 이미 데이터의 기록이 행해지고, 더 추기를 행할 수 있는 메모리로 하여도 좋다. 어쨌든, 한번 기록한 데이터의 개찬은 불가능하고, 또한, 필요에 따라 언제나 추기할 수 있는 무선 칩을 제공할 수 있다. 예를 들어, 가요성의 시트 형상의 기체에 고정한 무선 칩을 곡면을 가지는 물품으로 접착한 후, 그 무선 칩에 포함되는 안티 퓨즈형의 메모리에 대해서 데이터의 입력을 행할 수 있다.
본 실시예는, 실시형태와 자유롭게 조합할 수 있다.
[실시예 2]
본 실시예에서는, 무선 칩으로서 기능하는 반도체 장치의 구성 및 동작예에 대해서 설명한다.
본 실시예에서 나타내는 반도체 장치는 비접촉으로 데이터를 교신하는 기능 을 가지는 무선 칩이다. 도 14a에 도시하는 반도체 장치(600)의 블록도는 그 일례이며, 고주파 회로(601), 전원 회로(602), 리셋 회로(603), 클록 발생 회로(604), 데이터 복조 회로(605), 데이터 변조 회로(606), 다른 회로의 제어를 행하는 제어 회로(607), 메모리 회로(608), 및 안테나(609)로 구성된다.
메모리 회로(608)는 본 발명에 따른 안티 퓨즈로 구성되는 메모리를 가진다. 또한, 메모리 회로(608)는, 상기 실시형태 및 실시예에서는 메모리 회로와 다른 구성으로서 설명한 메모리에 기록을 행하는 회로 또는 메모리에 기록된 데이터를 판독하는 회로를 가지는 경우도 있다. 또한, 메모리 회로(608)는, 안티 퓨즈로 구성되는 메모리에 더하여, 다른 구성의 메모리를 가져도 좋다. 다른 구성의 메모리로서는, 예를 들어, DRAM, SRAM, FeRAM, PROM, EPROM, EEPROM, 플래시 메모리 등을 들 수 있다. 또한, 메모리 회로(608)는 본 발명에 따른 안티 퓨즈를 구비하는 메모리를 가지고, 상기 안티 퓨즈를 구비하는 메모리는 ROM으로 하여도 좋고, 미기록의 안티 퓨즈가 존재하는 라이트원스 메모리로 하여도 좋다. 또한, 기록 완료 후의 메모리 셀은 "제 2 상태" 또는 "제 3 상태"의 어느 한쪽 상태의 안티 퓨즈를 구비하는 것으로 한다.
고주파 회로(601)는 안테나(609)에 의하여 신호를 수신하는 회로이며, 또한, 데이터 변조 회로(606)에 의하여 수신한 신호를 안테나(609)로부터 출력하는 회로이다. 전원 회로(602)는 수신 신호로 전원 전위를 생성하는 회로이다. 리셋 회로(603)는 리셋 신호를 생성하는 회로이다. 클록 발생 회로(604)는 안테나(609)로부터 입력된 수신 신호를 기초로 하여 각종 클록 신호를 생성하는 회로이다. 데이 터 복조 회로(605)는 수신 신호를 복조하여 제어 회로(607)에 출력하는 회로이다. 데이터 변조 회로(606)는 제어 회로(607)로부터 수신한 신호를 변조하는 회로이다. 또한, 제어 회로(607)는 여기서는 코드 추출 회로(611), 코드 판정 회로(612), CRC 판정 회로(613) 및 출력 유닛 회로(614)가 형성된다. 또한, 코드 추출 회로(611)는 제어 회로(607)에 송신된 명령에 포함되는 복수의 코드를 각각 추출하는 회로이며, 코드 판정 회로(612)는 추출된 코드와 레퍼런스에 상당하는 코드를 비교하여 명령의 내용을 판정하는 회로이며, CRC 판정 회로(613)는 판정된 코드에 의거하여 송신 에러 등의 유무를 검출하는 회로이다.
다음, 상술한 반도체 장치(600)의 동작의 일례에 대해서 설명한다. 우선, 안테나(609)에 의하여 무선 신호가 수신된다. 무선 신호는 고주파 회로(601)를 통하여 전원 회로(602)에 송신되고, 고전원 전위(이하, VDD라고 기재한다)가 생성된다. VDD는 반도체 장치(600)를 구성하는 각종 회로에 공급된다. 또한, 고주파 회로(601)를 통하여 데이터 복조 회로(605)에 송신된 신호는 복조된다(이하, 복조 신호라고 한다). 또한, 고주파 회로(601)를 통하여 리셋 회로(603) 및 클록 발생 회로(604)를 통과한 신호 및 복조 신호는 제어 회로(607)에 송신된다. 제어 회로(607)에 송신된 신호는 코드 추출 회로(611), 코드 판정 회로(612) 및 CRC 판정 회로(613) 등에 의하여 해석된다. 그리고, 해석된 신호에 따라, 메모리 회로(608) 내에는 데이터가 기록된다. 또는 메모리 회로(608) 내에 기록된 반도체 장치(600)의 데이터가 출력된다.
예를 들어, 메모리 회로(608)가 가지는 안티 퓨즈를 구비한 메모리에 블록 단위(또는 메모리 셀 단위)로 기록을 행할 수 있다. 이 때, 데이터를 기록하는 블록의 안티 퓨즈에는 반드시 기록이 행해지고, 상기 안티 퓨즈는 초기 상태인 "제 1 상태"로부터, "제 2 상태", 또는 "제 1 상태"로부터, "제 3 상태"로 변화한다. 안티 퓨즈에의 기록은 대응하는 기록 회로에 대해서 무선 신호에 의하여 직접 명령하여 행하여도 좋고, 메모리에의 기록을 명령하는 회로를 통하여 대응하는 기록 회로를 선택하여 행하여도 좋다. 또한, 이미 "제 2 상태"인 안티 퓨즈에 대해서 상기 해석된 신호에 따라 기록을 행해도, 상기 안티 퓨즈는 "제 3 상태", "제 1 상태"로 변화하는 일이 없다. 또한, "제 3 상태"인 안티 퓨즈에 대해서 상기 해석된 신호에 따라 기록을 행해도, 상기 안티 퓨즈는 "제 2 상태", "제 1 상태"로 변화하는 일이 없다. 따라서, 한번 기록한 데이터를 재기록할 수 없다. 또한, "제 1 상태"인 안티 퓨즈를 가지는 미기록 블록을 존재시킴으로써, 새로운 데이터를 기록할 수 있다. 다만, 메모리 회로(608)가 본 안티 퓨즈로 구성되는 메모리 이외의 메모리를 구비하는 경우는, 이것에 한정되지 않는다.
메모리 회로(608) 내에 기록한 데이터를 출력하는 경우는, 해석된 신호에 따라, 메모리 회로(608) 내에 기록한 데이터를 판독한다. 메모리 회로(608)는 본 안티 퓨즈에 의하여 구성된 메모리를 가지며, 기록 완료 후의 블록에는 "제 2 상태" 또는 "제 3 상태"인 안티 퓨즈에 의하여 데이터가 기록된다. 본 안티 퓨즈의 판독은 무선 신호에 의하여 직접 행하여도 좋고, 메모리에 기록된 데이터의 판독을 명령하는 회로를 통하여 행하여도 좋다.
출력된 반도체 장치(600)의 데이터는, 출력 유닛 회로(614)를 통과하여 부호 화된다. 또한, 부호화된 반도체 장치(600)의 데이터는, 데이터 변조 회로(606)를 통과하여 안테나(609)에 의하여 무선 신호로 변환하여 송신된다. 또한, 반도체 장치(600)를 구성하는 각종 회로에 있어서 저전원 전위(이하, VSS라고 한다)는 공통이며, VSS는 VGND로 할 수 있다.
이러한 반도체 장치(600)는 무선 신호의 송수신, 송신, 또는 수신을 행할 수 있는 통신 수단(예를 들어, 리더/라이터, 또는 리더 또는 라이터의 어느 한쪽의 기능을 가지는 통신 수단)을 이용함으로써, 무선 신호에 의하여 데이터를 기록할 수 있다. 또한, 무선 신호에 의하여 반도체 장치(600)에 기록되는 데이터를 판독할 수 있다.
또한, 반도체 장치(600)는, 전원(배터리)을 탑재하지 않고 전자파에 의하여 각종 회로에의 전원 전압의 공급을 행하는 타입(type)으로 하여도 좋고, 전원(배터리)을 탑재하여 전자파와 전원(배터리)에 의하여 각종 회로에 전원 전압을 공급하는 타입으로 하여도 좋다.
다음, 무선 칩으로서 기능하는 본 발명에 따른 반도체 장치의 사용 형태의 일례에 대해서 설명한다. 도 14b에는 휴대 데이터 단말(3200)과 상품(3220)이 도시된다.
휴대 데이터 단말(3200)은 표시부(3210)를 구비하며, 측면에는 통신 수단(3202)을 구비한다. 통신 수단(3202)의 예로서는, 신호를 판독하는 기능 및 신호를 송신하는 기능을 구비하는 리더/라이터, 신호를 판독하는 기능만을 구비하는 리더, 또는 신호를 송신하는 기능을 구비하는 라이터를 들 수 있다.
상품(3220)에는 반도체 장치(600)가 첨부된다. 반도체 장치(600)는 상술한 무선 칩으로서 기능하는 것이며, 예를 들어, 상품(3220)의 원재료나 원산지 등의 다양한 데이터를 기록하는 것이 가능하다. 또한, 데이터가 기록된 블록에는, 기록 완료 후로서 판단되도록 예를 들어, 플래그를 세운다. 본 발명에 따른 반도체 장치(600)는 한번 기록된 데이터의 개찬을 방지한 구성이기 때문에, 원재료나 원산지를 위조 데이터로 재기록될 우려가 없다. 또한, 반도체 장치(600)에 미기록 블록을 존재시키고 새로운 데이터를 추기할 수 있고, 예를 들어, 생산 공정마다의 검사 결과나 유통 과정의 이력 등을 미기록 블록에 기록할 수 있다. 이 경우, 생산 공정마다 기록할 수 있도록, 복수의 미기록 블록을 형성한다. 데이터가 기록 완료 후의 미기록 블록은, 기록 완료 후로서 판단되도록 한다.
상품(3220)에 첨부된 반도체 장치(600)에 대해서, 통신 수단(3202)을 구비하는 휴대 데이터 단말(3200)을 가까이 댄다. 통신 수단(3202)은 반도체 장치(600)에 기록된 데이터를 판독하여, 표시부(3210)에 상품(3220)의 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력 등의 데이터를 표시시킬 수 있다.
또한, 도 14c에 도시하는 바와 같이, 반도체 장치(600)가 첨부된 상품(3220)을 벨트 콘베이어에 의하여 반송(搬送)할 때, 통신 수단(3240)에 의하여 반도체 장치(600)의 데이터를 판독함으로써, 상품(3220)의 검품을 행할 수 있다. 또한, 통신 수단(3240)에 의하여 반도체 장치(600)에 검품의 합격 여부를 데이터로서 기록할 수도 있다. 이와 같이, 시스템에 본 발명에 따른 반도체 장치를 활용함으로써, 데이터의 취득을 간단하게 행할 수 있고, 고기능화와 고부가가치화를 실현한다. 또한, 한번 기록한 데이터의 개찬은 방지되고, 상품의 위장(僞裝)을 방지할 수 있다.
또한, 상술한 이외에도 본 반도체 장치의 용도는 광범위에 걸치며, 대상물의 생산, 유통, 판매나 관리 등의 데이터의 명확화를 필요로 하는 상품이라면, 모두에 적용할 수 있다. 예를 들어, 지폐, 동전, 유가증권류, 증서류, 무기명채권류, 포장용 용기류, 서적류, 기록매체, 신변품, 하물(荷物)류, 탈것류, 식품류, 의류, 보건용품류, 생활용품류, 약품류, 및 전자 기기 등에 설치하여 사용할 수 있다. 이들의 예에 관해서 도 15a 내지 도 15h를 사용하여 설명한다. 또한, 도 15a 내지 도 15h에서는, 반도체 장치(600)로서 무선 칩(700)을 형성하는 예를 설명한다.
지폐, 경화란 시장에 유통하는 금전이고, 특정한 지역에서 화폐와 같이 통용하는 것(금권), 기념 코인 등을 포함한다. 유가 증권류란, 수표, 증권, 약속 어음 등을 가리킨다(도 15a 참조). 증서류란, 운전면허증, 주민등록증 등을 가리킨다(도 15b 참조). 탈것류란 자전거 등의 차량, 선박 등을 가리킨다(도 15c 참조). 포장용 용기류란, 도시락 등의 포장지, 페트병 등을 가리킨다(도 15d 참조). 서적류란 서적, 책 등을 가리킨다(도 15e 참조). 기록매체란 DVD 소프트, 비디오테이프 등을 가리킨다(도 15f 참조). 신변품이란, 가방, 안경 등을 가리킨다(도 15h 참조). 하물류란, 수하물, 택배편(宅配便) 등을 가리킨다(도 15g 참조). 무기명 채권류란, 우표, 쌀 상품권, 각종 기프트권 등을 가리킨다. 식품류란, 식료품, 음료 등을 가리킨다. 의류란 의복, 신발 등을 가리킨다. 보건용품류란, 의료기구, 건강기구 등을 가리킨다. 생활용품류란, 가구, 조명기구 등을 가리킨다. 약품류 란 의약품, 농약 등을 가리킨다. 전자기기란 액정 표시 장치, EL 표시장치, 텔레비전 장치(텔레비전 수상기, 박형 텔레비전 수상기), 휴대전화기 등을 가리킨다.
지폐, 경화, 유가 증권류, 증서류, 무기명 채권류 등에 무선 칩(700)을 설치함으로써, 위조를 방지할 수 있다. 또한, 포장용 용기류, 서적류, 기록매체 등, 신변품, 식품류, 생활용품류, 전자기기 등에 무선 칩(700)을 설치함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 탈것류, 보건용품류, 약품류, 하물류 등에 무선 칩(700)을 설치함으로써, 위조나 도난을 방지할 수 있다. 또한, 약품류라면, 약의 잘못된 복용을 방지할 수 있다. 무선 칩(700)의 설치 방법으로서는, 물품의 표면에 붙이거나, 물품에 내장하여 설치한다. 예를 들어, 책이면 종이에 내장하면 좋고, 유기수지로 이루어지는 패키지이면 유기수지에 내장하면 좋다. 또한, 동물 등의 생물에 내장함으로써, 개개의 생물의 식별을 용이하게 할 수 있다. 예를 들어, 가축 등의 생물에 센서를 구비한 반도체 장치를 내장하거나, 또는 부착함으로써, 나이나 성별 혹은 종류 등은 물론 현재의 체온 등의 건강 상태를 용이하게 관리할 수 있다.
특히, 식품류의 트레이서빌리티에 본 발명이 적용된 무선 칩을 이용하는 것은 유효하다. 본 발명이 적용된 무선 칩은 새로운 데이터를 기록할 수 있지만, 한번 기록된 데이터는 재기록할 수 없는 구성이 된다. 따라서, 식품류의 생산, 유통, 판매 등의 각 단계에서, 업자(業者)가 변화하는 경우라도, 뒤 단계의 업자는 앞 단계의 업자가 기록한 데이터를 개찬할 수 없다.
여기서, 식품의 트레이서빌리티에 본 발명이 적용된 무선 칩을 이용하는 일 례를 나타낸다. 예를 들어, 우육(牛肉)의 유통에 이용하는 예를 설명한다.
우선, 대상이 되는 육우(肉牛) A가 예를 들어, 목장 S에서 출생한다. 육우 A의 관리자(소(牛)의 사육자, 소의 공동 포육(哺育)/육성(育成) 센터, 소의 번식(繁殖) 센터, 소의 비육(肥育) 센터의 관리자, 또는 목장의 관리자 등. 여기서는 목장 S의 관리자)는 출생(出生) 등을 신고하고, 육우 A의 개체 식별 번호가 주어진다. 개체 식별 번호는 예를 들어, 10자릿수의 번호이며, 상기 번호에는 생산지나 관리자마다의 특정 시리얼(serial)값이 포함된다. 개체 식별 번호는, 예를 들어, 이어 마크(ear mark)로서 육우 A에 붙인다.
이 때, 소정의 블록에 개체 식별 번호가 미리 기록된 무선 칩을 이어 마크에 내장한다. 이어 마크에 내장하는 무선 칩으로서 본 발명에 따른 반도체 장치를 적용함으로써, 개체 식별 번호의 개찬을 방지할 수 있다. 물론, 개체 식별 번호는 육우 A에 이어 마크 A로서 붙인 후에 기록하여도 좋지만, 미리 개체 식별 번호를 기록한 무선 칩을 각 개체로 할당하는 방법이 틀린 번호를 기록함으로써 중복하는 개체 식별 번호가 존재하는 것 등을 방지할 수 있기 때문에, 관리하기 쉽다.
이어 마크에 내장하는 무선 칩에는, 또 소의 이름, 성별, 종별(種別), 혈통(血統) 등을 기록하는 것이 바람직하다. 따라서, 무선 칩에는 복수의 미기록 블록이 존재하고, 상기 미기록 블록에 수시 필요한 데이터를 기록하는 것이 바람직하다. 물론, 미기록 블록에 수시 데이터를 기록한 후는, 기록 완료 후의 블록이라고 판단되도록 한다. 이어 마크에 내장하는 무선 칩에 본 발명을 적용함으로써, 한번 기록한 데이터의 개찬을 방지할 수 있다. 또한, 이어 마크에 내장된 무선 칩에 기 록된 데이터의 내용은 리더/라이터 등 송수신기로 판독하고, 관리 서버(server)에 등록한다.
또한, 육우 A가 도축(屠畜)될 때까지의 동안에 다른 관리자(소의 비육 센터 등) 등에 이동한 경우는, 이동한 장소 등의 데이터를 수시 무선 칩의 미기록 블록에 기록한다. 또한, 무선 칩에 새롭게 데이터가 기록된 경우는, 리더/라이터 등 송수신기로 판독하여, 그 내용을 관리 서버에 등록한다.
육우 A를 예를 들어, 도축장 T에서 도축하고, 우육으로 한다. 도축된 육우 A는 도축장 T에서는 일반적으로 지육(枝肉) A'로서 식육(食肉) 가공 업자 등에 유통한다. 도축될 때까지의 동안에 기록된 무선 칩의 데이터를 복제(複製)하고, 새롭게 무선 칩으로서 육우 A의 지육 A'에 붙인다. 지육 A'가 복수 있는 경우는, 모든 지육 A'에 복제한 무선 칩을 붙인다. 물론 복제하는 무선 칩에도 본 발명을 적용함으로써, 데이터의 개찬을 방지한다. 육우 A의 도축자(식육 처리장이나 식육 센터의 관리자 등. 여기서는 도축장 T의 관리자)는, 도축 연월일, 도축 장소 등을 지육 A'에 붙이는 무선 칩의 미기록 블록에 기록한다. 물론, 복제한 무선 칩에 도축 연월일 등의 데이터를 기록한 후에 대상이 되는 지육 A'에 무선 칩을 붙여도 좋다. 또한, 지육 A'의 등급(等級)이나 중량, 출하처(出荷處)나 출하일자 등도 미기록 블록에 기록한다. 또한, 무선 칩에 기록된 데이터의 내용은 리더/라이터 등 송수신기로 판독하고, 관리 서버에 등록한다.
지육 A'를 예를 들어, 식품 가공 업자 U가 부분육(部分肉) A"로 가공한다. 가공된 지육 A'는 식육 가공 업자 U에서 복수의 부분육 A"로서 소매 업자(小賣業 者)나 특정 요리 제공 업자 등에 유통한다. 지육 A'에 붙인 무선 칩의 데이터를 복제하고, 각 부분육 A"에 붙인다. 물론, 복제하는 무선 칩에도 본 발명을 적용함으로써, 데이터의 개찬을 방지한다. 지육 A'의 가공자(여기서는 식육 가공 업자 U)는, 부분육 A"의 중량, 매입처(買入處), 매입 연월일, 판매처(販賣處)나 판매일자 등을 미기록 블록에 기록한다. 또한, 무선 칩에 기록된 데이터의 내용은 리더/라이터 등 송수신기로 판독하고 관리 서버에 등록한다.
그리고, 부분육 A"를 예를 들어, 소매 업자 V가 정육(精肉) A'''로 가공하고, 소비자 W에 판매한다. 소매 업자 V는 부분육 A"에 붙인 무선 칩의 데이터를 복제하고 또 복제한 무선 칩의 미기록 블록에 매입처나 매입 연월일 등을 기록하고 각 정육 A'''를 판매할 때에 붙인다. 물론, 복제하는 무선 칩에도 본 발명을 적용함으로써, 데이터의 개찬을 방지한다. 무선 칩에 기록된 데이터의 내용은, 리더/라이터 등 송수신기로 판독하고, 관리 서버에 등록한다. 이와 같이, 목장 S로부터 소매 업자 V까지의 유통 과정에 있어서, 미기록 블록에 수시 데이터를 기록할 수 있다. 또한, 데이터를 기록한 후는 기록 완료 후의 블록이라고 판단되도록 하기 때문에 데이터가 개찬될 우려가 없다.
정육 A'''를 구입하는, 또는 구입을 검토하는 소비자 W는, 소매점의 점두(店頭) 등에 설치되는 정보 열람 시스템을 이용하여 상기 정육 A'''에 붙여진 무선 칩의 기록 완료 후의 블록에 기록되는 데이터를 열람할 수 있다. 정보 열람 시스템으로서는, 예를 들어, 무선 칩에 기록되는 데이터를 리더/라이터 등의 송수신기로 판독하여, 기록 완료 후의 블록에 기록된 데이터를 상기 송수신기 및 관리 서버와 연동한 퍼스널 컴퓨터에 표시시킬 수 있다.
여기서 설명하는 육우 및 우육의 트레이서빌리티에는, 본 발명을 적용한 무선 칩이 이용된다. 본 발명은 한번 기록한 데이터의 개찬을 방지할 수 있다. 따라서, 육우 및 우육의 트레이서빌리티와 같이, 각 단계에서 관리자 등이 다른 생산/유통 과정에 적용한 경우, 관리자가 바뀌는 경우에 전(前)단계의 데이터를 재기록하는 것 등을 방지할 수 있다. 상술한 예라면, 소매 업자 V가 출생지(出生地) 등의 원산지나 우육의 등급 등을 재기록하여 허위(虛僞) 표시하고, 고가격으로 우육을 판매하는 것 등의 부정을 방지할 수 있다. 따라서, 소비자 W는 정확한 데이터를 열람할 수 있고, 허위 표시에 의하여 손해를 입는 것을 방지할 수 있다. 또한, 여기서는 육우 및 우육의 트레이서빌리티에 적용하는 예를 나타내지만, 그 이외 식품이나 물산품, 공예품(工藝品) 등에 폭넓게 적용할 수 있는 것은 당연하다.
또한, 공항에 있어서의 하물류의 검사, 관리 등에 본 발명을 적용한 무선 칩을 이용하는 것도 유효하다. 상술한 바와 같이, 본 발명이 적용된 무선 칩은 미기록 블록에 새로운 데이터를 기록할 수 있지만, 한번 기록된 데이터(기록 완료 후의 블록의 데이터)는 재기록할 수 없는 구성이다. 따라서, 무선 칩에 수하물의 소유자(所有者)의 데이터를 입력하면, 다른 사람이 소유자의 데이터를 재기록할 수 없기 때문에, 도난 등을 방지할 수 있다. 또한, 수하물 검사 시스템의 합격 여부의 판정을 입력하는 경우, 위험물을 반입하고자 해도 일단 항공기 반입 불가능으로서 기록된 데이터는 재기록할 수 없기 때문에, 안정성의 확보에도 유효하다.
이상과 같이, 본 발명이 적용된 무선 칩은 개찬되면 곤란한 데이터는 모두 " 제 2 상태" 또는 "제 3 상태"라고 하는 기록 완료 후의 상태를 2치 데이터에 대응시켜 기록한다. 미기록 상태의 메모리 소자를 없앰으로써, 데이터의 개찬을 방지할 수 있다. 물론, 미기록 상태의 메모리 소자를 남길 수도 있고, 미기록 상태의 소자를 사용하여 추기를 행할 수도 있다.
또한, 본 실시예는 다른 실시형태 및 실시예와 자유롭게 조합하여 행할 수 있다.
도 1은 본 발명에 따른 반도체 장치의 일례를 도시하는 블록도.
도 2a 및 도 2b는 본 발명에 따른 기록 회로의 예를 도시하는 블록도.
도 3a 및 도 3b는 본 발명에 따른 메모리 회로 및 메모리 셀의 예를 도시하는 회로도.
도 4는 본 발명에 따른 안티 퓨즈의 전기 특성을 도시하는 모식도.
도 5는 본 발명에 따른 반도체 장치에의 데이터 기록 방법의 예를 도시하는 플로우 도면.
도 6a 및 도 6b는 데이터 기록시의 회로 동작의 예를 도시하는 도면.
도 7a 및 도 7b는 본 발명에 따른 메모리 회로 및 메모리 셀의 예를 도시하는 회로도.
도 8a 및 도 8b는 데이터 기록시의 회로 동작의 예를 도시하는 도면.
도 9a 및 도 9b는 데이터 기록시의 회로 동작의 예를 도시하는 도면.
도 10a 및 도 10b는 본 발명에 따른 반도체 장치의 제작 공정을 도시하는 단면도.
도 11a 내지 도 11d는 본 발명에 따른 반도체 장치의 제작 공정을 도시하는 단면도.
도 12a 내지 도 12c는 본 발명에 따른 반도체 장치의 제작 공정을 도시하는 단면도.
도 13a 내지 도 13e는 본 발명에 따른 반도체 장치에 적용할 수 있는 안테나 를 설명하는 도면.
도 14a 내지 도 14c는 본 발명에 따른 반도체 장치의 예를 도시하는 블록도 및 사용 형태의 예를 도시하는 도면.
도 15a 내지 도 15h는 본 발명에 따른 반도체 장치의 적용예를 도시하는 도면.
도 16은 본 발명에 따른 안티 퓨즈의 소자 구성의 일례를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 메모리 102: 기록 회로
104: 메모리 회로 106: 판독 회로
112: 선택 회로 114: 제 1 기록 회롤
116: 제 2 기록 회로 122: 비트선 구동 회로
124: 워드선 구동 회로 126: 메모리 셀 어레이
Claims (13)
- 반도체 장치에 있어서:2치 데이터 "0" 및 "1"을 기록할 수 있는 복수의 메모리 셀들이 배치된 메모리 셀 어레이를 포함하는 메모리 회로와;상기 메모리 회로에 포함되는 상기 복수의 메모리 셀들 중 하나에 2치 데이터 "0" 및 "1" 중의 한쪽을 기록하는 제 1 기록 회로와;상기 메모리 회로에 포함되는 상기 복수의 메모리 셀들 중 하나에 2치 데이터 "0" 및 "1" 중의 다른 쪽을 기록하는 제 2 기록 회로와;상기 메모리 회로에 포함되는 상기 복수의 메모리 셀들 중 하나에 기록된 2치 데이터를 판독하는 판독 회로를 포함하고,상기 복수의 메모리 셀들의 각각은 초기 상태인 "제 1 상태", 상기 "제 1 상태"의 안티 퓨즈에 상기 제 1 기록 회로에 의한 제 1 전압을 인가함으로써 얻어지는 "제 2 상태", 또는 상기 "제 1 상태"의 상기 안티 퓨즈에 상기 제 2 기록 회로에 의한 제 2 전압을 인가함으로써 얻어지는 "제 3 상태"로부터 선택된 하나의 상태인 상기 안티 퓨즈를 갖고,상기 안티 퓨즈의 상기 "제 2 상태" 또는 상기 "제 3 상태"가 2치 데이터 "0" 또는 "1"에 대응하고,상기 안티 퓨즈에 상기 제 1 전압을 인가하는 방향은 상기 안티 퓨즈에 상기 제 2 전압을 인가하는 방향과 상이하고,상기 "제 2 상태"인 상기 안티 퓨즈의 상태는 상기 "제 3 상태" 또는 상기 "제 1 상태"로 변화하지 않고,상기 "제 3 상태"인 상기 안티 퓨즈의 상태는 상기 "제 2 상태" 또는 상기 "제 1 상태"로 변화하지 않는, 반도체 장치.
- 제 1 항에 있어서,상기 안티 퓨즈는 제 1 전극, 절연층, 실리콘 층, 및 제 2 전극이 적층된 소자 구조를 가지는, 반도체 장치.
- 제 1 항에 있어서,상기 안티 퓨즈는 상기 "제 1 상태"로부터, 상기 "제 2 상태" 또는 상기 "제 3 상태"로 변화하는 소자 구조를 가지는, 반도체 장치.
- 제 1 항에 있어서,상기 제 1 기록 회로 또는 상기 제 2 기록 회로 중 하나를 선택하고, 상기 메모리 회로에 데이터의 기록을 실행하는 선택 회로를 구비하는, 반도체 장치.
- 제 1 항에 있어서,상기 안티 퓨즈는 상기 "제 3 상태" 보다 상기 "제 2 상태"의 전기 저항값이 크고, 상기 "제 2 상태" 보다 상기 "제 1 상태"의 전기 저항값이 큰, 반도체 장치.
- 제 1 항에 있어서,상기 복수의 메모리 셀들의 각각은, 상기 안티 퓨즈와, 상기 안티 퓨즈에 전기적으로 접속되는 트랜지스터를 갖고,기록 전압의 인가는 상기 트랜지스터에 의하여 제어되는, 반도체 장치.
- 메모리에 데이터를 기록하는 방법으로서, 상기 메모리는 복수의 메모리 셀들이 배치된 메모리 셀 어레이를 갖는 메모리 회로, 제 1 기록 회로, 및 제 2 기록 회로를 포함하고, 2치 데이터 "0" 및 "1"을 기록할 수 있는 상기 복수의 메모리 셀들의 각각은 안티 퓨즈를 구비하는, 상기 메모리에 데이터를 기록하는 방법에 있어서:상기 메모리 회로에 포함되는 상기 복수의 메모리 셀들 중 하나에 2치 데이터 "0" 및 "1" 중의 한쪽을 기록하는 경우에, "제 1 상태"인 상기 안티 퓨즈에 상기 제 1 기록 회로에 의한 제 1 전압을 인가함으로써 상기 "제 1 상태"인 상기 안티 퓨즈의 상태를 "제 2 상태"로 변화시키는 단계; 및상기 메모리 회로에 포함되는 상기 복수의 메모리 셀들 중 하나에 2치 데이터 "0" 및 "1" 중의 다른 쪽을 기록하는 경우에, 상기 "제 1 상태"인 상기 안티 퓨즈에 상기 제 2 기록 회로에 의한 제 2 전압을 인가함으로써 상기 "제 1 상태"인 상기 안티 퓨즈의 상태를 "제 3 상태"로 변화시키는 단계를 포함하고,상기 안티 퓨즈에 상기 제 1 전압을 인가하는 방향은 상기 안티 퓨즈에 상기 제 2 전압을 인가하는 방향과 상이하고,상기 "제 2 상태"인 상기 안티 퓨즈의 상태는 상기 "제 3 상태" 또는 상기 "제 1 상태"로 변화하지 않고,상기 "제 3 상태"인 상기 안티 퓨즈의 상태는 상기 "제 2 상태" 또는 상기 "제 1 상태"로 변화하지 않는, 메모리에 데이터를 기록하는 방법
- 제 7 항에 있어서,상기 안티 퓨즈는 제 1 전극, 절연층, 실리콘 층, 및 제 2 전극이 적층된 소자 구조를 가지는, 메모리에 데이터를 기록하는 방법.
- 제 7 항에 있어서,상기 안티 퓨즈는 상기 "제 1 상태"로부터 상기 "제 2 상태" 또는 상기 "제 3 상태"로 변화하는 소자 구조를 갖는, 메모리에 데이터를 기록하는 방법.
- 제 7 항에 있어서,상기 복수의 메모리 셀들 중 하나는, 상기 기록 동작을 행하기 전, 초기 상태인 상기 "제 1 상태"의 상기 안티 퓨즈를 포함하고,상기 제 1 기록 회로에 의한 기록 동작이 수행될 때, 상기 "제 1 상태"인 상기 안티 퓨즈의 상태는 상기 "제 2 상태"로 변화하고,상기 제 2 기록 회로에 의한 기록 동작이 수행될 때, 상기 "제 1 상태"인 상기 안티 퓨즈의 상태는 상기 "제 3 상태"로 변화하는, 메모리에 데이터를 기록하는 방법.
- 제 7 항에 있어서,상기 제 1 기록 회로 또는 상기 제 2 기록 회로에 의한 기록 동작을 수행할 때, 상기 안티 퓨즈가 상기 "제 2 상태" 또는 상기 "제 3 상태"인 경우는, 2치 데이터 "0" 또는 "1"은 기록되지 않는, 메모리에 데이터를 기록하는 방법.
- 삭제
- 삭제
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2007-323224 | 2007-12-14 | ||
| JP2007323224 | 2007-12-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090064338A KR20090064338A (ko) | 2009-06-18 |
| KR101529057B1 true KR101529057B1 (ko) | 2015-06-16 |
Family
ID=40753036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080126772A KR101529057B1 (ko) | 2007-12-14 | 2008-12-12 | 반도체 장치 및 메모리의 데이터 기록 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7872934B2 (ko) |
| JP (1) | JP5268600B2 (ko) |
| KR (1) | KR101529057B1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5371400B2 (ja) * | 2007-12-14 | 2013-12-18 | 株式会社半導体エネルギー研究所 | メモリ及び半導体装置 |
| US20090193676A1 (en) * | 2008-01-31 | 2009-08-06 | Guo Shengguang | Shoe Drying Apparatus |
| JP5641840B2 (ja) * | 2009-10-01 | 2014-12-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8520426B2 (en) * | 2010-09-08 | 2013-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device |
| JP2012256821A (ja) * | 2010-09-13 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
| US9076505B2 (en) | 2011-12-09 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| JP6105266B2 (ja) | 2011-12-15 | 2017-03-29 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| US10142424B2 (en) * | 2013-10-16 | 2018-11-27 | Empire Technology Development Llc | Two-level cloud system migration |
| US11562902B2 (en) * | 2020-07-19 | 2023-01-24 | Applied Materials, Inc. | Hydrogen management in plasma deposited films |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353412A (ja) * | 2001-05-24 | 2002-12-06 | Toshiba Microelectronics Corp | 半導体記憶装置及び情報の記憶方法 |
| JP2005183557A (ja) * | 2003-12-18 | 2005-07-07 | Canon Inc | 半導体集積回路とその動作方法、該回路を備えたｉｃカード |
| US7224630B2 (en) * | 2005-06-24 | 2007-05-29 | Freescale Semiconductor, Inc. | Antifuse circuit |
| JP2007138703A (ja) * | 2007-02-01 | 2007-06-07 | Tekunamu:Kk | トンネル等の高速走行洗浄方法とトンネル等の高速走行洗浄装置 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117660A (ja) | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02239664A (ja) * | 1989-03-13 | 1990-09-21 | Olympus Optical Co Ltd | 電気的記憶装置 |
| US5426614A (en) * | 1994-01-13 | 1995-06-20 | Texas Instruments Incorporated | Memory cell with programmable antifuse technology |
| JPH07263647A (ja) * | 1994-02-04 | 1995-10-13 | Canon Inc | 電子回路装置 |
| JP3501416B2 (ja) * | 1994-04-28 | 2004-03-02 | 忠弘 大見 | 半導体装置 |
| JP3190800B2 (ja) * | 1995-03-15 | 2001-07-23 | 甲府日本電気株式会社 | 転送速度切り替え機能付き非同期転送回路 |
| JPH11273387A (ja) * | 1998-03-26 | 1999-10-08 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ装置 |
| US6879525B2 (en) * | 2001-10-31 | 2005-04-12 | Hewlett-Packard Development Company, L.P. | Feedback write method for programmable memory |
| US6690597B1 (en) * | 2003-04-24 | 2004-02-10 | Hewlett-Packard Development Company, L.P. | Multi-bit PROM memory cell |
| JP4515134B2 (ja) | 2004-04-06 | 2010-07-28 | 成田国際空港株式会社 | 航空手荷物管理システム |
| WO2007138703A1 (ja) * | 2006-05-31 | 2007-12-06 | Renesas Technology Corp. | 半導体装置 |
| US7499355B2 (en) * | 2006-07-31 | 2009-03-03 | Sandisk 3D Llc | High bandwidth one time field-programmable memory |
| US7649798B2 (en) * | 2006-08-17 | 2010-01-19 | Broadcom Corporation | Memory device using antifuses |
| SG175569A1 (en) * | 2006-10-04 | 2011-11-28 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| US7782651B2 (en) * | 2006-10-24 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including storage device and method for driving the same |
| KR101416876B1 (ko) * | 2006-11-17 | 2014-07-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제조방법 |
| US7994607B2 (en) * | 2007-02-02 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP5525694B2 (ja) * | 2007-03-14 | 2014-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
-
2008
- 2008-12-02 US US12/326,120 patent/US7872934B2/en not_active Expired - Fee Related
- 2008-12-03 JP JP2008308750A patent/JP5268600B2/ja not_active Expired - Fee Related
- 2008-12-12 KR KR1020080126772A patent/KR101529057B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353412A (ja) * | 2001-05-24 | 2002-12-06 | Toshiba Microelectronics Corp | 半導体記憶装置及び情報の記憶方法 |
| JP2005183557A (ja) * | 2003-12-18 | 2005-07-07 | Canon Inc | 半導体集積回路とその動作方法、該回路を備えたｉｃカード |
| US7224630B2 (en) * | 2005-06-24 | 2007-05-29 | Freescale Semiconductor, Inc. | Antifuse circuit |
| JP2007138703A (ja) * | 2007-02-01 | 2007-06-07 | Tekunamu:Kk | トンネル等の高速走行洗浄方法とトンネル等の高速走行洗浄装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090154262A1 (en) | 2009-06-18 |
| JP5268600B2 (ja) | 2013-08-21 |
| US7872934B2 (en) | 2011-01-18 |
| KR20090064338A (ko) | 2009-06-18 |
| JP2009163860A (ja) | 2009-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101529057B1 (ko) | 반도체 장치 및 메모리의 데이터 기록 방법 | |
| JP5371400B2 (ja) | メモリ及び半導体装置 | |
| JP6968214B2 (ja) | 半導体装置 | |
| KR101389119B1 (ko) | 발진회로 및 그것을 구비한 반도체장치 | |
| KR101517943B1 (ko) | 반도체장치 및 반도체장치 제조방법 | |
| US8698220B2 (en) | Semiconductor device having concentration difference of impurity element in semiconductor films | |
| CN103500700B (zh) | 半导体装置的制造方法 | |
| JP4776941B2 (ja) | 半導体装置の製造方法、ｉｃカード、ｉｃタグ、ｒｆｉｄ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ及び衣類 | |
| KR101205195B1 (ko) | 반도체 장치 | |
| EP2031546B1 (en) | Semiconductor device | |
| CN101395617A (zh) | 半导体器件及其操作方法 | |
| JP2005293563A (ja) | 半導体装置、無線チップ、ｉｃカード、ｉｃタグ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ及び衣類 | |
| KR20080048423A (ko) | 기억장치 및 반도체 장치 | |
| JP2005251183A (ja) | 半導体装置、ｉｃカード、ｉｃタグ、ｒｆｉｄ、トランスポンダ、紙幣、有価証券、パスポート、電子機器、バッグ及び衣類 | |
| KR101460979B1 (ko) | 무선 시스템, 및 반도체 장치 및 통신 장치 | |
| US8058997B2 (en) | Wireless system, semiconductor device, and communication device | |
| JP2008136180A (ja) | 発振回路およびそれを備えた半導体装置 | |
| KR101447051B1 (ko) | 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180516 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190515 Year of fee payment: 5 |