JPS60117660A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60117660A JPS60117660A JP58224321A JP22432183A JPS60117660A JP S60117660 A JPS60117660 A JP S60117660A JP 58224321 A JP58224321 A JP 58224321A JP 22432183 A JP22432183 A JP 22432183A JP S60117660 A JPS60117660 A JP S60117660A
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- JP
- Japan
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- destruction
- silicon
- polycrystalline silicon
- layers
- film
- Prior art date
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- Pending
Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 17
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体記憶装置に係り、特にいわゆるB工O(
Break down工n5ulation forO
on4uotion )メモリを利用した半導体記憶装
置に関するものである。
Break down工n5ulation forO
on4uotion )メモリを利用した半導体記憶装
置に関するものである。
技術の背景
各種半導体装置の中には使用者自身が必要とする情報を
書き込むことが可能なFROM(Programab)
e Read 0nly Memory ) のように
、半導体製電内に設けられたメモリセル・マトリ、クス
内のワード線とビット梅との交点にまたがって挿入され
たアルミニウム(*Z)、ニクロム、多結晶シリコン等
よりなるヒユーズを切断する構成によって回路中の2点
を導通させる切換素子を具備するもの、及び多結晶シリ
コン層と該多結晶シリコン表面に形成された絶縁膜と、
該絶縁膜上に形成された電極層とからなり、該多結晶シ
リコン層と電極層との間に電圧を印加して該絶縁膜を絶
縁破壊することによって非導通状態から導通状態に変換
し得る切換素子(B工0メモリセル)を具備するもの等
がある。
書き込むことが可能なFROM(Programab)
e Read 0nly Memory ) のように
、半導体製電内に設けられたメモリセル・マトリ、クス
内のワード線とビット梅との交点にまたがって挿入され
たアルミニウム(*Z)、ニクロム、多結晶シリコン等
よりなるヒユーズを切断する構成によって回路中の2点
を導通させる切換素子を具備するもの、及び多結晶シリ
コン層と該多結晶シリコン表面に形成された絶縁膜と、
該絶縁膜上に形成された電極層とからなり、該多結晶シ
リコン層と電極層との間に電圧を印加して該絶縁膜を絶
縁破壊することによって非導通状態から導通状態に変換
し得る切換素子(B工0メモリセル)を具備するもの等
がある。
上記2つの切換素子のうち後者の切換素子(B工0メモ
リセ/I/)はその構成が特に縦型に有利であり、また
上記のような絶縁破壊はピン状という非常に小さな面積
で行なわれるのでi%集積度化にも有利である。
リセ/I/)はその構成が特に縦型に有利であり、また
上記のような絶縁破壊はピン状という非常に小さな面積
で行なわれるのでi%集積度化にも有利である。
発明の目的
本発明は上記のB工0メモリを利用した、より高集積な
半導体記憶装置を提供することを目的とする。
半導体記憶装置を提供することを目的とする。
発明の構成
本発明の目的は多結晶又は非晶質シリコン層と絶縁膜と
を交互に形成した多層構造であって、前記少なくとも2
つの多結晶又は非晶質シリコン間に電圧を印加して前記
絶縁膜を絶縁破壊することにより非導通状態から導通状
態に変換し得る切換素子を具備してなることを特徴とす
る半導体記憶装置によって達成される。
を交互に形成した多層構造であって、前記少なくとも2
つの多結晶又は非晶質シリコン間に電圧を印加して前記
絶縁膜を絶縁破壊することにより非導通状態から導通状
態に変換し得る切換素子を具備してなることを特徴とす
る半導体記憶装置によって達成される。
発明の実施例
以下図面に基づいて本発明を説明する。
図は本発明の一実施例を示す要部断面図であって1はシ
リコン基板、2a、’2b、2Q、2(1゜2eは多結
晶シリコン層であり、3&、5b。
リコン基板、2a、’2b、2Q、2(1゜2eは多結
晶シリコン層であり、3&、5b。
3c、3dは二酸化シリコン(S10□)膜である。
なお上記二酸化シリコン膜3α、3b等は上記多結晶シ
リコン層2a、2b等の表面を酸化して得られたもので
その厚さは数百ないし1000Aと薄く絶縁耐力は単結
晶シリコンの酸化膜より著しく低い。本実施例に示すよ
うな構造では例えば2dと2e間に電圧、例えば10〜
20V印加して、二酸化シリコン膜3dを容易に絶縁破
壊して2つの多結晶シリコン層2dと2e間を導通状態
とすることが出来る。
リコン層2a、2b等の表面を酸化して得られたもので
その厚さは数百ないし1000Aと薄く絶縁耐力は単結
晶シリコンの酸化膜より著しく低い。本実施例に示すよ
うな構造では例えば2dと2e間に電圧、例えば10〜
20V印加して、二酸化シリコン膜3dを容易に絶縁破
壊して2つの多結晶シリコン層2dと2e間を導通状態
とすることが出来る。
このような破壊又は非破壊に応じて1ビツトの記憶を行
うことが可能となる。
うことが可能となる。
本実施例では4層の二酸化シリコン膜がそれぞれ多結晶
シリコン層によってサンドイッチ状に構成されているの
で24通りの情報(24ビツト)が蓄積し得ることにな
る。勿論このように多結晶シリコン層−二酸化シリコン
膜−多結晶シリコン層の構成が多くなればなる程多くの
情報を1セルの中に蓄積し得ることになる。
シリコン層によってサンドイッチ状に構成されているの
で24通りの情報(24ビツト)が蓄積し得ることにな
る。勿論このように多結晶シリコン層−二酸化シリコン
膜−多結晶シリコン層の構成が多くなればなる程多くの
情報を1セルの中に蓄積し得ることになる。
発明の詳細
な説明した本発明の切換素子は半導体素子(チップ)内
に専有面積を必要とせず多層化構造なので高密度化、高
集積化が可能となる。
に専有面積を必要とせず多層化構造なので高密度化、高
集積化が可能となる。
図は本発明の一実施例を示す要部断面図である。
1・・・シリコン基板% 2a、2b、2Qe 2eL
I2e・・・多結晶シリコン層、3a、3b、3o、3
d・・・二酸化シリコン膜。 特許出願人 富士通株式会社 特許出願代理人 □ 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之
I2e・・・多結晶シリコン層、3a、3b、3o、3
d・・・二酸化シリコン膜。 特許出願人 富士通株式会社 特許出願代理人 □ 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之
Claims (1)
- 1、 多結晶又は非晶質シリコン層と絶縁膜とを交互に
形成した多層構造であって、前記少なくとも2つの多結
晶又は非晶質シリコン間に電圧を印加して前記絶縁膜を
絶縁破壊することにより非導通状態から導通状態に変換
し得る切換素子を具備してなることを特徴とする半導体
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58224321A JPS60117660A (ja) | 1983-11-30 | 1983-11-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58224321A JPS60117660A (ja) | 1983-11-30 | 1983-11-30 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60117660A true JPS60117660A (ja) | 1985-06-25 |
Family
ID=16811917
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58224321A Pending JPS60117660A (ja) | 1983-11-30 | 1983-11-30 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60117660A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5581111A (en) * | 1993-07-07 | 1996-12-03 | Actel Corporation | Dielectric-polysilicon-dielectric antifuse for field programmable logic applications |
WO2007032632A1 (en) * | 2005-09-13 | 2007-03-22 | Hanvision Co., Ltd. | Method of fabricating silicon/dielectric multi-layer semiconductor structures using layer transfer technology and also a three-dimensional multi-layer semiconductor device and stacked layer type image sensor using the same method, and a method of manufacturing a three-dimensional multi- layer semiconductor device and the st |
JP2008258598A (ja) * | 2007-03-14 | 2008-10-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
US7872934B2 (en) | 2007-12-14 | 2011-01-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for writing data into memory |
US7977145B2 (en) | 2005-09-13 | 2011-07-12 | Lumiense Photonics, Inc. | Method of fabricating silicon/dielectric multi-layer semiconductor structures using layer transfer technology and also a three-dimensional multi-layer semiconductor device and stacked layer type image sensor using the same method, and a method of manufacturing a three-dimensional multi-layer semiconductor device and the stack type image sensor |
US8735885B2 (en) | 2007-12-14 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Antifuse memory device |
US10270321B2 (en) | 2014-05-13 | 2019-04-23 | Mitsuba Corporation | Electric motor |
-
1983
- 1983-11-30 JP JP58224321A patent/JPS60117660A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5581111A (en) * | 1993-07-07 | 1996-12-03 | Actel Corporation | Dielectric-polysilicon-dielectric antifuse for field programmable logic applications |
WO2007032632A1 (en) * | 2005-09-13 | 2007-03-22 | Hanvision Co., Ltd. | Method of fabricating silicon/dielectric multi-layer semiconductor structures using layer transfer technology and also a three-dimensional multi-layer semiconductor device and stacked layer type image sensor using the same method, and a method of manufacturing a three-dimensional multi- layer semiconductor device and the st |
US7977145B2 (en) | 2005-09-13 | 2011-07-12 | Lumiense Photonics, Inc. | Method of fabricating silicon/dielectric multi-layer semiconductor structures using layer transfer technology and also a three-dimensional multi-layer semiconductor device and stacked layer type image sensor using the same method, and a method of manufacturing a three-dimensional multi-layer semiconductor device and the stack type image sensor |
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US8981524B2 (en) | 2007-03-14 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a plurality of antifuse memory cells |
US9356030B2 (en) | 2007-03-14 | 2016-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device having antifuse with semiconductor and insulating films as intermediate layer |
US7872934B2 (en) | 2007-12-14 | 2011-01-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for writing data into memory |
US8735885B2 (en) | 2007-12-14 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Antifuse memory device |
US10270321B2 (en) | 2014-05-13 | 2019-04-23 | Mitsuba Corporation | Electric motor |
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