JP4718119B2 - Ｒｒａｍアレイの製造方法及びｒｒａｍ - Google Patents

Description

本発明は、一般的には集積回路メモリの製造に関し、より具体的には、高密度、高速のクロスポイント（交点）式抵抗メモリアレイであって、超大規模集積回路（ＵＬＳＩ）チップ、及び、内蔵メモリ用途に応用可能で、フローティングｐ型ウェルを備えたメモリアレイに関する。

電気的に書込み可能な抵抗型不揮発性記憶装置は、アレイとしての動作ではないが、室温での動作確認が実証されている。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）やフラッシュメモリ等の小さいメモリセルサイズの高密度メモリが現状存在しており、電気的に書込み可能な抵抗型不揮発性記憶装置の高密度実装が可能なことを示唆している。しかしながら、ＤＲＡＭの製造は極めて複雑である。フラッシュメモリは動作が複雑で、高電圧での書込みが要求される。更に、フラッシュメモリをサブミクロンのセルサイズに縮小するには種々の困難が伴う。

従来、高密度のクロスポイント（交点）式の抵抗ランダムアクセスメモリ（ＲＲＡＭ：メモリ素子の電気抵抗の変化によって情報を記憶するランダムアクセスメモリ）は、ｎ＋シリコン層をビット線またはワード線として用いていた。ＲＲＡＭのメモリ抵抗体は、Ｐ＋拡散層を介して前記ｎ＋シリコン層に接続していた。前記ｎ＋層のビット線（またはワード線）はｐ型ウェルの直上に形成されている。前記ｎ＋層と前記ｐ型ウェル間の接合容量は寄生的で、入力信号に対して電流リーク経路を提供する。この結果、メモリアレイの高周波動作が阻害され、或いは、前記ビット線またはワード線長を相対的に短くする必要が生じる。

図１は、従来のトレンチ分離構造のクロスポイント式ＲＲＡＭアレイ１０８の部分断面図である。上部電極１２０はワード線として示され、前記ｎ＋シリコン層１１８はビット線として示されている。図示していないが、交替に、前記上部電極がビット線、前記ｎ＋シリコン層がワード線とすることもできる。前記ｎ＋シリコンのビット線１１８へのコンタクト１２４は、図示するように、前記上部電極１２０に用いたものと同じ金属である。尚、前記金属は、如何なる回路配線金属であってもよい。前記ｎ＋線１１８は、高周波では、分布定数型の抵抗／容量（ＲＣ）伝播線である。前記拡散容量は寄生抵抗である。

高速ＲＲＡＭは、１０ナノ秒の書込み及び読出しパルスで動作し、１００ＭＨｚの周波数に応答する。しかし、従来のＲＲＡＭでは、当該周波数において、前記ｎ＋層の寄生容量が前記動作パルスを著しく退化させ、特に、前記ｎ＋層のビット線長が長い場合に顕著となる。

ＲＲＡＭアレイは、比較的単純な製造プロセスを用いて、極めて小さなセルサイズで作製されるのが好ましい。

また、ＲＲＡＭのｎ＋層のビット線またはワード線の容量を最小化して、ＲＲＡＭがより長いｎ＋層長で作製され、高周波動作可能にするのが好ましい。

更に、ＲＲＡＭアレイは、より長いｎ＋層ビット線またはワード線長で作製され、ＲＲＡＭアレイ中のメモリセル数が増加できるのが好ましい。

本発明は、上記課題を解決するために、ｎ＋層のビット線またはワード線の容量を低減する手段を提供するものである。上述のように、ｎ＋線の容量を低減することにより、より大容量で高速なメモリアレイの作製が可能となる。

従って、本発明では、フローティングｐ型ウェルを備えた１抵抗１ダイオード（１Ｒ１Ｄ）型のＲＲＡＭアレイの製造方法が提供される。当該本発明方法は、集積回路（ＩＣ）基板を形成する工程と、前記基板上にシリコンのｎ型埋め込み層を形成する工程と、前記ｎ型埋め込み層上にシリコンのｐ型ウェルを形成する工程と、前記ｐ型ウェル上に１Ｒ１Ｄ型のＲＲＡＭアレイを形成する工程と、を備える。尚、本願発明において、ｎ型及びｐ型とは、夫々、ｎ型不純物及びｐ型不純物がドーピングされた状態を意味する。

前記本発明方法の幾つかの態様において、ｎ型サイドウォールと前記ｎ型埋め込み層を組み合わせてシリコンのｎ型ウェルが形成されている。そして、前記ｐ型ウェルが前記ｎ型ウェル内に形成されている。別の態様においては、前記ｐ型ウェルが壁構造を有し、本発明方法が、更に、前記ｎ型ウェルと前記ＲＲＡＭアレイの間に、前記ｐ型ウェルの壁構造上に位置する酸化物絶縁体を形成する工程を備える。

前記本発明方法の幾つかの態様において、前記ｐ型ウェル上に１Ｒ１Ｄ型のＲＲＡＭアレイを形成する工程が、前記ｐ型ウェルの上部表面上にａ本のビット線を形成する工程と、前記ビット線上に、前記ビット線と直交するようにｂ本のワード線を形成する工程と、ｂ×ａ個の１Ｒ１Ｄ型のメモリ素子を前記ビット線と前記ワード線の間に形成する工程と、を備える。

前記本発明方法の別の態様において、前記ｂ×ａ個の１抵抗１ダイオード（１Ｒ１Ｄ）型のメモリ素子を形成する工程が、前記ビット線上において前記ビット線と直交するようにｂ本の酸化物で絶縁されたワード線トレンチを形成する工程と、前記各トレンチ内に、前記ビット線上に位置するｐ型シリコン層を形成する工程と、前記ｐ型シリコン層上に位置する下部電極層を形成する工程と、前記下部電極層上に位置するメモリ抵抗物質層を形成する工程と、を備える。そして、前記ｂ本のワード線を形成する工程において、前記メモリ抵抗物質層上に前記ワード線が形成される。

以下、上述の本発明方法及びフローティングｐ型ウェルを備えた１抵抗１ダイオード（１Ｒ１Ｄ）型のＲＲＡＭの更なる詳細につき説明する。

図２は、本発明に係るトレンチ分離構造の１抵抗１ダイオード（１Ｒ１Ｄ）型のＲＲＡＭの部分断面図である。本発明に係るＲＲＡＭ２００は、集積回路（ＩＣ）基板２０２と、前記基板２０２上に位置するシリコンのｎ型埋め込み層を備える。シリコンのｐ型ウェル２０６は前記ｎ型埋め込み層２０４上に位置する。１Ｒ１Ｄ型ＲＲＡＭアレイ２０８は前記ｐ型ウェル２０６内で且つその上に位置する。

前記ＲＲＡＭ２００の幾つかの態様において、シリコンのｎ型サイドウォール２１０が前記ｎ型埋め込み層２０４上に設けられている。前記ｎ型サイドウォール２１０と前記ｎ型埋め込み層２０４を組み合わせてｎ型ウェルが形成される。

典型的には、前記ｐ型ウェル２０６はサイドウォール２１２を有し、そのサイドウォール２１２の上に酸化物絶縁体２１４を備える。前記酸化物絶縁体２１４は、前記ｎ型ウェル２０４／２１０と前記ＲＲＡＭアレイ２０８の間に位置する。更に具体的には、前記酸化物絶縁体２１４は、前記ｎ型サイドウォール２１０と前記ＲＲＡＭアレイ２０８の間に位置する。前記ｐ型ウェル２０６は０．２μｍ〜０．８μｍの範囲の厚みｔで形成されている。

前記ｐ型ウェル２０６は上部表面２１６を有し、前記ＲＲＡＭアレイ２０８は、前記上部表面２１６上に位置するａ本（ａは任意の自然数）のビット線２１８を備えて構成される。図２の断面図では１本のビット線２１８だけが図示されているが、前記ＲＲＡＭアレイ２０８におけるビット線は特定の本数に限定されるものではない。前記ＲＲＡＭアレイ２０８は、前記ビット線２１８上に、前記ビット線２１８と直交するｂ本（ｂは任意の自然数）のワード線２２０を備える。図２の断面図では５本のワード線２２０が図示されているが、前記ＲＲＡＭアレイ２０８におけるワード線は特定の本数に限定されるものではない。更に、前記ＲＲＡＭアレイ２０８は、ｂ×ａ個の１抵抗１ダイオード（１Ｒ１Ｄ）型のメモリ素子２２２を、各ビット線２１８と各ワード線２２０の間に夫々備える。

図３は、図２に破線で示す前記ＲＲＡＭ２００のワード線トレンチ３００の要部断面図である。前記ＲＲＡＭアレイ２０８は、前記ビット線２１８上において前記ビット線２１８と直交するようにｂ本の酸化物で絶縁されたワード線トレンチ３００を備える。各ワード線トレンチ３００は、前記ビット線２１８上に位置するｐ型シリコン層３０２と、前記ｐ型シリコン層３０２上に位置する下部電極層３０４と、前記下部電極層３０４上に位置するメモリ抵抗物質層３０６とを備える。前記下部電極層３０４は、通常、Ｐｔ、Ｉｒ、及び、Ｐｔ／ＴｉＮ／Ｔｉの中から選択される物質で形成されるが、当該物質に限定されるものではない。前記ｂ本のワード線２２０は、前記メモリ抵抗物質層３０６上に載置されている。前記メモリ抵抗物質層３０６は、Ｐｒ_０．３Ｃａ_０．７ＭｎＯ_３（ＰＣＭＯ）、コロサル磁気抵抗効果（ＣＭＲ：Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ)材料、または、高温超電導（ＨＴＳＣ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料で形成されうるが、当該メモリ抵抗物質に限定されるものではない。酸化物絶縁領域３０８は前記ワード線トレンチ３００を相互に絶縁分離している。

図２に戻り、前記ｐ型ウェル２０６は、１×１０^１５／ｃｍ^３〜１×１０^１７／ｃｍ^３の範囲のドーピング濃度でｐ型不純物をドーピングして形成されている。前記ｎ型ウェル２０４／２１０は、５００ｋｅＶ〜２ＭｅＶのエネルギでリン（Ｐ）または１ＭｅＶ〜５ＭｅＶのエネルギで砒素（Ａｓ）をドーピングして形成されている。ここで、ｎ型不純物のドーピング濃度は１×１０^１６／ｃｍ^３〜１×１０^１７／ｃｍ^３の範囲である。通常、前記ｎ型ウェル２０４／２１０は、前記ｐ型ウェルシリコン２０６を堆積した後に、ドーピングされる。稀には、前記ｎ型ウェル２０４／２１０は、ｎ型基板２０２で形成される場合もある。しかし、集積回路は通常ｐ型基板上に形成される。

前記ＲＲＡＭ２００の一態様において、前記ａ本のビット線２１８がｎ型シリコンで、ｂ本のワード線２２０が上部電極である。これと交替に、図示しないが、前記ワード線を前記ｐ型ウェルの直上にｎ型シリコンで形成し、前記ビット線を前記上部電極とすることもできる。

〈機能的説明〉
本発明に係るフローティングｐ型ウェルを備えたトレンチ分離構造の１Ｒ１Ｄ型のＲＲＡＭは、ｎ＋ビット線をｐ型基板上に直接形成する（従来のＲＲＡＭの）工程中で作製される。前記フローティングｐ型ウェルのドーピング濃度は１×１０^１５／ｃｍ^３〜１×１０^１７／ｃｍ^３のオーダーであり、一方、前記ｎ型埋め込み層のドーピング濃度は１×１０^１６／ｃｍ^３〜１×１０^１７／ｃｍ^３のオーダーである。このように形成することで、当該ｎ／ｐ接合の空間電荷領域が非常に広く形成することができる。つまり、当該ｎ／ｐ接合の接合容量が小さくなる。前記ｎ＋ビット線の寄生容量は、前記ｎ＋ビット線、前記ｐ型ウェル、前記ｎ型埋め込み層、及び、前記基板を含む直列に接続した要素の全ての容量の総和である。当該寄生容量は、極めて小さく、フローティングｐ型ウェルの利点を有しない従来のＲＲＡＭの半分以下である。

図４は、本発明に係るフローティングｐ型ウェルを備えた１抵抗１ダイオード（１Ｒ１Ｄ）型のＲＲＡＭアレイの製造方法を説明するフローチャートである。当該本発明方法（及び、以下の方法）は、説明の明瞭のために番号を付したステップの連続として記述しているが、明示している場合を除き、工程順序はステップの番号付けからは推定されるものではない。つまり、これらの工程の幾つかは、省略したり、並行に処理したり、或いは、厳密な処理順序を維持することを要求されずに実行することができるものと理解される。当該本発明方法は、ステップ４００から開始する。

ステップ４０２において、集積回路（ＩＣ）基板を形成する。ステップ４０４において、前記基板上にシリコンのｎ型埋め込み層を形成する。ステップ４０６において、前記ｎ型埋め込み層上にシリコンのｐ型ウェルを形成する。ステップ４０８において、前記ｐ型ウェル上に１Ｒ１Ｄ型のＲＲＡＭアレイを形成する。

本発明方法の幾つかの態様は、追加の工程を有する。ステップ４０５ａにおいて、前記ｎ型埋め込み層上にシリコンのｎ型サイドウォールを形成する。ステップ４０５ｂにおいて、前記ｎ型サイドウォールと前記ｎ型埋め込み層を組み合わせシリコンのｎ型ウェルを形成する。そして、ステップ４０６の前記ｎ型埋め込み層上にシリコンのｐ型ウェルを形成する工程において、前記ｐ型ウェルを、前記ｎ型ウェル内に形成する。

また、別の態様において、ステップ４０６のｐ型ウェルを形成する工程において、サイドウォール付きｐ型ウェルを形成する。そして、該方法は、前記ｎ型ウェルと前記ＲＲＡＭアレイの間に、前記ｐ型ウェルのサイドウォール上に位置する酸化物絶縁体を形成する更なる工程、ステップ４０７を備える。

また、幾つかの態様において、ステップ４０６のｐ型ウェルを形成する工程は、上部表面を有するｐ型ウェルを形成する工程を含み、そして、前記ｐ型ウェル上に１Ｒ１Ｄ型のＲＲＡＭアレイを形成するステップ４０８は、副工程を有する。ステップ４０８ａにおいて、前記ｐ型ウェルの上部表面上にａ本のビット線を形成する。ステップ４０８ｂにおいて、前記ビット線上に、前記ビット線と直交するようにｂ本のワード線を形成する。ステップ４０８ｃにおいて、前記各ビット線とその上の前記各ワード線の間に、ｂ×ａ個の１抵抗１ダイオード（１Ｒ１Ｄ）型のメモリ素子を形成する。

また、幾つかの態様において、ステップ４０８ｃのｂ×ａ個の１抵抗１ダイオード（１Ｒ１Ｄ）型のメモリ素子を形成する工程は、副工程を有する。ステップ４０８ｃ１において、前記ビット線上において前記ビット線と直交するようにｂ本の酸化物で絶縁されたワード線トレンチを形成する。ステップ４０８ｃ２において、前記各トレンチ内に、前記ビット線上に位置するｐ型シリコン層を形成する。ステップ４０８ｃ３において、前記ｐ型シリコン層上に位置する下部電極層を形成する。ここで、前記下部電極層は、Ｐｔ、Ｉｒ、または、Ｐｔ／ＴｉＮ／Ｔｉ等の物質により形成される。ステップ４０８ｃ４において、前記下部電極層上に位置するメモリ抵抗物質層を形成する。ここで、前記メモリ抵抗物質層は、Ｐｒ_０．３Ｃａ_０．７ＭｎＯ_３（ＰＣＭＯ）、コロサル磁気抵抗効果（ＣＭＲ：Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ)材料、及び、高温超電導（ＨＴＳＣ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料を用いて形成できる。そして、ステップ４０８ｂの前記ビット線上に、前記ビット線と直交するようにｂ本のワード線を形成する工程において、前記ワード線を前記メモリ抵抗物質層上に形成する。

また、幾つかの態様において、ステップ４０６のｐ型ウェルを形成する工程において、１×１０^１５／ｃｍ^３〜１×１０^１７／ｃｍ^３の範囲のドーピング濃度で前記ｐ型ウェルを形成する。また、ステップ４０６では、前記ｐ型ウェルを０．２μｍ〜０．８μｍの範囲の厚みで形成することができる。別の態様では、ステップ４０４の前記基板上にシリコンのｎ型埋め込み層を形成する工程において、５００ｋｅＶ〜２ＭｅＶのエネルギでリン（Ｐ）または１ＭｅＶ〜５ＭｅＶのエネルギで砒素（Ａｓ）をドーピングして前記ｎ型埋め込み層を形成する。この場合のドーピング濃度は、１×１０^１６／ｃｍ^３〜１×１０^１７／ｃｍ^３の範囲内である。本発明方法の別態様において、別のドナー物質を用いても構わない。

また、幾つかの態様において、ステップ４０８ａの前記ｐ型ウェルの上部表面上にａ本のビット線を形成する工程において、前記ｐ型ウェルの上部表面上にｎ型シリコンの前記ａ本のビット線を形成する。ステップ４０８ｂの前記ビット線上に、前記ビット線と直交するようにｂ本のワード線を形成する工程において、上部電極のワード線を形成する。

図５は、本発明に係るビット線容量を低減した１抵抗１ダイオード（１Ｒ１Ｄ）型のＲＲＡＭアレイの製造方法を説明するフローチャートである。当該本発明方法は、ステップ５００から開始する。スッテプ５０２において、基板を形成する。ステップ５０４において、前記基板上にａ本のビット線を形成する。ステップ５０６において、前記ビット線上に、前記ビット線と直交するようにｂ本のワード線を形成する。ステップ５０８において、前記ビット線と前記ワード線の間に、ｂ×ａ個の１抵抗１ダイオード型のメモリ素子を形成する。ステップ５１０において、前記メモリ素子の夫々をシリコンのｎ型ウェルに直列するシリコンのｐ型ウェルを介して前記基板と容量的に結合させる。

また、幾つかの態様において、ステップ５１０の前記メモリ素子の夫々をシリコンのｎ型ウェルに直列するシリコンのｐ型ウェルを介して前記基板と容量的に結合させる工程は、副工程を有する。ステップ５１０ａにおいて、前記基板上に前記ｎ型ウェルを形成する。ステップ５１０ｂにおいて、前記ｎ型ウェル内に上部表面を有する前記ｐ型ウェルを形成する。そして、ステップ５０４の前記基板上にａ本のビット線を形成する工程において、前記ビット線を前記ｐ型ウェルの前記上部表面上に形成する。

以上、低電気容量の１Ｒ１Ｄ型のＲＲＡＭアレイ及び製造方法が提供された。本発明を説明するに、多くの従来の製造工程及び物質或いは材料が提示されたが、本発明は、上記実施形態で提示された具体例に限定されるものではない。本発明は、主として、ビット線がｎ型シリコンで形成されていることを想定して説明したが、ビット線とワード線の相対的な位置関係は交替可能である。同様に、本発明の概念は、上述の１Ｒ１Ｄ型構造だけでなく、より広範なアレイ構造にも適用可能である。本発明の他の変形及び実施形態は、本技術分野の当業者によって想起されるであろう。

従来のトレンチ分離構造のクロスポイント式ＲＲＡＭアレイの部分断面図 本発明に係るトレンチ分離構造の１抵抗１ダイオード（１Ｒ１Ｄ）型のＲＲＡＭの部分断面図 図２に示す本発明に係るＲＲＡＭのワード線トレンチ部分の要部断面図 本発明に係るフローティングｐ型ウェルを備えた１抵抗１ダイオード（１Ｒ１Ｄ）型のＲＲＡＭアレイの製造方法を説明するフローチャート 本発明に係るビット線容量を低減した１抵抗１ダイオード（１Ｒ１Ｄ）型のＲＲＡＭアレイの製造方法を説明するフローチャート

符号の説明

１００ 従来のトレンチ分離構造のクロスポイント式ＲＲＡＭ
１０２ 集積回路（ＩＣ）基板
１０８ １Ｒ１Ｄ型ＲＲＡＭアレイ
１１４ 酸化物絶縁体
１１８ ｎ＋シリコン層（ｎ型にドーピングされたシリコン層）、ビット線
１２０ 上部電極、ワード線
１２２ １抵抗１ダイオード（１Ｒ１Ｄ）型のメモリ素子
１２４ ビット線へのコンタクト
１２６ 酸化物絶縁領域
１２８ ｐ型シリコン層（ｐ型にドーピングされたシリコン層）
１３０ 下部電極層
１３２ メモリ抵抗物質層
２００ 本発明に係るＲＲＡＭ（抵抗ランダムアクセスメモリ）
２０２ 集積回路（ＩＣ）基板
２０４ ｎ型埋め込み層（ｎ型にドーピングされたシリコンの埋め込み層）
２０６ ｐ型ウェル（ｐ型にドーピングされたシリコンのウェル）
２０８ １Ｒ１Ｄ型ＲＲＡＭアレイ
２１０ ｎ型サイドウォール（ｎ型にドーピングされたシリコンのサイドウォール）
２１２ ｐ型ウェルのサイドウォール
２１４ 酸化物絶縁体
２１６ ｐ型ウェルの上部表面
２１８ ビット線
２２０ ワード線
２２２ １抵抗１ダイオード（１Ｒ１Ｄ）型のメモリ素子
２２４ ビット線へのコンタクト
３００ ワード線トレンチ
３０２ ｐ型シリコン層（ｐ型にドーピングされたシリコン層）
３０４ 下部電極層
３０６ メモリ抵抗物質層
３０８ 酸化物絶縁領域
ｔ ｐ型ウェルの厚み

Claims (25)

1. 集積回路基板を形成する工程と、
   前記基板上にシリコンのｎ型埋め込み層を形成する工程と、
   前記ｎ型埋め込み層上にシリコンのｐ型ウェルを形成する工程と、
   前記ｐ型ウェル上に１抵抗１ダイオード型のＲＲＡＭアレイを形成する工程と、
   を有し、
   前記ＲＲＡＭアレイを形成する工程が、前記ｐ型ウェル上にｎ型シリコンを形成する工程を含み、前記ｎ型シリコンにより、前記ＲＲＡＭアレイの各メモリ素子の下端側に位置するダイオードの下部電極が形成され、
   前記ｐ型ウェルがフローティングウェルであることを特徴とするフローティングｐ型ウェルを備えた１抵抗１ダイオード型のＲＲＡＭアレイの製造方法。
2. 前記ｎ型埋め込み層上にシリコンのｎ型サイドウォールを形成する工程と、
   前記ｎ型サイドウォールと前記ｎ型埋め込み層からシリコンのｎ型ウェルを形成する工程と、を有し、
   前記ｐ型ウェルを形成する工程において、前記ｐ型ウェルを前記ｎ型ウェル内に形成することを特徴とする請求項１に記載のＲＲＡＭアレイの製造方法。
3. 前記ｐ型ウェルを形成する工程において、サイドウォール付きｐ型ウェルを形成し、
   前記ｐ型ウェルのサイドウォール上に位置する酸化物絶縁体を前記ｎ型ウェルと前記ＲＲＡＭアレイの間に形成する工程を、更に含むことを特徴とする請求項２に記載のＲＲＡＭアレイの製造方法。
4. 前記ｐ型ウェルを形成する工程において、上部表面を有するｐ型ウェルを形成し、
   前記ＲＲＡＭアレイを形成する工程が、
   前記ｐ型ウェルの上部表面上にａ本のビット線を形成する工程と、
   前記ビット線上に、前記ビット線と直交するようにｂ本のワード線を形成する工程と、
   ｂ×ａ個の１抵抗１ダイオード型のメモリ素子を前記ビット線と前記ワード線の間に形成する工程と、
   を含むことを特徴とする請求項３に記載のＲＲＡＭアレイの製造方法。
5. 前記ｂ×ａ個の１抵抗１ダイオード型のメモリ素子を形成する工程が、
   前記ビット線上において前記ビット線と直交するようにｂ本の酸化物で絶縁されたワード線トレンチを形成する工程と、
   前記各トレンチ内に、前記ビット線上に位置するｐ型シリコン層を形成する工程と、
   前記ｐ型シリコン層上に位置する下部電極層を形成する工程と、
   前記下部電極層上に位置するメモリ抵抗物質層を形成する工程と、を含み、
   前記ｂ本のワード線を形成する工程において、前記ワード線が、前記メモリ抵抗物質層上に形成されることを特徴とする請求項４に記載のＲＲＡＭアレイの製造方法。
6. 前記ｐ型ウェルを形成する工程において、１×１０^１５／ｃｍ^３〜１×１０^１７／ｃｍ^３の範囲のドーピング濃度で前記ｐ型ウェルを形成することを特徴とする請求項５に記載のＲＲＡＭアレイの製造方法。
7. 前記ｎ型埋め込み層を形成する工程において、１×１０^１６／ｃｍ^３〜１×１０^１７／ｃｍ^３の範囲のドーピング濃度で、５００ｋｅＶ〜２ＭｅＶのエネルギでリン（Ｐ）または１ＭｅＶ〜５ＭｅＶのエネルギで砒素（Ａｓ）をドーピングして前記ｎ型埋め込み層を形成することを特徴とする請求項５に記載のＲＲＡＭアレイの製造方法。
8. 前記ａ本のビット線を形成する工程において、
   前記ｐ型ウェルの上部表面上にｎ型シリコンの前記ａ本のビット線を形成することを特徴とする請求項５に記載のＲＲＡＭアレイの製造方法。
9. 前記ｂ本のワード線を形成する工程において、上部電極のワード線を形成することを特徴とする請求項５に記載のＲＲＡＭアレイの製造方法。
10. 前記ｐ型ウェルを形成する工程において、前記ｐ型ウェルを０．２μｍ〜０．８μｍの範囲の厚みで形成することを特徴とする請求項１に記載のＲＲＡＭアレイの製造方法。
11. 前記メモリ抵抗物質層を形成する工程において、Ｐｒ_０．３Ｃａ_０．７ＭｎＯ_３（ＰＣＭＯ）、コロサル磁気抵抗効果（ＣＭＲ：Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ)材料、及び、高温超電導（ＨＴＳＣ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料を含む材料群の中から選択されるメモリ抵抗物質を用いることを特徴とする請求項５に記載のＲＲＡＭアレイの製造方法。
12. 前記下部電極層を形成する工程において、Ｐｔ、Ｉｒ、及び、Ｐｔ／ＴｉＮ／Ｔｉの中から選択される物質により前記下部電極層を形成することを特徴とする請求項５に記載のＲＲＡＭアレイの製造方法。
13. 基板を形成する工程と、
    前記基板上にａ本のビット線を形成する工程と、
    前記ビット線上に、前記ビット線と直交するようにｂ本のワード線を形成する工程と、
    前記ビット線と前記ワード線の間に、ｂ×ａ個の１抵抗１ダイオード型のメモリ素子を形成する工程と、
    前記メモリ素子の夫々をシリコンのｎ型ウェルに直列するシリコンのｐ型ウェルを介して前記基板と容量的に結合させる工程と、
    を有し、
    前記メモリ素子の夫々を前記基板と容量的に結合させる工程が、
    前記基板上に前記ｎ型ウェルを形成する工程と、
    前記ｎ型ウェル内に上部表面を有する前記ｐ型ウェルを形成する工程と、を有し、
    前記ビット線を形成する工程において、前記ビット線を前記ｐ型ウェルの前記上部表面上にｎ型シリコンで形成し、
    前記ｐ型ウェルがフローティングウェルであることを特徴とするビット線容量を低減した１抵抗１ダイオード型のＲＲＡＭアレイの製造方法。
14. 集積回路基板と、
    前記基板上に位置するシリコンのｎ型埋め込み層と、
    前記ｎ型埋め込み層上に位置するシリコンのｐ型ウェルと、
    前記ｐ型ウェル内で且つその上に位置する１抵抗１ダイオード型のＲＲＡＭアレイと、
    を有し、
    前記ｐ型ウェル上にｎ型シリコンを有し、前記ｎ型シリコンにより、前記ＲＲＡＭアレイの各メモリ素子の下端側に位置するダイオードの下部電極が形成され、
    前記ｐ型ウェルがフローティングウェルであるすることを特徴とするフローティングｐ型ウェルを備えた１抵抗１ダイオード型のＲＲＡＭ。
15. 前記ｎ型埋め込み層上に位置するシリコンのｎ型サイドウォールを備え、
    前記ｎ型サイドウォールと前記ｎ型埋め込み層を組み合わせてシリコンのｎ型ウェルが形成され、
    前記ｎ型ウェル内に前記ｐ型ウェルが形成されていることを特徴とする請求項１４に記載のＲＲＡＭ。
16. 前記ｐ型ウェルがサイドウォールを備え、
    前記ｎ型ウェルと前記ＲＲＡＭアレイの間に、前記ｐ型ウェルのサイドウォール上に位置する酸化物絶縁体が形成されていることを特徴とする請求項１５に記載のＲＲＡＭ。
17. 前記ｐ型ウェルが上部表面を有し、
    前記ＲＲＡＭアレイが、
    前記ｐ型ウェルの上部表面上に位置するａ本のビット線と、
    前記ビット線上に、前記ビット線と直交するように位置するｂ本のワード線と、
    前記ビット線と前記ワード線の間に位置するｂ×ａ個の１抵抗１ダイオード型のメモリ素子と、を備えることを特徴とする請求項１６に記載のＲＲＡＭ。
18. 前記ビット線上において前記ビット線と直交するように位置するｂ本の酸化物で絶縁されたワード線トレンチを有し、
    前記メモリ素子が、
    前記各トレンチ内にあり、前記ビット線上に位置するｐ型シリコン層と、
    前記ｐ型シリコン層上に位置する下部電極層と、
    前記下部電極層上に位置するメモリ抵抗物質層と、を備え、
    前記ｂ本のワード線が、前記メモリ抵抗物質層上に位置することを特徴とする請求項１７に記載のＲＲＡＭ。
19. 前記ｐ型ウェルが、１×１０^１５／ｃｍ^３〜１×１０^１７／ｃｍ^３の範囲のドーピング濃度で形成されていることを特徴とする請求項１８に記載のＲＲＡＭ。
20. 前記ｎ型ウェルが、１×１０^１６／ｃｍ^３〜１×１０^１７／ｃｍ^３の範囲のドーピング濃度で、５００ｋｅＶ〜２ＭｅＶのエネルギでリン（Ｐ）または１ＭｅＶ〜５ＭｅＶのエネルギで砒素（Ａｓ）をドーピングして形成されていることを特徴とする請求項１８に記載のＲＲＡＭ。
21. 前記ａ本のビット線がｎ型シリコンで形成されていることを特徴とする請求項１８に記載のＲＲＡＭ。
22. 前記ｂ本のワード線が上部電極であることを特徴とする請求項１８に記載のＲＲＡＭ。
23. 前記ｐ型ウェルが０．２μｍ〜０．８μｍの範囲の厚みで形成されていることを特徴とする請求項１４に記載のＲＲＡＭ。
24. 前記メモリ抵抗物質層が、Ｐｒ_０．３Ｃａ_０．７ＭｎＯ_３（ＰＣＭＯ）、コロサル磁気抵抗効果（ＣＭＲ：Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ)材料、及び、高温超電導（ＨＴＳＣ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料を含む材料群の中から選択されることを特徴とする請求項１８に記載のＲＲＡＭ。
25. 前記下部電極層が、Ｐｔ、Ｉｒ、及び、Ｐｔ／ＴｉＮ／Ｔｉの中から選択される物質からなることを特徴とする請求項１８に記載のＲＲＡＭ。

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