TWI249815B - 1R1D R-RAM array with floating p-well - Google Patents

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TWI249815B TW093104442A TW93104442A TWI249815B TW I249815 B TWI249815 B TW I249815B TW 093104442 A TW093104442 A TW 093104442A TW 93104442 A TW93104442 A TW 93104442A TW I249815 B TWI249815 B TW I249815B
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Ϊ249815 玖、發明說明： 【發明所屬之技術領域】 本發明一般係與積體電路（1C)記憶體製造有關，更特定 吕之，其係與使用一浮動p井的一高密度、高速度交又點電 阻記憶體陣列有關，該陣列適用於超大型積體（ultra large-scale integrated ; ULSI)記憶體晶片與嵌入式記憶體應 用。 【先前技術】 雖未在一功能性陣列中證明，但電可程式化電阻非依電 ^生圮fe體裝置已在室温條件下得到證明。目前存在諸如動 〜I1返枝存健 5己十思體（dynamic random access memory; DRAM) 與快閃記憶體（Flash memory)等的高密度記憶體，其具有較 小單το尺寸，表明亦有可能形成高密度整合的電可程式化 電阻非依電性記憶體裝置。然而，製造DRAM相對較複雜。 快閃記憶體操作複雜，要求較高的電壓程式。而且，很難 將快閃記憶體縮小至一次微米級單元尺寸。 傳統上，高密度交叉點電阻尺八撾（R-RAM)記憶體使用一 n+矽層作為一位元線或字元線。該電阻隨機存取記憶體電 阻牙過—P +擴散層與該n+層連接。該n+位元（或字元）線係 製造於該p井之上。位於n+層與p井之間的接面電容為寄生 電谷，其為引入信號提供一電流洩漏路徑。結果，該陣列 的高頻率操作遭受降級，或必須保持相對較短的n+位元（或 子元）線長度。 圖1為一溝渠隔離父叉點電阻隨機存取記憶體陣列（先前
O:\91\91459.DOC 1249815 技術）之-局部斷面圖。頂部電極㈣係作為 示，而該n+層係作為-位元線顯示。或 線顯 該頂部電極可以為一位元後，日兮a 兀未頌不）， 、、泉且该n+層可以為一字亓綠 ^線的鄉圖所示)為與該頂部電極所用相同的全 屬。或者，該接點可為任何電路互連金屬。該n+ = 頻率的分佈式電阻/電容器（RC)傳輸線。該接面電容為^ 電容。一高速電阻隨機存取記憶體以程式與寬度為J 的一讀取脈衝來操作，該脈衝係與一_百萬赫兹_= 一頻率對應。在此頻率下，位於n+層的寄生電容可明 低^呆作脈衝，當線具有—較長長度時尤其如此。 若一電阻隨機存取記憶體陣列能以甚小之單元尺 々 用相對較簡單的製造程序來製造，則為有利。、知 若能使-電⑽機存取記憶體中之立元或字元線的 電容最小化，使該電阻隨機存取記憶體能以較長的層線 長度來製造、並讀高的頻率來操作，則為有利。 若能夠製造出具有較長長度η+層位元（或字元）線的陣 列，以便增加一電阻隨機存取記憶體陣列中之單元的數 量，則為有利。 【發明内容】 本發明提供一種用於降低一矽η+層位元/字元線之電容 的方式。如上述，降低該n+線電容能夠製造出更大、速度 更快的陣列。 ' 因此，提供一種用於製造具有一浮動ρ井的_電阻/一二 極體（1R1D)電阻隨機存取記憶體陣列的方法。該方法包
O:\91\91459.DOC 1249815 括··形成一積體電路（Ic)基板，·形 摻雜埋藏層（埋藏….η 成覆盘该基板之石夕的-η 壁；形成，覆蓋該埋藏η層之η推雜石夕側 ：心里職η層之石夕的-ρ摻雜井(Ρ井)；以及形成 覆皿该ρ井之一個一電阻一二 列。 一極體笔阻隨機存取記憶體陣 八在該方法的某些方面，該埋藏η層舆該等η摻雜側壁之组 e形成矽的一 η摻雜井（11井）。隨後，該 #产甘a 一 x P井係在该η井内部形 成。在其他方面，該ρ井具有壁， .F ^ ^ ^ 且°亥方法進一步包括：形 成覆I忒4p井壁之一氧化絕緣 存取記憶體陣狀間。㈣其位於η井與電阻隨機 在某些方面，形成覆蓋該ρ井之—個-電阻一二極體電阻 隨機存取記憶體陣列包括··形成覆蓋該Ρ井頂部表面的績 兀線三形成覆蓋以直於該等位元線_字元線，並形成插 入在母一位元線與每_霜荖宝 母覆盍子兀線之間的（bxa)個一電阻/ 一二極體（1R1D)元件。 在其他方面’形成插入每一位元線與每一覆蓋字元線之 間的（bxa)個一電阻/一二極體（irid)元件包括形成覆蓋且 垂直於該等位元線的b氧化絕緣字元線溝渠；形成覆蓋該等 位元線的-P摻㈣層於每__溝渠中；形成覆蓋該雜層 的一底部電極層，以及形成覆蓋該底部電極的一記憶體電 阻材料層。隨後’形成覆蓋且垂直於該等位元線的b字元線 包括形成覆蓋該等記憶體電阻層的該等字元線。 以下將提供上述方法與具有一浮動p井的一電阻/一二極 體（1R1D)電阻隨機存取記憶體陣列的其他細節。
O:\91\91459.DOC 1249815 【實施方式】 、圖2為本發明具有一浮動p井的一電阻/ 一二極體（1 R 1 〇) 電阻隨機存取記憶體的局部斷面圖。其中，電阻隨機存取 5己1思體200包括一積體電路（ic)基板202與覆蓋該基板202之 一矽的η摻雜埋藏層204(埋藏n層）。一矽的p摻雜井2〇6(p井） 覆盍该埋藏η層204。一個一電阻一二極體電阻隨機存取記 憶體陣列208係覆蓋且位於ρ井206中。 在電阻隨機存取記憶體200的某些方面，η摻雜石夕侧壁21〇 覆蓋該埋藏η層204。該等η摻雜矽側壁21〇與埋藏η層2〇4之 組合形成一 η井。因此，可以認為ρ井2〇6係形成於η井 204/210内部，其中該11井為元件2〇4與21〇之組合。 通常，ρ井206具有側壁212，一氧化絕緣體214覆蓋該等ρ 井側壁212。氧化絕緣體214位於該η井204/210與該電阻隨 機存取記憶體陣列208之間。具體而言，氧化絕緣體214係 插入電阻隨機存取記憶體陣列2〇8與該等11摻雜侧壁21〇之 間。矽ρ井206具有在0.2至0.8微米範圍内的一厚度215。 ρ井206具有一頂部表面216，且該一電阻一二極體電阻隨 機存取記憶體陣列208包括覆蓋該等ρ井頂部表面216的以立 元線218。雖然此斷面圖中僅顯示—單個位元線218，但該 -電阻-二極體陣列並不偈限於任何特定數量的位元 線。該一電阻一二極體陣列208包括覆蓋且垂直於該等位元 線218的b字元線22〇。雖然僅顯示5字元線22〇，但該電阻隨 機存取記憶體200並不侷限於任何特定數量的字元線。該一 電阻-二極體陣列2〇8進—步包括插入每—位元線US與每
O:\91\91459.DOC -9- 1249815 字元線可直接㈣”的。井之上形成， 口〆寺位兀線為該等頂部電極。 功能描述 本發明浮動p井溝渠隔離一電阻_ _ 記憶體係在-P基板上製造1+位^極體電阻隨機存取 ^ 兀線的程序中形成。浮動 朴二約為1G至1GlW。以此方切使該n/p接面空間電 何區域變得甚寬。即，位於n/p接面的接面電容較小。該n+ 位το線的寄生電容為串聯連接元件的全部電容，包括0位 兀線、P井、埋藏η層與基板的電容。此寄生電容明顯較小， 不到傳統電阻隨機存取記憶體奸位元線電容的一半，而傳 統弘阻隨機存取記憶體η+位元線不具有-浮動ρ井之優勢。 ν圖4為本發明用於製造具有一浮動ρ井的一電阻/一二極 體=R1D)電阻隨機存取記憶體陣列之方法的流程圖。雖然 為，月邊起見，將该方法（及以下方法）欽述為—序列帶有編號 的v驟’但除非明確指出，否則不應從該編號方式中推斷 /序應月瞭，在平行操作或不要求保持嚴格序列順序的 喿作中可以跳過此等步驟中的一些步驟。該方法從步驟 400開始。 步驟402形成一積體電路（1C)基板。步驟404形成覆蓋該基 板之矽的一 n摻雜埋藏層（埋藏η層）。步驟4〇6形成覆蓋該埋 藏11層之石夕的一 ρ摻雜井（Ρ井）。步驟408形成覆蓋該ρ井的一 個一電阻一二極體電阻隨機存取記憶體陣列。 本方法的某些方面包括另外的步驟。步驟405a形成覆蓋
O:\91\91459.DOC 1249815 2步驟彻:：形成覆蓋且垂直於該等位元線的時元線包 括於形成覆盍該等記憶體電阻層的該等 ϋ寸予疋線〇 J某些了面，步_中形切的1摻雜井㈣)包括以 /、1x10 /Cm之間犯圍内的-摻雜密度來摻雜Ρ :。步驟：也可包括以。.2至0·8微米 成Ρ井。在其他方面’於步驟4()4中形成覆蓋該基板之石夕的 1摻雜埋藏層（η層）包括在500 κ_2 _的能量下叫 來換雜η井、或在1MeV^Me·能量下以坤來捧雜η井。 在與lxl〜之間的範圍内。其他施 體材料也可用於該方法的不同方面。 在某些方面，於步驟408a中形成覆蓋該p井頂部表面之& 位元線包括形成覆蓋該p井頂部表面之n摻雜石夕的&位元 線。於步驟侧中形成覆蓋且垂直於該等位元線的b字元線 包括形成頂部電極（Tj；)的字元線。 粵5為本發明用於形成具有降低位元線電容的—電阻/一 二極體(1R1D)電阻隨機存取記憶體之方法的流程： 法從步驟500開始。步驟5〇2形成一基板。步驟5〇4形成覆'姜 該基一板的a位元線。步驟5〇6形成覆蓋且垂直於該等位：、： ^字元線。步驟5〇8形成插入該等字元線與每—覆蓋位元 的（㈣個—電阻卜二極體⑽叫元件。步驟51〇使 :-個-電阻—二極體元件穿過與石夕的—η換雜井^井）串 聯之石夕的—ρ摻雜井（ρ井）而與基板電容性耦合。 在其他方面，步驟51〇中使每一個一電阻一二極體元件* 過與石夕的-η換雜井（η井）串聯之料—ρ摻雜井（ρ井）而二
O:\91\91459.DOC -13- 1249815 基板電容性搞合包括子步驟。步驟51Ga形成覆蓋該基板的η 井。步驟5!0b在該η井内部形成具有—頂部表面的ρ井。隨 後，於步驟504中形成覆蓋該基板的a位元線包括形成覆蓋 該P井頂部表面的該等位元線。 已提供-種低電容-電阻—二極體電阻隨機存取記憶體 陣列及其製造方法。為說明本發明，6介紹許多傳統程序 步驟與材料，並且應明瞭，本發明並不侷限於任何此等特 定範例。本發明在介紹時亦主要暗示該等位元線係由n換雜 石夕形成’但應明瞭’該等位元線與字元線的相對位置可以 調換。同樣應明瞭，本發明之概念適用於比上述一電阻一 二極體結構更廣泛的結構陣列種類。熟習此項技術者會提 出本發明的其他變更與具體實施例。 【圖式簡單說明】 圖1為-溝渠隔離交又點電阻隨機存取記憶體陣列（先前 技術）之一局部斷面圖。 圖2為本發明具有-浮動p井的一電阻/_二極體（1R1D) 電阻隨機存取記憶體的局部斷面圖。 圖3為在圖2之基礎上對字元線溝渠的詳細描述。 圖4為本發明用於製造具有一浮·井的一電阻/ 一二極 體（1R1D)電阻隨機存取記憶體陣列之方法的流程圖。 一圖5為本發明用於形成具有降低之位元線電容的一電阻/ -極體(1R1D)電阻隨機存取記憶體之方法的流程圖。 【圖式代表符號說明】 200 電阻隨機存取記憶體
O:\91\91459.DOC -14- 基板 n摻雜埋藏層（埋藏n層） Ρ摻雜井（Ρ井） 一電阻一二極體電阻隨機存取記憶體陣列 η摻雜矽侧壁 Ρ井側壁 氧化絕緣體 厚度 Ρ井頂部表面 a位元線 b字元線 (bxa)個一電阻一二極體元件 字元線溝渠 ρ摻雜矽層 底部電極 記憶體電阻材料層 氧化隔離區域 底部電極 頂部電極 -15-

Claims (1)

1249M(fei〇4442號專利申請案 中文申請專利範圍替換本(94年11月） 拾、申請專利範圍： 一種用於製造具有浮動卩井的一 ^電阻/ 一二極體電阻隨機 存取記憶體之方法，該方法包括： 形成積體電路（1C)基板； 形成覆蓋邊基板的碎ϋ換雜埋藏声· 形成覆蓋該η摻雜埋藏層的矽？摻雜井；以及 形成覆盍该ρ換雜井的一雷阳/ - k 包阻/一一極體電阻隨機存取 記憶體陣列。 取 2. 3. 4. 如申請專利範圍第1項之方法，其進一步包括： 形成覆蓋該η摻雜埋藏層的n摻雜矽側壁； 從η摻雜矽側壁與該^摻雜埋藏 雊埋臧層之組合中形成石夕η摻 雜井；以及 ^ 其中，形成該ρ摻雜井句括Α # 雜井。 开匕括在該n摻雜井内部形成該p摻 如申請專利範圍第2項之方法，其中 /、〒t成5亥ρ換雜井句括 形成包含側壁的p摻雜井；以及 該方法進一步包括： 形成覆蓋該等P摻雜井側壁的氧化絕緣體 η摻雜井與該一電阻/一- h ^ ^ ; 〇 列之間。 降 如申請專利範圍第3項之方法， 形成包含頂部表面的P摻雜井；以及 开匕彷 包：中形成该一電阻/一二極體電阻隨機存取記憶體陣列 9l459-941118.doc 1249815 形成«該p摻雜井頂部表面的&位元線； 形成覆蓋且垂直於該笼― 形成插入— 位兀線的b字元線，·以及 心成插入母—位元線與每一覆蓋字 一電阻/一二極體元件。 門之（bxa)個 5. 如申請專利範圍第4項 阻/ 一二極體元件包括 其中形成該等個一電 渠形成覆盍且垂直於該等位元線的b氧化絕緣字元線溝 在每一溝渠中形成覆蓋該等位元線之P摻雜石夕層； 形成覆蓋該P摻雜石夕層之底部電極㈣層·以及 形成覆蓋該底部電極層之記憶體電阻材料層；以及 其中形成該等b字分綠4 , 予疋線包括形成覆蓋該記憶體 料層的該等字元線。 电阻材 如申請專利範圍第5頂夕古土 , 、 罘員之方法，其中形成該P摻雜井包括 以 1X 10 /cm3 盘 1X1 〇 Π/ 3 ^ cm之間範圍内的摻雜密度 該p摻雜井。 心雜 7. 如申明專利乾圍第5項之方法，其中形成該η摻雜埋藏層勺 括採用攸在500 KeV至2 MeV之能量下的鱗與在i ]^至5 MeV之此里下的砷所構成之群組中選擇-材料來摻雜該 η摻雜井’摻雜密度在1χ1〇16/·3與ΐχΐ〇17/·3之間的範圍 内。 8·如申明專利範圍第5項之方法，其中形成該等a位元線包 括形成覆蓋該P摻雜井頂部表面之ηί雜石夕的a位元線。匕 9·如申明專利乾圍第5項之方法，其中形成b字元線包括形 91459-941118.doc 1249815 成頂部電極（TE)的字元線β 1〇·如申請專利範圍第1項之方法，其中形成該Ρ摻雜井包括 形成包含0.2至0.8微米範圍内厚度的該？換雜井。 U.如申請專利範圍第5項之方法，其中形成該記憶體電阻材 料層包括採用從PrG.3CaQ.7Mn〇3 (pCM〇)、龐磁阻（cmr)、 2溫超導電性（HTSC)材料所構成之群組中選擇的記憶 體電阻材料。 12.如申請專利範圍第5項之方法，其中形成該底部電極声包 = :、_TiN/Ti所構成之群組中選擇材料來开;成 该底部電極。 13· -種用於形成包含降低位元線電容的_電阻卜二極 阻隨機存取記憶體之方法，該方法包括： 形成基板； 幵> 成覆蓋該基板的&位元線； 形成覆蓋且垂直於該等位元線的b字元線； 形成插入該等字元線與每一覆 一電阻/-二極體元件，· u位疋線之間的（《-Μ固 使母-一電阻/一二極體元件穿過與矽η摻雜井串聯之 矽Ρ摻雜井而與該基板電容性耦合。 14.如申請專利範圍第13項之方法，其中使每一—電 極體元件與該基板電容性耦合包括： 一 $成覆蓋该基板之該η推雜井，· 广η摻雜井内部形成包含頂部表面的該Ρ摻雜井；以 9l459-94I118.doc 1249815 井頂部表 其中形成該等a位元線包括形成覆蓋該p摻雜 面之該等位元線。 15. —種具有浮動p井的一電阻/ 一二極體電阻隨機存取“土 體’該電阻隨機存取記憶體包括： ^ 積體電路（1C)基板； 覆盍該基板之石夕η摻雜埋藏層； 覆蓋該η摻雜埋藏層之矽ρ摻雜井；以及 覆蓋且置於該ρ摻雜井内部之一電阻/ 一二 肢电阻隨 機存取記憶體陣列。 16. 如申請專利範圍第15項之一電阻/一二極體電阻隨機存取 記憶體’其進一步包括·· 覆蓋該η摻雜埋藏層之^摻雜矽側壁， 其中該等II摻雜矽側壁與該11摻雜埋藏層之該組合步 η摻雜井；以及 / 其中該Ρ摻雜井係在該η摻雜井内部形成。 17. 18. 如申晴專利範圍第16項之—電阻二極體電阻隨機存取 記憶體，其中該ρ摻雜井包含側壁；以及 該-電阻/-二極體電阻隨機存取記憶體進一步包括· 覆蓋該等Ρ摻雜井側壁之氧化絕緣體，其位於該η換雜井 與該-電阻/-二極體電阻隨機存取記憶體陣列之間。 如申明專利犯圍第17項之—電阻/—二極體電阻隨機存取 記憶體’其中該ρ摻雜井包含頂部表面；以及 /、中Υ电阻/ 一極體電阻隨機存取記憶體陣列包括： 覆蓋該ρ摻雜井頂部表面之推元線； 91459-941118.doc 1249815 覆蓋且垂直於該等位元線之b字元線；以及 插入每一位元線與每一覆蓋字元線之間的（bxa)個一 電阻/一二極體元件。 19。如申喷專利範圍第1 8項之一電阻/ 一二極體電阻隨機存取 吕己fe體’其進一步包括： 覆蓋且垂直於該等位元線之b氧化絕緣字元線溝渠； 其中該等一電阻/一二極體元件包括： 在每一字元線溝渠中覆蓋該等位元線之p摻雜矽層； 覆蓋該P摻雜矽層之底部電極（BE)層；以及 覆蓋該底部電極層之記憶體電阻材料層；以及 其中该等b字元線覆蓋該記憶體電阻材料層。 2(λ如申明專利範圍第丨9項之一電阻/ 一二極體電阻隨機存取 記憶體，其中該ρ摻雜井係以之間 範圍内的摻雜密度來摻雜。 21·如申明專利範圍第19項之一電阻/一二極體電阻隨機存取 記憶體，其中該1^，雜井係以從在500 KeV至2MeV之能量 下的鱗與在1 MeV至5 MeV之能量下的石申所構成之群組中 選擇的材料來摻雜，摻雜密度在lxl〇16/cm3與ixi〇IW 之間的範圍内。 22.如申請專利範圍第19項之一電阻/一二極體電阻隨機存取 口己隐體，其中該等a位元線為^摻雜石夕。 23‘如申請專利範圍第19項之一電阻/一二極體電阻隨機存取 α己體，其中該等b位元線為頂部電極。 24·如申明專利粑圍第15項之一電阻，一二極體電阻隨機存取 91459-941118.doc 1249815 記憶體，其中該p摻雜井包含〇·2至0.8微米範圍内的厚度。 25·如申請專利範圍第19項之一電阻/一二極體電阻隨機存取 記憶體，其令該記憶體電阻材料層係從PruCapMnOj (PCMO)、龐磁阻(CMR)、以 LL ,, y M及回/皿超導電性（HTSC)材料 斤構成之群組中所選擇。 26.如申請專利範圍第1 9項之一雷 記憶體，A中兮广i 、 冤阻/一二極體電阻隨機存取 、μ底邛電極層為户D 成之群組中選擇的材料。為处Pt、h、與Pt/TiN/Ti所構
91459-941118.doc -6 - 號專利申請案 本（94 年 11 A) 十一、圖式
VWHa:a2t CBIVIOSI H0N3yi (義iae^)ffi»njsg#賴gu»^钃圈Hlsml 繼 SE雜I歷 (纏监)310—od 圓留囵 0 £Ώ—0 O:\91\91459.DOC 1249815 OOLCSIso ^^COISJCOIOS OOCNI丨
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圖3 O:\91\91459.DOC 1249815
形成ic基板 r402 ^404 播成埋藏η層 V ^405a 形成η摻雜側壁 >/ 彳 405b 形成η井 \r r4Q6 形成P井 彳407 形成氧化絕緣體 r408 形成一電阻/ 一二極體陣列 /-408a 形成位元線 <408b 形成字元線 彳408c 形成一電阻/ 一二極體元件 ^408〇1 P成字元線溝渠 r4〇ec2 在位元線之上形成P摻雜矽 ^408c3 形成底部電極 ^4Q8c4 形成記憶體電阻層 圖4 O:\91\91459.DOC -4- r500 ^502 / 形成基板 形成位元線 ^506 形成字元線 I ,508 形成一電阻/ 一二極體元件 ,510 電容性耦合一電阻/ 一二極體^ ΐ；件 ^510a 形成η井 I ,510b ，形成Ρ井 1249815 圖5 O:\91\91459.DOC
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