KR101389119B1 - 발진회로 및 그것을 구비한 반도체장치 - Google Patents

발진회로 및 그것을 구비한 반도체장치 Download PDF

Info

Publication number
KR101389119B1
KR101389119B1 KR1020070109546A KR20070109546A KR101389119B1 KR 101389119 B1 KR101389119 B1 KR 101389119B1 KR 1020070109546 A KR1020070109546 A KR 1020070109546A KR 20070109546 A KR20070109546 A KR 20070109546A KR 101389119 B1 KR101389119 B1 KR 101389119B1
Authority
KR
South Korea
Prior art keywords
electrically connected
terminal
circuit
transistor
gate electrode
Prior art date
Application number
KR1020070109546A
Other languages
English (en)
Other versions
KR20080039297A (ko
Inventor
타카노리 마츠자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20080039297A publication Critical patent/KR20080039297A/ko
Application granted granted Critical
Publication of KR101389119B1 publication Critical patent/KR101389119B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/354—Astable circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00032—Dc control of switching transistors
    • H03K2005/00039—Dc control of switching transistors having four transistors serially
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/0013—Avoiding variations of delay due to power supply

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

제1 단자와 제2 단자와의 사이에 접속된 정전류 회로와 전원 전압 단자들 사이의 전위차에 따라 주파수가 변화하는 전압 제어 발진회로와 n채널형 트랜지스터와 정전류 회로에 의해 게이트-소스간 전압이 일정하게 되는 p채널형 트랜지스터와 용량 소자를 가지고, p채널형 트랜지스터의 소스 전극은 제1 단자에, 드레인 전극은 n채널형 트랜지스터의 드레인 전극 및 게이트 전극에 접속되고, n채널형 트랜지스터의 소스 전극은 제2 단자에, 게이트 전극은 용량 소자를 통하여 제2 단자에 접속되는 발진회로에 의해, 안정적인 주파수를 출력한다.
Figure R1020070109546
반도체장치, 전압 제어 발진회로, 정전류 회로, 전원 전압 단자, 트랜지스터

Description

발진회로 및 그것을 구비한 반도체장치{Oscillator circuit and semiconductor device including the same}
본 발명은 발진회로 및 그것을 구비한 반도체장치에 관한 것이다.
근년, 동일한 절연 표면 위에 다양한 회로가 집적된 반도체장치의 개발이 진행되고 있고, 회로에 필요한 클록 회로로서 다양한 발진회로가 알려져 있다.
발진회로는 CMOS를 사용하여 개발되어 있고, 대표적인 예로서 CMOS 인버터를 이용한 발진회로를 들 수 있다(예를 들어, 문헌 1 참조).
[문헌 1] 일본국 공개특허공고 2003-283307호 공보
그러나, 종래의 발진회로에서는 다음과 같은 과제가 있었다. 발진회로에 공급되는 전원 전압이 변동하면, 인버터에 흐르는 전류값이 변화하기 때문에, 발진 주파수가 변화하게 된다. 따라서, 발진회로로부터의 출력을 클록 신호로서 이용한 경우, 발진 주파수가 변화하면 클록 신호가 변동하게 되어, 회로의 오동작을 초래하게 된다.
또한, 근년, 무선 통신에 의해 데이터의 교신을 행하는 반도체장치로서 주목받고 있는 RFID(Radio Frequency Identification) 태그(tag) 등에서, 외부로부터의 전파나 전자파 등의 무선 신호를 사용하여 전원 전압을 얻는 경우 등은 신호의 발신 개소와의 거리에 따라 전원 전압이 변화하기 쉽고, 이 전원 전압의 변화가 발진 주파수를 변화시키고 있다.
또한, 발진 주파수는 전원 전압의 리플(ripple)이나 무선 신호에 의한 노이즈(noise)에 약하고, 일정하게 유지하는 것이 곤란하다.
따라서, 본 발명에서는 상기 문제를 감안하여, 전원 전압의 변동 등에 대한 발진 주파수의 변화를 억제하고, 보다 안정한 주파수의 신호를 출력하는 발진회로 및 그것을 구비한 반도체장치를 제공하는 것을 과제로 한다.
본 발명의 일 양태는, 전원 전압 단자들 사이의 전위차에 상관없이, 일정 전류를 흘리는 정(定)전류 회로와, 전원 전압 단자들 사이의 전위차에 따라 발진 주파수가 변화하는 전압 제어 발진회로와, n채널형 트랜지스터와, p채널형 트랜지스터와, 용량 소자를 가지는 발진회로이다. 또한, 전원 전압 단자는 제1 단자 및 제2 단자로 이루어지는 것으로 하고, 이들 단자로부터 전원 전압이 공급된다.
상기 구성에서의 전압 제어 발진회로는, 전원 전압 단자들 사이의 전위차가 일정한 경우, 입력 단자의 전압에 따라 발진 주파수를 바꿀 수 있다. 또한, 입력 단자의 전압이 커지면 발진 주파수는 커지고, 입력 단자의 전압이 작아지면 발진 주파수는 작아진다. 또한, 입력 전압 단자의 전압이 일정한 경우에는 전원 전압 단자들 사이의 전위차에 따라 발진 주파수가 변화한다. 그 경우, 전원 전압 단자들 사이의 전위차가 커지면 발진 주파수는 작아지고, 전원 전압 단자들 사이의 전위차가 작아지면 발진 주파수는 커진다.
또한, 정전류 회로와 p채널형 트랜지스터의 게이트 전극은 제2 노드(node)에서 접속되어 있고, p채널형 트랜지스터의 소스 전극은 제1 단자와 접속되어 있다. 또한, 정전류 회로의 전류값에 따른 전류를 p채널형 트랜지스터에 흘릴 수 있다.
또한, p채널형 트랜지스터의 드레인 전극과 n채널형 트랜지스터의 드레인 전극은 접속되어 있고, n채널형 트랜지스터의 소스 전극은 제2 단자에 접속되어 있다. 또한, p채널형 트랜지스터에 흐르는 전류에 의해, n채널형 트랜지스터의 게이트 전극에 전압이 발생한다.
또한, 전압 제어 발진회로와 n채널형 트랜지스터의 게이트 전극은 제1 노드에서 접속되어 있고, n채널형 트랜지스터의 게이트 전극에 발생하는 전압에 따라 전압 제어 발진회로의 발진 주파수가 정해진다. 제1 노드는 용량 소자를 통하여 제2 단자에도 접속되어 있다. 또한, 제1 노드는 전압 제어 발진회로에서의 입력 단자에 상당한다.
전원 전압 단자들 사이의 전위차가 변화한 경우, 정전류 회로에 흐르는 전류는 일정하다. 그러나, 정전류 회로에 접속되어 있는 p채널형 트랜지스터의 전류는 게이트-소스간 전압이 일정한 경우에도, 드레인-소스간 전압에 따라 변화한다. p채널형 트랜지스터의 전류가 변화하면, n채널형 트랜지스터의 게이트 단자 전압이 변화한다.
전원 전압 단자들 사이의 전위차가 변화하고, 전압 제어 발진회로의 입력 단자가 일정한 경우에는, 전압 제어 발진회로의 발진 주파수는 전원 전압 단자들 사이의 전위차에 따라 변화하지만, 본 발명에서는 n채널형 트랜지스터의 게이트 단자 전압이 변화하기 때문에, 전원 전압 단자들 사이의 전위차에 따른 발진 주파수의 변화를 억제할 수 있다.
또한, 제1 노드에 접속되어 있는 용량 소자는, 전원 전압 단자들 사이의 전위차가 갑자기 변화를 한 경우에, 제1 노드에서의 전압의 변화를 억제할 수 있다.
본 발명의 다른 양태는, 제1 단자와 제2 단자와의 사이에 전기적으로 접속된 정전류 회로와, 전원 전압 단자들 사이의 전위차에 따라 발진 주파수가 변화하는 전압 제어 발진회로와, n채널형 트랜지스터와, 정전류 회로에 의해 게이트-소스간 전압이 일정하게 되는 p채널형 트랜지스터와, 용량 소자를 가지고, p채널형 트랜지스터의 소스 전극과 드레인 전극 중 한쪽은 제1 단자에 전기적으로 접속되고, p채널형 트랜지스터의 소스 전극과 드레인 전극 중 다른 한쪽은 n채널형 트랜지스터의 소스 전극과 드레인 전극 중 한쪽 및 게이트 전극에 전기적으로 접속되고, n채널형 트랜지스터의 소스 전극과 드레인 전극 중 다른 한쪽은 제2 단자에 전기적으로 접속되고, n채널형 트랜지스터의 게이트 전극은 용량 소자를 통하여 제2 단자에 전기적으로 접속되는 발진회로이다. 또한, n채널형 트랜지스터의 게이트 전극이 전압 제어 발진회로의 입력 전압 단자에, 제1 단자와 제2 단자가 전압 제어 발진회로의 전원 전압 단자에 상당한다. 또한, 정전류 회로에 저항은 반드시 필요하지는 않다.
또한, 본 발명의 또 다른 양태는, 제1 단자와 제2 단자와의 사이에 전기적으로 접속된 정전류 회로와, 전원 전압 단자들 사이의 전위차에 따라 발진 주파수가 변화하는 전압 제어 발진회로와, p채널형 트랜지스터와, 정전류 회로에 의해 게이트-소스간 전압이 일정하게 되는 n채널형 트랜지스터와, 용량 소자를 가지고, n채널형 트랜지스터의 소스 전극과 드레인 전극 중 한쪽은 제2 단자에 전기적으로 접속되고, n채널형 트랜지스터의 소스 전극과 드레인 전극 중 다른 한쪽은 p채널형 트랜지스터의 소스 전극과 드레인 전극 중 한쪽 및 게이트 전극에 전기적으로 접속되고, p채널형 트랜지스터의 소스 전극과 드레인 전극 중 다른 한쪽은 제1 단자에 전기적으로 접속되고, p채널형 트랜지스터의 게이트 전극은 용량 소자를 통하여 제1 단자에 전기적으로 접속되는 발진회로이다. 또한, p채널형 트랜지스터의 게이트 전극이 전압 제어 발진회로의 입력 전압 단자에, 제1 단자와 제2 단자가 전압 제어 발진회로의 전원 전압 단자에 상당한다. 또한, 정전류 회로에 저항은 반드시 필요하지는 않다.
또한, 본 발명의 또 다른 양태는, 신호 처리 회로와, 신호 처리 회로에 기억 된 데이터를 송신하기 위한 신호를 송수신하는 안테나 회로를 가지고, 신호 처리 회로는 상기 구성의 발진회로와, 안테나 회로로부터 수신한 신호로부터 전원 전압을 생성하는 정류 회로를 포함하는 반도체장치이고, 발진회로의 제1 단자 및 제2 단자에는 전원 전압이 공급된다.
본 발명의 또 다른 양태는, 신호 처리 회로와, 신호 처리 회로에 기억된 데이터를 송신하기 위한 신호를 송수신하는 안테나 회로를 가지고, 신호 처리 회로는 상기 구성의 발진회로와, 안테나 회로로부터 수신한 신호로부터 전원 전압을 생성하는 정류 회로와, 전원 회로를 포함하는 반도체장치이고, 발진회로의 제1 단자 및 제2 단자에는 전원 전압이 전원 회로를 통하여 공급된다. 또한, 전원 회로는 레귤레이터 회로이어도 좋다.
또한, 상기 구성의 반도체장치는 전원 전압을 저장하는 배터리를 가지고 있어도 좋다.
또한, 본 발명에서, 트랜지스터는 특별히 한정되지 않는다. 비정질 실리콘이나 다결정 실리콘으로 대표되는 비(非)단결정 반도체막을 사용한 박막트랜지스터(TFT), 반도체 기판이나 SOI 기판을 사용하여 형성되는 트랜지스터, 접합형 트랜지스터, 바이폴라 트랜지스터, ZnO나 a-InGaZnO 등의 화합물 반도체를 사용한 트랜지스터, 유기 반도체나 카본 나노튜브를 사용한 트랜지스터 등을 적용할 수 있다. 또한, 트랜지스터가 배치되어 있는 기판의 종류에 대해서도 특별히 한정되지 않고, 예를 들어, 단결정 기판, SOI 기판, 유리 기판, 플라스틱 기판 등을 사용할 수 있다.
본 발명에서, 접속되어 있다는 것은 전기적으로 접속되어 있다는 것과 동의(同義)이다. 따라서, 본 발명이 개시하는 구성에서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타난 접속 관계에 더하여, 그 사이에 전기적인 접속을 가능하게 하는 다른 소자(예를 들면, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드 등)가 배치되어 있어도 좋다. 물론, 사이에 다른 소자를 통하지 않고 배치되어 있어도 좋고, 전기적으로 접속되어 있다는 것은 직접적으로 접속되어 있는 경우를 포함하는 것으로 한다.
본 발명에 의해, 전원의 변동 등에 기인하는 노이즈의 혼입에 강하고, 또한, 광범위하게 미치는 전압 범위에서 변화가 적고 안정된 주파수를 가지는 신호를 출력하는 발진회로를 실현할 수 있다. 또한, 본 발명의 발진회로에 의해, 안정된 클록을 생성하는 것이 가능하게 되기 때문에, 신뢰성이 높고 무선으로 정보의 송수신이 가능한 반도체장치를 제공할 수 있다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 그러나, 본 발명은 많은 다른 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그의 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에서, 같은 것을 지시하는 부호는 다른 도면 간에서도 공통으로 한다.
[실시형태 1]
본 발명의 발진회로의 구성을 도 1에 나타낸다. 도 1에서, 단자(208)는 입력 전압 단자이고, 단자(209)는 입력 전압의 기준 전압 단자이다. 또한, 본 명세서에서, 입력 전압 단자와 입력 전압의 기준 전압 단자는 각각 제1 단자, 제2 단자라고도 하고, 이것들을 합하여 전원 전압 단자라고도 한다. n채널형 트랜지스터(이하, "NMOS"라고 한다)(206)의 게이트 전극은 노드(N1)에 접속되고, NMOS(206)의 소스 전극은 단자(209)에 접속되어 있다. p채널형 트랜지스터(이하, "PMOS"라고 한다)(205)의 드레인 전극과 NMOS(206)의 드레인 전극은 접속되어 있고, 이들의 접속 개소는 노드(N1)와도 접속되어 있다. PMOS(205)의 소스 전극은 단자(208)에 접속되고, PMOS(205)의 게이트 전극은 노드(N2)에 접속되어 있다. 또한, 노드(N1)는 용량 소자(224)를 통하여 단자(209)와 접속되어 있다. 노드(N2)의 전압에 따라, PMOS(205)에 전류가 흐르고, NMOS(206)와 PMOS(205)가 접속되어 있는 것에 의해, NMOS(206)에도 전류가 흐른다. NMOS(206)에 전류가 흐르면, 그 전류에 대응한 전압이 노드(N1)에 발생한다. 또한, 용량 소자(224)는 노드(N2)의 전압이나 단자(208)의 전압이 갑자기 변동한 경우, PMOS(205)의 전류가 변화하여도 NMOS(206)에 의해 발생하는 전압의 변동을 억제할 수 있다.
또한, 노드(N2)에는 정(定)전류 회로(10)가 접속되어 있다.
정전류 회로(10)는 전류 미러(current mirror) 회로를 구성하는 PMOS(201, 202), NMOS(203, 204) 및 저항(207)을 가지고 있다. PMOS(201, 202)의 게이트 전극 및 PMOS(202)의 드레인 전극은 노드(N2)에 접속되어 있고, PMOS(201, 202)의 소 스 전극은 단자(208)에 접속되어 있다. PMOS(201)의 드레인 전극은 NMOS(204)의 게이트 전극 및 NMOS(203)의 드레인 전극에 접속되어 있다. NMOS(204)의 드레인 전극은 노드(N2)에 접속되어 있다. NMOS(204)의 소스 전극은 NMOS(203)의 게이트 전극과 접속되고, 또한 저항(207)을 통하여 단자(209)에 접속되어 있다. 또한, NMOS(203)의 소스 전극은 단자(209)에 접속되어 있다.
정전류 회로(10)는 저항(207)에 흐르는 일정 전류를 NMOS(203, 204) 및 PMOS(201, 202)에 흘릴 수 있다. 또한, 저항(207)에 흐르는 일정 전류는 저항(207)의 저항값에 따라 변화시킬 수 있다. 이와 같이 하여, 저항(207)에 흐르는 일정 전류에 대응한 전압이 노드(N2)에 발생한다.
한편, 노드(N1)에는 전압 제어 발진회로(11)가 접속되어 있다.
전압 제어 발진회로(11)는 PMOS(210, 212, 213, 216, 217, 220, 221) 및 NMOS(211, 214, 215, 218, 219, 222, 223)을 가지고 있다. 노드(N1)에는 NMOS(211, 215, 219, 223)의 게이트 전극이 접속되어 있다. NMOS(211, 215, 219, 223)의 소스 전극은 단자(209)에 접속되고, PMOS(210, 212, 216, 220)의 소스 전극은 단자(208)에 접속되어 있다. 또한, NMOS(211)의 드레인 전극은 PMOS(210)의 게이트 전극과 드레인 전극 및 PMOS(212, 216, 220)의 게이트 전극에 접속되어 있다. PMOS(212)의 드레인 전극은 PMOS(213)의 소스 전극에 접속되고, PMOS(216)의 드레인 전극은 PMOS(217)의 소스 전극에 접속되고, PMOS(220)의 드레인 전극은 PMOS(221)의 소스 전극에 접속되어 있다. NMOS(215)의 드레인 전극은 NMOS(214)의 소스 전극에 접속되고, NMOS(219)의 드레인 전극은 NMOS(218)의 소스 전극에 접속 되고, NMOS(223)의 드레인 전극은 NMOS(222)의 소스 전극에 접속되어 있다. PMOS(213)의 드레인 전극은 NMOS(214)의 드레인 전극, PMOS(217)의 게이트 전극 및 NMOS(218)의 게이트 전극에 접속되어 있다. PMOS(217)의 드레인 전극은 NMOS(218)의 드레인 전극, PMOS(221)의 게이트 전극 및 NMOS(222)의 게이트 전극에 접속되어 있다. PMOS(221)의 드레인 전극은 NMOS(222)의 드레인 전극, PMOS(213)의 게이트 전극, NMOS(214)의 게이트 전극 및 출력 단자(230)에 접속되어 있다.
노드(N1)에 발생하는 전압에 따라, NMOS(211, 215, 219, 223)에 흐르는 전류가 결정된다. 또한, PMOS(210)에도 NMOS(211)와 같은 전류가 흐른다. 따라서, PMOS(210)의 게이트 전극에는 PMOS(210)에 흐르는 전류에 대응한 전압이 발생한다. 이 PMOS(210)의 게이트 전극에 발생한 전압에 따라, PMOS(212, 216, 220)에 흐르는 전류가 결정된다.
또한, PMOS(213) 및 NMOS(214)는 PMOS(213) 및 NMOS(214)의 게이트 전극이 입력 단자가 되고, 드레인 전극이 출력 단자가 되는 인버터의 구성을 하고 있다. PMOS(217) 및 NMOS(218), PMOS(221) 및 NMOS(222)도 마찬가지로, 각각 인버터의 구성을 하고 있다. 각 인버터를 구성하고 있는 입력 단자에는 다른 인버터를 구성하고 있는 출력 단자가 접속되어 있고, 출력 신호가 입력 신호가 되는 피드백 회로를 구성하고 있다. 이것은 링 오실레이터라고 불리고, 출력 단자(230)로부터 주파수를 가지는 신호를 출력할 수 있다. 또한, 각 인버터를 구성하는 PMOS와 NMOS에는 노드(N1)의 전압에 대응한 전류가 흐르게 되기 때문에, 흐르는 전류에 따라 발진 주파수가 변동한다. 즉, 노드(N1)의 전압에 따라 발진 주파수를 변화시킬 수 있 다.
다음에, 상기에 나타낸 발진회로의 동작에 대하여 설명한다. 단자(208)와 단자(209) 사이에 전압을 가하면, 노드(N2)에 발생한 전압에 의해, 정전류 회로(10)로부터 PMOS(205)에 전류가 흐른다. 또한, NMOS(206)에도 PMOS(205)와 같은 전류가 흐르고, 전류에 대응한 전압이 노드(N1)에 발생한다. 이와 같이, 전압이 발생하는 노드(N1)에 접속되어 있는 전압 제어 발진회로(11)가 노드(N1)에 발생한 전압에 대응한 주파수를 가지는 신호를 출력한다.
또한, 단자(208)와 단자(209) 사이의 전압을 크게 하여도, 정전류 회로(10)는 일정 전류를 흘리기 때문에, PMOS(205)의 게이트-소스간 전압은 변화하지 않는다. PMOS(205)에 흐르는 전류는 설령 PMOS(205)의 게이트-소스간 전압이 일정한 경우에도, PMOS(205)의 드레인-소스간 전압에 따라 변화한다. 이와 같이, PMOS(205)의 전류가 변화하면, NMOS(206)에 흐르는 전류가 변화하기 때문에, 노드(N1)에 발생하는 전압은 변화한다.
또한, 전압 제어 발진회로(11)는 단자(208)와 단자(209) 사이의 전압이 일정한 경우, 노드(N1)의 전압에 대응한 주파수를 가지는 신호를 출력한다. 노드(N1)의 전압이 V1으로부터 V1보다 큰 V2로 변동한 경우(V1＜V2), V1에 대응한 주파수를 F1이라 하고, V2에 대응한 주파수를 F2라고 하면, F1보다 F2가 커진다(F1＜F2). 한편, 노드(N1)의 전압을 일정하게 한 경우, 전압 제어 발진회로(11)는 단자(208)와 단자(209) 사이의 전압에 대응한 주파수를 가지는 신호를 출력한다. 단자(208)와 단자(209) 사이의 전압을 V3로부터 V3보다 큰 V4로 변동한 경우(V3＜V4), V3에 대응한 주파수를 F3이라 하고, V4에 대응한 주파수를 F4라고 하면, F3보다 F4가 작아진다(F3＞F4).
예를 들어, 단자(208)와 단자(209) 사이의 전압이 커진 경우에도, 동시에 노드(N1)의 전압도 커지기 때문에, 전압 제어 발진회로(11)의 발진 주파수를 일정하게 유지할 수 있다. 한편, 단자(208)와 단자(209) 사이의 전압이 작아진 경우에는, 동시에 노드(N1)의 전압도 작아지기 때문에, 전압 제어 발진회로(11)의 발진 주파수를 일정하게 유지할 수 있다.
이상과 같이, 단자(208)와 단자(209) 사이의 전압이 변화한 경우에도, 본 발명의 발진회로는 발진 주파수의 변화를 억제하여, 보다 안정한 주파수를 가지는 신호를 출력할 수 있다.
정전류 회로(10)는 상기 형태에 한정되지 않고, 정전류를 흘리는 구성이고, PMOS(205)의 게이트-소스간 전압이 일정하게 되는 것이면 된다.
전압 제어 발진회로(11)는 상기 형태에 한정하지 않고, 노드(N1)의 전압에 의해 주파수를 가지는 신호를 발생시키는 것이면 된다.
[실시형태 2]
본 실시형태에서는, 실시형태 1과는 다른 본 발명의 발진회로의 일 구성을 도 2에 나타낸다. 도 2에서, 단자(1708)는 입력 전압 단자이고, 단자(1709)는 입력 전압의 기준 전압 단자이다. PMOS(1705)의 게이트 전극은 노드(N11)에 접속되고, PMOS(1705)의 소스 전극은 단자(1708)에 접속되어 있다. PMOS(1705)의 드레인 전극과 NMOS(1706)의 드레인 전극은 접속되어 있고, 이들의 접속 개소는 노드(N11)와도 접속되어 있다. NMOS(1706)의 소스 전극은 단자(1709)에 접속되고, NMOS(1706)의 게이트 전극은 노드(N12)에 접속되어 있다. 또한, 노드(N11)는 용량 소자(1724)를 통하여 단자(1708)와 접속되어 있다. 노드(N12)의 전압에 의해, NMOS(1706)에 전류가 흐르고, PMOS(1705)와 NMOS(1706)가 접속됨으로써, PMOS(1705)에도 전류가 흐른다. PMOS(1705)에 전류가 흐르면, 그 전류에 대응한 전압이 노드(N11)에 발생한다. 또한, 용량 소자(1724)는 노드(N12)의 전압이나 단자(1708)의 전압이 갑자기 변동한 경우, NMOS(1706)의 전류가 변화하여도, PMOS(1705)에 의해 발생하는 전압의 변동을 억제할 수 있다.
또한, 노드(N12)에는 정전류 회로(110)가 접속되어 있다.
정전류 회로(110)는 전류 미러 회로를 구성하는 PMOS(1701, 1702), NMOS(1703, 1704) 및 저항(1707)을 가지고 있다. NMOS(1703, 1704)의 게이트 전극 및 NMOS(1704)의 드레인 전극은 노드(N12)에 접속되어 있다. NMOS(1703, 1704)의 소스 전극은 단자(1709)에 접속되어 있다. NMOS(1703)의 드레인 전극은 PMOS(1702)의 게이트 전극 및 PMOS(1701)의 드레인 전극에 접속되어 있다. PMOS(1702)의 드레인 전극은 노드(N12)에 접속되어 있다. PMOS(1702)의 소스 전극은 PMOS(1701)의 게이트 전극에 접속되고, 또한, 저항(1707)을 통하여 단자(1708)에 접속되어 있다. 또한, PMOS(1701)의 소스 전극은 단자(1708)에 접속되어 있다.
정전류 회로(110)는 저항(1707)에 흐르는 일정 전류를 PMOS(1701, 1702) 및 NMOS(1703, 1704)에 흘릴 수 있다. 또한, 저항(1707)에 흐르는 일정 전류는 저항(1707)의 저항값에 따라 변화시킬 수 있다. 이와 같이 하여, 저항(1707)에 흐르 는 일정 전류에 대응한 전압이 노드(N12)에 발생한다.
한편, 노드(N11)에는 전압 제어 발진회로(111)가 접속되어 있다.
전압 제어 발진회로(111)는 PMOS(1710, 1712, 1713, 1716, 1717, 1720, 1721) 및 NMOS(1711, 1714, 1715, 1718, 1719, 1722, 1723)을 가지고 있다. 노드(N11)에는 PMOS(1710, 1712, 1716, 1720)의 게이트 전극이 접속되어 있다. PMOS(1710, 1712, 1716, 1720)의 소스 전극은 단자(1708)에 접속되고, NMOS(1711, 1715, 1719, 1723)의 소스 전극은 단자(1709)에 접속되어 있다. 또한, PMOS(1710)의 드레인 전극은 NMOS(1711)의 게이트 전극 및 드레인 전극 및 NMOS(1715, 1719, 1723)의 게이트 전극에 접속되어 있다. PMOS(1712)의 드레인 전극은 PMOS(1713)의 소스 전극에 접속되고, PMOS(1716)의 드레인 전극은 PMOS(1717)의 소스 전극에 접속되고, PMOS(1720)의 드레인 전극은 PMOS(1721)의 소스 전극에 접속되어 있다. NMOS(1715)의 드레인 전극은 NMOS(1714)의 소스 전극에 접속되고, NMOS(1719)의 드레인 전극은 NMOS(1718)의 소스 전극에 접속되고, NMOS(1723)의 드레인 전극은 NMOS(1722)의 소스 전극에 접속되어 있다. PMOS(1713)의 드레인 전극은 NMOS(1714)의 드레인 전극, PMOS(1717)의 게이트 전극 및 NMOS(1718)의 게이트 전극에 접속되어 있다. PMOS(1717)의 드레인 전극은 NMOS(1718)의 드레인 전극, PMOS(1721)의 게이트 전극 및 NMOS(1722)의 게이트 전극에 접속되어 있다. PMOS(1721)의 드레인 전극은 NMOS(1722)의 드레인 전극, PMOS(1713)의 게이트 전극, NMOS(1714)의 게이트 전극 및 출력 단자(1730)에 접속되어 있다.
노드(N11)에 발생하는 전압에 따라, PMOS(1710, 1712, 1716, 1720)에 흐르는 전류가 결정된다. 또한, NMOS(1711)에도 PMOS(1710)와 같은 전류가 흐른다. 따라서, NMOS(1711)의 게이트 전극에는 NMOS(1711)에 흐르는 전류에 대응한 전압이 발생한다. 이 NMOS(1711)의 게이트 전극에 발생한 전압에 따라, NMOS(1715, 1719, 1723)에 흐르는 전류가 결정된다.
또한, PMOS(1713) 및 NMOS(1714)는 PMOS(1713) 및 NMOS(1714)의 게이트 전극이 입력 단자가 되고, 드레인 전극이 출력 단자가 되는 인버터의 구성을 하고 있다. PMOS(1717) 및 NMOS(1718), PMOS(1721) 및 NMOS(1722)도 마찬가지로, 각각 인버터의 구성을 하고 있다. 각 인버터를 구성하고 있는 입력 단자에는 다른 인버터를 구성하고 있는 출력 단자가 접속되어 있고, 출력 신호가 입력 신호가 되는 피드백 회로를 구성하고 있다. 이것은 링 오실레이터라고 불리고, 출력 단자(1730)로부터 주파수를 가지는 신호를 출력할 수 있다. 또한, 각 인버터를 구성하는 PMOS와 NMOS에는 노드(N11)의 전압에 대응한 전류가 흐르게 되기 때문에, 흐르는 전류에 따라 발진 주파수가 변동한다. 즉, 노드(N11)의 전압에 따라, 주파수 가지는 신호를 변화시킬 수 있다.
다음에, 상기에 나타낸 발진회로의 동작에 대하여 설명한다. 단자(1708)와 단자(1709) 사이에 전압을 가하면, 노드(N12)에 발생한 전압에 의하여, 정전류 회로(110)로부터 NMOS(1706)에 전류가 흐른다. 또한, PMOS(1705)에도 NMOS(1706)와 같은 전류가 흐르고, 전류에 대응한 전압이 노드(N11)에 발생한다. 이와 같이, 전압이 발생하는 노드(N11)에 접속되어 있는 전압 제어 발진회로(111)가 노드(N11)에 발생한 전압에 대응한 주파수를 가지는 신호를 출력한다.
또한, 단자(1708)와 단자(1709) 사이의 전압을 크게 하여도, 정전류 회로(110)는 일정 전류를 흘리기 때문에, NMOS(1706)의 게이트-소스간 전압은 변화하지 않는다. NMOS(1706)에 흐르는 전류는 설령 NMOS(1706)의 게이트-소스간 전압이 일정한 경우에도, NMOS(1706)의 드레인-소스간 전압에 따라 변화한다. 이와 같이, NMOS(1706)의 전류가 변화하면 PMOS(1705)에 흐르는 전류가 변화하기 때문에, 노드(N11)에 발생하는 전압은 변화한다.
또한, 전압 제어 발진회로(111)는 단자(1708)와 단자(1709) 사이의 전압이 일정한 경우, 단자(1708)와 노드(N11) 사이의 전압에 대응한 주파수를 가지는 신호를 출력한다. 단자(1708)와 노드(N11) 사이의 전압이 V5로부터 V5보다 큰 V6로 변동한 경우(V5＜V6), V5에 대응한 주파수를 F5라 하고, V6에 대응한 주파수를 F6이라 하면, F5보다 F6가 커진다(F5＜F6). 한편, 단자(1708)와 노드(N11) 사이의 전압을 일정하게 한 경우, 전압 제어 발진회로(111)는 단자(1708)와 단자(1709) 사이의 전압에 대응한 주파수를 가지는 신호를 출력한다. 단자(1708)와 단자(1709) 사이의 전압을 V7로부터 V7보다 큰 V8로 변동한 경우(V7＜V8), V7에 대응한 주파수를 F7이라 하고, V8에 대응한 주파수를 F8이라 하면, F7보다 F8이 작아진다(F7＞F8).
예를 들어, 단자(1708)와 단자(1709) 사이의 전압이 커진 경우에도, 동시에 단자(1708)와 노드(N11) 사이의 전압도 커지기 때문에, 전압 제어 발진회로(111)의 발진 주파수를 일정하게 유지할 수 있다. 한편, 단자(1708)와 단자(1709) 사이의 전압이 작아진 경우에는, 동시에 노드(N11)의 전압도 작아지기 때문에, 전압 제어 발진회로(111)의 발진 주파수를 일정하게 유지할 수 있다.
이상과 같이, 단자(1708)와 단자(1709) 사이의 전압이 변화한 경우에도, 본 발명의 발진회로는 발진 주파수의 변화를 억제하여, 보다 안정한 주파수를 가지는 신호를 출력할 수 있다.
정전류 회로(110)는 상기 형태에 한정되지 않고, 정전류를 흘리는 구성이고, NMOS(1706)의 게이트-소스간 전압이 일정하게 되는 것이라면 된다.
전압 제어 발진회로(111)는 상기 형태에 한정되지 않고, 단자(1708)와 노드(N11) 사이의 전압에 의해 주파수를 가지는 신호를 발생시키는 것이라면 된다.
[실시형태 3]
본 실시형태에서는, 상기 실시형태들에서 나타낸 발진회로를 가지고, 또한, 무선으로 정보의 송수신이 가능한 반도체장치에 관하여 도면을 참조하여 설명한다.
근년, 초소형 IC 칩과 무선 통신용의 안테나를 조합한 RFID 태그 등의 반도체장치가 각광을 받고 있다. RFID 태그는 무선 통신 장치(리더/라이터라고도 한다)를 사용한 통신 신호의 수수(授受)에 의해 데이터의 기입 및 판독을 할 수 있다. 또한, RFID 태그(이하, 단순히 RFID라고 한다)는 IC(Integrated Circuit) 태그, IC 칩, RF 태그, 무선 태그, 전자 태그라고도 불린다.
RFID 등의 무선으로 정보의 송수신이 가능한 반도체장치의 응용 분야로서, 예를 들면, 유통업계에서의 상품 관리를 들 수 있다. 현재는 바코드 등을 이용한 상품 관리가 주류이지만, 바코드는 광학적으로 읽어내기 때문에, 차폐물이 있으면 데이터를 읽어낼 수 없다. 한편, RFID에서는 무선으로 데이터를 읽어내기 때문에, 차폐물이 있어도 읽어낼 수 있다. 따라서, 상품 관리의 효율화, 저비용화 등이 기 대되고 있다. 그 외에, 승차권, 항공 여객권, 요금 자동정산 등, 광범위한 응용이 기대되고 있다.
이와 같은 RFID로서 본 발명을 사용한 반도체장치의 일 형태에 대하여 도 3에 나타내는 블록도를 사용하여 설명한다.
도 3의 RFID(300)는 안테나 회로(301) 및 신호 처리 회로(302)로 구성되어 있다. 또한, 신호 처리 회로(302)는 정류회로(303), 전원회로(304), 복조회로(305), 발진회로(306), 논리회로(307), 메모리 제어 회로(308), 메모리 회로(309), 논리회로(310), 증폭기(311), 변조회로(312)로 구성되어 있다.
RFID(300)에서, 안테나 회로(301)에 의해 수신된 통신 신호는 신호 처리 회로(302)의 복조회로(305)에 입력된다. 수신되는 통신 신호, 즉, 안테나 회로(301)와 리더/라이터 사이에서 송수신되는 신호의 주파수는 125 kHz, 13.56 MHz, 915 MHz, 2.45 GHz 등이 있고, 각각 ISO 규격 등으로 설정된다. 물론, 안테나 회로(301)와 리더/라이터 사이에서 송수신되는 신호의 주파수는 이것에 한정되지 않고, 예를 들면, 서브밀리미터파인 300 GHz∼3 THz, 밀리미터파인 30 GHz∼300 GHz, 마이크로파인 3 GHz∼30 GHz, 극초단파인 300 MHz∼3 GHz, 초단파인 30 MHz∼300 MHz, 단파인 3 MHz∼30 MHz, 중파인 300 kHz∼3 MHz, 장파인 30 kHz∼300 kHz, 및 초장파인 3 kHz∼30 kHz 중의 어느 주파수라도 사용할 수 있다. 또한, 안테나 회로(301)와 리더/라이터 사이에서 송수신되는 신호는 반송파를 변조한 신호이다. 반송파의 변조 방식은 아날로그 변조이어도 좋고 디지털 변조이어도 좋고, 진폭 변조, 위상 변조, 주파수 변조 및 스펙트럼 확산 중 어느 것이어도 좋다. 바람직하 게는, 진폭 변조 또는 주파수 변조로 하면 좋다.
본 실시형태에서는, 통신 신호로서의 반송파가 915 MHz인 경우에 대하여 설명한다. 또한, RFID에서 신호를 처리하기 위해서는 기준이 되는 클록 신호가 필요하고, 여기서는 실시형태 1 또는 실시형태 2에 나타낸 발진회로(306)를 사용하여 클록 신호를 생성한다. 발진회로(306)로부터 출력된 발진 신호는 클록 신호로서 논리회로(307)에 공급된다. 또한, 변조된 반송파는 복조회로(305)에서 복조된다. 복조 후의 신호도 논리회로(307)에 보내져 해석된다. 논리회로(307)에서 해석된 신호는 메모리 제어 회로(308)로 보내지고, 그것에 기초하여 메모리 제어 회로(308)는 메모리 회로(309)를 제어하고, 메모리 회로(309)에 기억된 데이터를 취출하여, 논리회로(310)로 보낸다. 논리회로(310)로 보내진 신호는 논리회로(310)에서 엔코드(encode) 처리된 후, 증폭기(311)로 증폭되고, 그 신호에 의해 변조회로(312)는 반송파에 변조를 건다. 이 변조된 반송파에 의해 리더/라이터가 RFID로부터의 신호를 인식한다. 한편, 정류회로(303)에 들어간 반송파는 정류된 후, 전원회로(304)에 입력된다. 이렇게 하여 얻어진 전원 전압을 전원회로(304)로부터 복조회로(305), 발진회로(306), 논리회로(307), 메모리 제어 회로(308), 메모리 회로(309), 논리회로(310), 증폭기(311), 변조회로(312) 등에 공급한다. 또한, 전원회로(304)는 반드시 필요하지는 않지만, 여기서는 입력 전압을 강압(降壓), 승압(昇壓)이나 정부(正負) 반전시키는 기능을 가지고 있다. 이상과 같이 하여, RFID(300)는 동작한다.
또한, 안테나 회로(301)의 안테나의 형상에 대해서는 특별히 한정되지 않는 다. 예를 들면, 도 4(A)와 같이, 기판 위의 신호 처리 회로(352)의 주위에, 일면의 안테나(351)를 배치한 구조를 취하여도 좋다. 또한, 도 4(B)와 같이, 기판 위의 신호 처리 회로(352)의 주위에, 가는 안테나(351)를 신호 처리 회로(352)의 주위를 돌도록 배치한 구조를 취하여도 좋다. 또한, 도 4(C)와 같이, 기판 위의 신호 처리 회로(352)에 대하여 고주파수의 전자파를 수신하기 위한 안테나(351)의 형상을 취하여도 좋다. 또한, 도 4(D)와 같이, 기판 위의 신호 처리 회로(352)에 대하여 180도 무지향성(어느 방향으로부터도 마찬가지로 수신 가능)인 안테나(351)의 형상을 취하여도 좋다. 또한, 도 4(E)와 마찬가지로, 기판 위의 신호 처리 회로(352)에 대하여 봉 형상으로 길게 늘인 안테나(351)의 형상을 취하여도 좋다. 또한, 신호 처리 회로와 안테나 회로의 안테나와의 접속에 대해서는 특별히 한정되지 않는다. 예를 들면, 안테나(351)와 신호 처리 회로(352)를 와이어 본딩 접속이나 범프 접속을 사용하여 접속하거나, 또는 칩화한 신호 처리 회로(352)의 일면을 전극으로 하여 안테나(351)에 부착하는 방법을 취하여도 좋다. 또한, 신호 처리 회로(352)와 안테나(351)의 부착에는 ACF(Anisotropic Conductive Film : 이방성 도전성 필름)를 사용할 수 있다. 또한, 안테나에 필요한 길이는 수신에 사용하는 주파수에 따라 다르다. 예를 들면, 주파수가 2.45 GHz인 경우에는 반파장 다이폴 안테나를 마련한다면 약 60 mm(1/2 파장), 모노폴 안테나를 마련한다면 약 30 mm(1/4 파장)로 하면 좋다.
또한, 안테나(351)는 신호 처리 회로(352)와 함께 동일 기판 위에 적층하여 형성하는 구성으로 하여도 좋고, 외부 부착 안테나를 사용한 구성이어도 좋다. 물 론, 신호 처리 회로(352)의 상부 또는 하부에 안테나(351)가 형성된 구성이어도 좋다.
또한, 도 3의 안테나 회로(301)에 도 4(B)의 형상을 채용한 경우, 안테나 회로(301)는 도 5(A)에 나타내는 바와 같이 안테나(401)와 공진 용량 소자(402)로 구성될 수 있다. 이와 같은 경우, 안테나(401) 및 공진 소자(402)를 합하여 안테나 회로(403)라고 하기로 한다.
또한, 정류회로(303)는 안테나 회로(301)가 수신하는 반송파에 의해 유도되는 교류 신호를 직류 신호로 변환하는 회로이면 된다. 예를 들면, 도 5(B)에 나타내는 바와 같이, 다이오드(404), 다이오드(405), 평활 용량 소자(406)에 의해 정류회로(407)를 구성하면 좋다.
RFID는 리더/라이터와의 거리 등에 따라, 얻어지는 전원 전압값이 변화하기 쉽지만, 본 발명의 발진회로를 사용함으로써, 설령 전원 전압값이 변화한 경우라도, 전원 전압값에 기인하는 클록 신호의 변화를 억제하여, 안정한 클록을 생성할 수 있다. 따라서, 신뢰성이 높고 무선으로 정보의 송수신이 가능한 반도체장치를 얻을 수 있다.
또한, 본 발명의 RFID는 도 3에 나타내는 구성에 더하여, 도 6에 나타내는 바와 같이 배터리(361)를 가지고 있어도 좋다. 정류회로(303)로부터 출력되는 전원 전압이 신호 처리 회로(302)를 동작시키는데 충분하지 않을 때에는 배터리(361)로부터도 신호 처리 회로(302)를 구성하는 각 회로, 예를 들면, 복조회로(305), 발진회로(306), 논리회로(307), 메모리 제어 회로(308), 메모리 회로(309), 논리회 로(310), 증폭기(311), 변조회로(312) 등에 전원 전압을 공급할 수 있다. 또한, 배터리(361)로부터 발진회로(306)에 전원 전압을 공급한 경우에도, 다른 아날로그 회로가 발생하는 노이즈나 디지털 회로가 발생하는 펄스 노이즈에 의한 영향에 의해, 반드시 일정한 전원 전압을 발진회로(306)에 공급할 수 있는 것은 아니다. 따라서, 도 6에 나타내는 RFID(360)에서도 본 발명의 발진회로를 사용하는 것은 효과적이고, RFID로서의 신뢰성을 향상시키는 것이 가능하게 된다. 예를 들면, 정류회로(303)로부터 출력되는 전원 전압이 신호 처리 회로(302)를 동작시키기 위해 필요한 전원 전압보다 충분히 클 때에, 정류회로(303)로부터 출력되는 전원 전압 중 잉여분을 배터리(361)에 충전하고, 저장되는 에너지를 얻어도 좋다. 또한, RFID에 안테나 회로(301) 및 정류회로(303)와는 별도로 안테나 회로 및 정류회로를 더 마련함으로써, 무작위로 생긴 전파 등으로부터 배터리(361)에 저장하는 에너지를 얻어도 좋다.
또한, 배터리란, 충전함으로써 연속 사용 시간을 회복할 수 있는 전지를 말한다. 배터리로서는, 시트 형상으로 형성된 전지를 사용하는 것이 바람직하고, 예를 들면, 겔(gel)상 전해질을 사용하는 리튬 폴리머 전지나, 리튬 이온 전지, 리튬 2차 전지 등을 사용함으로써, 소형화가 가능하다. 물론, 충전 가능한 전지라면 무엇이든 좋고, 니켈 수소 전지, 니켈 카드뮴 전지 등이어도 좋고, 또한 대용량의 콘덴서 등을 사용하여도 좋다.
또한, 전원회로(304)에 레귤레이터 회로를 사용하여 안정한 전원 전압을 공급하여도 좋다. 이 경우에도, 상기와 같이, 다른 아날로그 회로가 발생하는 노이 즈나 디지털 회로가 발생하는 펄스 노이즈에 의한 영향에 의해, 반드시 일정한 전원 전압을 발진회로(306)에 공급할 수 있는 것은 아니다. 따라서, 본 발명의 발진회로를 사용하는 것은 효과적이고, RFID로서의 신뢰성을 더욱 향상시킬 수 있다. 물론, 도 6의 RFID에 포함되는 전원회로에 레귤레이터 회로를 사용할 수도 있다.
또한, 본 실시형태는 본 명세서 중의 다른 실시형태의 기재와 적절히 조합하는 것이 가능하다.
[실시형태 4]
본 실시형태에서는, 상기 실시형태에서 나타낸 RFID 등의 반도체장치의 제작방법의 일례에 관하여 부분 단면도를 사용하여 설명한다.
먼저, 도 7(A)에 나타내는 바와 같이, 기판(501)의 일 표면에 절연막(502)을 사이에 두고 박리층(503)을 형성하고, 계속하여, 하지막으로서 기능하는 절연막(504)과 반도체막(505)(예를 들면, 비정질 규소를 함유하는 막)을 적층하여 형성한다. 또한, 절연막(502), 박리층(503), 절연막(504) 및 반도체막(505)은 연속하여 형성될 수 있다.
또한, 기판(501)은 유리 기판, 석영 기판, 금속 기판(예를 들면, 스테인리스 강 기판 등), Si 기판 등의 반도체 기판으로부터 선택되는 것이다. 그 외에도, 플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르 술폰(PES), 아크릴 등의 기판을 선택할 수도 있다. 또한, 본 공정에서는 박리층(503)은 절연막(502)을 사이에 두고 기판(501)의 전면(全面)에 형성하고 있지만, 필요에 따라서, 기판(501)의 전면에 박리층을 형성한 후에, 포토 리소그래피법에 의해 선택적으로 형성하여도 좋다.
또한, 절연막(502)과 절연막(504)은 CVD법이나 스퍼터링법 등을 사용하여 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 절연 재료를 사용하여 형성한다. 예를 들면, 절연막(502)과 절연막(504)을 2층 구조로 하는 경우, 첫번째 층의 절연막으로서 질화산화규소막을 형성하고, 두번째 층의 절연막으로서 산화질화규소막을 형성하면 좋다. 또한, 첫번째 층의 절연막으로서 질화규소막을 형성하고, 두번째 층의 절연막으로서 산화규소막을 형성하여도 좋다. 절연막(502)은 기판(501)으로부터 박리층(503) 또는 그 위에 형성되는 소자에 불순물 원소가 혼입하는 것을 방지하는 블로킹층으로서 기능한다. 절연막(504)은 기판(501), 박리층(503)으로부터 그 위에 형성되는 소자에 불순물 원소가 혼입하는 것을 방지하는 블로킹층으로서 기능한다. 이와 같이, 블로킹층으로서 기능하는 절연막(502) 및 절연막(504)을 형성함으로써, 기판(501)으로부터는 Na 등의 알칼리 금속이나 알칼리토류 금속이, 그리고 박리층(503)으로부터는 박리층에 함유되는 불순물 원소가, 그 위에 형성되는 소자에 악영향을 주는 것을 방지할 수 있다. 또한, 기판(501)으로서 석영을 사용하는 경우에는 절연막(502, 504)을 생략하여도 좋다.
또한, 박리층(503)은 금속막이나 금속막과 금속 산화막의 적층 구조 등을 사용할 수 있다. 금속막으로서는, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir)으로부터 선택된 원소, 또는 이 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어지는 막을 단층 또는 적 층하여 형성한다. 또한, 이들 재료는 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법 등을 사용하여 형성할 수 있다. 금속막과 금속 산화막의 적층 구조로서는, 상기한 금속막을 형성한 후에, 산소 분위기하 또는 N2O 분위기하에서의 플라즈마 처리, 산소 분위기하 또는 N2O 분위기하에서의 가열 처리를 행함으로써, 금속막 표면에 이 금속막의 산화물 또는 산화질화물을 형성할 수 있다. 예를 들면, 금속막으로서 스퍼터링법이나 CVD법 등에 의해 텅스텐막을 형성한 경우, 텅스텐막에 플라즈마 처리를 행하는 것에 의하여, 텅스텐막 표면에 텅스텐 산화물로 이루어지는 금속 산화막을 형성할 수 있다. 또한, 이 경우, 텅스텐의 산화물은 WOx로 나타내어진다. X의 값은 2∼3이고, X가 2인 경우(WO2), X가 2.5인 경우(W2O5), X가 2.75인 경우(W4O11), X가 3인 경우(WO3) 등이 있다. 텅스텐의 산화물을 형성함에 있어서, 상기에 든 X의 값에 특별히 제약은 없고, 에칭 레이트 등을 기초로 어느 산화물을 형성할지를 결정하면 된다. 그 외에도, 예를 들면, 금속막(예를 들면, 텅스텐)을 형성한 후에, 이 금속막 위에 스퍼터링법으로 산화규소(SiO2) 등의 절연막을 형성함과 동시에, 금속막 위에 금속 산화물(예를 들면, 텅스텐 위에 텅스텐 산화물)을 형성하여도 좋다. 또한, 플라즈마 처리로서, 예를 들면, 고밀도 플라즈마 처리를 행하여도 좋다. 또한, 금속 산화막 외에도, 금속 질화물이나 금속 산화질화물을 사용하여도 좋다. 이 경우, 금속막에 질소 분위기하 또는 질소와 산소 분위기하에서 플라즈마 처리나 가열 처리를 행하면 좋다.
또한, 반도체막(505)은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의해 25∼200 nm(바람직하게는 30∼150 nm)의 두께로 형성한다.
다음에, 도 7(B)에 나타내는 바와 같이, 반도체막(505)에 레이저광을 조사하여 결정화를 행한다. 또한, 레이저광의 조사와 RTA 또는 퍼니스 어닐로를 사용하는 열 결정화법, 결정화를 조장하는 금속원소를 사용하는 열 결정화법을 조합시킨 방법 등에 의해 반도체막(505)의 결정화를 행하여도 좋다. 그 후, 얻어진 반도체막을 소망의 형상으로 에칭하여, 결정화한 반도체막(505a∼505f)을 형성하고, 이 반도체막(505a∼505f)을 덮도록 게이트 절연막(506)을 형성한다.
게이트 절연막(506)은 CVD법이나 스퍼터링법 등을 사용하여 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 절연 재료를 사용하여 형성한다. 예를 들면, 게이트 절연막(506)을 2층 구조로 하는 경우, 첫번째 층의 절연막으로서 산화질화규소막을 형성하고, 두번째 층의 절연막으로서 질화산화규소막을 형성하면 좋다. 또한, 첫번째 층의 절연막으로서 산화규소막을 형성하고, 두번째 층의 절연막으로서 질화규소막을 형성하여도 좋다.
반도체막(505∼505f)의 제조공정의 일례를 이하에 간단히 설명하면, 먼저, 플라즈마 CVD법을 사용하여, 막 두께 50∼60 nm의 비정질 반도체막을 형성한다. 다음에, 결정화를 조장하는 금속원소인 니켈을 함유하는 용액을 비정질 반도체막 위에 보유시킨 후, 비정질 반도체막에 탈수소화 처리(500℃, 1시간)와, 열 결정화 처리(550℃, 4시간)를 행하여 결정질 반도체막을 형성한다. 그 후, 레이저광을 조사하고, 포토리소그래피법을 사용함으로써, 결정화된 반도체막(505a∼505f)을 형성 한다. 또한, 결정화를 조장하는 금속원소를 사용하는 열 결정화를 행하지 않고 , 레이저광 조사만으로 비정질 반도체막의 결정화를 행하여도 좋다.
결정화에 사용하는 레이저 발진기로서는, 연속 발진형의 레이저 빔(CW 레이저 빔)이나 펄스 발진형의 레이저 빔(펄스 레이저 빔)이 있다. 여기서 사용할 수 있는 레이저 빔으로서는, Ar 레이저, Kr 레이저, 엑시머 레이저 등의 기체 레이저, 단결정의 YAG, YVO4, 고토감람석(forsterite)(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 다수 종이 첨가되어 있는 것을 매질로 하는 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저 중 1종 또는 다수 종으로부터 발진되는 것이 있다. 이와 같은 레이저 빔의 기본파, 및 이들 기본파의 제2 고조파 내지 제4 고조파의 레이저 빔을 조사함으로써, 대립경의 결정을 얻을 수 있다. 예를 들면, Nd:YVO4 레이저(기본파 1064 nm)의 제2 고조파(532 nm)나 제3 고조파(355 nm)를 사용할 수 있다. 이때, 레이저의 파워 밀도는 0.01∼100 MW/cm2 정도(바람직하게는 0.1∼10 MW/cm2)가 필요하다. 그리고, 주사 속도를 10∼2000 cm/sec 정도로 하여 조사한다. 또한, 단결정의 YAG, YVO4, 고토감람석(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)의 YAG, Y2O3, YVO4, YAlO3, GdVO4에 도펀트로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중 1종 또는 다수 종이 첨가되어 있는 것을 매질로 하는 레이저, Ar 이온 레이저, 또는 Ti:사파이어 레이저는 연속 발진시키는 것이 가능하고, Q 스위치 동작이나 모드 동기 등을 행함으로써 10 MHz 이상의 발진 주파수로 펄스 발진시키는 것도 가능하다. 10 MHz 이상의 발진 주파수로 레이저 빔을 발진시키면, 반도체막이 레이저에 의해 용해되고 나서 고화할 때까지의 사이에 다음의 펄스가 반도체막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 사용하는 경우와 달리, 반도체막 중에서 고액계면을 연속적으로 이동시킬 수 있기 때문에, 주사 방향을 향하여 연속적으로 성장한 결정립을 얻을 수 있다.
게이트 절연막(506)은 반도체막(505a∼505f)에 대하여 고밀도 플라즈마 처리를 행하고, 표면을 산화 또는 질화함으로써 형성하여도 좋다. 예를 들면, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리로 형성한다. 이 경우, 마이크로파의 도입에 의해 플라즈마를 여기하면, 낮은 전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의하여 반도체막의 표면을 산화 또는 질화할 수 있다.
이와 같은 고밀도 플라즈마를 사용한 처리에 의하여, 1∼20 nm, 대표적으로는 5∼10 nm의 절연막이 반도체막에 형성된다. 이 경우의 반응은 고상 반응이기 때문에, 이 절연막과 반도체막과의 계면 준위 밀도는 극히 낮게 할 수 있다. 이와 같은 고밀도 플라즈마 처리는 반도체막(결정성 실리콘, 또는 다결정 실리콘)을 직 접 산화(또는 질화)하기 때문에, 형성되는 절연막의 두께는 이상적으로는 편차를 극히 작게 할 수 있다. 더하여, 결정성 실리콘의 결정립계에서도 산화가 강하게 되는 일이 없기 때문에, 매우 바람직한 상태가 된다. 즉, 여기서 나타내는 고밀도 플라즈마 처리로 반도체막의 표면을 고상 산화함으로써, 결정립계에서 이상(異常)으로 산화반응을 시키는 일 없이, 균일성이 좋고 계면 준위 밀도가 낮은 절연막을 형성할 수 있다.
게이트 절연막(506)은 고밀도 플라즈마 처리에 의해 형성되는 절연막만을 사용하여도 좋고, 그것에 플라즈마나 열 반응을 이용한 CVD법으로 산화규소, 산질화규소, 질화규소 등의 절연막을 퇴적하여 적층시켜도 좋다. 어쨌든, 고밀도 플라즈마로 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 특성 편차를 작게 할 수 있다.
또한, 반도체막에 대하여 연속 발진 레이저 또는 10 MHz 이상의 주파수로 발진하는 레이저 빔을 조사하면서, 한 방향으로 주사하여 결정화시켜 얻어진 반도체막(505a∼505f)은 그 빔의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 채널 길이 방향(채널 형성 영역이 형성되었을 때 캐리어가 흐르는 방향)에 맞추어 트랜지스터를 배치하고, 상기 게이트 절연층을 조합시킴으로써, 특성 편차가 작고, 또한, 전계효과 이동도가 높은 박막트랜지스터(TFT)를 얻을 수 있다.
다음에, 게이트 절연막(506) 위에 제1 도전막과 제2 도전막을 적층하여 형성한다. 여기서는, 제1 도전막은 CVD법이나 스퍼터링법 등에 의해 20∼100 nm의 두께로 형성한다. 제2 도전막은 100∼400 nm의 두께로 형성한다. 제1 도전막과 제2 도전막은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성한다. 또는, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료에 의해 형성한다. 제1 도전막과 제2 도전막의 조합의 예로서, 질화탄탈막과 텅스텐막, 질화텅스텐막과 텅스텐막, 질화몰리브덴막과 몰리브덴막 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 제1 도전막과 제2 도전막을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층 구조가 아니라, 3층 구조인 경우에는 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
다음에, 포토리소그래피법을 사용하여 레지스트로 된 마스크를 형성하고, 게이트 전극과 게이트선을 형성하기 위한 에칭 처리를 행하여, 반도체막(505a∼505f)의 상방에 게이트 전극(507)을 형성한다. 여기서는, 게이트 전극(507)으로서 제1 도전막(507a)과 제2 도전막(507b)의 적층 구조로 형성한 예를 나타내고 있다.
다음에, 도 7(C)에 나타내는 바와 같이, 게이트 전극(507)을 마스크로 하여, 반도체막(505a∼505f)에 이온 도핑법 또는 이온 주입법에 의해, n형을 부여하는 불순물 원소를 저농도로 첨가한다. 그 후, 포토리소그래피법에 의해 레지스트로 된 마스크를 선택적으로 형성하고, p형을 부여하는 불순물 원소를 고농도로 첨가한다. n형을 나타내는 불순물 원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, n형을 부여하는 불순물 원소로서 인(P)을 사용하고, 1×1015∼1×1019 /cm3의 농도로 함유되도록 반도체막(505a∼505f)에 선택적으로 도입하여, n형을 나타내는 불순물 영역(508)을 형성한다. 또한, p형을 부여하는 불순물 원소로서 붕소(B)를 사용하고, 1×1019∼1×1020 /cm3의 농도로 함유되도록 선택적으로 반도체막(505c, 505e)에 도입하여, p형을 나타내는 불순물 영역(509)을 형성한다.
계속하여, 게이트 절연막(506)과 게이트 전극(507)을 덮도록 절연막을 형성한다. 절연막은 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 포함하는 막이나, 유기 수지 등의 유기 재료를 포함하는 막을 단층 또는 적층하여 형성한다. 다음에, 절연막을, 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 게이트 전극(507)의 측면에 접하는 절연막(510)(사이드월(sidewall)이라고도 부른다)을 형성한다. 절연막(510)은 LDD(Lightly Doped Drain) 영역을 형성할 때의 도핑용 마스크로서 사용된다.
계속하여, 포토리소그래피법에 의해 형성한 레지스트로 된 마스크와, 게이트 전극(507) 및 절연막(510)을 마스크로 사용하여 반도체막(505a, 505b, 505d, 505f)에 n형을 부여하는 불순물 원소를 고농도로 첨가하여, n형을 나타내는 불순물 영역(511)을 형성한다. 여기서는, n형을 부여하는 불순물 원소로서 인(P)을 사용하고, 1×1019∼1×1020 /cm3의 농도로 함유되도록 반도체막(505a, 505b, 505d, 505f)에 선택적으로 도입하여, 불순물 영역(508)보다 고농도의 n형을 나타내는 불순물 영 역(511)을 형성한다.
이상의 공정에 의해, 도 7(D)에 나타내는 바와 같이, n채널형 박막트랜지스터(500a, 500b, 500d, 500f)와 p채널형 박막트랜지스터(500c, 500e)가 형성된다. 또한, 이들 박막트랜지스터(500a∼500f)는 본 발명의 RFID 등의 반도체장치를 구성하는 박막트랜지스터이다. 물론, 이와 같이 하여 제조되는 박막트랜지스터를 본 발명의 발진회로를 구성하는 박막트랜지스터로서 이용하는 것도 가능하다.
또한, n채널형 박막트랜지스터(500a)에는, 게이트 전극(507)과 겹치는 반도체막(505a)의 영역에 채널 형성 영역, 게이트 전극(507) 및 절연막(510)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(511), 절연막(510)과 겹치는 영역으로서 채널 형성 영역과 불순물 영역(511) 사이에 저농도 불순물 영역(LDD 영역)이 각각 형성되어 있다. 또한, n채널형 박막트랜지스터(500b, 500d, 500f)도 마찬가지로 채널 형성 영역, 저농도 불순물 영역 및 불순물 영역(511)이 형성되어 있다.
또한, p채널형 박막트랜지스터(500c)에는, 게이트 전극(507)과 겹치는 반도체막(505c)의 영역에 채널 형성 영역, 게이트 전극(507)과 겹치지 않는 영역에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(509)이 각각 형성되어 있다. 또한, p채널형 박막트랜지스터(500e)도 마찬가지로 채널 형성 영역 및 불순물 영역(509)이 형성되어 있다. 또한, 여기서는, p채널형 박막트랜지스터(500c, 500e)에는 LDD 영역을 형성하지 않지만, p채널형 박막트랜지스터에 LDD 영역을 형성하여도 좋고, n채널형 박막트랜지스터에 LDD 영역을 형성하지 않는 구성으로 하여도 좋 다.
다음에, 도 8(A)에 나타내는 바와 같이, 반도체막(505a∼505f), 게이트 전극(507) 등을 덮도록 절연막을 단층 또는 적층하여 형성하고, 이 절연막 위에 박막트랜지스터(500a∼500f)의 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(509, 511)과 전기적으로 접속하는 도전막(513)을 형성한다. 절연막은 CVD법, 스퍼터링법, SOG법, 액적토출법, 스크린 인쇄법 등에 의해 규소의 산화물이나 규소의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료나 실록산 재료 등에 의해 단층 또는 적층으로 형성한다. 여기서는 이 절연막을 2층으로 형성하고, 첫번째 층의 절연막(512a)으로서 질화산화규소막을 형성하고, 두번째 층의 절연막(512b)으로서 산화질화규소막을 형성한다. 또한, 도전막(513)은 박막트랜지스터(500a∼500f)의 소스 전극 또는 드레인 전극을 형성한다.
절연막(512a, 512b)을 형성하기 전, 또는 절연막(512a, 512b) 중 하나 또는 다수의 박막을 형성한 후에, 반도체막의 결정성 회복이나 반도체막에 첨가된 불순물 원소의 활성화, 반도체막의 수소화를 목적으로 한 가열 처리를 행하면 좋다. 가열 처리에는 열 아닐, 레이저 아닐법 또는 RTA법 등을 적용하면 좋다.
또한, 도전막(513)은 CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 규소(Si)로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 단층 또는 적층 하여 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 또는 알루미늄을 주성분으로 하고, 니켈과, 탄소와 규소 중의 한쪽 또는 양쪽 모두를 함유하는 합금 재료에 상당한다. 도전막(513)은, 예를 들면, 배리어막과 알루미늄-규소(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄-규소(Al-Si)막과 질화티탄막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고 저렴하기 때문에, 도전막(513)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 된 배리어막을 형성하면, 반도체막 위에 얇은 자연 산화막이 생성되어 있었다고 하여도, 이 자연 산화막을 환원하여, 반도체막과 양호한 콘택트를 취할 수 있다.
다음에, 도전막(513)을 덮도록 절연막(514)을 형성하고, 이 절연막(514) 위에 박막트랜지스터의 소스 전극 또는 드레인 전극을 형성하는 도전막(513)과 전기적으로 접속하는 도전막(515)을 형성한다. 또한, 도 8(B)에는 박막트랜지스터(500a)의 소스 전극 또는 드레인 전극을 형성하는 도전막(513)과 전기적으로 접속된 도전막(515)이 도시되어 있다. 도전막(515)은 상기한 도전막(513)에서 나타낸 어느 재료라도 사용하여 형성할 수 있다.
계속하여, 도 8(B)에 나타내는 바와 같이, 안테나로서 기능하는 도전막(516)이 도전막(515)에 전기적으로 접속되도록 형성된다
절연막(514)은 CVD법이나 스퍼터링법 등에 의해, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 산소 또는 질소를 가지는 절연막이나, DLC(Diamond Like Carbon) 등의 탄소를 함유하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 된 단층 또는 적층 구조로 형성될 수 있다. 또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들면, 알킬기, 아릴기)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와, 플루오로기를 사용하여도 좋다.
또한, 도전막(516)은 CVD법, 스퍼터링법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법, 액적 토출법, 디스펜서법, 도금법 등을 사용하여 도전성 재료로 형성된다. 도전성 재료는 알루미늄(Al), 티탄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo)으로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 단층 구조 또는 적층 구조로 형성한다.
예를 들면, 스크린 인쇄법을 사용하여 안테나로서 기능하는 도전막(516)을 형성하는 경우에는, 입경이 수 nm 내지 수십 ㎛의 도전체 입자를 유기 수지에 용해 또는 분산시킨 도전성 페이스트를 선택적으로 인쇄함으로써 형성할 수 있다. 도전체 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티탄(Ti) 등의 어느 하나 이상의 금속 입자나, 할로겐화 은의 미립자, 또는 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는 금속 입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유기 수지로부터 선택된 하나 또는 다수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘 수지 등의 유기 수지를 들 수 있다. 또한, 도전막의 형성에 있어서, 도전성 페이스트를 압출한 후에 소성하는 것이 바람직하다. 예를 들면, 도전성 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들면, 입경 1 nm 이상 100 nm 이하)를 사용하는 경우, 150∼300℃의 온도 범위에서 소성함으로써 경화시켜 도전막을 얻을 수 있다. 또한, 땜납이나 무연 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입경 20 ㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 무연 땜납은 저비용이라는 이점을 가지고 있다.
다음에, 도 8(C)에 나타내는 바와 같이, 도전막(516)을 덮도록 절연막(517)을 형성한 후, 박막트랜지스터(500a∼500f), 도전막(516) 등을 포함하는 층(이하, "소자 형성층(518)"이라고 기재한다)을 기판(501)으로부터 박리한다. 여기서는, 레이저광(예를 들면, UV광)을 조사함으로써, 박막트랜지스터(500a∼500f)를 피한 영역에 개구부를 형성 후, 물리적인 힘을 사용하여 기판(501)으로부터 소자 형성층(518)을 박리하고 있다. 또한, 기판(501)으로부터 소자 형성층(518)을 박리하기 전에, 형성한 개구부에 에칭제를 도입하여 박리층(503)을 선택적으로 제거하여도 좋다. 에칭제는 불화할로겐 또는 할로겐간 화합물을 함유하는 기체 또는 액체를 사용한다. 예를 들면, 불화할로겐을 함유하는 기체로서, 3불화염소(ClF3)를 사용한 다. 그렇게 하면, 소자 형성층(518)은 기판(501)으로부터 박리된 상태가 된다. 또한, 박리층(503)은 모두 제거하지 않고 일부분을 잔존시켜도 좋다. 이렇게 함으로써, 에칭제의 소비량을 억제하고, 박리층의 제거에 필요한 처리 시간을 단축하는 것이 가능하게 된다. 또한, 박리층(503)을 제거한 후에도, 기판(501) 위에 소자 형성층(518)을 보유하여 두는 것이 가능하게 된다. 또한, 소자 형성층(518)이 박리된 기판(501)을 재이용함으로써, 비용을 삭감할 수 있다.
절연막(517)은 CVD법이나 스퍼터링법 등에 의해, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 산소 또는 질소를 가지는 절연막이나, DLC(Diamond Like Carbon) 등의 탄소를 함유하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 된 단층 또는 적층 구조로 형성할 수 있다.
본 실시형태에서는, 도 9(A)에 나타내는 바와 같이, 레이저광 조사에 의해 소자 형성층(518)에 개구부를 형성한 후에, 이 소자 형성층(518)의 한쪽 면(절연막(517)이 노출한 면)에 제1 시트재(519)를 부착한 후, 기판(501)으로부터 소자 형성층(518)을 박리한다.
다음에, 도 9(B)에 나타내는 바와 같이, 소자 형성층(518)의 다른 쪽 면(박리에 의해 노출한 면)에 제2 시트재(520)를 부착시킨 후, 가열 처리와 가압 처리 중의 한쪽 또는 양쪽을 행하여 제2 시트재(520)를 부착시킨다. 제1 시트재(519) 및 제2 시트재(520)로서는, 핫 멜트(hot-melt) 필름 등을 사용할 수 있다.
또한, 제1 시트재(519) 및 제2 시트재(520)로서, 정전기 등을 방지하는 대전 방지 대책을 실시한 필름(이하, 대전 방지 필름이라고 기재한다)을 사용할 수도 있다. 대전 방지 필름으로서는, 대전 방지 가능한 재료를 수지 중에 분산시킨 필름, 및 대전 방지 가능한 재료가 부착된 필름 등을 들 수 있다. 대전 방지 가능한 재료가 제공된 필름은 한 면에 대전 방지 가능한 재료를 제공한 필름이어도 좋고, 양면에 대전 방지 가능한 재료를 제공한 필름이어도 좋다. 또한, 한 면에 대전 방지 가능한 재료가 제공된 필름은 대전 방지 가능한 재료가 제공된 면을 필름의 내측이 되도록 층에 부착하여도 좋고, 필름의 외측이 되도록 부착하여도 좋다. 또한, 대전 방지 가능한 재료는 필름의 전면 또는 일부에 제공되어 있으면 좋다. 여기서의 대전 방지 가능한 재료로서는, 금속, 인듐과 주석의 산화물(ITO: Indium Tin Oxide), 양성 계면활성제나 양이온성 계면활성제나 비이온성 계면활성제 등의 계면활성제를 사용할 수 있다. 또한, 그 외에도, 대전 방지 재료로서, 측쇄에 카르복실기 및 4급 암모늄염기를 가지는 가교성 공중합체 고분자를 포함하는 수지 재료 등을 사용할 수 있다. 이들 재료를 필름에 붙이거나, 이겨넣거나, 또는 도포함으로써 대전 방지 필름으로 할 수 있다. 대전 방지 필름으로 봉지(封止)를 행함으로써, 상품으로서 취급할 때 외부로부터의 정전기 등에 의해 반도체 소자에 악영향이 미치는 것을 억제할 수 있다.
이상의 공정에 의하여, 본 발명의 반도체장치를 제조할 수 있다. 또한, 본 실시형태에서는, 안테나를 박막트랜지스터와 같은 기판 위에 형성하고 있는 예에 대하여 설명하였지만, 본 발명은 이 구성에 한정되는 것은 아니다. 박막트랜지스터를 가지는 층이 형성되는 제1 기판과, 안테나로서 기능하는 도전층이 형성되는 제2 기판을 도전성 입자를 함유하는 수지에 의해 부착함으로써, 박막트랜지스터와 안테나를 전기적으로 접속하여도 좋다.
상기에서는 기판 위에 박막트랜지스터 등의 소자를 형성한 후에 박리하는 공정을 나타냈지만, 박리를 행하지 않고 그대로 제품으로 하여도 좋다. 또한, 유리 기판 위에 박막트랜지스터 등의 소자를 형성한 후에, 이 유리 기판을 소자가 형성된 면과 반대측으로부터 연마함으로써 반도체장치의 박막화 및 소형화를 행할 수 있다.
또한, 본 실시형태는 본 명세서 중의 다른 실시형태의 기재와 적절히 조합하는 것이 가능하다.
[실시형태 5]
본 실시형태에서는, 상기 실시형태와는 다른 본 발명의 발진회로 또는 반도체장치에 포함되는 트랜지스터의 제조방법에 대하여 설명한다. 본 발명의 발진회로 또는 반도체장치에 포함되는 트랜지스터는 상기 실시형태에서 설명한 절연 기판 위의 박막트랜지스터 외에, 단결정 기판 위의 MOS 트랜지스터로 구성할 수도 있다.
본 실시형태에서는, 본 발명의 발진회로 또는 반도체장치에 포함되는 트랜지스터의 제조방법의 일례에 관하여 도 10∼도 12에 나타내는 부분 단면도를 사용하여 설명한다.
먼저, 도 10(A)에 나타내는 바와 같이, 반도체 기판(900)에, 소자를 분리한 영역(902, 903)(이하, 영역(902, 903)이라고도 기재한다)을 형성한다. 반도체 기판(900)에 형성된 영역(902, 903)은 각각 절연막(901)(필드 산화막이라고도 한다) 에 의해 분리되어 있다. 또한, 여기서는 반도체 기판(900)으로서 n형 도전형을 가지는 단결정 Si 기판을 사용하고, 반도체 기판(900)의 영역(903)에 p웰(well)(904)을 형성한 예를 나타내고 있다.
기판(900)은 반도체 기판이라면 특별히 한정되지 않고 사용할 수 있다. 예를 들면, n형 또는 p형 도전형을 가지는 단결정 Si 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 부착법 또는 SIMOX(Separation by Implanted Oxygen)법을 사용하여 제조된 SOI(Silicon on Insulator) 기판 등을 사용할 수 있다.
소자 분리 영역(902, 903)은 선택 산화법(LOCOS(Local Oxidation of Silicon)법) 또는 트렌치 분리법 등을 적절히 사용할 수 있다.
또한, 반도체 기판(900)의 영역(903)에 형성된 p웰은 반도체 기판(900)에 p형 도전형을 가지는 불순물 원소를 선택적으로 도입함으로써 형성할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
또한, 본 실시형태에서는, 반도체 기판(900)으로서 n형 도전형을 가지는 반도체 기판을 사용하고 있기 때문에, 영역(902)에는 불순물 원소를 도입하지 않지만, n형을 나타내는 불순물 원소를 도입함으로써, 영역(902)에 n웰을 형성하여도 좋다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. 한편, p형 도전형을 가지는 반도체 기판을 사용하는 경우에는, 영역(902)에 n형을 나타내는 불순물 원소를 도입하여 n웰을 형성하고, 영역(903)에는 불순물 원 소를 도입하지 않는 구성으로 하여도 좋다.
다음에, 영역(902, 903)을 덮도록 절연막(905, 906)을 각각 형성한다(도 10(B)).
절연막(905, 906)은, 예를 들면, 열처리를 행하여, 반도체 기판(900)에 형성된 영역(902, 903)의 표면을 산화시킴으로써 산화규소막으로 형성할 수 있다. 또한, 열산화법에 의해 산화규소막을 형성한 후에, 질화 처리를 행함으로써 산화규소막의 표면을 질화시켜, 산화규소막과 산소와 질소를 가지는 막(산질화규소막)의 적층 구조로 형성하여도 좋다.
또한, 플라즈마 처리를 사용하여 절연막(905, 906)을 형성하여도 좋다. 예를 들면, 반도체 기판(900)에 형성된 영역(902, 903)의 표면에, 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행함으로써, 절연막(905, 906)으로서 산화규소막 또는 질화규소막을 형성할 수 있다. 또한, 고밀도 플라즈마 처리에 의해, 영역(902, 903)의 표면에 산화 처리를 행한 후에, 재차 고밀도 플라즈마 처리를 행함으로써 질화 처리를 하여도 좋다. 이 경우, 영역(902, 903)의 표면에 접하여 산화규소막이 형성되고, 이 산화규소막 위에 산질화규소막이 형성된다. 따라서, 절연막(905, 906)은 산화규소막과 산질화규소막이 적층된 막이 된다. 또한, 열산화법에 의해 영역(902, 903)의 표면에 산화규소막을 형성한 후에, 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행하여도 좋다.
또한, 절연막(905, 906)은 후에 완성되는 트랜지스터에서 게이트 절연막으로서 기능한다.
다음에, 영역(902, 903)의 상방에 형성된 절연막(905, 906)을 덮도록 도전막을 형성한다(도 10(C)). 여기서는 도전막으로서 도전막(907)과 도전막(908)을 순차로 적층하여 형성한 예를 나타내고 있다. 물론, 도전막은 단층 또는 3층 이상의 적층 구조로 형성하여도 좋다.
도전막(907, 908)으로서는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 이들 원소를 질화한 금속 질화막으로 형성할 수도 있다. 그 외에도, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료으로 형성할 수도 있다.
여기서는, 도전막(907)으로서 질화탄탈을 사용하여 형성하고, 그 위에 도전막(908)으로서 텅스텐을 사용하여, 도전막을 적층 구조로 형성하고 있다. 또한, 그 외에도, 도전막(907)으로서 질화텅스텐, 질화몰리브덴 또는 질화티탄으로부터 선택된 단층 또는 적층막을 사용하고, 도전막(908)으로서 탄탈, 몰리브덴, 티탄으로부터 선택된 단층 또는 적층막을 사용할 수 있다.
다음에, 적층하여 형성된 도전막(907, 908)을 선택적으로 에칭하여 제거함으로써, 영역(902, 903)의 상방의 일부에 도전막(907, 908)을 잔존시켜, 도 11(A)에 나타내는 바와 같이, 각각 게이트 전극(909, 910)을 형성한다.
다음에, 영역(902)을 덮도록 레지스트 마스크(911)를 선택적으로 형성하고, 이 레지스트 마스크(911)와 게이트 전극(910)을 마스크로 하여, 영역(903)에 불순물 원소를 도입함으로써, 불순물 영역을 형성한다(도 11(B) 참조). 불순물 원소로 서는, n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 나타내는 불순물 원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는 불순물 원소로서 인(P)을 사용한다.
불순물 원소를 도입함으로써, 도 11(B)에 나타내는 바와 같이, 영역(903)에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(912)과 채널 형성 영역(913)이 형성된다.
다음에, 영역(903)을 덮도록 레지스트 마스크(914)를 선택적으로 형성하고, 이 레지스트 마스크(914)와 게이트 전극(909)을 마스크로 하여, 영역(902)에 불순물 원소를 도입함으로써 불순물 영역을 형성한다(도 11(C)). 불순물 원소로서는 n형을 부여하는 불순물 원소 또는 p형을 부여하는 불순물 원소를 사용한다. n형을 나타내는 불순물 원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, 도 11(B)에서 영역(903)에 도입한 불순물 원소와 다른 도전형을 가지는 불순물 원소(예를 들면, 붕소(B))를 도입한다. 그 결과, 영역(902)에 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(915)과 채널 형성 영역(916)이 형성된다.
다음에, 절연막(905, 906)과 게이트 전극(909, 910)을 덮도록 제2 절연막(917)을 형성하고, 이 제2 절연막(917) 위에 영역(902, 903)에 각각 형성된 불순물 영역(912, 915)과 전기적으로 접속하는 배선(918)을 형성한다(도 12).
제2 절연막(917)은 CVD법이나 스퍼터링법 등에 의해, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 산소 또는 질소를 가지는 절연막이나, DLC(Diamond Like Carbon) 등의 탄소를 함유하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 또는 실록산 수지 등의 실록산 재료로 이루어지는 단층 또는 적층 구조로 형성할 수 있다. 또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들면 알킬기, 아릴기)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다.
배선(918)은 CVD법이나 스퍼터링법 등에 의해, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 규소(Si)로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 또는 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소 중의 한쪽 또는 양쪽을 함유하는 합금 재료에 상당한다. 배선(918)은, 예를 들면, 배리어막과 알루미늄-규소(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄-규소(Al-Si)막과 질화티탄막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지 는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고 저렴하기 때문에, 배선(918)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 된 배리어막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 생성되어 있었다고 하여도, 이 자연 산화막을 환원하여, 결정질 반도체막과 양호한 콘택트를 취할 수 있다.
이상과 같이 하여, 단결정 기판을 사용하여 MOS 트랜지스터를 제조할 수 있다. 또한, 트랜지스터의 구조는 상기의 구조에 한정되는 것은 아니고, 예를 들면, 역스태거 구조, 핀(Fin) FET 구조 등이어도 좋다. 또한, 핀 FET 구조에서는 트랜지스터 사이즈의 미세화에 따른 단채널 효과를 억제할 수 있다.
또한, 본 실시형태는 본 명세서 중의 다른 실시형태의 기재와 적절히 조합하는 것이 가능하다.
[실시형태 6]
본 실시형태에서는, 상기 실시형태와는 다른 본 발명의 발진회로 또는 반도체장치에 포함되는 트랜지스터의 제조방법에 대하여 설명한다. 본 발명의 발진회로 또는 반도체장치에서의 트랜지스터는 상기 실시형태에서 설명한 단결정 기판 위의 MOS 트랜지스터와는 다른 제조방법으로 형성된 MOS 트랜지스터로 구성할 수도 있다.
본 실시형태에서는, 본 발명의 발진회로 또는 반도체장치에 포함되는 트랜지스터의 제조방법의 일례에 관하여 도 13∼도 16에 나타내는 부분 단면도를 사용하 여 설명한다.
먼저, 도 13(A)에 나타내는 바와 같이, 기판(1200) 위에 절연막을 형성한다. 여기서는 n형 도전형을 가지는 단결정 Si를 기판(1200)으로서 사용하고, 이 기판(1200) 위에 절연막(1201)과 절연막(1202)을 형성한다. 예를 들면, 기판(1200)에 열처리를 행함으로써 절연막(1201)으로서 산화규소를 형성하고, 이 절연막(1201) 위에 CVD법을 사용하여 질화규소를 성막한다.
또한, 기판(1200)은 반도체 기판이라면 특별히 한정되지 않고 사용할 수 있다. 예를 들면, n형 또는 p형 도전형을 가지는 단결정 Si 기판, 화합물 반도체 기판(GaAs 기판, InP 기판, GaN 기판, SiC 기판, 사파이어 기판, ZnSe 기판 등), 부착법 또는 SIMOX(Separation by IMplanted OXygen)법을 사용하여 제조된 SOI(Silicon on Insulator) 기판 등을 사용할 수 있다.
또한, 절연막(1202)은, 절연막(1201)을 형성한 후에 고밀도 플라즈마 처리에 의해 이 절연막(1201)을 질화함으로써 형성하여도 좋다. 또한, 기판(1200) 위에 형성하는 절연막은 단층 또는 3층 이상의 적층 구조로 형성하여도 좋다.
다음에, 도 13(B)에 나타내는 바와 같이, 절연막(1202) 위에 선택적으로 레지스트 마스크(1203)의 패턴을 형성하고, 이 레지스트 마스크(1203)를 마스크로 하여 선택적으로 에칭을 행함으로써, 기판(1200)에 선택적으로 오목부(1204)를 형성한다. 기판(1200) 및 절연막(1201, 1202)의 에칭은 플라즈마를 이용한 건식 에칭에 의해 행할 수 있다.
다음에, 도 13(C)에 나타내는 바와 같이, 레지스트 마스크(1203)의 패턴을 제거한 후, 기판(1200)에 형성된 오목부(1204)를 충전하도록 절연막(1205)을 형성한다.
절연막(1205)은 CVD법이나 스퍼터링법 등을 사용하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 절연 재료를 사용하여 형성한다. 여기서는 절연막(1205)으로서 상압 CVD법 또는 감압 CVD법에 의해 TEOS(테트라에톡시실란) 가스를 사용하여 산화규소막을 형성한다.
다음에, 도 14(A)에 나타내는 바와 같이, 연삭 처리, 연마 처리 또는 CMP(Chemical Mechanical Polishing) 처리를 행함으로써, 기판(1200)의 표면을 노출시킨다. 여기서는, 기판(1200)의 표면을 노출시킴으로써, 기판(1200)의 오목부(1204)에 형성된 절연막(1206)들 사이에 영역(1207, 1208)이 형성된다. 또한, 절연막(1206)은, 기판(1200)의 표면에 형성된 절연막(1205)이 연삭 처리, 연마 처리 또는 CMP 처리에 의해 제거되는 것에 의해 얻어진 것이다. 계속하여, p형 도전형을 가지는 불순물 원소를 선택적으로 도입함으로써, 영역(1208)에 p웰(1209)을 형성한다.
p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, 불순물 원소로서 붕소(B)를 영역(1208)에 도입한다.
또한, 본 실시형태에서는, 기판(1200)으로서 n형 도전형을 가지는 반도체 기판을 사용하고 있기 때문에, 영역(1207)에는 불순물 원소를 도입하지 않지만, n형을 나타내는 불순물 원소를 도입함으로써 영역(1207)에 n웰을 형성하여도 좋다. n 형을 나타내는 불순물 원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다.
한편, p형 도전형을 가지는 반도체 기판을 사용하는 경우에는, 영역(1207)에 n형을 나타내는 불순물 원소를 도입하여 n웰을 형성하고, 영역(1208)에는 불순물 원소의 도입을 행하지 않는 구성으로 하여도 좋다.
다음에, 도 14(B)에 나타내는 바와 같이, 기판(1200)의 영역(1207, 1208)의 표면 위에 절연막(1210, 1211)을 각각 형성한다.
예를 들면, 기판(1200)에 형성된 영역(1207, 1208)의 표면을 열처리를 행하여 산화시킴으로써, 산화규소막으로 절연막(1210, 1211)을 형성할 수 있다. 또한, 열산화법에 의해 산화규소막을 형성한 후에, 질화 처리를 행함으로써 산화규소막의 표면을 질화시켜, 산화규소막과 산소와 질소를 가지는 막(산질화규소막)과의 적층 구조로 형성하여도 좋다.
그 외에도, 상기한 바와 같이, 플라즈마 처리를 사용하여, 절연막(1210, 1211)을 형성하여도 좋다. 예를 들면, 기판(1200)에 형성된 영역(1207, 1208)의 표면에 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행함으로써, 절연막(1210, 1211)으로서 산화규소(SiOx)막 또는 질화규소(SiNx)막을 형성할 수 있다. 또한, 고밀도 플라즈마 처리에 의해, 영역(1207, 1208)의 표면에 산화 처리를 행한 후에, 재차 고밀도 플라즈마 처리를 행함으로써 질화 처리를 행하여도 좋다. 이 경우, 영역(1207, 1208)의 표면에 접하여 산화규소막이 형성되고, 이 산화규소막 위에 산질화규소막이 형성된다. 따라서, 절연막(1210, 1211)은 산화규소막과 산질화규소막이 적층된 막이 된다. 또한, 열산화법에 의해 영역(1207, 1208)의 표 면에 산화규소막을 형성한 후에, 고밀도 플라즈마 처리에 의해 산화 처리 또는 질화 처리를 행하여도 좋다.
또한, 기판(1200)의 영역(1207, 1208)에 형성된 절연막(1210, 1211)은 후에 완성되는 트랜지스터에서 게이트 절연막으로서 기능한다.
다음에, 도 14(C)에 나타내는 바와 같이, 기판(1200)에 형성된 영역(1207, 1208)의 상방에 형성된 절연막(1210, 1211)을 덮도록 도전막을 형성한다. 여기서는, 도전막으로서, 도전막(1212)과 도전막(1213)을 순차로 적층하여 형성한 예를 나타내고 있다. 물론, 도전막은 단층 또는 3층 이상의 적층 구조로 형성하여도 좋다.
도전막(1212, 1213)으로서는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성할 수 있다. 또한, 이들 원소를 질화한 금속 질화막으로 형성할 수도 있다. 그 외에도, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료로 형성할 수도 있다.
여기서는, 도전막(1212)으로서 질화탄탈을 사용하여 형성하고, 그 위에 도전막(1213)으로서 텅스텐을 사용하여, 도전막을 적층 구조로 형성한다. 또한, 그 외에도, 도전막(1212)으로서 질화탄탈, 질화텅스텐, 질화몰리브덴 또는 질화티탄으로부터 선택된 단층 또는 적층막을 사용하고, 도전막(1213)으로서 텅스텐, 탄탈, 몰리브덴, 티탄으로부터 선택된 단층 또는 적층막을 사용할 수 있다.
다음에, 도 15(A)에 나타내는 바와 같이, 적층하여 형성된 도전막(1212, 1213)을 선택적으로 에칭하여 제거함으로써, 기판(1200)의 영역(1207, 1208)의 상방의 일부에 도전막(1212, 1213)을 잔존시켜, 각각 게이트 전극으로서 기능하는 도전막(1214, 1215)을 형성한다. 또한, 여기서는, 기판(1200)에서 도전막(1214, 1215)과 겹치지 않는 영역(1207, 1208)의 표면이 노출하도록 한다.
구체적으로는, 기판(1200)의 영역(1207)에서, 도전막(1214)의 하방에 형성된 절연막(1210) 중, 이 도전막(1214)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(1214)과 절연막(1210)의 단부가 대략 일치하도록 형성한다. 또한, 영역(1208)에서, 도전막(1215)의 하방에 형성된 절연막(1211) 중, 이 도전막(1215)과 겹치지 않는 부분을 선택적으로 제거하여, 도전막(1215)과 절연막(1211)의 단부가 대략 일치하도록 형성한다.
이 경우, 도전막(1214, 1215)의 형성과 동시에 겹치지 않은 부분의 절연막 등을 제거하여도 좋고, 도전막(1214, 1215)을 형성한 후, 잔존한 레지스트 마스크 또는 이 도전막(1214, 1215)을 마스크로 하여 겹치지 않은 부분의 절연막 등을 제거하여도 좋다.
다음에, 도 15(B)에 나타내는 바와 같이, 기판(1200)의 영역(1207, 1208)에 불순물 원소를 선택적으로 도입한다. 여기서는, 영역(1208)에 도전막(1215)을 마스크로 하여 n형을 부여하는 저농도의 불순물 원소를 선택적으로 도입하여, 불순물 영역(1217)을 형성한다. 한편, 영역(1207)에는 도전막(1214)을 마스크로 하여 p형을 부여하는 저농도의 불순물 원소를 선택적으로 도입하여, 불순물 영역(1216)을 형성한다. n형을 부여하는 불순물 원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 부여하는 불순물 원소로서는 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
다음에, 도전막(1214, 1215)의 측면에 접하는 사이드월(1218)을 형성한다. 구체적으로는, 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 포함하는 막이나, 유기 수지 등의 유기 재료를 포함하는 막을 단층 또는 적층하여 형성한다. 그리고, 이 절연막을, 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 도전막(1214, 1215)의 측면에 접하도록 형성할 수 있다. 또한, 사이드월(1218)은 LDD(Lightly Doped Drain) 영역을 형성할 때의 도핑용 마스크로서 사용한다. 또한, 여기서는, 사이드월(1218)은 도전막(1214, 1215)의 하방에 형성된 절연막이나 부유 게이트 전극의 측면에도 접하도록 형성되어 있다.
계속하여, 도 15(C)에 나타내는 바와 같이, 이 사이드월(1218)과 도전막(1214, 1215)을 마스크로 하여, 기판(1200)의 영역(1207, 1208)에 불순물 원소를 도입함으로써, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성한다. 여기서는 기판(1200)의 영역(1208)에 사이드월(1218)과 도전막(1215)을 마스크로 하여, n형을 부여하는 불순물 원소를 고농도로 도입한다. 또한, 영역(1207)에 사이드월(1218)과 도전막(1214)을 마스크로 하여, p형을 부여하는 불순물 원소를 고농도로 도입한다.
그 결과, 기판(1200)의 영역(1207)에는, 소스 영역 또는 드레인 영역을 형성 하는 불순물 영역(1220)과, LDD 영역을 형성하는 저농도 불순물 영역(1221)과, 채널 형성 영역(1222)이 형성된다. 또한, 기판(1200)의 영역(1208)에는, 소스 영역 또는 드레인 영역을 형성하는 불순물 영역(1223)과, LDD 영역을 형성하는 저농도 불순물 영역(1224)과, 채널 형성 영역(1225)이 형성된다.
또한, 본 실시형태에서는, 도전막(1214, 1215)과 겹치지 않는 기판(1200)의 영역(1207, 1208)을 노출시킨 상태에서, 불순물 원소의 도입을 행하고 있다. 따라서, 기판(1200)의 영역(1207, 1208)에 각각 형성되는 채널 형성 영역(1222, 1225)은 도전막(1214, 1215)과 자기정합적으로 형성될 수 있다.
다음에, 기판(1200)의 영역(1207, 1208) 위에 형성된 절연막이나 도전막 등을 덮도록 제2 절연막(1226)을 형성하고, 이 절연막(1226)에 개구부(1227)를 형성한다(도 16(A)).
제2 절연막(1226)은 CVD법이나 스퍼터링법 등에 의하여, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등의 산소 또는 질소를 가지는 절연막이나 DLC(Diamond Like Carbon) 등의 탄소를 함유하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료, 또는 실록산 수지 등의 실록산 재료로 된 단층 또는 적층 구조로 형성할 수 있다. 또한, 실록산 재료란, Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들면, 알킬기, 아릴기)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하 여도 좋다.
다음에, CVD법을 사용하여 개구부(1227)에 도전막(1228)을 형성하고, 이 도전막(1228)과 전기적으로 접속하도록, 절연막(1226) 위에 도전막(1229a∼1229d)을 선택적으로 형성한다(도 16(B)).
도전막(1228, 1229a∼1229d)은 CVD법이나 스퍼터링법 등에 의하여, 알루미늄(Al), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 규소(Si)로부터 선택된 원소, 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 또는 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소 중의 한쪽 또는 양쪽 모두를 함유하는 합금 재료에 상당한다. 도전막(1228, 1229a∼1229d)은, 예를 들면, 배리어막과 알루미늄-규소(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄-규소(Al-Si)막과 질화티탄막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고 저렴하기 때문에, 도전막(1228)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄으로 된 배리어막을 형성하면, 결정질 반도체막 위에 얇은 자연 산화막이 생성되어 있었다고 하여도, 이 자연 산화막을 환원하여, 결정질 반도체막과 양호한 콘택트를 취할 수 있다. 여기서는, 도전막(1228)은 CVD법에 의해 텅스텐(W)을 선택 성장시킴으로써 형성될 수 있다.
이상의 공정에 의하여, 기판(1200)의 영역(1207)에 형성된 p형의 트랜지스터와, 영역(1208)에 형성된 n형의 트랜지스터를 구비하는 발진회로 또는 반도체장치를 얻을 수 있다.
또한, 트랜지스터의 구조는 상기의 구조에 한정되는 것은 아니고, 예를 들면, 역스태거 구조, 핀 FET 구조 등이어도 좋다. 또한, 핀 FET 구조에서는 트랜지스터 사이즈의 미세화에 따른 단채널 효과를 억제할 수 있다.
또한, 본 실시형태는 본 명세서 중의 다른 실시형태의 기재와 적절히 조합하는 것이 가능하다.
[실시형태 7]
본 실시형태에서는, 본 발명의 RFID 등의 반도체장치의 용도에 대하여 설명한다. 본 발명의 반도체장치는, 예를 들면, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등), 포장용 용기류(포장지나 병 등), 기록 매체(DVD 소프트웨어나 비디오 테이프 등), 탈 것류(자전거 등), 신변용품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 전자기기 등의 상품이나 짐의 꼬리표 등의 물품에 형성하는 소위 ID 라벨, ID 태그, ID 카드로서 사용할 수 있다. 전자기기란, 액정 표시장치, EL 표시장치, 텔레비전 장치(단순히 TV, TV 수상기, 텔레비전 수상기라고도 부른다) 및 휴대 전화기 등을 가리킨다. RFID는 리더/라이터와의 거리 등에 따라 얻어지는 전원 전압값이 변화하기 쉽지만, 본 발명의 발진회로를 사용함으로써, 설령 전원 전압값이 변화한 경우에도, 전원 전압값에 기인하는 클록 신호의 변화를 억제하여, 안정된 클록을 생성할 수 있다. 따라서, 신뢰성이 높고 무선으로 정보의 송수신이 가능한 반도체장치를 얻을 수 있다.
본 실시형태에서는 본 발명의 응용예, 및 그것들을 부착한 상품의 일례에 대하여 도 17을 참조하여 설명한다.
도 17(A)은 본 발명에 따른 RFID를 가지는 반도체장치의 완성품 상태의 일례이다. 라벨 대지(1601)(세퍼레이트지) 위에, RFID(1602)를 내장한 다수의 ID 라벨(1603)이 형성되어 있다. ID 라벨(1603)은 박스(1604) 내에 수납되어 있다. 또한, ID 라벨(1603) 위에는 그 상품이나 역무에 관한 정보(상품명, 브랜드, 상표, 상표권자, 판매자, 제조자 등)가 기록되어 있고, 한편, 내장되어 있는 RFID에는 그 상품(또는 상품의 종류) 고유의 ID 넘버가 붙어 있고, 위조나, 상표권, 특허권 등의 지적 재산권 침해, 부정 경쟁 등의 불법 행위를 용이하게 파악할 수 있다. 또한, RFID 내에는, 상품의 용기나 라벨에 다 명기할 수 없는 다대한 정보, 예를 들면, 상품의 산지, 판매지, 품질, 원재료, 효능, 용도, 수량, 형상, 가격, 생산 방법, 사용 방법, 생산 시기, 사용시기, 유통기한, 취급 설명, 상품에 관한 지적 재산 정보 등을 입력해 둘 수 있고, 거래자나 소비자는 간이한 리더에 의하여 그들 정보에 액세스할 수 있다. 또한, 생산자측으로부터는 용이하게 재기입, 소거 등도 가능하지만, 거래자나 소비자측으로부터는 재기입, 소거 등을 할 수 없는 구조로 되어 있다.
도 17(B)은 RFID(1612)를 내장한 라벨 형상의 ID 태그(1611)를 나타내고 있다. ID 태그(1611)를 상품에 부착함으로써, 상품 관리가 용이하게 된다. 예를 들면, 상품이 도난된 경우에, 상품의 경로를 찾음으로써, 그 범인을 신속히 파악할 수 있다. 이와 같이, ID 태그를 구비함으로써, 소위 트레이서빌리티(traceability)가 우수한 상품을 유통시킬 수 있다.
도 17(C)은 본 발명에 따른 RFID(1622)를 내포한 ID 카드(1621)의 완성품 상태의 일례이다. 상기 ID 카드(1621)로서는, 현금카드, 신용카드, 선불카드, 전자 승차권, 전자머니, 전화카드, 회원카드 등의 모든 카드류가 포함된다.
도 17(D)은 무기명 채권(1631)의 완성품 상태를 나타내고 있다. 무기명 채권(1631)에는, RFID(1632)가 매립되어 있고, 그 주위는 수지에 의해 성형되어, RFID를 보호하고 있다. 여기서, 이 수지 중에는 필러가 충전된 구성으로 되어 있다. 무기명 채권(1631)은 본 발명에 따른 ID 라벨, ID 태그, ID 카드와 같은 요령으로 제조할 수 있다. 또한, 상기 무기명 채권류에는, 우표, 표, 티켓, 입장권, 상품권, 도서권, 문구권, 맥주권, 식권, 각종 상품권, 각종 서비스권 등이 포함되지만, 물론 이것들에 한정되는 것은 아니다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류 등에 본 발명의 RFID(1632)를 설치하는 것에 의해, 인증 기능을 제공할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다.
도 17(E)은 본 발명에 따른 RFID(1642)를 내포한 ID 라벨(1641)을 부착한 서적(1643)을 나타내고 있다. 본 발명의 RFID(1642)는 표면에 붙이거나 묻거나 하여, 물품에 고정된다. 도 17(E)에 나타내는 바와 같이, 책이라면 종이에 묻거나, 유기 수지로 이루어지는 패키지라면 이 유기 수지에 묻거나 하여, 각 물품에 고정된다. 본 발명의 RFID(1642)는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 손상시키는 일이 없다.
또한, 여기서는 도시하지 않았지만, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 본 발명의 RFID를 설치함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것류에 RFID를 설치함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에 묻음으로써, 개개의 생물의 식별을 용이하게 행할 수 있다. 예를 들면, 가축 등의 생물에 무선 태그를 묻음으로써, 태어난 해나 성별 또는 종류 등을 용이하게 식별하는 것이 가능하게 된다.
이상, 본 발명의 RFID는 물품(생물을 포함)이라면, 어떠한 것에라도 제공하여 사용할 수 있다.
또한, 본 실시형태는 본 명세서 중의 다른 실시형태의 기재와 적절히 조합하는 것이 가능하다.
도 1은 본 발명의 발진회로를 설명하는 도면.
도 2는 본 발명의 발진회로를 설명하는 도면.
도 3은 본 발명의 반도체장치의 구성을 설명하는 도면.
도 4는 본 발명의 반도체장치의 구성을 설명하는 도면.
도 5는 본 발명의 반도체장치의 구성을 설명하는 도면.
도 6은 본 발명의 반도체장치의 구성을 설명하는 도면.
도 7은 본 발명의 반도체장치의 부분 단면도.
도 8은 본 발명의 반도체장치의 부분 단면도.
도 9는 본 발명의 반도체장치의 부분 단면도.
도 10은 본 발명의 발진회로 또는 반도체장치에 포함되는 트랜지스터의 부분 단면도.
도 11은 본 발명의 발진회로 또는 반도체장치에 포함되는 트랜지스터의 부분 단면도.
도 12는 본 발명의 발진회로 또는 반도체장치에 포함되는 트랜지스터의 부분 단면도.
도 13은 본 발명의 발진회로 또는 반도체장치에 포함되는 트랜지스터의 부분 단면도.
도 14는 본 발명의 발진회로 또는 반도체장치에 포함되는 트랜지스터의 부분 단면도.
도 15는 본 발명의 발진회로 또는 반도체장치에 포함되는 트랜지스터의 부분 단면도.
도 16은 본 발명의 발진회로 또는 반도체장치에 포함되는 트랜지스터의 부분 단면도.
도 17은 본 발명에 따른 물품의 예를 설명하는 도면.

Claims (25)

  1. 반도체장치에 있어서,
    제1 전압 단자, 제2 전압 단자, 및 클록 신호를 출력하는 출력 단자를 가지는 전압 제어 발진회로;
    상기 제1 전압 단자와 상기 제2 전압 단자 사이에 전기적으로 접속되고, 상기 제1 전압 단자와 제어회로의 제어 단자와의 사이의 전위차를 일정하게 유지하는 상기 제어회로;
    상기 전압 제어 발진회로의 입력 단자에 전기적으로 접속된 제1 게이트 전극과, 상기 제2 전압 단자에 전기적으로 접속된 제1 소스 영역, 및 상기 제1 게이트 전극에 전기적으로 접속된 제1 드레인 영역을 가지는 제1 트랜지스터; 및
    상기 제어회로의 상기 제어 단자에 전기적으로 접속된 제2 게이트 전극과, 상기 제1 전압 단자에 전기적으로 접속된 제2 소스 영역, 및 상기 제1 드레인 영역에 전기적으로 접속된 제2 드레인 영역을 가지는 제2 트랜지스터를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 제1 게이트 전극과 상기 제1 소스 영역 사이에 전기적으로 접속된 용량 소자를 더 포함하는 반도체장치.
  3. 제 1 항에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터가, 절연 표면을 가진 기판 위에 형성된 박막트랜지스터인 반도체장치.
  4. 제 1 항에 있어서,
    신호를 송수신하는 안테나 회로와;
    상기 신호에 기초하여 상기 제1 전압 단자와 상기 제2 전압 단자 사이에 전원 전압을 발생하는 정류회로를 더 포함하는 반도체장치.
  5. 제 1 항에 있어서,
    상기 클록 신호와 데이터 신호를 수신하는 논리회로와;
    상기 논리회로로부터 상기 데이터 신호를 수신하는 메모리 제어 회로; 및
    상기 메모리 제어 회로에 의해 제어되는 메모리 회로를 더 포함하는 반도체장치.
  6. 반도체장치에 있어서,
    입력 전압 단자, 기준 전압 단자, 및 클록 신호를 출력하는 출력 단자를 가지는 전압 제어 발진회로;
    상기 입력 전압 단자와 상기 기준 전압 단자 사이에 전기적으로 접속되고, 상기 입력 전압 단자와 제어회로의 제어 단자와의 사이의 전위차를 일정하게 유지하는 상기 제어회로;
    상기 전압 제어 발진회로의 입력 단자에 전기적으로 접속된 제1 게이트 전극과, 상기 기준 전압 단자에 전기적으로 접속된 제1 소스 영역, 및 상기 제1 게이트 전극에 전기적으로 접속된 제1 드레인 영역을 가지는 n채널형 트랜지스터; 및
    상기 제어회로의 상기 제어 단자에 전기적으로 접속된 제2 게이트 전극과, 상기 입력 전압 단자에 전기적으로 접속된 제2 소스 영역, 및 상기 제1 드레인 영역에 전기적으로 접속된 제2 드레인 영역을 가지는 p채널형 트랜지스터를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 제1 게이트 전극과 상기 제1 소스 영역 사이에 전기적으로 접속된 용량 소자를 더 포함하는 반도체장치.
  8. 제 6 항에 있어서, 상기 n채널형 트랜지스터와 상기 p채널형 트랜지스터가, 절연 표면을 가진 기판 위에 형성된 박막트랜지스터인 반도체장치.
  9. 제 6 항에 있어서,
    신호를 송수신하는 안테나 회로와;
    상기 신호에 기초하여 상기 입력 전압 단자와 상기 기준 전압 단자 사이에 전원 전압을 발생하는 정류회로를 더 포함하는 반도체장치.
  10. 제 6 항에 있어서,
    상기 클록 신호와 데이터 신호를 수신하는 논리회로와;
    상기 논리회로로부터 상기 데이터 신호를 수신하는 메모리 제어 회로; 및
    상기 메모리 제어 회로에 의해 제어되는 메모리 회로를 더 포함하는 반도체장치.
  11. 반도체장치에 있어서,
    입력 전압 단자, 기준 전압 단자, 및 클록 신호를 출력하는 출력 단자를 가지는 전압 제어 발진회로;
    상기 입력 전압 단자와 상기 기준 전압 단자 사이에 전기적으로 접속되고, 상기 기준 전압 단자와 제어회로의 제어 단자와의 사이의 전위차를 일정하게 유지하는 상기 제어회로;
    상기 전압 제어 발진회로의 입력 단자에 전기적으로 접속된 제1 게이트 전극과, 상기 입력 전압 단자에 전기적으로 접속된 제1 소스 영역, 및 상기 제1 게이트 전극에 전기적으로 접속된 제1 드레인 영역을 가지는 p채널형 트랜지스터; 및
    상기 제어회로의 상기 제어 단자에 전기적으로 접속된 제2 게이트 전극과, 상기 기준 전압 단자에 전기적으로 접속된 제2 소스 영역, 및 상기 제1 드레인 영역에 전기적으로 접속된 제2 드레인 영역을 가지는 n채널형 트랜지스터를 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 제1 게이트 전극과 상기 제1 소스 영역 사이에 전기적으로 접속된 용량 소자를 더 포함하는 반도체장치.
  13. 제 11 항에 있어서, 상기 n채널형 트랜지스터와 상기 p채널형 트랜지스터가, 절연 표면을 가진 기판 위에 형성된 박막트랜지스터인 반도체장치.
  14. 제 11 항에 있어서,
    신호를 송수신하는 안테나 회로와;
    상기 신호에 기초하여 상기 입력 전압 단자와 상기 기준 전압 단자 사이에 전원 전압을 발생하는 정류회로를 더 포함하는 반도체장치.
  15. 제 11 항에 있어서,
    상기 클록 신호와 데이터 신호를 수신하는 논리회로와;
    상기 논리회로로부터 상기 데이터 신호를 수신하는 메모리 제어 회로; 및
    상기 메모리 제어 회로에 의해 제어되는 메모리 회로를 더 포함하는 반도체장치.
  16. 반도체장치에 있어서,
    입력 전압 단자, 기준 전압 단자, 및 클록 신호를 출력하는 출력 단자를 가지는 전압 제어 발진회로와;
    제어회로로서,
    상기 제어회로의 제어 단자에 전기적으로 접속된 제1 게이트 전극과, 상기 입력 전압 단자에 전기적으로 접속된 제1 소스 영역, 및 상기 제어회로의 상기 제어 단자에 전기적으로 접속된 제1 드레인 영역을 가지는 p채널형 제1 제어 트랜지스터,
    상기 제어회로의 상기 제어 단자에 전기적으로 접속된 제2 게이트 전극과, 상기 입력 전압 단자에 전기적으로 접속된 제2 소스 영역, 및 제2 드레인 영역을 가지는 p채널형 제2 제어 트랜지스터,
    상기 제2 드레인 영역에 전기적으로 접속된 제3 게이트 전극과, 제3 소스 영역, 및 상기 제어회로의 상기 제어 단자에 전기적으로 접속된 제3 드레인 영역을 가지는 n채널형 제3 제어 트랜지스터,
    상기 제3 소스 영역에 전기적으로 접속된 제4 게이트 전극과, 상기 기준 전압 단자에 전기적으로 접속된 제4 소스 영역, 및 상기 제3 게이트 전극에 전기적으로 접속된 제4 드레인 영역을 가지는 n채널형 제4 제어 트랜지스터, 및
    상기 제4 게이트 전극과 상기 기준 전압 단자 사이에 전기적으로 접속된 저항 소자를 포함하는 상기 제어회로;
    상기 전압 제어 발진회로의 입력 단자에 전기적으로 접속된 제5 게이트 전극과, 상기 기준 전압 단자에 전기적으로 접속된 제5 소스 영역, 및 상기 제5 게이트 전극에 전기적으로 접속된 제5 드레인 영역을 가지는 n채널형 제5 트랜지스터; 및
    상기 제어회로의 상기 제어 단자에 전기적으로 접속된 제6 게이트 전극과, 상기 입력 전압 단자에 전기적으로 접속된 제6 소스 영역, 및 상기 제5 드레인 영역에 전기적으로 접속된 제6 드레인 영역을 가지는 p채널형 제6 트랜지스터를 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 제5 게이트 전극과 상기 제5 소스 영역 사이에 전기적으로 접속된 용량 소자를 더 포함하는 반도체장치.
  18. 제 16 항에 있어서, 상기 p채널형 제1 제어 트랜지스터, 상기 p채널형 제2 제어 트랜지스터, 상기 n채널형 제3 제어 트랜지스터, 상기 n채널형 제4 제어 트랜지스터, 상기 n채널형 제5 트랜지스터, 및 상기 p채널형 제6 트랜지스터가, 절연 표면을 가진 기판 위에 형성된 박막트랜지스터인 반도체장치.
  19. 제 16 항에 있어서,
    신호를 송수신하는 안테나 회로와;
    상기 신호에 기초하여 상기 입력 전압 단자와 상기 기준 전압 단자 사이에 전원 전압을 발생하는 정류회로를 더 포함하는 반도체장치.
  20. 제 16 항에 있어서,
    상기 클록 신호와 데이터 신호를 수신하는 논리회로와;
    상기 논리회로로부터 상기 데이터 신호를 수신하는 메모리 제어 회로; 및
    상기 메모리 제어 회로에 의해 제어되는 메모리 회로를 더 포함하는 반도체장치.
  21. 반도체장치에 있어서,
    입력 전압 단자, 기준 전압 단자, 및 클록 신호를 출력하는 출력 단자를 가지는 전압 제어 발진회로와;
    제어회로로서,
    상기 제어회로의 제어 단자에 전기적으로 접속된 제1 게이트 전극과, 상기 기준 전압 단자에 전기적으로 접속된 제1 소스 영역, 및 상기 제어회로의 상기 제어 단자에 전기적으로 접속된 제1 드레인 영역을 가지는 n채널형 제1 제어 트랜지스터,
    상기 제어회로의 상기 제어 단자에 전기적으로 접속된 제2 게이트 전극과, 상기 기준 전압 단자에 전기적으로 접속된 제2 소스 영역, 및 제2 드레인 영역을 가지는 n채널형 제2 제어 트랜지스터,
    상기 제2 드레인 영역에 전기적으로 접속된 제3 게이트 전극과, 제3 소스 영역, 및 상기 제어회로의 상기 제어 단자에 전기적으로 접속된 제3 드레인 영역을 가지는 p채널형 제3 제어 트랜지스터,
    상기 제3 소스 영역에 전기적으로 접속된 제4 게이트 전극과, 상기 입력 전압 단자에 전기적으로 접속된 제4 소스 영역, 및 상기 제3 게이트 전극에 전기적으로 접속된 제4 드레인 영역을 가지는 p채널형 제4 제어 트랜지스터, 및
    상기 제4 게이트 전극과 상기 입력 전압 단자 사이에 전기적으로 접속된 저항 소자를 포함하는 상기 제어회로;
    상기 전압 제어 발진회로의 입력 단자에 전기적으로 접속된 제5 게이트 전극과, 상기 입력 전압 단자에 전기적으로 접속된 제5 소스 영역, 및 상기 제5 게이트 전극에 전기적으로 접속된 제5 드레인 영역을 가지는 p채널형 제5 트랜지스터; 및
    상기 제어회로의 상기 제어 단자에 전기적으로 접속된 제6 게이트 전극과, 상기 기준 전압 단자에 전기적으로 접속된 제6 소스 영역, 및 상기 제5 드레인 영역에 전기적으로 접속된 제6 드레인 영역을 가지는 n채널형 제6 트랜지스터를 포함하는 반도체장치.
  22. 제 21 항에 있어서, 상기 제5 게이트 전극과 상기 제5 소스 영역 사이에 전기적으로 접속된 용량 소자를 더 포함하는 반도체장치.
  23. 제 21 항에 있어서, 상기 n채널형 제1 제어 트랜지스터, 상기 n채널형 제2 제어 트랜지스터, 상기 p채널형 제3 제어 트랜지스터, 상기 p채널형 제4 제어 트랜지스터, 상기 p채널형 제5 트랜지스터, 및 상기 n채널형 제6 트랜지스터가, 절연 표면을 가진 기판 위에 형성된 박막트랜지스터인 반도체장치.
  24. 제 21 항에 있어서,
    신호를 송수신하는 안테나 회로와;
    상기 신호에 기초하여 상기 입력 전압 단자와 상기 기준 전압 단자 사이에 전원 전압을 발생하는 정류회로를 더 포함하는 반도체장치.
  25. 제 21 항에 있어서,
    상기 클록 신호와 데이터 신호를 수신하는 논리회로와;
    상기 논리회로로부터 상기 데이터 신호를 수신하는 메모리 제어 회로; 및
    상기 메모리 제어 회로에 의해 제어되는 메모리 회로를 더 포함하는 반도체장치.
KR1020070109546A 2006-10-31 2007-10-30 발진회로 및 그것을 구비한 반도체장치 KR101389119B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00295314 2006-10-31
JP2006295314 2006-10-31

Publications (2)

Publication Number Publication Date
KR20080039297A KR20080039297A (ko) 2008-05-07
KR101389119B1 true KR101389119B1 (ko) 2014-04-25

Family

ID=38748000

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070109546A KR101389119B1 (ko) 2006-10-31 2007-10-30 발진회로 및 그것을 구비한 반도체장치

Country Status (5)

Country Link
US (1) US7663447B2 (ko)
EP (1) EP1919079B1 (ko)
KR (1) KR101389119B1 (ko)
CN (1) CN101174823B (ko)
TW (1) TWI481195B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102282523A (zh) * 2009-01-16 2011-12-14 株式会社半导体能源研究所 调节器电路以及包含调节器电路的rfid标签
US8877648B2 (en) * 2009-03-26 2014-11-04 Semprius, Inc. Methods of forming printable integrated circuit devices by selective etching to suspend the devices from a handling substrate and devices formed thereby
US20110042759A1 (en) 2009-08-21 2011-02-24 International Business Machines Corporation Switching device having a molybdenum oxynitride metal gate
KR101708607B1 (ko) 2009-11-20 2017-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8410637B2 (en) * 2009-11-30 2013-04-02 Broadcom Corporation Wireless power system with selectable control channel protocols
US8928466B2 (en) * 2010-08-04 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012017843A1 (en) 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
US9391476B2 (en) 2010-09-09 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Power feeding device, wireless power feeding system using the same and wireless power feeding method
JP2012186784A (ja) * 2010-12-24 2012-09-27 Renesas Electronics Corp 水晶発振装置および半導体装置
US8912854B2 (en) 2013-01-04 2014-12-16 International Business Machines Corporation Structure for an inductor-capacitor voltage-controlled oscillator
US9692396B2 (en) * 2015-05-13 2017-06-27 Qualcomm Incorporated Ring oscillator architecture with controlled sensitivity to supply voltage
US10930205B2 (en) 2016-05-19 2021-02-23 Semiconductor Energy Laboratory Co., Ltd. Display system and moving object
JP7075752B2 (ja) 2016-12-23 2022-05-26 株式会社半導体エネルギー研究所 データ変換回路、および表示装置
US10833658B2 (en) * 2017-12-29 2020-11-10 The United States Of America, As Represented By The Secretary Of The Navy Apparatuses and methods using current-starved ring oscillator biased by floating gate transistors with a variety of applications including as a power-free radiation detector or silicon age determination or odometer system
FR3085566A1 (fr) 2018-08-31 2020-03-06 Stmicroelectronics (Rousset) Sas Ajustement en frequence d'un dispositif de communication sans contact
WO2021094844A1 (ja) 2019-11-11 2021-05-20 株式会社半導体エネルギー研究所 情報処理装置、および情報処理装置の動作方法
US11632079B2 (en) * 2020-09-08 2023-04-18 Changxin Memory Technologies, Inc. Oscillating circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030076180A1 (en) 2001-08-29 2003-04-24 Ricoh Company, Ltd Method and apparatus for stable phase-locked looping
US20030090330A1 (en) 2001-11-15 2003-05-15 Tomohiro Sakurai Voltage controlled oscillation circuit having easily controllable oscillation characteristic and capable of generating high frequency and low frequency internal clocks
JP2005533443A (ja) 2002-07-16 2005-11-04 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 周波数安定化リングオシレータ
US20060197610A1 (en) 2005-03-02 2006-09-07 Oki Electric Industry Co., Ltd. Voltage controlled oscillator

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359727A (en) 1987-04-27 1994-10-25 Hitachi, Ltd. Clock generator using PLL and information processing system using the clock generator
US5133064A (en) 1987-04-27 1992-07-21 Hitachi, Ltd. Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices
US4968952A (en) 1989-06-02 1990-11-06 Motorola, Inc. Voltage control oscillator with automatic current control
JP3265045B2 (ja) 1993-04-21 2002-03-11 株式会社東芝 電圧制御発振器
US5440277A (en) * 1994-09-02 1995-08-08 International Business Machines Corporation VCO bias circuit with low supply and temperature sensitivity
JPH08330912A (ja) * 1995-06-05 1996-12-13 Mitsubishi Electric Corp リングオシレータ
JP2914287B2 (ja) 1996-03-08 1999-06-28 日本電気株式会社 Ｐｌｌ回路
US6011443A (en) * 1998-07-16 2000-01-04 Seiko Epson Corporation CMOS voltage controlled oscillator
JP2001024485A (ja) 1999-07-08 2001-01-26 Mitsubishi Electric Corp Ｐｌｌ回路
JP2001251186A (ja) 2000-03-03 2001-09-14 Nec Microsystems Ltd Ｐｌｌ回路
US6396357B1 (en) * 2000-05-01 2002-05-28 Agere Systems Guardian Corp. Low voltage differential voltage-controlled ring oscillator
JP3488180B2 (ja) 2000-05-30 2004-01-19 松下電器産業株式会社 周波数シンセサイザ
US6414522B1 (en) * 2000-09-14 2002-07-02 Silicon Storage Technology, Inc. Bias generating circuit for use with an oscillating circuit in an integrated circuit charge pump
JP2002215258A (ja) * 2001-01-23 2002-07-31 Mitsubishi Electric Corp 半導体集積回路装置
JP2003283307A (ja) 2002-03-26 2003-10-03 Oki Electric Ind Co Ltd Ｃｒ発振回路
TW573398B (en) * 2002-06-28 2004-01-21 Winbond Electronics Corp Stable current source circuit with compensation circuit
JP3842227B2 (ja) 2003-02-25 2006-11-08 Ｎｅｃエレクトロニクス株式会社 Ｐｌｌ周波数シンセサイザ及びその発振周波数選択方法
TW591887B (en) * 2003-03-07 2004-06-11 Ememory Technology Inc Ring oscillator having a stable output signal without influence of MOS devices
JP2004311858A (ja) * 2003-04-10 2004-11-04 Nec Electronics Corp 半導体集積回路装置
US6809603B1 (en) * 2003-04-29 2004-10-26 Ememory Technology Inc. Ring oscillator having a stable output signal without influence of MOS devices
US7218170B1 (en) * 2003-05-23 2007-05-15 Broadcom Corporation Multi-pole current mirror filter
JP2005006025A (ja) * 2003-06-11 2005-01-06 Rohm Co Ltd リング発振回路
JP2005130092A (ja) 2003-10-22 2005-05-19 Yamaha Corp 電圧制御発振器
SG143030A1 (en) * 2004-01-30 2008-06-27 Agency Science Tech & Res Radio frequency identification and communication device
US7177220B2 (en) * 2004-05-07 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd Refresh counter with dynamic tracking of process, voltage and temperature variation for semiconductor memory
JP4265487B2 (ja) * 2004-06-17 2009-05-20 富士通株式会社 リーダー装置、その装置の送信方法及びタグ
EP1920537B1 (en) 2005-08-11 2015-06-24 Semiconductor Energy Laboratory Co., Ltd. Voltage controlled oscillator and phase-locked loop

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030076180A1 (en) 2001-08-29 2003-04-24 Ricoh Company, Ltd Method and apparatus for stable phase-locked looping
US20030090330A1 (en) 2001-11-15 2003-05-15 Tomohiro Sakurai Voltage controlled oscillation circuit having easily controllable oscillation characteristic and capable of generating high frequency and low frequency internal clocks
JP2005533443A (ja) 2002-07-16 2005-11-04 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 周波数安定化リングオシレータ
US20060197610A1 (en) 2005-03-02 2006-09-07 Oki Electric Industry Co., Ltd. Voltage controlled oscillator

Also Published As

Publication number Publication date
CN101174823B (zh) 2012-07-04
KR20080039297A (ko) 2008-05-07
US20080258822A1 (en) 2008-10-23
TW200828809A (en) 2008-07-01
EP1919079B1 (en) 2012-02-22
US7663447B2 (en) 2010-02-16
CN101174823A (zh) 2008-05-07
TWI481195B (zh) 2015-04-11
EP1919079A1 (en) 2008-05-07

Similar Documents

Publication Publication Date Title
KR101389119B1 (ko) 발진회로 및 그것을 구비한 반도체장치
US10256669B2 (en) Semiconductor device and power receiving device
US8810375B2 (en) Semiconductor device and IC label, IC tag, and IC card having the same
US8232880B2 (en) Semiconductor device
US7710270B2 (en) Semiconductor device
US7830113B2 (en) Semiconductor device, communication system, and method of charging the semiconductor device
KR101329778B1 (ko) 반도체장치
US8427280B2 (en) Semiconductor device
US20110057610A1 (en) Wireless power storage device, semiconductor device including the wireless power storage device, and method for operating the same
JP2009076884A (ja) 半導体装置
JP5222545B2 (ja) 送受信回路及び当該送受信回路を具備する半導体装置
JP5346459B2 (ja) 発振回路およびそれを備えた半導体装置
JP5334381B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 4