JP5268600B2 - 半導体装置及びメモリのデータ書き込み方法 - Google Patents

Description

本発明は、メモリ及びメモリを有する半導体装置に関する。特に、アンチフューズ型のメモリに関する。また、無線方式によりデータの書き込み及び読み出しを行うことができる半導体装置に関する。

ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれる技術が注目を浴びており、流通、履歴管理、物品管理、プレゼンス管理などの様々な分野に応用されている。ＲＦＩＤとは、狭義には無線通信技術を利用したデータのやりとりを指し、ＲＦＩＤタグ（ＲＦタグ、ＩＤタグ、ＩＣタグ、無線タグともいわれる）とリーダライタとの間で無線通信を行い、データの書き込みや読み取りを行うことができる。

近年では空港での利用も検討されており、一例として航空手荷物管理システムが挙げられる。例えば、特許文献１には、ＲＦＩＤを用いて利用者（渡航者）の手荷物を管理するシステムが記載されている。具体的には、手荷物にＲＦＩＤタグを取り付け、必要なデータ（利用者の氏名や住所、検査結果等）をＲＦＩＤタグに随時書き込み、当該ＲＦＩＤタグに書き込まれたデータを読み取り管理することで、セキュリティ性の向上や利便性の向上を図るものである。
特開２００５−２８９６３４号公報

ＲＦＩＤタグに書き込まれるデータは、ＲＦＩＤタグに搭載されるメモリに書き込まれる。ＲＦＩＤを荷物管理に応用する場合、荷物の紛失や盗難等を防止するため、一度書き込んだデータは書き換え不可能とすることが好ましい。また、ＲＦＩＤタグをその他の用途、例えば食品等のトレーサビリティに適用する場合にも、期限改ざん、原産地や原材料の虚偽表示などを防止するため、データは書き換え不可能とすることが好ましい。したがって、読み出しと一回だけの書き込みが可能であるメモリ、所謂ライトワンスメモリが求められている。

ライトワンスメモリとして、導通状態及び非導通状態を制御してデータを書き込むことができるフューズやアンチフューズなどのフューズ型素子が知られている。アンチフューズは、製造時は非導通状態であり、所定の閾値以上の電気信号を与えることにより導通状態に変化する。メモリとして利用する場合、製造時すなわち初期状態の非導通状態（高抵抗状態）と、書き込み後の導通状態（低抵抗状態）とに２値のデータを対応させ、データを書き込むことが一般的である。

しかし、所定のデータをメモリに書き込んだ後でも、閾値以上の電気信号を非導通状態であるアンチフューズに与えれば、該アンチフューズを導通状態に変化させることが可能である。したがって、航空手荷物管理システム等の荷物管理に適用した場合、データを改ざんして荷物を盗難する、或いは危険物を航空機に搭載させるなど、セキュリティ性や安全性が低下するおそれがある。また、食品のトレーサビリティに適用した場合、データを改ざんして消費期限や原産地を偽るなど、食品の安全性が問題となるおそれがある。

上記問題を鑑み、本発明では、書き込んだデータの改ざんを防止したメモリ及び半導体装置を提供することを課題の一とする。また、メモリ製造後、又は、半導体装置製造後に、新たなデータの書き込みを随時行える追記型のメモリを提供することを課題の一とする。また、データの改ざんを防止した構成であるメモリのデータ書き込み方法を提供することを課題の一とする。さらに、データの改ざんを防止した構成の追記型のメモリを具備する無線チップを提供することも課題の一とする。

メモリ回路と、書き込み回路と、読み出し回路と、を具備する半導体装置とする。メモリ回路は、２値データ”０”及び”１”の書き込みが可能なメモリセルが複数配置されたメモリセルアレイを含む構成とする。書き込み回路は、メモリ回路に含まれるメモリセルの一に２値データ”０”又は”１”の一方を書き込む第１の書き込み回路と、２値データ”０”又は”１”の他方を書き込む第２の書き込み回路と、を含む構成とする。

メモリ回路に含まれるメモリセルは、初期状態である「第１の状態」、第１の書き込み回路による書き込み動作により得られる「第２の状態」、又は第２の書き込み回路による書き込み動作により得られる「第３の状態」から選ばれた一の状態であるアンチフューズを有する。該アンチフューズは、「第１の状態」から、「第２の状態」又は「第３の状態」に変化する素子構造を有する。メモリセルは、ブロック単位或いはメモリセル単位でデータが書き込まれ、ブロック単位或いはメモリセル単位で書き込み済みであるか、未書き込みかを区別される。書き込み済みであるブロックのメモリセルには「第２の状態」又は「第３の状態」のどちらかの状態であるアンチフューズが配置されており、「第２の状態」であるアンチフューズ又は「第３の状態」であるアンチフューズが２値データ”０”又は”１”に対応して、データが書き込まれている。なお、書き込み済みであるブロックのメモリセルには、「第１の状態」であるアンチフューズは配置されない。つまり、書き込み済みであるブロックのメモリセルは、「第２の状態」又は「第３の状態」であるアンチフューズが、必ず配置されている。また、未書き込みであるブロックのメモリセルには「第１の状態」であるアンチフューズが配置されている。

「第２の状態」又は「第３の状態」であるアンチフューズは、「第１の状態」であるアンチフューズに対し、第１の書き込み回路又は第２の書き込み回路により書き込み動作を行うことで得ることができる。よって、「第１の状態」であるアンチフューズを有する未書き込みのブロック或いはメモリセルに、データを追記することができる。

本発明の一は、２値データ”０”及び”１”の書き込みが可能なメモリセルが複数配置されたメモリセルアレイを含むメモリ回路と、メモリ回路に含まれるメモリセルの一に、２値データ”０”又は”１”の一方を書き込む第１の書き込み回路と、メモリ回路に含まれるメモリセルの一に、２値データ”０”又は”１”の他方を書き込む第２の書き込み回路と、メモリ回路に含まれるメモリセルの一に書き込まれた２値データを読み出す読み出し回路と、を具備する半導体装置である。メモリ回路に含まれるメモリセルは、初期状態である「第１の状態」、「第１の状態」のアンチフューズに第１の書き込み回路による書き込み動作により得られる「第２の状態」、又は「第１の状態」のアンチフューズに第２の書き込み回路による書き込み動作により得られる「第３の状態」から選ばれた一の状態であるアンチフューズを有し、該アンチフューズの「第２の状態」又は「第３の状態」が２値データ”０”又は”１”に対応している。

上記半導体装置は、第１の書き込み回路又は前記第２の書き込み回路のいずれかを選択し、メモリ回路へのデータの書き込みを実行させる選択回路を具備する構成とすることもできる。

上記構成において、メモリセルが有するアンチフューズは第１の電極と、絶縁層と、シリコン層と、第２の電極と、が積層された素子構造を有することができる。また、メモリセルが有するアンチフューズは、「第１の状態」から、「第２の状態」又は「第３の状態」に変化する一の素子構造を有する。

また、上記構成において、メモリセルが有するアンチフューズは、「第３の状態」よりも「第２の状態」の電気抵抗値が大きく、「第２の状態」よりも「第１の状態」の電気抵抗値が大きいとする。

また、上記構成において、メモリ回路に含まれるメモリセルは、アンチフューズに加え、該アンチフューズと電気的に接続するトランジスタを有する構成とすることができ、該トランジスタにより書き込み電圧の印加を制御することが好ましい。

また、本発明の一は、アンチフューズを備え、２値データ”０”及び”１”の書き込みが可能なメモリセルが複数配置されたメモリセルアレイを含むメモリ回路と、第１の書き込み回路と、第２の書き込み回路と、を具備するメモリに対し、メモリ回路に含まれるメモリセルの一に、２値データ”０”又は”１”の一方を書き込む場合は、「第１の状態」であるアンチフューズに第１の書き込み回路による書き込み動作を行い、メモリ回路に含まれるメモリセルの一に、２値データ”０”又は”１”の他方を書き込む場合は、「第１の状態」であるアンチフューズに第２の書き込み回路による書き込み動作を行うメモリのデータ書き込み方法である。

上記アンチフューズは、第１の電極と、絶縁層と、シリコン層と、第２の電極と、が積層された構造とすることができる。また、上記アンチフューズは、「第１の状態」から、「第２の状態」又は「第３の状態」に変化する素子構造とすることができる。

上記データ書き込み方法において、書き込み動作を行う前のメモリセルの一は初期状態である「第１の状態」のアンチフューズを備えている。「第１の状態」のアンチフューズに対し、第１の書き込み回路による書き込み動作を行う場合は「第２の状態」に変化し、「第１の状態」のアンチフューズに対し、第２の書き込み回路による書き込み動作を行う場合は「第３の状態」に変化する。そして、「第２の状態」であるアンチフューズを２値データ”０”又は”１”の一方とし、「第３の状態」であるアンチフューズを２値データ”０”又は”１”の他方とすることで、データ書き込むことができる。

なお、本明細書において「第１」、又は、「第２」等の数詞の付く用語は、要素を区別するために便宜的に付与しているものであり、数的に限定するものではなく、また配置及び段階の順序を限定するものでもない。

本発明は、書き換え不可能な追記型のメモリを実現することができる。したがって、一度書き込んだデータの改ざんは防止でき、新しいデータは随時書き込みを行うことができるメモリ及びメモリを備えた半導体装置を提供することができる。また、データの改ざんを防止した構成であるメモリのデータ書き込み方法を提供することができる。

本発明の実施の形態について、以下に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態に記載の内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。

（実施の形態１）
本発明に係る半導体装置として、メモリの構成例及び動作例について説明する。本形態で示すメモリはアンチフューズを有するメモリセルを複数備えたメモリであり、該アンチフューズは、所定の電圧を印加することで高抵抗状態から低抵抗状態に変化するものである。また、本発明に係るメモリは、ブロック単位或いはメモリセル単位でデータを書き込み、ブロック単位或いはメモリセル単位で書き込み済みか未書き込みかが区別される。本形態では、ブロック単位でアンチフューズにデータを書き込み、ブロック単位でデータが書き込み済みか未書き込みかを区別するものとする。

図１は、本発明に係る半導体装置の構成例を示すブロック図である。メモリ１００は、書き込み回路１０２と、メモリ回路１０４と、読み出し回路１０６と、を有する。メモリ１００に入力されるデータ（ＤＡＴＡ ＩＮ）は、書き込み回路１０２により、”０”及び”１”の２値データとしてメモリ回路１０４に書き込まれる。そして、メモリ回路１０４に書き込まれた２値データは、読み出し回路１０６により読み出され、メモリ１００からデータ（ＤＡＴＡ ＯＵＴ）が出力される。メモリ１００は、書き込み動作時は書き込み回路１０２がメモリ回路１０４に接続される。一方、読み出し動作時は、読み出し回路１０６がメモリ回路１０４に接続される。なお、メモリ１００に入力されたデータの２値データへの変換は書き込み回路１０２やメモリ回路１０４で行えばよく、或いは、別途２値データに変換するための回路を設けてもよい。また、メモリ回路１０４から読み出される２値データは、読み出し回路１０６でデータに変換してもよく、或いは、別途２値データからデータに変換するための回路を設けてもよい。

書き込み回路１０２は、メモリ１００に入力されたデータをメモリ回路１０４に書き込む。なお、書き込み回路１０２は、メモリ１００に入力されたデータを”０”及び”１”の２値データとしてメモリ回路１０４に書き込む。メモリ回路１０４は、第１の書き込み回路１１４又は第２の書き込み回路１１６のいずれか一方による選択的な書き込み動作が行われ、２値データが書き込まれる。第１の書き込み回路１１４又は第２の書き込み回路１１６の選択は、選択回路１１２により行われる。

なお、第１の書き込み回路１１４又は第２の書き込み回路１１６は、選択回路１１２により選択的にメモリ回路１０４と接続させる。接続関係は特に限定されず、図２（Ａ）に示すように、選択回路１１２が第１の書き込み回路１１４及び第２の書き込み回路１１６に接続し、第１の書き込み回路１１４及び第２の書き込み回路１１６がメモリ回路１０４に接続する構成とすることができる。また、図２（Ｂ）に示すように、第１の書き込み回路１１４及び第２の書き込み回路１１６が選択回路１１２に接続し、選択回路１１２がメモリ回路１０４に接続する構成とすることもできる。第１の書き込み回路１１４及び第２の書き込み回路１１６のうち、選択回路１１２により選択された一方の回路がメモリ回路１０４と接続され、該メモリ回路１０４に書き込み動作を行う。

読み出し回路１０６は、メモリ回路１０４に書き込まれたデータを読み出し、メモリ１００から出力する。なお、読み出し回路１０６は、メモリ回路に書き込まれた２値データ”０”及び”１”を読み出し、データとして出力する。

次に、メモリ回路１０４の回路図の一例を図３（Ａ）に示す。また、メモリ回路１０４を構成するメモリセルの回路図を図３（Ｂ）に示す。

メモリ回路１０４は、ビット線駆動回路１２２と、ワード線駆動回路１２４と、メモリセルアレイ１２６と、から構成されている。図３（Ａ）では、一例として、ｍ×ｎ個のメモリセル（ＭＣ（１，１）〜ＭＣ（ｍ，ｎ））が縦ｍ個×横ｎ個のマトリクス状に配置されたメモリセルアレイ１２６の例を示している。

また、各メモリセル（代表としてＭＣ（ｉ，ｊ）を考える）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、それぞれ薄膜トランジスタ２３２及びアンチフューズ２３４を有している。薄膜トランジスタ２３２のゲート電極はワード線Ｗｉに接続され、薄膜トランジスタ２３２のソース電極又はドレイン電極の一方は第１のビット線Ｂａｊに接続され、薄膜トランジスタ２３２のソース電極又はドレイン電極の他方はアンチフューズ２３４の陽極又は陰極の一方に接続されている。また、アンチフューズ２３４の陽極又は陰極の他方は第２のビット線Ｂｂｊに接続されている。

ビット線駆動回路１２２により、書き込み又は読み出しを行うメモリセルＭＣ（ｉ，ｊ）が接続されている第１のビット線Ｂａｊ及び第２のビット線Ｂｂｊが選択される。また、ワード線駆動回路１２４により、書き込み又は読み出しを行うメモリセルＭＣ（ｉ，ｊ）が接続されているワード線Ｗｉが選択される。選択された第１のビット線Ｂａｊ及び第２のビット線Ｂｂｊとワード線Ｗｉは、書き込み動作時には書き込み回路１０２に接続され、読み出し動作時には読み出し回路１０６に接続される。ビット線駆動回路１２２及びワード線駆動回路１２４は、セレクタ回路等を有する。

書き込み動作時は、２値データのいずれを書き込むかによって、第１の書き込み回路１１４又は第２の書き込み回路１１６の一方が選択される。選択された第１の書き込み回路１１４又は第２の書き込み回路１１６は、選択されたメモリセルＭＣ（ｉ，ｊ）に対し、書き込みを行う。読み出し動作時は、選択されたメモリセルＭＣ（ｉ，ｊ）を読み出し回路１０６に接続し、読み出しを行う。

本発明に係るメモリの構成は、通常のライトワンスメモリと比較して、２値データ”０”又は”１”の一方の値を書き込む第１の書き込み回路１１４と、２値データ”０”又は”１”の残りの他方の値を書き込む第２の書き込み回路１１６と、を有することを特徴の一つとする。つまり、２値データの”０”を書き込む場合には第１の書き込み回路１１４により書き込みを行い、”１”を書き込む場合には第２の書き込み回路１１６により書き込みを行う。或いは、２値データの”１”を書き込む場合には第１の書き込み回路１１４により書き込みを行い、”０”を書き込む場合には第２の書き込み回路１１６により書き込みを行う。以下、本形態では、”０”を書き込む場合には第１の書き込み回路１１４により書き込みを行い、”１”を書き込む場合には第２の書き込み回路１１６により書き込みを行うものとして説明する。

２値データの”０”及び”１”は、メモリセルＭＣ（ｉ，ｊ）が有するアンチフューズ２３４の電気的特性に対応して書き込まれる。

通常、アンチフューズをメモリ素子に適用する場合、初期状態（書き込み電圧を印加していない状態）の高抵抗状態と、書き込み状態（書き込み電圧を印加した状態）の低抵抗状態と、に”０”及び”１”、又は”１”及び”０”を割り当てている。初期状態を”０”とし、書き込み状態を”１”とする場合の書き込み動作の一例としては、”１”を書き込むメモリセルに対して選択的に書き込み電圧を印加し、該メモリセルが有するアンチフューズを低抵抗状態（書き込み状態）に変化させる。一方、”０”を書き込むメモリセルに対しては書き込み電圧を印加せず、該メモリセルが有するアンチフューズを初期状態のままとする。書き込み電圧は、書き込み回路により印加する。つまり、”１”を記録するメモリセルに対しては書き込み回路により書き込みを行い、”０”を記録するメモリセルに対しては書き込みを行わないものとしている。そして、各メモリセルが備えるアンチフューズの初期状態及び書き込み状態により、メモリセルに”０”又は”１”を書き込ませることができる。その結果、データを２値データとして書き込むことができる。

これに対し、本形態のメモリは、ブロック単位でデータの書き込みを行い、ブロック単位で書き込み済みか未書き込みかを区別する。そして、書き込み済みのブロックでは、アンチフューズの異なる２つの書き込み状態に”０”及び”１”を割り当て対応させることを特徴の１つとする。また、本アンチフューズは、初期状態から、”０”及び”１”を割り当てる２つの書き込み状態に変化する素子構造を有する。つまり、本形態では、メモリ回路１０４を構成するメモリセルにブロック単位でデータの書き込みが行われ、ブロック単位でデータが書き込み済みか未書き込みかを区別する。そして、書き込み済みブロックのメモリセルには、２つの書き込み状態のどちらかの状態であるアンチフューズが配置されている。

メモリ回路１０４を構成するメモリセルは、メモリセルアレイ全体で１つのブロックとしてもよいし、複数のブロックに分割してもよい。ブロックやメモリセルを区別する方法（手段）は特に限定されず、書き込み済みであるか、未書き込みであるかを区別できればよい。区別する方法としては、フラグや物理的スイッチなどが挙げられる。例えば、書き込み済みのブロックにはフラグを立て、ブロック単位でフラグが立っているか否かを検出し、フラグが立っていると検出した場合はそのブロックを書き込み済みと判断し、フラグが立っていないと検出した場合はそのブロックを未書き込みと判断することができる。フラグには、ブロック内の特定のメモリセルを割り当てればよく、書き込み済みの場合に前記特定のメモリセルの有するアンチフューズに書き込みを行えばよい。書き込み済みとなるブロックのフラグに書き込みを行うことで”１”のフラグを立て、未書き込みのブロックはそのまま（初期状態）とすることで、書き込み済みか未書き込みかを区別することができる。また、物理的スイッチを利用する場合、例えば書き込み済みのブロックに設けられたスイッチを破損させ、ブロック単位でスイッチが破損しているか否かを検出して書き込み済みか未書き込みかを区別してもよい。もちろん、ブロック単位でなく、各メモリセル単位にフラグやスイッチを設けて、書き込み済みか未書き込みかを区別しても良い。

本発明において、アンチフューズの電気的特性の初期状態を「第１の状態」とし、異なる２つの書き込み状態を「第２の状態」と「第３の状態」とする。本形態のメモリに適用するアンチフューズは、初期状態である「第１の状態」と、書き込み状態である「第２の状態」又は書き込み状態である「第３の状態」の中から選ばれた一の状態を取る。また、本形態のメモリは、「第１の状態」から、「第２の状態」又は「第３の状態」に変化する素子構造を有するアンチフューズを備える。なお、メモリにはブロック単位での書き込みを行い、且つブロック毎に書き込み済みか未書き込みかを区別する。書き込み済みのブロックでは、「第２の状態」と、「第３の状態」と、のアンチフューズに”０”及び”１”、又は”１”及び”０”を割り当て対応させ、「第１の状態」であるアンチフューズは存在させない。つまり、書き込み済みのブロックには、「第２の状態」又は「第３の状態」であるアンチフューズが、必ず配置されている。以下、本形態では、書き込み済みのブロックでは、アンチフューズの「第２の状態」に”０”を割り当て、「第３の状態」に”１”を対応させるものとして説明する。

次に、メモリセルＭＣ（ｉ，ｊ）に”０”を書き込む場合と、”１”を書き込む場合の回路動作の一例について、図６を用いて説明する。なお、薄膜トランジスタ２３２はｎチャネル型薄膜トランジスタ又はｐチャネル型薄膜トランジスタのいずれの導電型の薄膜トランジスタでも良いが、本形態ではｎチャネル型薄膜トランジスタ２３２ａとした場合について説明する。また、アンチフューズ２３４は、書き込み前の電気的特性を「第１の状態」とする。

図６（Ａ）は、メモリセルＭＣ（ｉ，ｊ）に”０”を書き込む場合の例を示している。例えば、第１のビット線ＢａｊをＶＬとし、第２のビット線Ｂｂｊ及びワード線ＷｉをＶＨとして、メモリセルＭＣ（ｉ，ｊ）のｎチャネル型薄膜トランジスタ２３２ａをオン状態とする。その結果、アンチフューズ２３４は、Ａ点側からＶＬが供給され、Ｂ点側からＶＨが供給され、アンチフューズ２３４にＶＨ−ＶＬが印加されて、「第２の状態」に変化する。

図６（Ｂ）は、メモリセルＭＣ（ｉ，ｊ）に”１”を書き込む場合の例を示している。例えば、第１のビット線Ｂａｊ及びワード線ＷｉをＶＨとし、第２のビット線ＢｂｊをＶＬとして、メモリセルＭＣ（ｉ，ｊ）の薄膜トランジスタ２３２ａをオン状態とする。その結果、アンチフューズ２３４は、Ａ点側からＶＨが供給され、Ｂ点側からＶＬが供給され、アンチフューズ２３４にＶＨ−Ｖｔｈ−ＶＬが印加されて、「第３の状態」に変化する。

なお、本明細書では、ＶＨ＞ＶＬとする。ＶＨ−Ｖｔｈ−ＶＬは書き込み電圧（Ｖｗｒｉｔｅ）に相当し、アンチフューズ２３４の抵抗状態を変化させる電圧とする。また、本形態では、ＶＧＮＤ≧ＶＬ（ここでは、ＶＧＮＤ＝０Ｖ）とする。また、Ｖｔｈは、薄膜トランジスタ２３２ａの閾値に相当する。アンチフューズへの書き込みは、アンチフューズの絶縁領域へ書き込み電圧（Ｖｗｒｉｔｅ）を印加することで行う。書き込み電圧（Ｖｗｒｉｔｅ）が印加されたアンチフューズの絶縁領域が絶縁破壊を起こし、アンチフューズの上下電極が短絡するため、アンチフューズの抵抗値が変化する。

アンチフューズ２３４は、Ｂ点側からＶＨを供給する場合と、Ａ点側からＶＨを供給する場合と、で、２つの異なる書き込み状態を得ることができる。図６（Ａ）に示す場合は、Ｂ点側がＡ点側に対して高電位となるように電圧を印加している。図６（Ｂ）に示す場合は、Ａ点側がＢ点側に対して高電位となるように電圧を印加している。アンチフューズ２３４に書き込み電圧を印加する際に、アンチフューズ２３４に対する電圧の印加方向（Ａ点側をＢ点側に対して高電位として電圧を印加する、或いはＢ点側をＡ点側に対して高電位として電圧を印加する）を制御することで、２つの異なる書き込み状態を得ることができる。ここでは、アンチフューズ２３４に対する電圧の印加方向を逆にすることで、２つの異なる書き込み状態を得ている。そして、ここで得られる２つの書き込み状態は、「第２の状態」又は「第３の状態」にそれぞれ該当する。

メモリの書き込み動作は、”０”を書き込むメモリセルに対して第１の書き込み回路１１４により図６（Ａ）に示す書き込みを行い、該メモリセルが有するアンチフューズを「第２の状態」に変化させる。一方、”１”を書き込むメモリセルに対して第２の書き込み回路１１６により図６（Ｂ）に示す書き込みを行い、該メモリセルが有するアンチフューズを「第３の状態」に変化させる。そして、各メモリセルが備えるアンチフューズを「第２の状態」又は「第３の状態」に適宜変化させることにより、メモリセルに”０”又は”１”を書き込むことができる。その結果、メモリ１００に入力されたデータを２値データとして書き込むことができる。

メモリ１００は１つのブロックのみで構成され、１つのデータのみ書き込む構成としてもよいが、複数のブロックに分割され、複数のデータを書き込める構成とする方が好ましい。複数のブロックに分割することで、随時追記を行うことができる。なお、１つのブロックが備えるメモリセルは複数又は単数のどちらでもよい。

ここで、本アンチフューズの電気的特性である「第１の状態」、「第２の状態」、及び「第３の状態」について考察する。図４に、本アンチフューズの「第１の状態」、「第２の状態」、及び「第３の状態」の電流電圧特性（以下、「Ｉ−Ｖ特性」ともいう）の一例を示す。横軸はアンチフューズに対する印加電圧を示し、その際にアンチフューズに流れる電流を縦軸に示している。なお、図４では、書き込み電圧（Ｖｗｒｉｔｅ）以下の範囲のＩ−Ｖ特性を示している。

図４には、モードＡとモードＢとモードＣが示されている。モードＡは、任意の電圧を印加しても電流をほとんど流さない高抵抗状態を示している。モードＣは、印加する電圧に比例して電流を流す低抵抗状態を示している。モードＢは、所定の印加電圧未満では電流をほとんど流さない高抵抗状態を示し、所定の印加電圧以上では電流を良く流す低抵抗状態を示している。モードＢは、モードＡよりも低抵抗状態を示し、モードＣよりも高抵抗状態を示している。モードＡは印加電圧によらず高抵抗状態であり、アンチフューズの初期状態である「第１の状態」の特性に該当する。モードＢ及びモードＣは、アンチフューズの「第２の状態」又は「第３の状態」の特性に該当する。本形態では、モードＢが「第２の状態」に該当し、モードＣが「第３の状態」に該当するものとする。したがって、アンチフューズに対する印加電圧を書き込み電圧以下とし、「第１の状態」であるアンチフューズの電気抵抗値をＲ１、「第２の状態」であるアンチフューズの電気抵抗値をＲ２、「第３の状態」であるアンチフューズの電気抵抗値をＲ３としたとき、Ｒ１＞Ｒ２＞Ｒ３の関係を満たす。

書き込み済みのブロックでは、アンチフューズの「第２の状態」及び「第３の状態」を２値データに割り当てている。「第２の状態」と「第３の状態」との間に閾値電圧Ｖｔｈ又は閾値電流Ａｔｈを設定し、当該閾値電圧Ｖｔｈ又は閾値電流Ａｔｈを境として２値データを割り当てればよい。

データの読み出しについては実施者が適宜設計することが可能であり、電流を用いる方式、電圧を用いる方式などを適用することができる。例えば、図４に示すように、所定の読み出し電圧（Ｖｒｅａｄ）において、「第３の状態」であるモードＣと「第２の状態」に該当するモードＢとの間に閾値電流Ａｔｈを設定し、当該閾値電流Ａｔｈ以上の場合は２値データの”１”を割り当て、閾値電流Ａｔｈ未満の場合は”０”を割り当てる。読み出し電圧を印加した際に流れる電流と、閾値電流Ａｔｈと、を比較することで、２値データを読み出すことができる。例えば、閾値電流Ａｔｈ以上の電流が得られれば”１”、閾値電流Ａｔｈ未満の電流が得られれば”０”と読み取ることができる。また、閾値電流Ａｔｈから閾値電圧Ｖｔｈを設定し、当該閾値電圧Ｖｔｈと、読み出し電圧を印加して出力される電圧と、を比較して、２値データを読み出す構成とすることもできる。

本形態においては、書き込み済みのブロックを検出し、該書き込み済みのブロックにおいて、モードＢを示す「第２の状態」が”０”と読み出され、モードＣを示す「第３の状態」が”１”と読み出される。

なお、モードＡを示す「第１の状態」は、未書き込みのブロックにおいて”０”或いは”１”を割り当ててもよい。つまり、未書き込みのブロックにおいては、書き込み電圧を印加しない初期状態に２値データのどちらかを割り当ててもよい。また、「第１の状態」に”０”或いは”１”以外を割り当ててもよく、「第１の状態」として別途読み出すようにしてもよい。

アンチフューズへの書き込みは、アンチフューズの絶縁領域へ書き込み電圧を印加することで行う。書き込み電圧が印加されたアンチフューズの絶縁領域が絶縁破壊を起こし、アンチフューズの上下電極が短絡するため、アンチフューズの抵抗値が変化する。つまり、アンチフューズが絶縁破壊を起こすことによって状態が変化する。アンチフューズの「第２の状態」及び「第３の状態」は、初期状態である「第１の状態」のアンチフューズに対し、書き込み電圧を印加して短絡させることにより書き込みを行った書き込み状態である。したがって、「第１の状態」→「第２の状態」、「第１の状態」→「第３の状態」は、不可逆的である。「第２の状態」はアンチフューズの上下電極が短絡して書き込みが行われた書き込み状態であり、「第２の状態」であるアンチフューズに対して再度書き込み電圧を印加しても書き込みを行うことはできない。したがって、「第２の状態」であるアンチフューズは、「第３の状態」又は「第１の状態」へ変化することはできない。また、「第３の状態」はアンチフューズの上下電極が短絡して書き込みが行われた書き込み状態であり、「第３の状態」であるアンチフューズに対して再度書き込み電圧を印加しても書き込みを行うことはできない。したがって、「第３の状態」であるアンチフューズは、「第２の状態」又は「第１の状態」へ変化することはできない。

つまり、「第１の状態」→「第２の状態」、「第１の状態」→「第３の状態」のような変化はするが、「第２の状態」→「第１の状態」、「第３の状態」→「第１の状態」、「第２の状態」→「第３の状態」、「第３の状態」→「第２の状態」のような変化はしない特性を備えたアンチフューズをメモリ素子として適用することを特徴の１つとする。言い換えると、「第２の状態」であるアンチフューズは、書き込みを行っても状態が変化しない特性を有する。また、「第３の状態」であるアンチフューズは、書き込みを行っても状態が変化しない特性を有する。もちろん、「第２の状態」と「第３の状態」は、電圧を印加しなければ状態は変化しない。なお、「第１の状態」→「第２の状態」とは、矢印の左側の状態から右側の状態へ変化することを示している。アンチフューズの「第２の状態」は、「第１の状態」のアンチフューズを備えるメモリセルに対して第１の書き込み回路により書き込みを行うことで得ることができる。また、「第３の状態」は、「第１の状態」であるアンチフューズを備えるメモリセルに対して第２の書き込み回路により書き込みを行うことで得ることができる。

次に、図１、図３、図５を用いて、本形態に係るメモリのデータ書き込み方法の一例について説明する。図５には、一連の書き込み動作の一例を示すフロー図を示している。

まず、メモリ１００にデータが入力される（Ｓ１１）。メモリ１００に入力されたデータは、２値データに変換される（Ｓ１２）。そして、２値データをメモリ回路１０４に書き込む。

まず、”０”を書き込む場合について説明する。書き込み回路１０２から第１の書き込み回路１１４を選択する。選択した第１の書き込み回路１１４とメモリ回路１０４とを接続する（Ｓ１３）。次に、”０”を書き込むメモリセルＭＣ（ｉ，ｊ）を選択する（Ｓ１５）。ここでは、ＭＣ（１，１）に書き込みを行う例を説明する。選択されたメモリセルＭＣ（１，１）が配置されているブロックが、書き込み済みのブロックであるかを検出する（Ｓ１６）。（Ｓ１６）のブロックが書き込み済みでない場合（Ｎｏである場合、すなわち未書き込みである場合）、選択されたメモリセルＭＣ（１，１）に対して、第１の書き込み回路１１４により書き込み電圧を印加する（Ｓ１８）。具体的には、第１のビット線Ｂａ１をＶＬとし、第２のビット線Ｂｂ１及びワード線Ｗ１をＶＨとし、薄膜トランジスタ２３２をオン状態にして、アンチフューズ２３４に書き込み電圧を印加する。その結果、アンチフューズ２３４の電気的特性が「第２の状態」へと変化する。なお、選択したメモリセルＭＣ（１，１）が備えるアンチフューズ２３４が「第１の状態」でない場合には、書き込み動作を行ってもアンチフューズ２３４の電気的特性は変化しない。

次に、”１”を書き込む場合について説明する。書き込み回路１０２から第２の書き込み回路１１６を選択し、第２の書き込み回路１１６とメモリ回路１０４とを接続する（Ｓ１４）。次に、”１”を書き込むメモリセルＭＣ（ｉ，ｊ）を選択する（Ｓ１５）。ここでは、メモリセルＭＣ（２，１）に書き込みを行う例を説明する。選択されたメモリセルＭＣ（２，１）が配置されているブロックが、書き込み済みのブロックであるかを検出する（Ｓ１６）。（Ｓ１６）のブロックが書き込み済みでない場合（Ｎｏである場合、すなわち未書き込みである場合）、選択されたメモリセルＭＣ（２，１）に対して、第２の書き込み回路１１６により書き込み電圧を印加する（Ｓ１９）。具体的には、第１のビット線Ｂａ１及びワード線Ｗ２をＶＨとし、第２のビット線Ｂｂ１をＶＬとし、薄膜トランジスタ２３２をオン状態にして、アンチフューズ２３４に書き込み電圧を印加する。その結果、アンチフューズ２３４の電気的特性が「第３の状態」へと変化する。なお、選択したメモリセルＭＣ（２，１）が備えるアンチフューズ２３４が「第１の状態」でない場合には、書き込み動作を行ってもアンチフューズ２３４の電気的特性は変化しない。

以上のようにして、”０”又は”１”の書き込み動作を終了する（Ｓ２１）。書き込み動作終了後、さらに他のメモリセル２３０に書き込みを行う場合、再度第１の書き込み回路１１４又は第２の書き込み回路１１６の選択から行えばよい。なお、（Ｓ１６）のブロックが書き込み済みである場合（Ｙｅｓである場合）、書き込み済みのエラーコードが検出され（Ｓ１７）、書き込み動作は行われない。また、任意のブロックにデータの書き込みが終了した場合、該ブロックに書き込み済みの目印を付け（Ｓ２０）、書き込み動作を終了する（Ｓ２１）。

なお、図５に示すフロー図は一例であり、これに限定されるものではない。例えば、未書き込みのブロックを選択した後、該未書き込みのブロックに配置されたメモリセルを選択して書き込み動作を行ってもよい。また、未書き込みのブロックを選択し、該ブロックに書き込み済みの目印を付けた後、該ブロックに書き込み動作を行ってもよい。また、データの書き込みと、書き込み済みと未書き込みの区別は、メモリセル単位（或いはアンチフューズ毎）で行ってもよい。

また、読み出し動作についても説明する。書き込み済みのブロック（或いはメモリセル、アンチフューズ）を検出し、該書き込み済みのブロックに書き込まれたデータを読み出す。具体的には、書き込み済みのブロックに配置されたメモリセルの２値データを読み出し、ブロックに書き込まれたデータを読み出す。ここでは、ＭＣ（２，２）に書き込まれた２値データを読み出す例を説明する。

メモリセルＭＣ（２，２）に書き込まれた２値データを読み出す場合には、例えば第１のビット線Ｂａ２を読み出し回路１０６に接続する。第２のビット線Ｂｂ２及びワード線Ｗ２をＶｒｈとし、薄膜トランジスタ２３２をオン状態にする。なお、Ｖｒｈは、アンチフューズ２３４が「第２の状態」或いは「第３の状態」のいずれであっても、薄膜トランジスタ２３２がオン状態となるように選択する。Ｖｒｈは、読み出し電圧に相当する。

トランジスタ２３２を介して第１のビット線Ｂａ２から出力される電圧（出力電圧）を読み取る。出力電圧が閾値電圧Ｖｔｈ以上である場合は、メモリセルＭＣ（２，２）に書き込まれたデータを”１”と読み取る。これに対し、出力電圧が閾値電圧Ｖｔｈ未満である場合は、メモリセルＭＣ（２，２）に書き込まれたデータを”０”と読み取る。

このようにして、未書き込みのブロックに配置された任意のメモリセルＭＣ（ｉ，ｊ）に２値データを書き込むことができ、また書き込み済みのブロックに配置された任意のメモリセルＭＣ（ｉ，ｊ）に書き込まれた２値データを読み出すことができる。

以上のように、本形態に係るメモリは、メモリ素子として「第１の状態」、「第２の状態」、又は「第３の状態」から選ばれた一の状態を取るアンチフューズを複数備え、該アンチフューズにブロック単位で書き込みを行い、ブロック単位で書き込み済みと未書き込みを区別する。また、アンチフューズは、「第１の状態」から、「第２の状態」又は「第３の状態」に変化する素子構造を有する。書き込み済みのブロックでは、配置されているアンチフューズが「第２の状態」又は「第３の状態」のいずれかの状態を必ず取り、「第２の状態」及び「第３の状態」を用いて２値データを書き込み、ブロック単位でデータを書き込むことを特徴とする。「第２の状態」であるアンチフューズは、「第１の状態」、「第３の状態」へ変化不可能な素子である。また、「第３の状態」であるアンチフューズは、「第２の状態」、「第１の状態」変化不可能な素子である。したがって、「第２の状態」及び「第３の状態」に２値データを割り当てることで、書き込み済みのブロックでは、２値データの”０”及び”１”ともに物理的に書き換え不可能とすることができる。つまり、本発明に係るメモリは、一度書き込んだデータの書き換えは不可能であり、データの改ざんを防止できる。

なお、本発明に係るメモリは、出荷時に全てのアンチフューズを「第２の状態」又は「第３の状態」のどちらかの状態に書き込み、書き込み済みのブロックのみ備えたＲＯＭとしてもよい。また、「第１の状態」のアンチフューズを存在させた追記型のメモリとしてもよい。「第１の状態」のアンチフューズは、第１の書き込み回路又は第２の書き込み回路を選択して適宜書き込みを行うことにより、「第２の状態」又は「第３の状態」へと変化して”０”又は”１”を書き込むことができる。したがって、随時追記を行うことができる追記型のメモリを実現できる。「第１の状態」であるアンチフューズを備えたメモリとする場合、出荷時の全てのアンチフューズを「第１の状態」のままとしてもよいし、書き込み済みブロックと未書き込みブロックを有するメモリとしてもよい。いずれにしても、本発明に係るメモリは、新しいデータを追記する構成とすることは可能であるが、一度書き込んだデータの書き換えは不可能であり、データの改ざんを防止することができる。

なお、本実施の形態は、他の実施の形態及び実施例と自由に組み合わせることができる。

（実施の形態２）
上記実施の形態１ではメモリセルＭＣ（ｉ，ｊ）のトランジスタ２３２にｎチャネル型薄膜トランジスタ２３２ａを適用する例を示したが、本形態ではｐチャネル型薄膜トランジスタ２３２ｂを適用する例について説明する。なお、その他の構成は上記実施の形態１に準ずるものとし、ここでは説明を省略する。

図９（Ａ）は、メモリセルＭＣ（ｉ，ｊ）に”０”を書き込む例を示している。例えば、第１のビット線Ｂａｊとワード線ＷｉをＶＬとし、第２のビット線ＢｂｊをＶＨとして、ｐチャネル型薄膜トランジスタ２３２ｂをオン状態とする。アンチフューズ２３４は、Ａ点側からＶＬが供給され、Ｂ点側からＶＨが供給され、ＶＨ−ＶＬが印加されて、「第２の状態」に変化する。

図９（Ｂ）は、メモリセルＭＣ（ｉ，ｊ）に”１”を書き込む例を示している。例えば、第１のビット線ＢａｊをＶＨとし、第２のビット線Ｂｂｊとワード線ＷｉをＶＬとして、ｐチャネル型薄膜トランジスタ２３２ｂをオン状態とする。アンチフューズ２３４はＡ点側からＶＨが供給され、Ｂ点側からＶＬが供給され、ＶＨ−ＶＬが印加されて「第３の状態」に変化する。

アンチフューズ２３４は、Ａ点側からＶＨが供給される場合と、Ｂ点側からＶＨが供給される場合と、で、２つの異なる書き込み状態に変化する。つまり、アンチフューズ２３４に対する電圧印加方向を逆にすることで、２つの異なる書き込み状態を得ている。得られる２つの書き込み状態は、「第２の状態」又は「第３の状態」である。また、「第２の状態」と「第３の状態」は、一の素子構造を有する「第１の状態」のアンチフューズに対し、印加する電圧方向を逆にすることで得ることができる。「第２の状態」又は「第３の状態」と適宜変化させることにより、メモリセルに”０”又は”１”を書き込むことができ、メモリにデータを書き込むことができる。

なお、本実施の形態は、他の実施の形態及び実施例と自由に組み合わせることができる。

（実施の形態３）
本形態では、上記実施の形態１と異なる構成のメモリ回路の例を示す。なお、メモリ回路以外の構成は、実施の形態１に準ずる。

図７（Ａ）に、実施の形態１と異なるメモリ回路１０４の回路図の一例を示す。また、メモリセルの回路図を図７（Ｂ）に示す。図７（Ａ）に示すメモリ回路１０４は、図３（Ａ）と同様に、ビット線駆動回路１２２と、ワード線駆動回路１２４と、メモリセルアレイ１２６と、から構成されている。また、メモリセルアレイ１２６は、ｍ×ｎ個のメモリセル（ＭＣ（１，１）〜ＭＣ（ｍ、ｎ））が縦ｍ個×横ｎ個のマトリクス状に配置された例を示している。

また、各メモリセル（代表としてＭＣ（ｉ，ｊ）を考える）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、それぞれｎチャネル型薄膜トランジスタ４３２、ｐチャネル型薄膜トランジスタ４３３、およびアンチフューズ４３４を有している。

ｎチャネル型薄膜トランジスタ４３２は、ゲート電極は第２のワード線Ｗｔｉに接続され、ソース電極又はドレイン電極の一方は第１のビット線Ｂｃｊに接続され、ソース電極又はドレイン電極の他方はｐチャネル型薄膜トランジスタ４３３のソース電極又はドレイン電極の一方とアンチフューズの陽極又は陰極の一方に接続されている。ｐチャネル型薄膜トランジスタ４３３は、ゲート電極は第１のワード線Ｗｓｉに接続され、ソース電極又はドレイン電極の一方はｎチャネル型薄膜トランジスタ４３２のソース電極又はドレイン電極の一方とアンチフューズ４３４の陽極又は陰極の一方に接続され、ソース電極又はドレイン電極の他方は第２のビット線Ｂｄｊに接続されている。また、アンチフューズ４３４は、陽極又は陰極の一方は、ｎチャネル型薄膜トランジスタ４３２のソース電極又はドレイン電極の一方とｐチャネル型薄膜トランジスタ４３３のソース電極又はドレイン電極の一方と接続され、陽極又は陰極の他方は接地されている。

また、第１のビット線Ｂｃｊと第２のビット線Ｂｄｊは、平行に配置されている。第１のワード線Ｗｓｉと第２のワード線Ｗｔｉは、平行に配置されている。また、第１のビット線Ｂｃｊ或いは第２のビット線Ｂｄｊと、第１のワード線Ｗｓｉ或いは第２のワード線Ｗｔｉと、は、それぞれ直交して配置されている。

ビット線駆動回路１２２により、書き込み又は読み出しを行うメモリセルＭＣ（ｉ，ｊ）が接続されている第１のビット線Ｂｃｊと第２のビット線Ｂｄｊが選択される。また、ワード線駆動回路１２４により、書き込み又は読み出しを行うメモリセルＭＣ（ｉ，ｊ）が接続されている第１のワード線Ｗｓｉと第２のワード線Ｗｔｉが選択される。選択された第１のビット線Ｂｃｊおよび第２のビット線Ｂｄｊと、第１のワード線Ｗｓｉと第２のワード線Ｗｔｉと、は、書き込み動作時には図１に示す書き込み回路１０２に接続され、読み出し動作時には読み出し回路１０６に接続される。

なお、上記形態１と同様に、本形態に係るメモリは、第１の書き込み回路１１４により２値データ”０”と”１”の一方を書き込み、第２の書き込み回路１１６により２値データ”０”と”１”の他方を書き込む。２値データ”０”又は”１”は、書き込みが行われたメモリセルＭＣ（ｉ，ｊ）が有するアンチフューズ４３４の電気的特性に対応して固定される。本形態においても、アンチフューズ４３４は、上記実施の形態１の図４に示すモードＡ〜モードＣを示す「第１の状態」〜「第３の状態」の中から選ばれた一の状態を取るものとする。また、アンチフューズ４３４は、「第１の状態」から、「第２の状態」又は「第３の状態」に変化する一の素子構造を有する。データの書き込みはブロック単位（或いはメモリセル単位）で行われ、書き込み済みのブロックでは、モードＢを示す「第２の状態」又はモードＣを示す「第３の状態」のどちらかの状態を示すアンチフューズが配置される。そして、書き込み済みのブロックでは、２値データの”０”は「第２の状態」に割り当て、”１”は「第３の状態」に割り当てるものとする。

以下、メモリセルＭＣ（ｉ，ｊ）に”０”を書き込む場合と、”１”を書き込む場合の回路動作の一例について、図８を用いて説明する。なお、アンチフューズ４３４は、書き込み前の電気的特性を上記形態１の「第１の状態」とする。

図８（Ａ）は、メモリセルＭＣ（ｉ，ｊ）に”０”を書き込む場合の例を示している。例えば、第１のビット線ＢｃｊをＶＬとし、第１のワード線Ｗｓｉと第２のワード線ＷｔｉをＶＨとして、メモリセルＭＣ（ｉ，ｊ）のｎチャネル型薄膜トランジスタ４３２をオン状態とし、ｐチャネル型薄膜トランジスタ４３３をオフ状態とする。その結果、アンチフューズ４３４にはＶＬが供給され、ＶＬ−ＶＧＮＤが印加されて、「第２の状態」に変化する。なお、第２のビット線ＢｄｊはＶＬとしてもＶＨとしてもよいが、好ましくはＶＬとする。いずれにしてもｐチャネル型薄膜トランジスタ４３３はオフ状態となる。

図８（Ｂ）は、メモリセルＭＣ（ｉ，ｊ）に”１”を書き込む場合の例を示している。例えば、第２のビット線ＢｄｊをＶＨとし、第１のワード線Ｗｓｉと第２のワード線ＷｔｉをＶＬとして、メモリセルＭＣ（ｉ，ｊ）のｐチャネル型薄膜トランジスタ４３３をオン状態とし、ｎチャネル型薄膜トランジスタ４３２をオフ状態とする。その結果、アンチフューズ４３４にはＶＨが供給され、ＶＨ−ＶＧＮＤが印加されて、「第３の状態」に変化する。なお、第１のビット線ＢｃｊはＶＨとしてもＶＬとしてもよいが、好ましくはＶＨとする。いずれにしてもｎチャネル型薄膜トランジスタ４３２はオフ状態となる。

なお、本形態において、ＶＨ＞ＶＧＮＤ＞ＶＬとする。また、「ＶＨ−ＶＧＮＤ」又は「ＶＬ−ＶＧＮＤ」は書き込み電圧に相当し、アンチフューズ４３４の抵抗状態を変化させる。

本形態に係るメモリセルアレイは、ｎチャネル型薄膜トランジスタ４３２とｐチャネル型薄膜トランジスタ４３３とを組み合わせて選択的にオン状態とすることで、アンチフューズ４３４に「ＶＨ−ＶＧＮＤ」又は「ＶＬ−ＶＧＮＤ」の電圧を印加することができる。アンチフューズ４３４は、「ＶＨ−ＶＧＮＤ」の電圧を印加した場合と、「ＶＬ−ＶＧＮＤ」の電圧を印加した場合と、で、２つの異なる書き込み状態を得ることができる。ここで得られる２つの書き込み状態は、「ＶＨ−ＶＧＮＤ」の電圧を印加した場合は「第３の状態」とし、「ＶＬ−ＶＧＮＤ」の電圧を印加した場合は「第２の状態」とする。

本形態に係るメモリのデータの書き込みはブロック単位（或いはメモリセル単位）で行われ、データを書き込むブロックを構成するメモリセルに２値データを書き込む。データを書き込むブロックは、未書き込みのブロックである。未書き込みブロックにおいて、”０”を書き込むメモリセルに対して第１の書き込み回路１１４により図８（Ａ）に示す書き込みを行い、該メモリセルが有するアンチフューズを「第２の状態」に変化させる。一方、”１”を書き込むメモリセルに対して第２の書き込み回路１１６により図８（Ｂ）に示す書き込みを行い、該メモリセルが有するアンチフューズを「第３の状態」に変化させる。そして、未書き込みのブロックのメモリセルが備えるアンチフューズを「第２の状態」又は「第３の状態」に適宜変化させることにより、メモリセルに”０”又は”１”を書き込んで、データを書き込むことができる。なお、未書き込みのブロックを構成する全てのメモリセルに書き込みが行われた後は、書き込み済みのブロックとなる。書き込み済みのブロックには、未書き込みのブロックと区別される目印が付けられる。

以上のようにしてメモリセルＭＣ（ｉ，ｊ）に書き込まれたデータを読み出す場合は、例えば第１のビット線Ｂｃｊを読み出し回路に接続し、第１のワード線Ｗｓｉはｎチャネル型薄膜トランジスタ４３２がオン状態となるＶｒｈとする。また、第１のワード線Ｗｓｉと第２のビット線Ｂｄｊは、ｐチャネル型薄膜トランジスタ４３３がオフ状態となるＶｒｌとする。ｎチャネル型薄膜トランジスタ４３２を介して第１のビット線Ｂｃｊから電圧を読み出す。なお、メモリセルルＭＣ（ｉ，ｊ）は書き込み済みのブロックに配置されているものとする。

ここで、本形態に係るメモリを構成するアンチフューズは、上記形態１で示すようなモードＡ〜モードＣのいずれかを示し、書き込み済みのブロックに配置されているアンチフューズはモードＢ又はモードＣのどちらかの状態を示す。所定の読み出し電圧において、モードＣとモードＢとの間に閾値電圧Ｖｔｈを設定する。

任意のメモリセルＭＣ（ｉ，ｊ）に対して、所定の読み出し電圧を印加した際に第１のビット線Ｂｃｊから読み出される電圧と、閾値電圧Ｖｔｈと、を比較する。読み出しした電圧が閾値電圧Ｖｔｈ以上であれば２値データの”１”と読み取り、閾値電圧Ｖｔｈ未満であれば”０”と読み取る。本形態においては、アンチフューズがモードＣを示す「第３の状態」であれば”１”と読み出し、モードＢを示す「第２の状態」であれば”０”と読み出す。

なお、上述したように、アンチフューズの「第２の状態」及び「第３の状態」は、初期状態である「第１の状態」のアンチフューズに対し、書き込み電圧を印加して上下電極を短絡させることにより書き込みを行った書き込み状態である。「第２の状態」又は「第３の状態」はアンチフューズの上下電極が短絡して書き込みが行われた書き込み状態であり、再度書き込み電圧を印加しても書き込みを行うことはできない。本形態に係るアンチフューズは、「第１の状態」→「第２の状態」、「第１の状態」→「第３の状態」のような変化はすることができる。しかし、本形態に係るアンチフューズは、「第２の状態」→「第１の状態」、「第３の状態」→「第１の状態」、「第２の状態」→「第３の状態」、「第３の状態」→「第２の状態」のような変化はしない特性を有する。つまり、「第２の状態」であるアンチフューズは、「第３の状態」、「第１の状態」へ変化不可能な素子である。また、「第３の状態」であるアンチフューズは、「第２の状態」、「第１の状態」へ変化不可能な素子である。

したがって、ｎチャネル型薄膜トランジスタ４３２およびｐチャネル型薄膜トランジスタ４３３を選択的にオン状態とし、アンチフューズに電圧を印加して「第２の状態」又は「第３の状態」をつくり出し、且つ「第２の状態」又は「第３の状態」に２値データを割り当てることで、物理的に書き換え不可能なメモリを実現することができる。つまり、本発明に係るメモリは、一度書き込んだデータの書き換えは不可能であり、データの改ざんを防止できる。また、「第１の状態」のアンチフューズを備えたメモリとすることで、適宜新しいデータを追記することができる。したがって、追記可能、且つ書き換え不可能なメモリを提供することができる。

なお、本実施の形態は、他の実施の形態及び実施例と自由に組み合わせることができる。

（実施の形態４）
本形態では、本発明に係る半導体装置のメモリ素子として適用可能なアンチフューズの例を説明する。図１６は、本発明に適用可能なアンチフューズの断面模式図である。

図１６に示すのは、アンチフューズ１０００の断面模式図である。該アンチフューズ１０００は、第１の電極１００２と第２の電極１０１０との間に抵抗材料層１００４が挟持された構造を有する。アンチフューズ１０００は、上記実施の形態１の図４に示すモードＡ〜モードＣを示す「第１の状態」〜「第３の状態」から選ばれた一の状態を取る。また、アンチフューズ１０００は、「第１の状態」から、「第２の状態」又は「第３の状態」に変化する一の素子構造を有する。なお、作製時のアンチフューズ１０００は、モードＡを示す「第１の状態」である。以下、アンチフューズ１０００の具体的な構成と作製方法について説明する。

まず、第１の電極１００２を形成する。第１の電極１００２は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの材料の一或いは複数を含む合金、又はこれらの材料の一或いは複数を含む化合物を用いて形成する。上述の材料を用いて、蒸着法、スパッタリング法、印刷法、めっき法などにより導電層を形成した後、当該導電層を選択的にエッチングすることで、所望の形状に加工することができる。

次に、第１の電極１００２上に抵抗材料層１００４を形成する。抵抗材料層１００４は、電気信号により高抵抗状態から低抵抗状態へ変化できる層を形成すればよい。本形態では、第１の電極１００２上に絶縁層１００６、当該絶縁層１００６上にシリコン層１００８を形成する。

絶縁層１００６は、ＣＶＤ法、スパッタリング法、ＡＬＤ法などにより酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを形成する。また、第１の電極１００２を表面処理することでも形成できる。表面処理としては、酸化処理、窒化処理、酸化窒化処理等が挙げられる。絶縁層１００６の膜厚は１ｎｍ乃至２０ｎｍ、好ましくは１ｎｍ乃至１５ｎｍ程度で形成する。

シリコン層１００８はシリコンを主成分とする材料を用い、ＣＶＤ法、スパッタリング法などにより形成する。また、シリコン層１００８の結晶構造はアモルファスシリコン、微結晶シリコン、多結晶シリコンのいずれでもよく、複数の結晶構造が混在していてもよい。シリコン層１００８の膜厚は１ｎｍ乃至２００ｎｍ、好ましくは５ｎｍ乃至１００ｎｍ程度で形成すればよい。

なお、シリコン層１００８としてアモルファスシリコンを適用する場合は、水素を含有するアモルファスシリコン（以下、「水素化アモルファスシリコン」ともいう）とすることもできる。ここでの水素化アモルファスシリコンとは、水素含有量が２原子％以上、好ましくは２原子％以上２０原子％以下程度のアモルファスシリコンを示す。抵抗材料層として水素化アモルファスシリコンを適用することで、シリサイド反応による電極間の短絡を生じやすくできると考えられる。このような水素化アモルファスシリコンは、成膜時に水素を含有させることもできるし、成膜後に別工程で水素を添加することで含有させることもできる。例えば、プラズマＣＶＤ法により、水素を含むガス中で成膜することで、水素化アモルファスシリコンを形成することができる。このとき、水素化アモルファスシリコン中の水素の含有量は、成膜条件（ガス組成、ガス圧、ガス雰囲気、ガス流量、チャンバー温度、基板温度、又は投入パワーなど）を適宜設定することにより調整することができる。また、ＬＰＣＶＤ法などにより水素をあまり含有しないアモルファスシリコンを形成した後、イオン注入法やイオンドーピング法を用いて水素を添加して水素を含有させることもできる。

次に、抵抗材料層１００４上に第２の電極１０１０を形成する。第２の電極１０１０は、第１の電極１００２と同様の材料及び方法を用いて形成すればよく、具体的にはタングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの材料の一或いは複数を含む合金、又はこれらの材料の一或いは複数を含む化合物を用いて形成すればよい。また、その作製方法としては、蒸着法、スパッタリング法、印刷法、めっき法などにより導電層を形成した後、当該導電層を選択的にエッチングすることで、所望の形状に加工すればよい。また、第２の電極１０１０は第１の電極１００２と同一の材料を用いて形成してもよいし、異なる材料を用いて形成してもよい。

上記アンチフューズ１０００は、本発明に適用することで、初期状態である「第１の状態」から変化した、２つの異なる書き込み状態「第２の状態」又は「第３の状態」を取ることができる。２つの書き込み状態は電気抵抗値が異なっており、これら２つの書き込み状態は、それぞれ対応する書き込み回路による書き込み動作により得ることができる。また、一旦書き込み状態へと移行したアンチフューズ１０００は、再度書き込み回路による書き込み動作を行ったとしてもその他の状態へは変化しない。具体的には、「第２の状態」である書き込み状態は、「第３の状態」、「第１の状態」へは変化しない。また、「第３の状態」である書き込み状態は、「第２の状態」、「第１の状態」へは変化しない。したがって、本形態に示すアンチフューズをメモリ素子として適用することで、追記可能で、書き換え不可能なメモリを実現することができる。

なお、本実施の形態は、他の実施の形態及び実施例と自由に組み合わせることができる。

（実施の形態５）
本形態では、本発明に係るアンチフューズ型のメモリを具備する半導体装置の作製工程について、図１０（Ａ）、（Ｂ）を用いて説明する。ここでは、無線で通信を行う半導体装置である無線チップを作製する一例を示す。

具体的には、無線信号を受信又は送信するためのアンテナ部３９４と、データを書き込むメモリ部３９２と、メモリ部３９２に書き込みを行う回路、メモリ部３９２に書き込まれたデータの読み出しを行う回路、アンテナ部３９４で受信した信号を解析する回路、或いは受信信号から電源を発生する回路などの各種回路が集積された駆動回路部３９０と、で構成される無線チップを作製する一例を示す。駆動回路部３９０を構成する薄膜トランジスタやメモリ部３９２を構成するアンチフューズなどの素子、及びアンテナ部３９４を構成するアンテナは、可撓性を有する材料からなる基板或いはシートにより封止されている。また、本半導体装置の一例である無線チップは、個々の基板に個別に作製してもよいし、大面積の基板を用いて一度に複数の無線チップを作製した後、適宜個々のチップに分断加工してもよい。なお、図１０（Ａ）に示す断面構造は、本半導体装置の作製途中の工程図である。また、駆動回路部３９０は、薄膜トランジスタを用いた回路が集積されているが、図１０では、便宜上２つの薄膜トランジスタの断面図を示している。同様に、メモリ部３９２は複数のアンチフューズによりメモリが構成されているが、図１０では、便宜上１つのアンチフューズの断面図を示している。

まず、基板３０２上に剥離層３０４、絶縁層３０６を順に積層して形成する。基板３０２としては、石英基板、ガラス基板などの絶縁表面を有する基板を適用する。剥離層３０４としては、５０ｎｍ〜２００ｎｍのタングステン層を形成する。絶縁層３０６としては、酸化シリコン層を形成する。なお、剥離層３０４としては、上述のタングステン層に加え、モリブデン層やチタン層などの金属層、又はこれらの金属層とこれらの金属酸化物（例えば酸化タングステンなど）層或いは金属窒化物（例えば窒化タングステンなど）層との積層構造、アモルファスシリコン層などを適用することができる。絶縁層３０６は、酸化シリコン層の他に、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層や、これらの積層膜を用いることができる。また、剥離層３０４としてタングステン層などの金属層を形成し、絶縁層３０６として酸化シリコン層や酸化窒化シリコン層などの酸化層を形成した場合は、金属層と酸化層との間に、剥離層として適用した金属の金属酸化物を含む層が形成される場合がある。同様に、絶縁層３０６として窒化シリコン層や窒化酸化シリコン層などの窒化層を形成した場合は、金属層と窒化層との間に、剥離層として適用した金属の金属窒化物を含む層が形成される場合がある。

次に、絶縁層３０６上に半導体層３０５、半導体層３０７を形成する。半導体層３０５、半導体層３０７は、ＣＶＤ法やスパッタリング法によって全面に形成したアモルファスシリコン層を結晶化してポリシリコン層を得た後、当該ポリシリコン層を選択的にエッチングすることによって形成することができる。アモルファスシリコン層の結晶化方法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる結晶化法、又はこれらの方法を組み合わせた方法などを適用することができる。なお、半導体層３０５、半導体層３０７としては微結晶シリコンや単結晶シリコンを適用してもよい。また、後に完成する薄膜トランジスタのしきい値電圧を制御するため、半導体層３０５、半導体層３０７に対して微量の不純物元素（ｎ型又はｐ型を付与する不純物元素）を添加してもよい。なお、半導体層３０５、半導体層３０７は、後に形成される薄膜トランジスタのチャネル形成領域を形成する。駆動回路の高速駆動を実現するために、薄膜トランジスタのチャネル形成領域を形成する半導体層は、結晶構造を有する半導体層を用いることが好ましい。駆動回路の高速駆動を実現することで、メモリの高速読み出しを実現できる。

次に、半導体層３０５、半導体層３０７上にゲート絶縁層３０８を形成する。ゲート絶縁層３０８は、ＣＶＤ法やスパッタリング法により、膜厚１ｎｍ〜２００ｎｍの酸化シリコン層又は酸化窒化シリコン層を形成する。また、ゲート絶縁層３０８は、半導体層３０５、半導体層３０７に対して、マイクロ波により励起されたプラズマを用いた表面酸化処理或いは表面窒化処理を行って形成することもできる。さらに、半導体層３０５及び半導体層３０７上に絶縁層を形成した後、当該絶縁層に対して表面酸化処理又は表面窒化処理を行って形成してもよい。

次に、ゲート絶縁層３０８を介して半導体層３０５と重なるゲート電極３１０、半導体層３０７と重なるゲート電極３１２を形成する。また、アンチフューズの一方の電極として機能する第１の電極３１４を、ゲート電極３１０、ゲート電極３１２と同一工程で形成する。ゲート電極３１０、ゲート電極３１２、及び第１の電極３１４は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物を用いて形成する。具体的には、上述の材料を用いてスパッタリング法により導電層を形成した後、該導電層を所望の形状に加工して形成すればよい。このとき、薄膜トランジスタのゲート電極に適した特性と、アンチフューズの電極に適した特性と、の両方を兼ね備えた材料を選択する。本形態では、ゲート電極３１０、ゲート電極３１２、及び第１の電極３１４として、タングステン層を形成する。

次に、半導体層３０５、半導体層３０７に対して不純物元素を添加する。ここでは、半導体層３０５、半導体層３０７に対して、異なる導電型を付与する不純物元素を添加するものとする。具体的には半導体層３０５に対してｎ型を付与する不純物元素を添加し、半導体層３０７に対してｐ型を付与する不純物元素を添加するものとする。ｎ型を付与する不純物元素としては、リン（Ｐ）又はヒ素（Ａｓ）などを用いる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）又はガリウム（Ｇａ）などを用いる。また、不純物元素は、イオン注入法若しくはイオンドープ法を用いて添加すればよい。

半導体層３０７を覆う第１レジストマスクを形成し、該第１レジストマスク及びゲート電極３１０をマスクとしてｎ型を付与する不純物元素を半導体層３０５に添加する。半導体層３０５には、ゲート電極３１０をマスクとして、自己整合的にチャネル形成領域３１６と、一対のｎ型不純物領域３１８と、が形成される。ｎ型不純物領域３１８は、ソース領域又はドレイン領域として機能する。

次に、半導体層３０７を覆う第１レジストマスクを除去する。そして、半導体層３０５を覆う第２レジストマスクを形成した後、該第２レジストマスク及びゲート電極３１２をマスクとしてｐ型を付与する不純物元素を半導体層３０７に添加する。半導体層３０７には、ゲート電極３１２をマスクとして、自己整合的にチャネル形成領域３２０と、一対のｐ型不純物領域３２２と、が形成される。ｐ型不純物領域３２２は、ソース領域又はドレイン領域として機能する。そして、半導体層３０５を覆う第２レジストマスクを除去する。なお、ここではｎ型を付与する不純物元素を先に添加する例について説明したが、不純物元素の添加順序は特に限定されない。

また、半導体層３０５、半導体層３０７には、ＬＤＤ領域として機能する低濃度不純物領域を形成してもよい。低濃度不純物領域は、チャネル形成領域と、ソース領域又はドレイン領域として機能する不純物領域と、の間に位置するように形成される。例えば、半導体層に対する不純物元素の添加を行う前に、ゲート電極の側面にサイドウォール絶縁層を形成する。不純物元素を添加する際に、サイドウォール絶縁層をマスクとして用いることで、チャネル形成領域に隣接して低濃度不純物領域を形成することができる。もちろん、低濃度不純物領域形成用に新たなレジストマスクを形成し、該レジストマスクを利用して低濃度不純物領域を形成することもできる。ＬＤＤ領域として機能する低濃度不純物領域を設けることで、ドレイン領域近傍の電界を緩和してホットキャリア注入による劣化を防ぐことができる。

次に、半導体層３０５、半導体層３０７に添加した不純物元素の活性化、又は半導体層の水素化を行う。不純物元素の活性化や半導体層の水素化は、レーザビームの照射、ファーネスアニール炉やＲＴＡを用いた熱処理などにより行う。したがって、ゲート電極３１０、ゲート電極３１２、及び第１の電極３１４は、不純物元素の活性化や半導体層の水素化のための処理温度に耐えうる材料を用いる。なお、本形態ではタングステン層を用いてゲート電極３１０、ゲート電極３１２、及び第１の電極３１４を形成している。タングステンは高融点金属であり、活性化や水素化のための処理温度に十分耐えることができる。

次に、ゲート電極３１０、ゲート電極３１２、及び第１の電極３１４を覆う層間絶縁層３２４を形成する。層間絶縁層３２４は、スパッタリング法やＣＶＤ法などにより、酸化シリコン、窒化シリコン、酸化窒化シリコン、又は窒化酸化シリコンなどの無機絶縁材料を用いて形成する。なお、層間絶縁層３２４は、単層構造でもよいし、積層構造としてもよい。また、層間絶縁層３２４は、隣接するアンチフューズ同士を絶縁する隔壁としても機能する。

また、層間絶縁層３２４は、塗布法で形成できる耐熱性の高いシロキサン樹脂を用いて形成することもできる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基として、有機基（例えばアルキル基、アリール基）やフルオロ基を用いても良い。有機基は、フルオロ基を有していても良い。

次に、層間絶縁層３２４及びゲート絶縁層３０８を選択的にエッチングして、開口を形成する。エッチングの際は、開口を形成しない場所をレジストマスクで覆っておけばよい、また、エッチングは、ドライエッチング法又はウェットエッチング法を適用すればよく、或いはこれらのエッチング法を組み合わせて行えばよい。エッチング後、不要となったレジストマスクは除去する。ここでは、半導体層３０５に形成された不純物領域３１８に達する開口と、半導体層３０７に形成された不純物領域３２２に達する開口と、第１の電極３１４に達する開口を形成する。第１の電極３１４に達する開口としては、後にアンチフューズの抵抗材料層と第２の電極を形成する第１の開口と、第１の電極３１４と電気的に接続する配線を形成する第２の開口と、を形成する。また、図示しないが、ゲート電極３１０、ゲート電極３１２に達する開口も形成する。このエッチング工程で形成する第１の電極３１４に達する第１の開口のサイズは、開口底面の直径を約１μｍ〜約６μｍとする。ただし、第１の開口の直径が大きいほど消費電流が増大するため、第１の開口は小さいほうが好ましい。なお、開口のサイズは直径で示しているが、開口の上面形状は円形に限定されず、楕円、矩形でもよい。

なお、半導体層に達する開口と、ゲート電極に達する開口と、第１の電極に達する開口と、は、適宜エッチング条件を調節することで、１回のエッチングで形成することができる。

次に、第１の電極３１４に達する第１の開口を覆うように抵抗材料層を形成する。ここでは、抵抗材料層として、酸化窒化シリコン層３２６と、アモルファスシリコン層３２８と、の積層構造を形成する。酸化窒化シリコン層３２６は、ＣＶＤ法やスパッタリング法により、膜厚１ｎｍ乃至２０ｎｍ、好ましくは１ｎｍ乃至１５ｎｍで形成する。また、アモルファスシリコン層３２８は、ＣＶＤ法やスパッタリング法により、膜厚１ｎｍ乃至２００ｎｍ、好ましくは５ｎｍ乃至１００ｎｍで形成する。抵抗材料層としては、電気信号を与えることにより高抵抗状態から低抵抗状態へと変化する層を形成すればよく、単層構造としても積層構造としてもよい。

次に、基板全面にスパッタリング法により導電層を形成した後、該導電層を選択的にエッチングして、導電層３３０、導電層３３２、導電層３３４を形成する。また、メモリ部３９２に形成するアンチフューズの他方の電極として機能する第２の電極３３８と、第３の電極３３６と、アンテナ部３９４の接続電極３４０と、を、導電層３３０〜導電層３３４と同一工程で形成する。導電層３３０〜導電層３３４は、駆動回路部３９０に形成される薄膜トランジスタのソース電極又はドレイン電極として機能する。なお、導電層３３２は、半導体層３０５と半導体層３０７とを電気的に接続させる配線としても機能する。アンテナ部３９４に形成される接続電極３４０は、後に形成されるアンテナと電源形成回路とを電気的に接続させる電極である。

導電層３３０〜導電層３３４、第３の電極３３６、第２の電極３３８、及び接続電極３４０を構成する導電層は、上述のゲート電極を形成する材料から適宜選択すればよい。ここでは、膜厚５０ｎｍ〜２００ｎｍのチタン層と、膜厚１００ｎｍ〜４００ｎｍのアルミニウム層と、膜厚５０ｎｍ〜２００ｎｍのチタン層との３層積層構造を形成する。第２の電極３３８を形成するチタン層は、抵抗材料層を形成するアモルファスシリコン層３２８と接する。

メモリ部３９２に形成される第３の電極３３６は、第１の電極３１４と電気的に接続させて配線を引き回すことで、消費電力の低減を図っている。アクティブ型のメモリとする場合、第３の電極３３６は、第１の電極３１４と、アンチフューズを制御するスイッチング素子（例えば薄膜トランジスタ）と、を電気的に接続させる役割を果たす。また、パッシブ型のメモリとする場合、第１の電極３１４をストライプ状（帯状）に並列させ、第１の電極３１４と直交するように第２の電極３３８をストライプ状に並列させればよい。パッシブ型のメモリとする場合、第３の電極３３６は第１の電極３１４の端部に設けて引き出し電極とする。

本形態では、導電層３３０〜導電層３３４、第３の電極３３６、第２の電極３３８、接続電極３４０をチタン層とアルミニウム層との積層構造で形成する例を示している。導電層３３０〜導電層３３４、第３の電極３３６、第２の電極３３８、接続電極３４０を構成する導電層としてチタン層を用いると、他の導電材料との接触抵抗を低くすることができる。さらに、導電層３３０〜導電層３３４、第３の電極３３６、第２の電極３３８、接続電極３４０を構成する導電層としてアルミニウム層を用いることで配線抵抗値を低くすることができる。導電層３３０〜導電層３３４、第３の電極３３６、第２の電極３３８、接続電極３４０は、駆動回路部の引き回し配線や、メモリ部の引き回し配線や、アンテナ部の接続部分としても用いられるため、接触抵抗および配線抵抗値を低くすることができるチタン層とアルミニウム層の積層構造を用いることは有用である。

以上により、駆動回路部３９０にｎチャネル型薄膜トランジスタ３３１、ｐチャネル型薄膜トランジスタ３３３が形成される。駆動回路部３９０に形成されたｎチャネル型薄膜トランジスタ３３１及びｐチャネル型薄膜トランジスタ３３３は、導電層３３２を介して電気的に接続されており、ＣＭＯＳ回路を構成している。なお、駆動回路部３９０には、薄膜トランジスタの他に、抵抗やコンデンサなどを同時に作製してもよい。

メモリ部３９２にはアンチフューズ３３９が形成される。アンチフューズ３３９は、薄膜トランジスタのゲート電極３１０及びゲート電極３１２と同一工程で形成される第１の電極３１４と、薄膜トランジスタのソース電極又はドレイン電極として機能する導電層３３０〜導電層３３４と同一工程で形成される第２の電極３３８と、からなる一対の電極間に、抵抗材料層として酸化窒化シリコン層３２６とアモルファスシリコン層３２８との積層構造が挟持されている。

次に、導電層３３０〜導電層３３４、第３の電極３３６、第２の電極３３８、及び接続電極３４０上を覆うように絶縁層３４２を形成する。絶縁層３４２は、無機絶縁材料、有機絶縁材料、又はこれらの材料を組み合わせて単層又は積層して形成すればよい。

次に、絶縁層３４２を選択的にエッチングして、開口を形成する。エッチングの際は、開口を形成しない場所をレジストマスクで覆っておけばよい。エッチングは、ドライエッチング法又はウェットエッチング法を適用すればよく、或いはこれらのエッチング法を組み合わせて行えばよい。エッチング後、不要となったレジストマスクは除去する。ここでは、メモリ部３９２に形成された第１の電極３１４と電気的に接続する第３の電極３３６に達する開口と、アンテナ部３９４に形成された接続電極３４０に達する開口と、を形成する。なお、後に形成するアンテナとの電気的な接続を確実に行うため、接続電極３４０に達する開口は比較的大きい直径を有するもの、又は接続電極３４０に達する開口を複数形成する。エッチング後、不要となったレジストマスクは除去する。

次に、接続電極３４０に達する開口を覆うように導電層３４６を形成する。導電層３４６を形成することで、後に形成されるアンテナと接続電極３４０との密着性を向上させることができる。また、第３の電極３３６に達する開口を覆うように導電層３４４を形成する。導電層３４６及び導電層３４４は、同一工程で形成し、例えばチタン、銅、アルミニウムなどを用いて形成することができる。また、導電層３４６及び導電層３４４は、インクジェット法などにより所望の場所に選択的に形成することもできるし、スパッタリング法により基板全面に導電層を形成した後、該導電層を選択的にエッチングして所望の形状に加工して形成することもできる。

次に、アンテナ部３９４に形成された導電層３４６上にアンテナ３４８を形成する。ここまでで形成された絶縁層３０６からアンテナ３４８までを素子層３６０とする。

アンテナ３４８は、スパッタリング法、又はスクリーン印刷法或いはインクジェット法などの印刷法で形成することができる。アンテナ３４８を印刷法で形成する場合、粒径が数ｎｍ〜数１０ｎｍの導電体粒子を有機樹脂に分散させた導電性ペーストを選択的に印刷した後、電気抵抗値を低減するための焼成を行って、アンテナ３４８を形成する。

導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデン、又はチタンから選ばれた少なくとも１つ以上の金属粒子やハロゲン化銀の微粒子、又は分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、バインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、アンテナ３４８を形成する場合、導電性ペーストを押し出した後に焼成することが好ましい。例えば、導電性ペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃〜３００℃の温度範囲で焼成することで硬化させてアンテナ３４８として機能する導電層を得ることができる。また、導電体粒子として、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。

なお、アンテナ３４８の形状は、特に限定されない。アンテナ３４８に適用する信号の伝送方式は、電磁結合方式、電磁誘導方式又はマイクロ波方式等を用いることができる。伝送方式は、実施者が適宜使用用途を考慮して選択すればよく、伝送方式に伴って最適な長さや形状のアンテナを設ければよい。

例えば、伝送方式として、電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）又はらせん状（例えば、スパイラルアンテナ）に形成する。

また、伝送方式としてマイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電波の波長を考慮してアンテナとして機能する導電層の長さや形状を適宜設定すればよい。例えば、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。

アンテナの形状の一例を図１３（Ａ）、図１３（Ｂ）、図１３（Ｃ）、図１３（Ｄ）、および図１３（Ｅ）に示す。例えば、図１３（Ａ）に示すように駆動回路及びメモリ部３９１ａの周りに一面のアンテナ３４８ａを配した構造を取っても良い。また、図１３（Ｂ）に示すように、細いアンテナ３４８ｂが駆動回路及びメモリ部３９１ｂの周囲を囲うように配した構造をとってもよい。また、図１３（Ｃ）に示すように駆動回路及びメモリ部３９１ｃに対して、高周波数の電磁波を受信するためのアンテナ３４８ｃのような形状をとってもよい。また、図１３（Ｄ）に示すよう駆動回路及びメモリ部３９１ｄに対して１８０度無指向性（どの方向からでも同じく受信可能）なアンテナ３４８ｄのような形状をとってもよい。また、図１３（Ｅ）に示すように、駆動回路及びメモリ部３９１ｅに対して、棒状に長く伸ばしたアンテナ３４８ｅのような形状をとってもよい。図１０に示すアンテナ３４８は図１３（Ａ）〜図１３（Ｅ）に示す形状のアンテナを組み合わせて用いることができる。

また、アンテナに必要な長さは受信に用いる周波数によって異なる。例えば周波数が２．４５ＧＨｚの場合、半波長ダイポールアンテナを設けるなら約６０ｍｍ（１／２波長）、モノポールアンテナを設けるなら約３０ｍｍ（１／４波長）とすれば良い。

なお、駆動回路及びメモリ部３９１ａ〜３９１ｅは、図１０に示す駆動回路部３９０及びメモリ部３９２の両領域を含む領域に相当する。

次に、図１０（Ａ）に示す剥離層３０４の界面又は剥離層３０４の層内で剥離を行い、素子層３６０を基板３０２から剥離する。

ここで、素子層３６０の剥離方法について、以下に列挙する。（１）基板３０２と素子層３６０との間に剥離層３０４として金属層と金属酸化物（或いは金属窒化物）を含む層の積層構造を設け、当該金属酸化物を含む層を結晶化させることで脆弱化して、素子層３６０を基板３０２から物理的に剥離する方法、（２）基板３０２と素子層３６０との間に剥離層３０４として金属層と金属酸化物（或いは金属窒化物）を含む層の積層構造を設け、当該金属酸化物を含む層を結晶化させることで脆弱化し、剥離層３０４の一部を溶液やＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによりエッチング除去した後、素子層３６０を基板３０２から物理的に剥離する方法、（３）基板３０２と素子層３６０との間に、水素を含むアモルファスシリコンにより剥離層３０４を形成し、当該剥離層３０４にレーザビームを照射して水素ガスを放出させることで、素子層３６０から基板３０２を剥離する方法、（４）基板３０２と素子層３６０との間にアモルファスシリコンを用いて剥離層３０４を形成し、当該剥離層３０４を溶液やフッ化ハロゲンガスによりエッチング除去して剥離する方法、（５）素子層３６０が形成された基板３０２を機械的に削る、又は基板３０２を溶液やフッ化ハロゲンガスによりエッチング除去して剥離する方法、（６）素子層３６０において薄膜トランジスタ、アンチフューズ、アンテナなどが形成されていない場所に、レーザビームを照射して剥離層３０４に達する開口を形成した後、該開口をきっかけとして素子層３６０を基板３０２から物理的に剥離する方法などが挙げられる。上述の剥離方法（１）、（２）について、金属酸化物層又は金属窒化物層としては、剥離層として形成した金属層上に絶縁層を形成する際に形成された金属酸化物層又は金属窒化物層を適用することができる。また、剥離方法（６）について、剥離層３０４に達する開口を形成した後、該開口を通して剥離層３０４の一部を溶液やフッ化化合物ガスによりエッチング除去してから物理的に剥離してもよい。

図１０（Ｂ）に示すように、第１のシート３５０及び第２のシート３７０により素子層３６０を封止する。第１のシート３５０及び第２のシート３７０としては、プラスチックフィルム、紙、薄いセラミック、又は炭素繊維やガラス繊維の織物に樹脂を染みこませたシート（プリプレグともいわれる）などを用いることができる。第１のシート３５０及び第２のシート３７０は、エポキシ樹脂などの接着層を用いて接着することができる。素子層３６０を封止する第１のシート３５０及び第２のシート３７０として可撓性を有する材料を用いることで、得られる半導体装置を無線チップとして、物品の曲面などに貼り付けることも可能となる。

また、素子層３６０を剥離、封止する順序は、（１）基板３０２から素子層３６０を剥離した後、素子層３６０のアンテナ側に第１のシート３５０、素子層３６０の基板３０２を剥離した側に第２のシート３７０を接着する、（２）素子層３６０のアンテナ側に第１のシート３５０を接着した後、基板３０２から素子層３６０を剥離し、素子層３６０の基板３０２を剥離した側に第２のシート３７０を接着する、（３）アンテナ３４８を形成する前に、絶縁層３０６から導電層３４４及び導電層３４６までの層を基板３０２から剥離した後、アンテナ３４８を形成し、第１のシート３５０、第２のシート３７０を接着する、などが挙げられ、実施者が適宜変更することが可能である。

以上により、同一基板上にアンチフューズ型のメモリと薄膜トランジスタで構成される駆動回路とアンテナとが形成された無線チップである半導体装置を作製することができる。

本形態で示す無線チップにおいて、メモリ部３９２に形成されるアンチフューズ３３９は、初期状態である「第１の状態」、又は書き込み状態である「第２の状態」或いは「第３の状態」の３状態から選ばれた１つの状態を取る。もちろん、作製時のアンチフューズ３３９は初期状態（第１の状態）であり、該初期状態（第１の状態）のアンチフューズ３３９に対し、書き込み回路により書き込み電圧を印加することで、「第２の状態」又は「第３の状態」に適宜変化させることができる。「第２の状態」と「第３の状態」は、「第１の状態」のアンチフューズ３３９に書き込みを行うことにより得られる。「第２の状態」と「第３の状態」は異なる書き込み状態であり、それぞれ対応する書き込み回路により書き込むことができる。「第１の状態」、「第２の状態」、「第３の状態」は、それぞれ電気抵抗値が異なり、初期状態である「第１の状態」の電気抵抗値が最も高い。なお、「第１の状態」に書き込み動作を行い、得られた「第２の状態」は、再度書き込みを行おうとしても「第３の状態」、「第１の状態」に変化することはない。また、「第１の状態」に書き込み動作を行い、得られた「第３の状態」は、再度書き込みを行おうとしても「第２の状態」、「第１の状態」に変化することはない。なお、上述したようにメモリ部３９２は複数のアンチフューズにより構成されており、メモリ部３９２のアンチフューズにはブロック単位でデータの書き込みが行われる。また、メモリ部３９２のアンチフューズは、ブロック単位で書き込み済みか未書き込みかが区別される。未書き込みのブロックには「第１の状態」であるアンチフューズが存在し、書き込み済みのブロックには「第２の状態」又は「第３の状態」であるアンチフューズのみ配置され、「第１の状態」であるアンチフューズは存在しない。書き込み済みのブロックでは、「第２の状態」であるアンチフューズと、「第３の状態」であるアンチフューズと、を２値データ”０”と”１”に対応させて記録する。上述のように「第２の状態」であるアンチフューズに再度書き込みを行ったとしても「第３の状態」、「第１の状態」へは変化せず、且つ「第３の状態」であるアンチフューズに再度書き込みを行ったとしても「第２の状態」、「第１の状態」へは変化しないため、本半導体装置の一例である無線チップは、書き込んだデータが改ざんされる恐れがない。なお、アンチフューズを「第２の状態」又は「第３の状態」に変化させる書き込みは、適宜書き込み回路を選択して書き込み動作を行えばよい。また、データの書き込みや、書き込み済みと未書き込みとの区別は、メモリセル単位で行ってもよい。

なお、本形態において、無線チップとして提供する段階で、全てのアンチフューズに書き込みを行うことにより「第２の状態」又は「第３の状態」に変化させ、”０”及び”１”を固定しデータを書き込んだＲＯＭとしてもよい。或いは、無線チップとして提供する段階では、全てのアンチフューズを初期状態である「第１の状態」とし、随時書き込みを行うことにより「第２の状態」又は「第３の状態」に変化させて”０”及び”１”を固定しデータを書き込む構成としてもよい。さらには、無線チップとして提供する段階で、未書き込みのブロックと書き込み済みのブロックが存在させ、一部には既にデータの書き込みが行われ、さらに追記を行うことができるメモリとしてもよい。

つまり、本形態に係る無線チップは、提供する段階でデータが書き込まれており新たなデータを書き込むことができないチップとしてもよいし、提供する段階では全くデータが書き込まれておらず随時新たなデータを書き込むチップとしてもよいし、一部データが書き込まれており随時新たなデータを書き込むチップとしてもよい。

いずれにしても、本形態に係る無線チップは、一度書き込んだデータの書き換えは不可能であり、データの改ざんを防止できる。

なお、本実施の形態は、他の実施の形態及び実施例と自由に組み合わせることができる。

本実施例では、アンチフューズ型のメモリを具備するアクティブマトリクス型の半導体装置の作製方法について、図１１（Ａ）〜図１１（Ｄ）及び図１２（Ａ）〜図１２（Ｃ）を用いて以下に説明する。ここでは、同一基板上にロジック回路部５５０と、メモリ部５５２と、アンテナ部及び電源部５５４と、を設けた半導体装置である無線チップを作製する一例を示す。ロジック回路部５５０は薄膜トランジスタを用いた回路が集積されている。メモリ部５５２は複数のアンチフューズによりメモリが構成されている。なお、便宜上、ロジック回路部５５０を構成する２つの薄膜トランジスタ、メモリ部５５２を構成する１つのアンチフューズ及び１つの薄膜トランジスタ、並びにアンテナ部及び電源部５５４を構成する１つの容量及び１つの薄膜トランジスタの断面図を示している。

まず、基板５０１上に剥離層となる金属層５０２を形成する。基板５０１としてはガラス基板を用いる。また、金属層５０２としては、スパッタリング法により得られる３０ｎｍ〜２００ｎｍのタングステン層、窒化タングステン層、またはモリブデン層を用いる。

次に、金属層５０２の表面を酸化させて金属酸化物層を形成する。金属酸化物層の形成方法は、純水やオゾン水を用いて金属層５０２表面を酸化して形成してもよいし、酸素プラズマで金属層５０２表面を酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行うことで金属酸化物層を形成してもよい。また、金属酸化物層は、後の剥離層となる金属層５０２上に形成する絶縁層の形成工程で形成してもよい。例えば、絶縁層として酸化シリコン層や酸化窒化シリコン層をプラズマＣＶＤ法で形成する際に、金属層５０２表面が酸化されて金属酸化物層が形成される。なお、ここでは金属酸化物層は図示しない。

次に、金属層５０２上に第１絶縁層５０３を形成する。第１絶縁層５０３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等の絶縁層を形成する。第１絶縁層５０３の一例としては、プラズマＣＶＤ法によりＳｉＨ_４、ＮＨ_３、及びＮ_２Ｏを反応ガスとして成膜される膜厚５０ｎｍ〜１００ｎｍの窒化酸化シリコン層と、ＳｉＨ_４、及びＮ_２Ｏを反応ガスとして成膜される膜厚１００ｎｍ〜１５０ｎｍの酸化窒化シリコン層と、の２層の積層構造が挙げられる。また、第１絶縁層５０３を積層構造とする場合、少なくとも１層は膜厚１０ｎｍ以下の窒化シリコン層、或いは酸化窒化シリコン層を形成することが好ましい。また、窒化酸化シリコン層と、酸化窒化シリコン層と、窒化シリコン層とを順次積層した３層構造を形成してもよい。第１絶縁層５０３は下地絶縁層として機能するが、特に必要なければ設けなくともよい。また、剥離層（ここでは金属層５０２）と基板との間に、酸化シリコン層や窒化シリコン層などの下地絶縁層を設けてもよい。

次に、第１絶縁層５０３上に半導体層を形成する。半導体層は、アモルファス構造を有する半導体層をＬＰＣＶＤ法或いはプラズマＣＶＤ法などのＣＶＤ法、又はスパッタリング法により成膜した後、結晶化を行って得られた結晶質半導体層を選択的にエッチングして所望の形状に加工する。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いた熱結晶化法、ニッケルなどの結晶化を助長する金属元素を用いる結晶化法などを用いればよい。なお、半導体層をプラズマＣＶＤ法により成膜すれば、第１絶縁層５０３及びアモルファス構造を有する半導体層を大気に触れることなく連続成膜することができる。半導体層は、膜厚２５ｎｍ〜８０ｎｍ（好ましくは３０ｎｍ〜７０ｎｍ）で形成する。半導体層の材料は特に限定されないが、好ましくはシリコン又はシリコンゲルマニウムなどで形成する。

また、アモルファス構造を有する半導体層の結晶化には連続発振のレーザを利用することもできる。アモルファス構造を有する半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、該固体レーザの第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、発振器の出力が１０Ｗである連続発振のＹＶＯ_４レーザから射出されたレーザビームを非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ_４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザビームに成形して、被処理体に照射する。このときのエネルギー密度は０．０１ＭＷ／ｃｍ^２〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１ＭＷ／ｃｍ^２〜１０ＭＷ／ｃｍ^２）が必要である。そして、１０ｃｍ／ｓｅｃ〜２０００ｃｍ／ｓｅｃ程度の速度で、レーザビームに対して相対的に半導体層を移動させて照射すればよい。

なお、必要があれば、後に完成する薄膜トランジスタのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）を半導体層に対して添加する。ここでは、ジボラン（Ｂ_２Ｈ_６）を質量分離しないでプラズマ励起したイオンドープ法を用いてボロンを添加する。

次に、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第２絶縁層を形成する。第２絶縁層はＣＶＤ法またはスパッタリング法を用い、膜厚を１ｎｍ〜２００ｎｍとする。好ましくは膜厚を１０ｎｍ〜５０ｎｍと薄くしたシリコンを含む絶縁層の単層または積層構造を形成した後に、マイクロ波により励起されたプラズマを用いて表面窒化処理を行う。第２絶縁層は、後に形成される薄膜トランジスタのゲート絶縁層として機能する。

なお、後に容量とする領域の半導体層を導電体として機能させるため、高濃度の不純物元素（ボロンまたはリン）を半導体層に対して添加する。このとき、容量とする領域以外はレジストマスクで覆っておけばよい。

次に、第２絶縁層上にゲート電極５０４、ゲート電極５０５、ゲート電極５０６、ゲート電極５０７、ゲート電極５０８、及びアンチフューズの下部電極となる第１の電極５０９を形成する。スパッタリング法により得られた膜厚１００ｎｍ〜５００ｎｍの導電層を選択的にエッチングして、所望の形状に加工してゲート電極５０４〜ゲート電極５０８、及び第１の電極５０９を得る。

ゲート電極５０４〜ゲート電極５０８、及び第１の電極５０９の材料としては、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。好ましくはシリコンと反応してシリサイド形成する材料を用いる。ただし、薄膜トランジスタのゲート電極としては高融点金属が好ましく、具体的にはタングステンまたはモリブデンが挙げられる。ゲート電極５０４〜５０８、及び第１の電極５０９を積層構造とする場合には、上層となる材料層が上述した材料であればよく、ゲート絶縁層側である下層となる材料層は、リン等の不純物元素を添加したポリシリコン層としてもよい。

次に、ｐチャネル型薄膜トランジスタとする領域の半導体層を覆うようにレジストマスクを形成し、ｎチャネル型薄膜トランジスタとする領域の半導体層にゲート電極５０５、ゲート電極５０６、ゲート電極５０７、ゲート電極５０８をマスクとして不純物を導入することにより低濃度不純物領域を形成する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、ｎチャネル型薄膜トランジスタとする領域の半導体層にリンを１×１０^１５／ｃｍ^３〜１×１０^１９／ｃｍ^３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する。

次に、レジストマスクを除去して、ｎチャネル型薄膜トランジスタとする領域の半導体層を覆うようにレジストマスクを形成し、ｐチャネル型薄膜トランジスタとする領域の半導体層にゲート電極５０４、ゲート電極５０８をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネル型薄膜トランジスタとする領域の半導体層にボロン（Ｂ）を１×１０^１９／ｃｍ^３〜１×１０^２０／ｃｍ^３の濃度で含まれるように導入することによって、ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネル型薄膜トランジスタとする領域の半導体層に、自己整合的にチャネル形成領域５１６ａ及び一対のｐ型不純物領域５１４ａと、チャネル形成領域５１６ｂ及び一対のｐ型不純物領域５１４ｂが形成される。ｐ型不純物領域５１４ａ、５１４ｂは、ソース領域又はドレイン領域として機能する。

次に、ゲート電極５０４〜ゲート電極５０８、及び第１の電極５０９の側面にサイドウォール絶縁層５１０、サイドウォール絶縁層５１１を形成する。サイドウォール絶縁層５１０、サイドウォール絶縁層５１１の作製方法としては、まず、第２絶縁層、ゲート電極５０４〜ゲート電極５０８、及び第１の電極５０９を覆うように、プラズマＣＶＤ法やスパッタリング法等により、シリコン、シリコンの酸化物、又はシリコンの窒化物を含む層や、有機樹脂等の有機材料を含む層を単層又は積層して第３絶縁層を形成する。次に、第３絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極５０４〜ゲート電極５０８、及び第１の電極５０９の側面に接する絶縁層（サイドウォール絶縁層５１０、サイドウォール絶縁層５１１）を形成する。なお、サイドウォール絶縁層５１０の形成と同時に、第２絶縁層の一部をエッチングして除去する。第２絶縁層の一部が除去されることによって、ゲート電極５０４〜５０８及びサイドウォール絶縁層５１０の下方にゲート絶縁層５１２が形成される。また、第２絶縁層の一部が除去されることによって、第１の電極５０９の下方及びサイドウォール絶縁層５１１の下方に絶縁層５１３が残存する。

次に、ｐチャネル型薄膜トランジスタとする領域の半導体層を覆うようにレジストマスクを形成し、ｎチャネル型薄膜トランジスタとする領域の半導体層にゲート電極５０５、ゲート電極５０６、ゲート電極５０７及びサイドウォール絶縁層５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後、レジストマスクは除去する。ここでは、ｎチャネル型薄膜トランジスタとする領域の半導体層にリン（Ｐ）を１×１０^１９／ｃｍ^３〜１×１０^２０／ｃｍ^３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域を形成することができる。その結果、ｎチャネル型薄膜トランジスタとする領域の半導体層に、自己整合的に、チャネル形成領域５２１ａ、ＬＤＤ領域として機能する一対の低濃度不純物領域５１９ａ及びソース領域又はドレイン領域として機能する一対の高濃度不純物領域５１７ａと、チャネル形成領域５２１ｃ、ＬＤＤ領域として機能する一対の低濃度不純物領域５１９ｃ及びソース領域又はドレイン領域として機能する一対の高濃度不純物領域５１７ｃと、が形成される。同時に、容量とする領域の半導体層に、自己整合的に第１不純物領域５２１ｂと、第２不純物領域５１９ｂと、第３不純物領域５１７ｂと、が形成される。第１不純物領域５２１ｂは、ゲート絶縁層を介してゲート電極５０６と重なる領域に形成される。なお、第１不純物領域５２１ｂには、ゲート電極５０６を形成する前までに、選択的に高濃度の不純物元素が添加されている。したがって、第１不純物領域５２１ｂは、チャネル形成領域５２１ａ及びチャネル形成領域５２１ｃよりも不純物濃度が大きくなっている。なお、ＬＤＤ領域として機能する低濃度不純物領域５１９ａ及び低濃度不純物領域５１９ｃ、並びに第２不純物領域５１９ｂは、サイドウォール絶縁層５１０の下方に形成される。

なお、ここでは、ｎチャネル型薄膜トランジスタに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネル型薄膜トランジスタに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。

次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４絶縁層５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００℃〜５５０℃で１時間〜１２時間の熱処理）または、ランプ光源を用いたＲＴＡ法を用いる。水素を含む第４絶縁層５２２は、例えばプラズマＣＶＤ法により得られる窒化酸化シリコン層を用いる。ここでは、水素を含む第４絶縁層５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体層を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４絶縁層５２２は、層間絶縁層の１層目である。

次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁層の２層目となる第５絶縁層５２３を形成する。第５絶縁層５２３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層などの絶縁層の単層または積層を用いる。ここでは第５絶縁層５２３の膜厚は３００ｎｍ〜８００ｎｍとする。

次に、第５絶縁層５２３上にレジストマスクを形成し、選択的に第４絶縁層５２２及び第５絶縁層５２３をエッチングして第１の電極５０９に達する第１の開口５２０を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口５２０の直径は、約１μｍ〜約６μｍとすればよく、本実施例では、第１の開口５２０の直径を２μｍとする。

ここまでの工程を経た半導体装置の断面図が図１１（Ａ）に相当する。

次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、酸化窒化シリコン層とアモルファスシリコン層を積層形成する。本実施例では、プラズマＣＶＤ法を用いて、膜厚３ｎｍ〜５ｎｍの酸化窒化シリコン層と、膜厚３０ｎｍのアモルファスシリコン層と、を順に積層形成する。次に、レジストマスクを形成し、選択的にアモルファスシリコン層と酸化窒化シリコン層をエッチングして、第１の開口５２０と重なる酸化窒化シリコン層５２４ａ、及びアモルファスシリコン層５２４ｂを形成する。酸化窒化シリコン層５２４ａ、アモルファスシリコン層５２４ｂは、アンチフューズの抵抗材料層となる。そして、エッチング後にレジストマスクを除去する。

ここまでの工程を経た半導体装置の断面図が図１１（Ｂ）に相当する。

次に、レジストマスクを形成し、選択的に第４絶縁層５２２及び第５絶縁層５２３をエッチングして、半導体層に達するコンタクトホール、ゲート電極に達するコンタクトホール、第１の電極５０９に達する第２の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。

ここまでの工程を経た半導体装置の断面図が図１１（Ｃ）に相当する。

次に、フッ酸を含むエッチャントで露呈している半導体層表面、ゲート電極５０４表面、ゲート電極５０５表面、ゲート電極５０６表面、ゲート電極５０７表面、ゲート電極５０８表面、第１の電極５０９表面、及びアモルファスシリコン層５２４ｂ表面の酸化膜を除去すると同時に露呈している半導体層表面、ゲート電極５０４表面、ゲート電極５０５表面、ゲート電極５０６表面、ゲート電極５０７表面、ゲート電極５０８表面、第１の電極５０９表面、及びアモルファスシリコン層５２４ｂ表面を洗浄する。

次に、アンチフューズの上部電極や薄膜トランジスタのソース電極及びドレイン電極などを形成するため、スパッタリング法を用いて導電層を形成する。この導電層は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物の単層、またはこれらの積層で形成する。ただし、導電層を積層する場合は、アンチフューズの上部電極に用いるため、アモルファスシリコン層５２４ｂと接する一層は、シリコンと反応する材料を用いることが好ましい。また、この導電層は、薄膜トランジスタのソース電極及びドレイン電極にも用いるため、薄膜トランジスタを構成する半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、チタン層と、微量なシリコンを含むアルミニウム層と、チタン層との３層構造、或いはチタン層と、ニッケルと炭素を含むアルミニウム合金層と、チタン層との３層構造を用いる。本実施例では、膜厚１００ｎｍのチタン層と、膜厚３５０ｎｍの純アルミニウム層と、膜厚１００ｎｍのチタン層との３層積層とする。また、本実施例では、アンチフューズの下部電極の材料としてタングステン層を用い、上部電極としてチタン層を用いた例を示したが、抵抗材料層を高抵抗から低抵抗へと変化させることが可能であれば材料は特に限定されず、アンチフューズの下部電極及び上部電極に同じ材料を用いてもよい。アンチフューズの下部電極及び上部電極に同じ材料を用いる場合、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。

次に、レジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極として機能する導電層５２５、導電層５２６、導電層５２７、導電層５２８、導電層５２９、導電層５３０、導電層５３１、導電層５３２、導電層５３３、導電層５３４、ゲート引出配線となる配線５３５、配線５３６、配線５３７、配線５３８、配線５３９、メモリ部の第２の電極５４０及び第３の電極５４１、アンテナ部の第４の電極５４２を形成する。第２の電極５４０は第１の開口５２０と重なりアンチフューズの上部電極となる。また、第３の電極５４１は、第２の開口と重なり、第１の電極５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極５４２は、アンテナ部及び電源部の薄膜トランジスタと電気的に接続している。そして、エッチング後にレジストマスクを除去する。

ここまでの工程を経た半導体装置の断面図が図１１（Ｄ）に相当する。本実施例では、同一基板上にロジック回路部５５０の薄膜トランジスタと、メモリ部５５２の薄膜トランジスタ及びアンチフューズ５６０と、アンテナ部及び電源部５５４の薄膜トランジスタとを形成することができる。ここでは、ロジック回路部５５０に設けられたｐチャネル型薄膜トランジスタとｎチャネル型薄膜トランジスタ、メモリ部５５２に設けられたｐチャネル型薄膜トランジスタとアンチフューズ５６０、アンテナ部及び電源部５５４に設けられた容量とｎチャネル型薄膜トランジスタの断面図を示している。なお、本発明は特に限定されず、メモリ部５５２に設ける薄膜トランジスタはｎチャネル型薄膜トランジスタとしてもよい。また、アンテナ部及び電源部５５４にはｐチャネル型薄膜トランジスタが設けられていてもよく、ここでは便宜的に１つのｎチャネル型薄膜トランジスタを示しているものとする。

次に、ロジック回路部５５０の薄膜トランジスタと、メモリ部５５２の薄膜トランジスタ及びアンチフューズと、アンテナ部及び電源部５５４の薄膜トランジスタを覆う第６絶縁層５４３を形成する。第６絶縁層５４３は、酸化シリコンを含む絶縁層または有機樹脂でなる絶縁層を用いることができるが、無線チップの信頼性を向上させる上では酸化シリコンを含む絶縁層を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂でなる絶縁層を用いることが好ましい。第６絶縁層５４３を形成する材料は、実施者が適宜選択すればよい。また、後に形成するアンテナはロジック回路部５５０及びメモリ部５５２と重なる領域まで形成されてもよい。この場合、第６絶縁層５４３は、アンテナとの絶縁を図る層間絶縁層としても機能する。輪状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層に形成する配線で引き回すため、第６絶縁層５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナがロジック回路部及びメモリ部と重ならないように配置できるため、第６絶縁層５４３は特に設けなくともよい。

次に、レジストマスクを形成し、選択的に第６絶縁層５４３をエッチングして、第３の電極５４１に達する第３の開口と、第４の電極５４２に達する第４の開口を形成する。そして、エッチング後にレジストマスクを除去する。

ここまでの工程を経た半導体装置の断面図が図１２（Ａ）に相当する。

次に、第６絶縁層５４３上に金属層を形成する。金属層としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。次に、レジストマスクを形成し、選択的に金属層をエッチングして、第１の電極５０９の引出配線部５６２に引出配線５４４と、アンテナの下地層５４５を形成する。なお、ここでの引出配線５４４及び下地層５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタリング法で選択的に形成することもできる。アンテナの下地層５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線５４４を形成しなくともよい。

ここまでの工程を経た半導体装置の断面図が図１２（Ｂ）に相当する。

次に、アンテナ下地層５４５上にアンテナ５４６を形成する。アンテナ５４６はスパッタリング法を用いてＡｌまたはＡｇなど金属層を形成した後、選択的にエッチングして所望の形状に加工する方法、或いはスクリーン印刷法を用いることができる。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに、所定のパターンが感光性樹脂にて形成されたスクリーン版上に載せたインキもしくはペーストを、スキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いて、スクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している。

ここまでの工程を経た半導体装置の断面図が図１２（Ｃ）に相当する。本実施例では、同一基板上にロジック回路部５５０の薄膜トランジスタと、メモリ部５５２の薄膜トランジスタ及びアンチフューズと、アンテナ部及び電源部５５４の薄膜トランジスタ及びアンテナとを形成することができる。

次に、剥離を行って金属層５０２及び基板５０１を除去する。剥離は、金属酸化物層内、第１絶縁層５０３と金属酸化物層の界面、又は金属酸化物層と金属層５０２との界面で生じさせることができ、比較的小さな力で無線チップとなる第１の絶縁層５０３より上層側を基板５０１から引き剥がすことができる。また、金属層５０２及び基板５０１を除去する際にアンテナを設ける側に固定基板を接着してもよい。

次に、複数の無線チップが形成された１枚のシートをカッター、ダイシング等により分割して個々の無線チップに切り分ける。また、剥離の際に、無線チップを一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。

次に、無線チップをシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に無線チップを挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に無線チップを配置して、１枚の紙の内部に無線チップを設けることもできる。

以上の工程を経た無線チップは、メモリ部５５２にアンチフューズを有し、該アンチフューズは、初期状態である「第１の状態」、又は書き込み状態である「第２の状態」或いは「第３の状態」の３状態から選ばれた１つの状態を取る。「第２の状態」と「第３の状態」は、「第１の状態」のアンチフューズに書き込みを行うことにより得られる。メモリ部５５２に設けられるアンチフューズは、作製時は初期状態（第１の状態）である。該初期状態（第１の状態）のアンチフューズに対し、書き込み回路により書き込み電圧を印加することで、「第２の状態」又は「第３の状態」に変化させることができる。「第２の状態」と「第３の状態」は異なる書き込み状態であり、それぞれ対応する書き込み回路により書き込むことができる。「第１の状態」、「第２の状態」、「第３の状態」は、それぞれ電気抵抗値が異なり、初期状態である「第１の状態」の電気抵抗値が最も高い。また、「第１の状態」に書き込み動作を行い、得られた「第２の状態」は、再度書き込みを行おうとしても「第３の状態」、「第１の状態」に変化することはない。また、「第１の状態」に書き込み動作を行い、得られた「第３の状態」は、再度書き込みを行おうとしても「第２の状態」、「第１の状態」に変化することはない。なお、上述したようにメモリ部５５２は複数のアンチフューズにより構成されており、メモリ部５５２のアンチフューズにはブロック単位でデータの書き込みが行われる。また、メモリ部５５２のアンチフューズは、ブロック単位で書き込み済みか未書き込みかが区別される。未書き込みのブロックには「第１の状態」であるアンチフューズが存在し、書き込み済みのブロックには「第２の状態」又は「第３の状態」であるアンチフューズのみ配置され、「第１の状態」であるアンチフューズは存在しない。書き込み済みのブロックでは、「第２の状態」であるアンチフューズと、「第３の状態」であるアンチフューズと、が２値データに対応することでデータが書き込まれる。上述のように、「第２の状態」又は「第３の状態」であるアンチフューズは、再度書き込みを行ったとしてもその他の状態へ変化しないため、無線チップに一度入力されたデータは改ざんされる恐れがない。また、無線チップに「第１の状態」であるアンチフューズを存在させておけば、新しいデータを入力（追記）することが可能である追記型のメモリを実現できる。なお、データの書き込みや、書き込み済みと未書き込みとの区別は、メモリセル単位で行ってもよい。

また、本実施例に係る無線チップは、当該無線チップ作製時或いは作製後に、書き込みを行うことにより全てのアンチフューズを「第２の状態」又は「第３の状態」に変化させ、２値データを固定してデータを書き込んだＲＯＭとして提供することができる。また、無線チップとして提供する段階で、「第１の状態」であるアンチフューズを備え、新しいデータを書き込み可能な追記型のメモリとすることもできる。追記型のメモリとする場合、完全に未書き込みの状態で提供してもよいし、書き込み済みのブロックと未書き込みのブロックを存在させ、一部には既にデータの書き込みが行われ、さらに追記を行うことができるメモリとしてもよい。いずれにしても、一度書き込んだデータの改ざんは不可能であり、さらに、必要に応じていつでも追記することが可能な無線チップを提供することができる。例えば、フレキシブルなシート状の基体に固定した無線チップを、曲面を有する物品に貼り付けた後、その無線チップに含まれるアンチフューズ型のメモリに対してデータの入力を行うことができる。

本実施例は、実施の形態と自由に組み合わせることができる。

本実施例では、無線チップとして機能する半導体装置の構成及び動作例について説明する。

本実施例で示す半導体装置は、非接触でデータを交信する機能を有する無線チップである。図１４（Ａ）に示す半導体装置６００のブロック図はその一例であり、高周波回路６０１、電源回路６０２、リセット回路６０３、クロック発生回路６０４、データ復調回路６０５、データ変調回路６０６、他の回路の制御を行う制御回路６０７、メモリ回路６０８、及びアンテナ６０９で構成される。

メモリ回路６０８は、本発明に係るアンチフューズで構成されるメモリを有する。また、メモリ回路６０８は、上記実施の形態及び実施例ではメモリ回路とは別の構成として説明したメモリに書き込みを行う回路又はメモリに書き込まれたデータを読み出す回路を有する場合もある。さらに、メモリ回路６０８は、アンチフューズで構成されるメモリに加え、他の構成のメモリを有していてもよい。他の構成のメモリとしては、例えばＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリなどが挙げられる。なお、メモリ回路６０８は本発明に係るアンチフューズを備えるメモリを有しており、前記アンチフューズを備えるメモリはＲＯＭとしてもよいし、未書き込みのアンチフューズが存在するライトワンスメモリとしてもよい。なお、書き込み済みのメモリセルは「第２の状態」又は「第３の状態」のどちらかの状態のアンチフューズを備えるものとする。

高周波回路６０１は、アンテナ６０９により信号を受信する回路であり、また、データ変調回路６０６により受信した信号をアンテナ６０９から出力する回路である。電源回路６０２は受信信号から電源電位を生成する回路である。リセット回路６０３はリセット信号を生成する回路である。クロック発生回路６０４はアンテナ６０９から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路６０５は受信信号を復調して制御回路６０７に出力する回路である。データ変調回路６０６は制御回路６０７から受信した信号を変調する回路である。また、制御回路６０７は、ここでは、コード抽出回路６１１、コード判定回路６１２、ＣＲＣ判定回路６１３および出力ユニット回路６１４が設けられている。なお、コード抽出回路６１１は制御回路６０７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路６１２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路６１３は判定されたコードに基づいて送信エラー等の有無を検出する回路である。

次に、上述した半導体装置６００の動作の一例について説明する。まず、アンテナ６０９により無線信号が受信される。無線信号は高周波回路６０１を介して電源回路６０２に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置６００を構成する各種回路に供給される。また、高周波回路６０１を介してデータ復調回路６０５に送られた信号は復調される（以下、復調信号という）。さらに、高周波回路６０１を介してリセット回路６０３及びクロック発生回路６０４を通った信号及び復調信号は、制御回路６０７に送られる。制御回路６０７に送られた信号は、コード抽出回路６１１、コード判定回路６１２及びＣＲＣ判定回路６１３などによって解析される。そして、解析された信号にしたがって、メモリ回路６０８内にはデータが書き込まれる、又はメモリ回路６０８内に書き込まれた半導体装置６００のデータが出力される。

例えば、メモリ回路６０８が有するアンチフューズを備えたメモリに、ブロック単位（或いはメモリセル単位）で書き込みを行うことができる。このとき、データを書き込むブロックのアンチフューズには必ず書き込みが行われ、該アンチフューズは初期状態である「第１の状態」から「第２の状態」、又は「第１の状態」から「第３の状態」に変化する。アンチフューズへの書き込みは、対応する書き込み回路に対し無線信号により直接命令して行ってもよいし、メモリへの書き込みを命令する回路を介して対応する書き込み回路を選択し行ってもよい。なお、既に「第２の状態」であるアンチフューズに対し、前記解析された信号にしたがって書き込みが行われたとしても、該アンチフューズは「第３の状態」、「第１の状態」へ変化することはない。また、「第３の状態」であるアンチフューズに対し、前記解析された信号にしたがって書き込みが行われたとしても、該アンチフューズは「第２の状態」、「第１の状態」へ変化することはない。したがって、一度書き込んだデータを書き換えることはできない。また、「第１の状態」であるアンチフューズを有する未書き込みブロックを存在させることで、新たなデータを書き込むことは可能である。但し、メモリ回路６０８が本アンチフューズで構成されるメモリ以外のメモリを具備している場合は、この限りではない。

メモリ回路６０８内に書き込んだデータを出力する場合は、解析された信号にしたがって、メモリ回路６０８内に書き込んだデータを読み出す。メモリ回路６０８は、本アンチフューズにより構成されたメモリを有しており、書き込み済みのブロックには「第２の状態」又は「第３の状態」であるアンチフューズによりデータが書き込まれている。本アンチフューズの読み出しは、無線信号により直接行ってもよいし、メモリに書き込まれたデータの読み出しを命令する回路を介して行ってもよい。

出力された半導体装置６００のデータは、出力ユニット回路６１４を通って符号化される。さらに、符号化された半導体装置６００のデータは、データ変調回路６０６を通ってアンテナ６０９により無線信号に変換して送信される。なお、半導体装置６００を構成する各種回路において低電源電位（以下、ＶＳＳという）は共通であり、ＶＳＳはＶＧＮＤとすることができる。

このような半導体装置６００は、無線信号の送受信、送信、または受信を行うことができる通信手段（例えばリーダ／ライタ、又はリーダ或いはライタのいずれかの機能を有する通信手段）を利用することで、無線信号によりデータを書き込むことができる。また、無線信号により、半導体装置６００に書き込まれているデータを読み取ることができる。

なお、半導体装置６００は、電源（バッテリー）を搭載せず電磁波により各種回路への電源電圧の供給を行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各種回路に電源電圧を供給するタイプとしてもよい。

次に、無線チップとして機能する本発明に係る半導体装置の使用形態の一例について説明する。図１４（Ｂ）には、携帯データ端末３２００と商品３２２０が示されている。

携帯データ端末３２００は表示部３２１０を備えており、側面には通信手段３２０２を備えている。通信手段３２０２の例としては、信号を読み取る機能及び信号を送信する機能を備えるリーダ／ライタ、信号を読み取る機能のみを備えるリーダ、又は信号を送信する機能を備えるライタが挙げられる。

商品３２２０には、半導体装置６００が添付されている。半導体装置６００は上述した無線チップとして機能するものであり、例えば商品３２２０の原材料や原産地などの様々なデータを書き込んでおくことが可能である。なお、データが書き込まれたブロックは、書き込み済みとして判断されるよう、例えばフラグを立てておく。本発明に係る半導体装置６００は、一度書き込んだデータの改ざんを防止した構成であるため、原材料や原産地を偽のデータに書き換えられるおそれがない。また、半導体装置６００に未書き込みブロックを存在させ新たなデータを追記することは可能であり、例えば生産工程毎の検査結果や流通過程の履歴などを未書き込みブロックに書き込むことができる。この場合、生産工程毎に書き込みが行えるよう、複数の未書き込みブロックを設けておく。データが書き込まれた後の未書き込みブロックは、書き込み済みと判断されるようにする。

商品３２２０に添付された半導体装置６００に対し、通信手段３２０２を具備する携帯データ端末３２００をかざす。通信手段３２０２は半導体装置６００に書き込まれたデータを読み取り、表示部３２１０に商品３２２０の原材料や原産地、生産工程毎の検査結果や流通過程の履歴などのデータを表示させることができる。

また、図１４（Ｃ）に示すように、半導体装置６００が添付された商品３２２０をベルトコンベアにより搬送する際、通信手段３２４０により半導体装置６００のデータを読み取ることで、商品３２２０の検品を行うことができる。さらに、通信手段３２４０により半導体装置６００に検品の合否をデータとして書き込むことも可能である。このように、システムに本発明に係る半導体装置を活用することで、データの取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、一度書き込んだデータの改ざんは防止されており、商品の偽装を防ぐことができる。

なお、上述した以外にも本半導体装置の用途は広範囲に渡っており、対象物の生産、流通、販売や、管理などのデータの明確化を必要とする品物であれば、どのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、荷物類、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１５を用いて説明する。なお、図１５では半導体装置６００として無線チップ７００を設ける例を説明する。

紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図１５（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図１５（Ｂ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図１５（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１５（Ｄ）参照）。書籍類とは、書物、本等を指す（図１５（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１５（Ｆ）参照）。身の回り品とは、鞄、眼鏡等を指す（図１５（Ｈ）参照）。荷物類とは、手荷物、宅配便等を指す（図１５（Ｇ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話機等を指す。

紙幣、硬貨、有価証券類、証書類、無記名債券類等に無線チップ７００を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、荷物類、電子機器等に無線チップ７００を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類、荷物類等に無線チップ７００を設けることにより、偽造や盗難を防止することができる。また、薬品類ならば、薬の服用の間違いを防止することができる。無線チップ７００の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん現在の体温等の健康状態を容易に管理することが可能となる。

特に、食品類のトレーサビリティに本発明が適用された無線チップを利用することは有効である。本発明が適用された無線チップは、新しいデータを書き込むことは可能であるが、一度書き込まれたデータは書き換えることができない構成となっている。したがって、食品類の生産、流通、販売などの各段階で業者が変わる場合でも、後の業者が先の業者が書き込んだデータを改ざんすることはできない。

ここで、食品のトレーサビリティに本発明が適用された無線チップを利用する一例を示す。例えば牛肉の流通に利用する例を説明する。

まず、対象となる肉牛Ａが、例えば牧場Ｓで出生する。肉牛Ａの管理者（牛の飼養者、共同哺育・育成センター、繁殖センター、肥育センターの管理者、または牧場の管理者など。ここでは牧場Ｓの管理者）は出生等を届出し、肉牛Ａの個体識別番号を割り振られる。個体識別番号は例えば１０桁の番号であり、該番号には生産地や管理者毎の特定のシリアル値が組み込まれているものとする。個体識別番号は、例えば耳標として肉牛Ａに付される。

このとき、所定のブロックに個体識別番号が予め書き込まれた無線チップを耳標に組み込んでおく。耳標に組み込む無線チップとして本発明に係る半導体装置を適用することで、個体識別番号の改ざんを防ぐことができる。もちろん、個体識別番号は肉牛Ａに耳標Ａとして付した後に書き込んでもよいが、予め個体識別番号を書き込んだ無線チップを各個体に割り当てる方が、誤った番号を書き込み重複する個体識別番号が存在するなどを防ぐことができ、管理しやすい。

耳標に組み込む無線チップには、さらに牛名号、性別、種別、血統などを書き込むことが好ましい。よって、無線チップには複数の未書き込みブロックが存在し、該未書き込みブロックに随時必要なデータを書き込むことが好ましい。もちろん、未書き込みブロックに随時データを書き込んだ後は、書き込み済みブロックと判断されるようにしていく。耳標に組み込む無線チップに本発明を適用することで、一度書き込んだデータの改ざんを防止できる。なお、耳標に組み込まれた無線チップに書き込まれたデータの内容は、リーダ／ライタなど送受信器で読み取り、管理サーバに登録する。

また、肉牛Ａがと蓄されるまでに他の管理者（肥育センターなど）などに移動した場合は、移動先などのデータを随時無線チップの未書き込みブロックに書き込むものとする。なお、無線チップに新たにデータが書き込まれた場合は、リーダ／ライタなど送受信器で読み取り、その内容を管理サーバに登録する。

肉牛Ａを、例えばと蓄場Ｔにてと蓄し、牛肉とする。と蓄された肉牛Ａは、と蓄場Ｔからは一般に枝肉Ａ’として食肉加工業者などに流通していく。と蓄までに書き込まれた無線チップのデータを複製し、新たに無線チップとして、肉牛Ａの枝肉Ａ’に取り付ける。枝肉Ａ’が複数ある場合には、全ての枝肉Ａ’に複製した無線チップを取り付ける。もちろん複製する無線チップにも本発明を適用することで、データの改ざんを防止する。肉牛Ａのと畜者（食肉処理場や食肉センターの管理者など。ここではと蓄場Ｔの管理者）はと蓄年月日、と蓄場所などを枝肉Ａ’に取り付ける無線チップの未書き込みブロックに書き込む。もちろん、複製した無線チップにと蓄年月日などのデータを書き込んだ後に、対象となる枝肉Ａ’に無線チップを取り付けてもよい。また、枝肉Ａ’の等級や重量、出荷相手先や出荷日なども未書き込みブロックに書き込む。なお、無線チップに書き込まれたデータの内容は、リーダ／ライタなど送受信器で読み取り、管理サーバに登録する。

枝肉Ａ’を、例えば食品加工業者Ｕが部分肉Ａ”へと加工する。加工された枝肉Ａ’は、食肉加工業者Ｕからは複数の部分肉Ａ”として小売業者や特定料理提供業者などに流通していく。枝肉Ａ’に取り付けられていた無線チップのデータを複製し、各部分肉Ａ”に取り付ける。もちろん、複製する無線チップにも本発明を適用することで、データの改ざんを防止する。枝肉Ａ’の加工者（ここでは食肉加工業者Ｕ）は、部分肉Ａ”の重量、仕入れの相手先、仕入れ年月日、販売相手先や販売日などを未書き込みブロックに書き込む。なお、無線チップに書き込まれたデータの内容は、リーダ／ライタなど送受信器で読み取り、管理サーバに登録する。

そして、部分肉Ａ”を、例えば小売業者Ｖが精肉Ａ’’’に加工し、消費者Ｗへ販売する。小売業者Ｖは部分肉Ａ”に取り付けられていた無線チップのデータを複製し、さらに複製した無線チップの未書き込みブロックに仕入れの相手先や仕入れ年月日などを書き込んで、各精肉Ａ’’’を販売する際に取り付ける。もちろん、複製する無線チップにも本発明を適用することで、データの改ざんを防止する。無線チップに書き込まれたデータの内容は、リーダ／ライタなど送受信器で読み取り、管理サーバに登録する。このように、牧場Ｓ〜小売業者Ｖの流通過程で、未書き込みブロックに随時データを書き込んでいくことができる。また、データを書き込んだ後は書き込み済みブロックと判断されるようにするため、データが改ざんされる恐れがない。

精肉Ａ’’’を購入した、或いは購入を検討している消費者Ｗは、小売店頭などに設置されている情報閲覧システムを利用して、該精肉Ａ’’’に取り付けられている無線チップの書き込み済みブロックに書き込まれているデータを閲覧することができる。情報閲覧システムとしては、例えば無線チップに書き込まれているデータをリーダ／ライタなどの送受信器で読み取り、該送受信機及び管理サーバと連動したパーソナルコンピュータに書き込み済みブロックに書き込まれたデータを表示させるようにすることができる。

ここで説明する肉牛および牛肉のトレーサビリティには、本発明を適用した無線チップが利用されている。本発明は、一度書き込んだデータの改ざんを防止できる。よって、肉牛および牛肉のトレーサビリティのように各段階で管理者などが異なる生産・流通過程に適用した場合、管理者が変わった場合に前段階のデータを書き換えるなどを防止することができる。上述の例であれば、小売業者Ｖが出生地などの原産地や牛肉の等級などを書き換えて虚偽表示して、高価格で牛肉を販売するなどの不正を防止できる。よって、消費者Ｗは正確なデータを閲覧することができ、虚偽表示により不利益を被ることを防止できる。なお、ここでは、肉牛および牛肉のトレーサビリティに適用する例を示したが、その他の食品や、物産品、工芸品などに幅広く適用できることはいうまでもない。

また、空港における荷物類の検査、管理などに、本発明を適用した無線チップを利用することも有効である。上述したように、本発明が適用された無線チップは、未書き込みブロックに新しいデータを書き込むことは可能であるが、一度書き込まれたデータ（書き込み済みブロックのデータ）は書き換えることができない構成である。したがって、無線チップに手荷物の持ち主データを入力しておけば、他の人が持ち主データを書き換えることはできないため、盗難などを防止することができる。また、手荷物検査システムの合否判定を入力する場合、危険物を持ち込もうとしても、一旦航空機持ち込み不可と書き込まれたデータは書き換えることができないため、安全性の確保にもつながる。

以上のように、本発明が適用された無線チップは、改ざんされると困るデータは全て「第２の状態」又は「第３の状態」といった書き込み済みの状態を２値データに対応させて書き込んでいる。未書き込み状態のメモリ素子を無くすことで、データの改ざんを防止することができる。もちろん、未書き込み状態のメモリ素子を残すことも可能であり、未書き込み状態の素子を用いて追記を行うこともできる。

なお、本実施例は、他の実施の形態及び実施例と自由に組み合わせて行うことができる。

本発明に係る半導体装置の一例を示すブロック図。 本発明に係る書き込み回路の例を示すブロック図。 本発明に係るメモリ回路およびメモリセルの例を示す回路図。 本発明に係るアンチフューズの電気的特性を示す模式図。 本発明に係る半導体装置へのデータ書き込み方法の例を示すフロー図。 データ書き込み時の回路動作の例を示す図。 本発明に係るメモリ回路およびメモリセルの例を示す回路図。 データ書き込み時の回路動作の例を示す図。 データ書き込み時の回路動作の例を示す図。 本発明に係る半導体装置の作製工程を示す断面図。 本発明に係る半導体装置の作製工程を示す断面図。 本発明に係る半導体装置の作製工程を示す断面図。 本発明に係る半導体装置に適用できるアンテナを説明する図。 本発明に係る半導体装置の例を示すブロック図及び使用形態の例を示す図。 本発明に係る半導体装置の適用例を示す図。 本発明に係るアンチフューズの素子構成の一例を示す断面図。

符号の説明

１００ メモリ
１０２ 書き込み回路
１０４ メモリ回路
１０６ 読み出し回路
１１２ 選択回路
１１４ 第１の書き込み回路
１１６ 第２の書き込み回路
１２２ ビット線駆動回路
１２４ ワード線駆動回路
１２６ メモリセルアレイ

Claims (9)

1. ２値データ”０”及び”１”を書き込み可能なメモリセルが複数配置されたメモリセルアレイを含むメモリ回路と、
   前記メモリ回路に含まれるメモリセルの一に、２値データ”０”又は”１”の一方を書き込む第１の書き込み回路と、
   前記メモリ回路に含まれるメモリセルの一に、２値データ”０”又は”１”の他方を書き込む第２の書き込み回路と、
   前記メモリ回路に含まれるメモリセルの一に書き込まれた２値データを読み出す読み出し回路と、を具備し、
   前記メモリセルは、アンチフューズを有し、
   前記アンチフューズは、「第１の状態」、「第２の状態」又は「第３の状態」をとり、
   前記「第１の状態」は、初期状態であり、
   前記「第２の状態」は、前記「第１の状態」の前記アンチフューズに前記第１の書き込み回路による書き込み動作を行った後の前記アンチフューズの状態であり、
   前記「第３の状態」は、前記「第１の状態」の前記アンチフューズに前記第２の書き込み回路による書き込み動作を行った後の前記アンチフューズの状態であり、
   前記「第２の状態」及び前記「第３の状態」から前記「第１の状態」に戻ることはなく、
   前記アンチフューズの前記「第２の状態」又は前記「第３の状態」が２値データ”０”又は”１”に対応していることを特徴とする半導体装置。
2. 請求項１において、
   前記アンチフューズは、第１の電極と、絶縁層と、シリコン層と、第２の電極と、が積層された素子構造を有することを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   前記第１の書き込み回路又は前記第２の書き込み回路のいずれかを選択し、前記メモリ回路へのデータの書き込みを実行させる選択回路を具備することを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記アンチフューズは、
   前記「第３の状態」よりも前記「第２の状態」の電気抵抗値が大きく、
   前記「第２の状態」よりも前記「第１の状態」の電気抵抗値が大きいことを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記メモリセルは、前記アンチフューズと、前記アンチフューズと電気的に接続するトランジスタを有し、
   前記トランジスタにより書き込み電圧の印加を制御することを特徴とする半導体装置。
6. アンチフューズを備え、２値データ”０”及び”１”を書き込み可能なメモリセルが複数配置されたメモリセルアレイを含むメモリ回路と、
   第１の書き込み回路と、
   第２の書き込み回路と、を具備するメモリに対し、
   前記メモリ回路に含まれるメモリセルの一に、２値データ”０”又は”１”の一方を書き込む場合は、前記メモリセルの一に含まれる「第１の状態」である前記アンチフューズに前記第１の書き込み回路による書き込み動作を行うことで「第２の状態」に変化及び固定させ、
   前記メモリ回路に含まれるメモリセルの一に、２値データ”０”又は”１”の他方を書き込む場合は、前記メモリセルの一に含まれる前記「第１の状態」である前記アンチフューズに前記第２の書き込み回路による書き込み動作を行うことで「第３の状態」に変化及び固定させることを特徴とするメモリのデータ書き込み方法。
7. 請求項７において、
   前記アンチフューズは、第１の電極と、絶縁層と、シリコン層と、第２の電極と、が積層された素子構造であることを特徴とするメモリのデータ書き込み方法。
8. 請求項６又は請求項７において、
   前記メモリセルの一は、前記書き込み動作を行う前は初期状態である前記「第１の状態」の前記アンチフューズを備え、
   前記「第１の状態」の前記アンチフューズは、
   前記第１の書き込み回路による書き込み動作が行われた場合は前記「第２の状態」に変化及び固定し、
   前記第２の書き込み回路による書き込み動作が行われた場合は前記「第３の状態」に変化及び固定することを特徴とするメモリのデータ書き込み方法。
9. 請求項６乃至請求項８のいずれか一において、
   前記第１の書き込み回路又は前記第２の書き込み回路による書き込み動作を行う際に、
   前記アンチフューズが前記「第２の状態」又は前記「第３の状態」である場合は、２値データ”０”又は”１”の書き込みは行わないことを特徴とするメモリのデータ書き込み方法。

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