KR101513383B1 - 배전 네트워크 - Google Patents

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Abstract

일 실시형태에 있어서, 집적 회로(IC)가 제공된다. IC는 IC에 형성된 제1 및 제2 세트의 배전 선로를 구비한다. IC는 IC의 하나 이상의 층에 형성된 제1(210) 및 제2 커패시터(212)를 구비한다. 제1의 복수의 비아(214)는 제1 및 제2 커패시터의 제1 입력을 제1 세트의 배전 선로에 결합하고, 제2의 복수의 비아(214)는 제1 및 제2 커패시터의 제2 입력을 제2 세트의 배전 선로에 결합한다. 제1 커패시터(210) 및 이 커패시터에 결합된 비아(214)는 제2 커패시터(210) 및 이 커패시터에 결합된 비아(214)의 등가 직렬 저항보다 더 큰 등가 직렬 저항을 갖는다.

Description

배전 네트워크{POWER DISTRIBUTION NETWORK}
본 발명은 일반적으로 집적 회로(integrated circuit ; IC)의 배전 네트워크에 관한 것이다.
전기 시스템은 가끔 매우 높은 전력 필요조건(예를 들면, 넓은 주파수 범위에 걸쳐서 전압이 안정된 높은 과도 전류를 제공하는 것)을 가진 반도체 소자를 포함한다. 인쇄 회로 기판(PCB)에 배치되는 전력 조절 회로는 전형적으로 IC의 컴포넌트들을 구동하는데 사용되는 전압을 발생한다. 전력 조절 회로는 조절된 출력 전압을 관측하고, 전압을 일정하게 유지하기 위해 공급되는 전류량을 조정한다. 발생된 전압은 배전 네트워크(power distribution network; PDN)에 의해 조절기로부터 각 컴포넌트에 전달된다. PDN은 전력 조절 회로의 출력 포트뿐만 아니라, 인쇄 회로 기판(PCB)상의 배전 선로, PCB에 장착되는 추가의 컴포넌트, 및 IC의 배전 선로를 포함한다.
PDN은 집적 회로 컴포넌트들의 전류 수요를 수용하고 이러한 수요의 일시적 변화에 가급적 빨리 응답하도록 구성된다. 소자의 전류 드로우(draw)가 변할 때, 전력 조절 회로는 그러한 변화에 순간적으로 응답하지 못할 수 있다. 예를 들면, 대부분의 전압 조절기는 밀리초 내지 마이크로초 정도로 출력 전압을 조정한다. 이들은 DC로부터 수백 킬로헤르쯔까지(조절기에 따라서) 모든 주파수에서의 각종 이벤트에 대하여 출력 전압을 유지하는 데에 효과적이다. 이 범위 이상의 주파수에서 발생하는 모든 일시적 이벤트에 대하여, 전압 조절기가 새로운 레벨의 수요에 응답할 수 있기 전에 시간 지체(time lag)가 있다. PDN은 이러한 지체를 수용하도록 구성되어야 한다. 여기에서 리플(ripple)이라고 부르는 전압 변동은 교란된(perturbed) 전원 전압이 논리 게이트 또는 상호접속과 같은 컴포넌트들의 지연을 변경하기 때문에 회로의 타이밍에 영향을 줄 수 있다. 만일 변경된 지연을 고려하지 않으면, 설계는 의도된 대로 수행하지 못할 수 있다.
디지털 소자에 의해 소비되는 전력은 시간에 따라 변하고 모든 동작 주파수에서 발생할 수 있다. 전류의 낮은 주파수 변화는 일반적으로 소자들 또는 대부분의 소자들이 인에이블되거나 디스에이블된 결과이다. 유사하게, 전류의 높은 주파수 변화는 가끔 IC의 컴포넌트들의 개별 스위칭 이벤트로부터 야기된다. 이러한 스위칭 이벤트는 클럭 주파수의 규모로 및 클럭 주파수의 최초 몇 개의 고조파에서 발생한다. 컴포넌트 스위칭으로부터 야기하는 리플 외에, 각 컴포넌트의 비선형 전기 특성은 전압에서 추가적인 변동을 생성한다. 이러한 효과는 과거의 기술에서는 비교적 낮은 칩 속도 및 낮은 집적 밀도 때문에 일반적으로 무시되었다. 그러나, 회로의 속도 및 밀도가 증가함에 따라, 각 컴포넌트의 기생 전기 특성에 의해 야기되는 비의도적 효과가 중요하게 되었다. 그러한 효과들 중에서, PDN의 각 부분의 인덕턴스는, PDN의 커패시턴스와 함께, 교란시에 공진할 수 있다.
프로그래머블 IC의 PDN 설계는 프로그래머블 IC를 구성하기 위해 사용되는 설계에 따라서 과도 전류가 크게 변할 수 있기 때문에 특히 어렵다. 프로그래머블 IC는 미결정 주파수에서 및 복수의 클럭 영역에서 거의 무한수의 애플리케이션을 구현할 수 있기 때문에, 과도 전류 수요를 예측하는 것이 매우 복잡할 수 있다.
하나 이상의 실시형태는 상기 이슈들을 하나 이상 다룰 것이다.
일 실시형태에 있어서, 집적 회로(IC)가 제공된다. IC는 제1 세트의 배전 선로, 제2 세트의 배전 선로, IC에 형성된 제1 커패시터, IC에 형성된 제2 커패시터; 제1 및 제2 커패시터의 제1 입력을 제1 세트의 배전 선로에 결합하는 제1의 복수의 비아; 및 제1 및 제2 커패시터의 제2 입력을 제2 세트의 배전 선로에 결합하는 제2의 복수의 비아를 포함할 수 있고, 여기에서 제1 커패시터 및 이 제1 커패시터에 결합된 제1의 복수의 비아 및 제2의 복수의 비아는 제2 커패시터 및 이 제2 커패시터에 결합된 제1의 복수의 비아 및 제2의 복수의 비아의 등가 직렬 저항보다 더 큰 등가 직렬 저항을 갖는다.
이 실시형태에 있어서, 제1의 복수의 비아는 제1 세트의 배전 선로를 제1 커패시터의 제1 단부에 결합하는 제1 서브세트의 비아; 및 제1 세트의 배전 선로를 제2 커패시터의 제1 단부에 결합하는 제2 서브세트의 비아를 포함할 수 있고; 제2의 복수의 비아는 제1 세트의 배전 선로를 제1 커패시터의 제2 단부에 결합하는 제3 서브세트의 비아; 및 제1 세트의 배전 선로를 제2 커패시터의 제2 단부에 결합하는 제4 서브세트의 비아을 포함할 수 있으며; 여기에서 제1 서브세트의 비아와 제3 서브세트의 비아는 동일한 수의 비아를 갖고; 제2 서브세트의 비아와 제4 서브세트의 비아는 동일한 수의 비아를 갖는다. 제1 및 제2 커패시터는 금속-절연체-금속 커패시터일 수 있다. 제1 커패시터는 제1 서브세트의 비아에 결합된 제1 금속층; 제3 서브세트의 비아에 결합된 제2 금속층; 및 제1 금속층과 제2 금속층 사이에서 이들 금속층에 인접하게 형성된 제1 유전체 층을 포함할 수 있다.
이 실시형태에 있어서, 제1 커패시터는 제1 서브세트의 비아에 결합된 제3 금속층- 제2 금속층은 제1 금속층과 제3 금속층 사이에 배치됨 -; 및 제2 금속층과 제3 금속층 사이에서 이들 금속층에 인접하게 형성된 제2 유전체 층을 또한 포함할 수 있다. 제1 및 제2 커패시터와 이들에 결합된 비아는 넓은 주파수 범위에 걸쳐서 제1 서브세트의 배전 선로와 제2 서브세트의 배전 선로 사이에서 낮은 임피던스 경로를 제공할 수 있다. 제1의 복수의 비아들 중의 하나 이상은 퓨즈를 통해 제1 서브세트의 배전 선로에 결합될 수 있다. 등가 직렬 저항은 하나 이상의 퓨즈의 버닝아웃(burnning out)에 응답하여 조정할 수 있다. 제1 및 제2 커패시터는 전계 효과 트랜지스터일 수 있다.
다른 실시형태에 있어서, IC가 제공된다. IC는 제1 세트의 배전 선로, 제2 세트의 배전 선로, 복수의 커패시터 및 복수의 비아 세트를 포함할 수 있고, 각각의 비아 세트는 복수의 커패시터 각각의 제1 단부를 하나 이상의 제1 세트의 배전 선로에 결합하는 하나 이상의 비아; 및 복수의 커패시터 각각의 제2 단부를 하나 이상의 제2 세트의 배전 선로에 결합하는 하나 이상의 비아를 구비하며; 여기에서 복수의 비아 세트의 각 세트는 상이한 수의 비아를 갖는다.
이 실시형태에 있어서, 복수의 커패시터 각각의 제1 단부에 결합된 비아의 수는 복수의 커패시터 각각의 제2 단부에 결합된 비아의 수와 동일할 수 있다. 복수의 커패시터 각각은 상이한 커패시턴스를 가질 수 있다. 복수의 커패시터는 금속-절연체-금속 커패시터일 수 있다. 복수의 커패시터는 전계 효과 트랜지스터일 수 있다. 복수의 커패시터 및 비아는 넓은 주파수 범위에 걸쳐서 제1 및 제2 세트의 배전 선로 사이에 낮은 임피던스 경로를 제공하도록 결합될 수 있다. 복수의 비아 세트 중의 하나 이상은 퓨즈를 통해 제1 세트의 배전 선로에 결합될 수 있다.
또 다른 실시형태에 있어서, 집적 회로 제조 방법이 제공된다. 이 방법은 반도체 기판에 제1 세트의 배전 선로를 형성하는 단계와; 반도체 기판에 제2 세트의 배전 선로를 형성하는 단계와; 반도체 기판에 제1 커패시터를 형성하는 단계와; 반도체 기판에 제2 커패시터를 형성하는 단계와; 제1 및 제2 커패시터의 제1 입력을 제1 세트의 배전 선로에 결합하는 제1의 복수의 비아를 형성하는 단계와; 제1 및 제2 커패시터의 제2 입력을 제2 세트의 배전 선로에 결합하는 제2의 복수의 비아를 형성하는 단계를 포함하고, 여기에서 제1 커패시터 및 이 제1 커패시터에 결합된 제1의 복수의 비아 및 제2의 복수의 비아는 제2 커패시터 및 이 제2 커패시터에 결합된 제1의 복수의 비아 및 제2의 복수의 비아의 등가 직렬 저항보다 더 큰 등가 직렬 저항을 가질 수 있다.
이 실시형태에 있어서, 상기 방법은 반도체 기판에 제1의 복수의 비아를 형성하는 단계를 포함할 수 있고, 제1의 복수의 비아를 형성하는 단계는 제1 세트의 배전 선로를 제1 커패시터의 제1 단부에 결합하는 제1 세트의 비아를 기판에 형성하는 단계와; 제1 세트의 배전 선로를 제2 커패시터의 제1 단부에 결합하는 제2 세트의 비아를 기판에 형성하는 단계를 포함하며; 제2의 복수의 비아를 형성하는 단계는 제2 세트의 배전 선로를 제1 커패시터의 제2 단부에 결합하는 제3 세트의 비아를 기판에 형성하는 단계와; 제2 세트의 배전 선로를 제2 커패시터의 제2 단부에 결합하는 제4 세트의 비아를 기판에 형성하는 단계를 포함할 수 있다. 여기에서 제1 및 제3 세트의 비아는 동일한 수의 비아를 갖고; 제2 및 제4 세트의 비아는 동일한 수의 비아를 갖는다. 제1 및 제2 커패시터는 금속-절연체-금속 커패시터일 수 있다. 제1 및 제2 커패시터는 전계 효과 트랜지스터일 수 있다. 제1 커패시터는 제1 세트의 비아에 결합된 제1 금속층; 제3 세트의 비아에 결합된 제2 금속층; 및 제1 금속층과 제2 금속층 사이에서 이들 금속층에 인접하게 형성된 제1 유전체 층을 포함할 수 있다. 제1 커패시터는 제1 세트의 비아에 결합된 제3 금속층- 제2 금속층은 제1 금속층과 제3 금속층 사이에 배치됨 -; 및 제2 금속층과 제3 금속층 사이에서 이들 금속층에 인접하게 형성된 제2 유전체 층을 또한 포함할 수 있다.
하나 이상의 다른 실시형태가 이하의 상세한 설명 및 특허 청구범위에서 설명된다는 것을 이해할 것이다.
하나 이상의 실시형태의 각종 양태 및 장점이 이하의 상세한 설명 및 첨부 도면을 참조함으로써 명백하게 될 것이다.
도 1은 배전 네트워크의 회로도이다.
도 2는 예시적인 온칩 디커플링 커패시터의 상면도이다.
도 3은 도 2의 예시적인 온칩 디커플링 커패시터의 횡단면도이다.
도 4는 디커플링 커패시터의 저항의 조정을 보인 도이다.
도 5는 프로그래머블 IC의 예시적인 전력 선로 분배 그리드를 보인 도이다.
도 6은 예시적인 현장 프로그램가능 게이트 어레이(FPGA)를 보인 도이다.
디커플링 커패시터는 집적 회로 컴포넌트에 전달되는 전력의 안정성을 개선하기 위해 PDN에서 사용된다. 디커플링 커패시터는 임의의 전류 변동을 보상하기 위해 로컬 백업 전력 공급을 제공한다. 디커플링 커패시터는 바이패스 커패시터라고도 부르며, 이 용어들은 본원에서 상호 교환적으로 사용된다. 그러나, 디커플링 커패시터는 리플에 응답하여 순간 보상을 금지하는 제한을 받을 수 있다. 이상적인 커패시터는 용량 특성만을 갖지만, 실제의 비 이상적인 커패시터는 기생 인덕턴스 및 기생 저항을 또한 갖는다. 이러한 기생 성분들은 직렬로 작용하여 저항-인덕턴스-커패시턴스(RLC) 회로를 형성한다. PDN에서 커패시터와 연관된 한가지 문제점은 PDN 응집(aggregate) 임피던스에서의 스파이크이다. 이 스파이크는 PDN에서 커패시턴스와 인덕턴스의 조합에 의해 야기될 수 있다. 만일 배전 선로가 특히 낮은 임피던스를 가지면, 고주파수 디커플링 커패시터와 배전 선로의 커패시턴스 간의 교차 주파수는 고 임피던스 피크를 나타낼 수 있다. 임피던스는 전류 수요의 변화에 신속히 응답하는 바이패스 커패시터의 능력을 방해하기 때문에, 만일 IC가 이 주파수에서 높은 과도 전류 수요를 가지면, 전원 잡음이 생성될 수 있다.
하나 이상의 실시형태에 있어서, PDN은 더 매끄러운 임피던스 프로필을 제공하기 위해 IC에서 2개 이상의 디커플링 커패시터를 이용하여 디커플링을 구현한다. 높은 등가 직렬 저항(ESR)으로 구성된 디커플링 커패시터 중의 하나는 IC에 포함되어 병렬 공진 주파수에서 임피던스 스파이크의 효과를 감소시킨다. 그러나, 높은 ESR 커패시터 단독으로는 고주파수에서 낮은 임피던스 경로를 제공하지 못할 수 있다. 이것은 제1 커패시터의 과도 응답을 고속 응용을 위해 필요한 것보다 더 느리게 할 수 있다. 이 실시형태에 있어서, 더 낮은 ESR을 가진 추가의 디커플링 커패시터가 IC에 병렬로 형성되어 증분적으로 더 높은 각각의 주파수에서 더 낮은 임피던스 경로를 제공한다.
도 1은 PDN의 회로도이다. 전술한 바와 같이, 전형적인 PDN은 3개의 주요 세그멘트, 즉 IC 다이와, 다이 패키지와, 전력 조절 회로(102)를 IC 다이 패키지에 접속하는 인쇄 회로 기판(PCB)을 포함한다. 도 1에 도시된 회로는 PDN의 기생 인덕턴스 및 커패시턴스의 기본 모델을 제공한다. PCB의 커패시턴스 및 인덕턴스는 각각 요소 104 및 106으로 모델링된다. IC 패키지의 커패시턴스와 인덕턴스는 각각 요소 108 및 110으로 모델링?다. 이 예시적인 실시예에서, PDN은 IC에 형성된 2개의 디커플링 커패시터를 포함한다. 제1 디커플링 커패시터(114)는 높은 ESR의 커패피터이다. 제2 디커플링 커패시터(112)는 낮은 ESR의 커패피터이다.
IC에서 구현되는 디커플링 커패시터의 ESR은 PDN의 배전 선로와 커패시터 간의 접속의 저항을 조정함으로써 조정될 수 있다. 하나 이상의 실시형태는 만일 커패시터가 IC의 별도의 층에서 구현되면 각 디커플링 커패시터의 ESR이 커패시터를 배전 선로에 결합하는 비아의 저항을 조정함으로써 조정될 수 있다는 것을 인식하는 것으로부터 발생한다. 비아는 IC의 층들 사이에서 전기 신호 또는 전력을 운반한다.
예전의 PDN은 일반적으로 이용가능한 다이 스페이스를 보존하기 위해 디커플링 커패시터를 패키지 내에 둔다. 디커플링 커패시터를 별도의 층에서 구현할 때, 여기에서 설명하는 PDN 배열은 더 많은 수의 디커플링 커패시터가 공간적 제약을 더 적게 받으면서 IC 다이에서 구현될 수 있게 한다.
도 2 및 도 3은 하나 이상의 실시형태에 따라서 사용될 수 있는 온칩 디커플링 커패시터의 예시적인 구현예를 보인 것이다. 도 2는 2개의 디커플링 커패시터(210, 212)를 구비한 IC(200)의 상면도이다. 도 3은 방향 3을 따라 취한 도 2의 IC의 단면도이다. 배전 선로(204)는 반도체 기판(202)에 형성된다. 이 예시적인 구현예에 있어서, 디커플링 커패시터는 금속-절연체-금속 커패시터로서 구현된다. 각 커패시터는 유전성 절연체(208)에 의해 분리된 2개의 금속판(206)을 구비한다. 각 커패시터(210, 212)의 제1 단부는 비아(214)에 의해 배전 선로(204) 중의 첫번째 선로에 결합된다. 각 커패시터(210, 212)의 제2 단부는 비아(214)에 의해 배전 선로(204) 중의 두번째 선로에 결합된다. 이 기술에 숙련된 사람이라면, 디커플링 커패시터(212)의 각 단부는 병렬로 결합된 2개 이상의 비아(214)를 이용하여 배전 선로(204)에 결합되고, 한편 커패시터(210)의 각 단부는 하나의 비아(214)에 의해 배전 선로에 결합된다는 것을 인식할 것이다. 그 결과, 디커플링 커패시터(212)는 디커플링 커패시터(210)보다 더 낮은 ESR을 갖는다.
설명을 명확히 하기 위해, 여기에서 묘사되고 설명되는 실시형태는 2개의 디커플링 커패시터를 포함한다. 다른 실시형태 및 구현예에서는 임의 수의 디커플링 커패시터가 포함될 수 있고, 도 2 및 도 3에 도시된 것처럼 배전 선로에 결합될 수 있다. 디커플링 커패시터들은 상이한 수의 비아(214)에 의해 배전 선로에 각각 결합된다. 그 결과, 각 커패시터는 전체 주파수 범위에 걸쳐서 PDN의 더 매끄러운 임피던스 응답을 제공하게끔 상이한 ESR를 나타내도록 구성될 수 있다.
이 기술에 숙련된 사람이라면 다른 유형의 커패시터가 본 발명의 실시형태를 구현하는데 또한 사용될 수 있다는 것을 인식할 것이다. 예를 들면, 금속-절연체-금속 커패시터가 IC의 하나의 층에서 구현되고, 2개의 인터리브된 빗(comb) 모양의 금속 판이 유전체에 의해 분리될 수 있다. 각 커패시터는 판들 사이에 유전체가 있고 이웃하는 판들이 서로 다른 배전 선로에 결합된 3개 이상의 적층 금속판으로 또한 구현될 수 있다.
다른 예로서, 디커플링 커패시터는 IC의 하나의 층에 형성된 MOSFET 트랜지스터로 구현될 수 있다. 상이한 유형 및 크기의 커패시터는 상이한 주파수 대역용의 디커플링 커패시터로서 상이한 레벨의 유효성을 갖는다. 하나 이상의 실시형태에 있어서, 각 커패시터는 복수의 커패시터 중에 효과적인 디커플링 범위를 배분하고 PDN의 임피던스 응답을 더욱 매끄럽게 하기 위해 상이한 커패시턴스 값으로 또한 구현될 수 있다.
도 4는 하나 이상의 실시형태에 따른, 디커플링 커패시터의 저항의 조정을 보인 것이다. 이 예는 3개의 금속-절연체-금속 디커플링 커패시터(402, 404, 406)의 상면도를 보여주고 있다. 점선 원(408)은 각 커패시터의 하나의 판을 배전 선로에 접속하는 비아를 나타내고, 실선 원(410)은 커패시터의 다른 판을 배전 선로에 접속하는 비아를 나타낸다.
디커플링 커패시터(402-406)는 좌측에서 우측으로 ESR이 증가하는 순으로 배열되어 있다. 복수의 비아가 각 커패시터의 판을 병렬로 배전 선로에 접속하기 때문에, 많은 수의 비아는 ESR을 감소시킨다. 이 기술에 숙련된 사람이라면, 만일 필요하다면 저항을 증가시키기 위해 2개 이상의 비아가 하나 이상의 중간층을 통하여 직렬로 또한 접속될 수 있다는 것을 이해할 것이다.
하나 이상의 실시형태에 있어서, 디커플링 커패시터에 결합된 하나 이상의 비아는 프로그래머블 퓨즈에 의해 배전 선로에 접속된다. 하나 이상의 비아에 의해 제공되는 전기 경로는 퓨즈를 버닝아웃(burn out)함으로써 디스에이블될 수 있다. 이 방법으로, 커패시터의 ESR은 IC의 제조가 완료된 후에 조정될 수 있다.
도 5는 배전 선로가 프로그래머블 로직 자원과 동일한 평면에 위치된 예시적인 프로그래머블 집적 회로를 나타낸 것이다. 프로그래머블 집적 회로는 프로그래머블 로직 자원(504) 및 I/O 핀(506)을 포함한다. 배전 선로(508, 510)는 교호하는 구성으로 병렬로 배치된다. 이 구성에서, 배전 선로(508, 510)는 집적 회로의 양쪽 단부에서 각각 결합된다. 디커플링 커패시터(도시 생략됨)는 IC의 별도의 층에서 구현되고, 배전 선로(508, 510)에 결합된다. 하나 이상의 실시형태가 다른 배전 선로 격자 구성에 동일하게 적용할 수 있다는 것을 이해할 것이다. 예를 들면, 배전 선로(508)는 배전 선로(510)가 구현되는 층과 다른 IC층에서 구현되고 교차 평행선(cross-hatched)의 레이아웃을 가질 수 있다.
도 6은 배전 네트워크를 구현할 수 있는 예시적인 프로그래머블 집적 회로의 블록도이다. 한가지 특별히 용도가 넓은 프로그래머블 IC는 현장 프로그램가능 게이트 어레이(FPGA)이다. FPGA는 어레이 내에 몇 가지 다른 유형의 프로그래머블 논리 블록을 포함할 수 있다. 예를 들면, 도 6은 멀티 기가비트 송수신기(MGT(601)), 구성가능 논리 블록(CLB(602)), 랜덤 액세스 메모리 블록(BRAM(603)), 입력/출력 블록(IOB(604)), 구성 및 클럭킹 로직(CONFIG/CLOCKS(605)), 디지털 신호 처리 블록(DSP(606)), 특수 입력/출력 블록(I/O(607))(예를 들면, 클럭 포트), 및 디지털 클럭 관리자, 아날로그-디지털 변환기, 시스템 감시 로직 등과 같은 기타의 프로그래머블 로직(608)을 포함한 다수의 다른 프로그래머블 타일을 구비한 FPGA 아키텍쳐(600)를 도시하고 있다. 일부 FPGA는 전용 프로세서 블록(PROC(610)) 및 내부 및 외부 재구성 포트(도시 생략됨)을 또한 포함한다.
일부 FPGA에 있어서, 각 프로그래머블 타일은 각 인접 타일의 대응하는 상호접속 요소에 대하여 표준화 접속을 가진 프로그래머블 상호접속 요소(INT(611))를 구비한다. 그러므로, 함께 취해진 프로그래머블 상호접속 요소들은 예시된 FPGA에 대하여 프로그램가능한 상호접속 구조를 구현한다. 프로그래머블 상호접속 요소(INT(611))는 도 6의 상부에 포함된 예로 나타낸 바와 같이 동일 타일 내의 프로그래머블 논리 요소에 대한 접속들을 또한 구비한다.
예를 들면, CLB(602)는 사용자 로직을 구현하도록 프로그램될 수 있는 구성가능 논리 요소(CLE(612)) 및 단일 프로그래머블 상호접속 요소(INT(611))를 구비할 수 있다. BRAM(603)은 하나 이상의 프로그래머블 상호접속 요소 외에 BRAM 논리 요소(BRL(613))를 구비할 수 있다. 전형적으로, 타일에 내포된 상호접속 요소의 수는 타일의 높이에 의존한다. 도시된 실시형태에 있어서, BRAM 타일은 5개의 CLB와 같은 높이를 갖지만, 다른 갯수(예를 들면, 4개)가 또한 사용될 수 있다. DSP 타일(606)은 적당한 수의 프로그래머블 상호접속 요소 외에도 DSP 논리 요소(DSPL(614))를 포함할 수 있다. IOB(604)는 예를 들면 1 인스턴스의 프로그래머블 상호접속 요소(INT(611)) 외에도 2 인스턴스의 입력/출력 논리 요소(IOL(615))를 포함할 수 있다. 이 기술에 숙련된 사람에게는 명백한 바와 같이, 예컨대 I/O 논리 요소(615)에 접속된 실제 I/O 패드는 도시된 각종 논리 블록 위에 적층된 금속을 이용하여 구성되고, 전형적으로 입력/출력 논리 요소(615)의 영역으로 한정되지 않는다.
도시된 실시형태에 있어서, 다이의 중앙(도 6에 음영을 넣어 표시함) 부근의 원주형 영역은 구성, 클럭 및 기타의 제어 로직을 위해 사용된다. 상기 원주형 영역으로부터 연장하는 수평 영역(609)은 FPGA의 폭을 가로질러서 클럭 및 구성 신호를 배분하기 위해 사용된다.
도 6에 도시한 아키텍쳐를 이용하는 일부 FPGA는 FPGA의 대부분을 형성하는 규칙적인 원주형 구조를 분열시키는 추가의 논리 블록을 포함한다. 추가의 논리 블록은 프로그램가능 블록 및/또는 전용 로직일 수 있다. 예를 들면, 도 6에 도시한 프로세서 블록(PROC)(610)은 CLB 및 BRAM의 수 개의 컬럼에 걸쳐진다.
도 6은 단지 예시적인 FPGA 아키텍쳐를 보여주고 있는 것임에 주목한다. 컬럼 내의 논리 블록의 수, 컬럼들의 상대적인 폭, 컬럼의 수 및 순서, 컬럼에 포함된 논리 블록의 유형, 논리 블록의 상대적 크기, 및 도 6의 상부에 표시된 상호접속/로직 구현예들은 순전히 예시적인 것이다. 예를 들면, 실제 FPGA에 있어서, CLB가 나타나는 곳은 어디든지 사용자 로직의 효율적인 구현을 촉진하기 위하여 전형적으로 2개 이상의 인접하는 CLB 컬럼이 포함된다.
상기 실시형태들은 배전을 위한 각종 시스템에 적용할 수 있을 것으로 생각된다. 이 기술에 숙련된 사람이라면 이 명세서 내용을 기초로 다른 양태 및 실시형태들을 생각해 낼 수 있을 것이다. 실시형태들은 용도 지정 집적 회로(ASIC) 또는 프로그래머블 IC와 함께 사용될 수 있다. 본원에서 설명한 실시형태들은 단지 예시한 것으로 간주되며, 본 발명의 진정한 범위 및 정신은 이하의 청구범위에 의해 표시되는 것으로 의도된다.

Claims (15)

  1. 집적 회로(integrated circuit; IC)에 있어서,
    상기 IC의 기판 내에 형성된 제1 세트의 배전 선로(power distribution line)들;
    상기 IC의 기판 내에 형성된 제2 세트의 배전 선로들;
    상기 IC의 일 층 내에 형성된 제1 커패시터;
    상기 IC의 일 층 내에 형성된 제2 커패시터;
    상기 제1 커패시터와 상기 제2 커패시터의 제1 입력을 상기 제1 세트의 배전 선로들에 결합(couple)시키는 제1의 복수의 비아들; 및
    상기 제1 커패시터와 상기 제2 커패시터의 제2 입력을 상기 제2 세트의 배전 선로들에 결합시키는 제2의 복수의 비아들을 포함하고,
    상기 제1 커패시터 및 상기 제1 커패시터에 결합된 제1의 복수의 비아들 및 제2의 복수의 비아들은, 상기 제2 커패시터 및 상기 제2 커패시터에 결합된 제1의 복수의 비아들 및 제2의 복수의 비아들의 등가 직렬 저항보다 더 큰 등가 직렬 저항을 가지며;
    상기 제1 커패시터는, 상기 제2 커패시터를 상기 제1 세트의 배전 선로들 및 상기 제2 세트의 배전 선로들에 결합시키는 비아들의 수보다 적은 수의 비아들에 의해 상기 제1 세트의 배전 선로들 및 상기 제2 세트의 배전 선로에 결합되는 것인, 집적 회로(IC).
  2. 제1항에 있어서,
    상기 제1의 복수의 비아들은,
    상기 제1 세트의 배전 선로들을 상기 제1 커패시터의 제1 단부에 결합시키는 제1 서브세트의 비아들; 및
    상기 제1 세트의 배전 선로들을 상기 제2 커패시터의 제1 단부에 결합시키는 제2 서브세트의 비아들을 포함하고,
    상기 제2의 복수의 비아들은,
    상기 제1 세트의 배전 선로들을 상기 제1 커패시터의 제2 단부에 결합시키는 제3 서브세트의 비아들; 및
    상기 제1 세트의 배전 선로들을 상기 제2 커패시터의 제2 단부에 결합시키는 제4 서브세트의 비아들을 포함하며,
    상기 제1 서브세트의 비아들과 상기 제3 서브세트의 비아들은 동일한 수의 비아들을 갖고, 상기 제2 서브세트의 비아들과 상기 제4 서브세트의 비아들은 동일한 수의 비아들을 갖는 것인, 집적 회로(IC).
  3. 제1항 또는 제2항에 있어서, 상기 제1 커패시터와 상기 제2 커패시터는 금속-절연체-금속 커패시터인 것인, 집적 회로(IC).
  4. 제2항에 있어서, 상기 제1 커패시터는,
    상기 제1 서브세트의 비아들에 결합된 제1 금속층;
    상기 제3 서브세트의 비아들에 결합된 제2 금속층; 및
    상기 제1 금속층과 상기 제2 금속층 사이에서 상기 제1 금속층과 상기 제2 금속층에 인접하게 형성된 제1 유전체 층을 포함한 것인, 집적 회로(IC).
  5. 제4항에 있어서, 상기 제1 커패시터는,
    상기 제1 서브세트의 비아들에 결합된 제3 금속층 - 상기 제2 금속층은 상기 제1 금속층과 상기 제3 금속층 사이에 위치함 -; 및
    상기 제2 금속층과 상기 제3 금속층 사이에서 상기 제2 금속층과 상기 제3 금속층에 인접하게 형성된 제2 유전체 층을 더 포함하는 것인, 집적 회로(IC).
  6. 삭제
  7. 제1항에 있어서, 상기 제1의 복수의 비아들 중 하나 이상은 퓨즈(fuse)들을 통해 상기 제1 서브세트의 배전 선로들에 결합된 것인, 집적 회로(IC).
  8. 제7항에 있어서, 상기 등가 직렬 저항은 상기 퓨즈들 중 하나 이상의 퓨즈가 버닝아웃(burnning out)하는 것에 응답하여 조정가능(adjustable)한 것인, 집적 회로(IC).
  9. 제1항에 있어서, 상기 제1 커패시터와 상기 제2 커패시터는 전계 효과 트랜지스터(field-effect transistor)인, 집적 회로(IC).
  10. 집적 회로를 제조하는 방법에 있어서,
    반도체 기판 내에 제1 세트의 배전 선로(power distribution line)들을 형성하는 단계;
    상기 반도체 기판 내에 제2 세트의 배전 선로들을 형성하는 단계;
    상기 반도체 기판 내에 제1 커패시터를 형성하는 단계;
    상기 반도체 기판 내에 제2 커패시터를 형성하는 단계;
    상기 제1 커패시터와 상기 제2 커패시터의 제1 입력을 상기 제1 세트의 배전 선로들에 결합(couple)시키는 제1의 복수의 비아들을 형성하는 단계; 및
    상기 제1 커패시터와 상기 제2 커패시터의 제2 입력을 상기 제2 세트의 배전 선로들에 결합시키는 제2의 복수의 비아들을 형성하는 단계를 포함하고,
    상기 제1 커패시터 및 상기 제1 커패시터에 결합된 제1의 복수의 비아들 및 제2의 복수의 비아들은, 상기 제2 커패시터 및 상기 제2 커패시터에 결합된 제1의 복수의 비아들 및 제2의 복수의 비아들의 등가 직렬 저항보다 더 큰 등가 직렬 저항을 가지며;
    상기 제1 커패시터는, 상기 제2 커패시터를 상기 제1 세트의 배전 선로들 및 상기 제2 세트의 배전 선로들에 결합시키는 비아들의 수보다 적은 수의 비아들에 의해 상기 제1 세트의 배전 선로들 및 상기 제2 세트의 배전 선로에 결합되는 것인, 집적 회로 제조 방법.
  11. 제10항에 있어서,
    상기 반도체 기판 내에 제1의 복수의 비아들을 형성하는 단계는,
    상기 기판 내에 제1 세트의 비아들을 형성하는 단계로서, 상기 제1 세트의 비아들은 상기 제1 세트의 배전 선로들을 상기 제1 커패시터의 제1 단부에 결합시키는 것인, 상기 제1 세트의 비아들을 형성하는 단계; 및
    상기 기판 내에 제2 세트의 비아들을 형성하는 단계로서, 상기 제2 세트의 비아들은 상기 제1 세트의 배전 선로들을 상기 제2 커패시터의 제1 단부에 결합시키는 것인, 상기 제2 세트의 비아들을 형성하는 단계를 포함하고,
    상기 제2의 복수의 비아들을 형성하는 단계는,
    상기 기판 내에 제3 세트의 비아들을 형성하는 단계로서, 상기 제3 세트의 비아들은 상기 제2 세트의 배전 선로들을 상기 제1 커패시터의 제2 단부에 결합시키는 것인, 상기 제3 세트의 비아들을 형성하는 단계; 및
    상기 기판 내에 제4 세트의 비아들을 형성하는 단계로서, 상기 제4 세트의 비아들은 상기 제2 세트의 배전 선로들을 상기 제2 커패시터의 제2 단부에 결합시키는 것인, 상기 제4 세트의 비아들을 형성하는 단계를 포함하며;
    상기 제1 세트의 비아들과 상기 제3 세트의 비아들은 동일한 수의 비아들을 갖고, 상기 제2 세트의 비아들과 상기 제4 세트의 비아들은 동일한 수의 비아들을 갖는 것인, 집적 회로 제조 방법.
  12. 제10항 또는 제11항에 있어서, 상기 제1 커패시터와 상기 제2 커패시터는 금속-절연체-금속 커패시터인 것인, 집적 회로 제조 방법.
  13. 제10항 또는 제11항에 있어서, 상기 제1 커패시터와 상기 제2 커패시터는 전계 효과 트랜지스터(field-effect transistor)인, 집적 회로 제조 방법.
  14. 제11항에 있어서, 상기 제1 커패시터는,
    상기 제1 세트의 비아들에 결합된 제1 금속층;
    상기 제3 세트의 비아들에 결합된 제2 금속층; 및
    상기 제1 금속층과 상기 제2 금속층 사이에서 상기 제1 금속층과 상기 제2 금속층에 인접하게 형성된 제1 유전체 층을 포함한 것인, 집적 회로 제조 방법.
  15. 제14항에 있어서, 상기 제1 커패시터는,
    상기 제1 세트의 비아들에 결합된 제3 금속층 - 상기 제2 금속층은 상기 제1 금속층과 상기 제3 금속층 사이에 위치함 -; 및
    상기 제2 금속층과 상기 제3 금속층 사이에서 상기 제2 금속층과 상기 제3 금속층에 인접하게 형성된 제2 유전체 층을 더 포함하는 것인, 집적 회로 제조 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8629733B2 (en) 2010-08-20 2014-01-14 Micron Technology, Inc. Adaptive on die decoupling devices and methods
US9006907B2 (en) * 2012-05-29 2015-04-14 Rambus Inc. Distributed on-chip decoupling apparatus and method using package interconnect
KR20150030902A (ko) * 2013-09-13 2015-03-23 에스케이하이닉스 주식회사 반도체 장치
US9449762B2 (en) * 2014-05-07 2016-09-20 Qualcomm Incorporated Embedded package substrate capacitor with configurable/controllable equivalent series resistance
US9153572B1 (en) 2014-09-17 2015-10-06 Altera Corporation Integrated circuit system with dynamic decoupling and method of manufacture thereof
US9472425B2 (en) * 2015-03-19 2016-10-18 Qualcomm Incorporated Power distribution improvement using pseudo-ESR control of an embedded passive capacitor
US10380308B2 (en) 2018-01-10 2019-08-13 Qualcomm Incorporated Power distribution networks (PDNs) using hybrid grid and pillar arrangements
US10621387B2 (en) * 2018-05-30 2020-04-14 Seagate Technology Llc On-die decoupling capacitor area optimization
CN111563356B (zh) * 2020-04-21 2022-07-01 英业达股份有限公司 一种pdn阻抗平坦化仿真方法、装置、设备和介质
JPWO2023021994A1 (ko) * 2021-08-19 2023-02-23

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030197430A1 (en) 2002-04-09 2003-10-23 Claude Gauthier Chip/package resonance damping using controlled package series resistance
JP3909086B2 (ja) 1995-03-15 2007-04-25 株式会社日立製作所 電子装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5394294A (en) * 1992-12-17 1995-02-28 International Business Machines Corporation Self protective decoupling capacitor structure
JP3352851B2 (ja) * 1995-07-31 2002-12-03 株式会社東芝 半導体集積回路装置の配線方法
JP3001441B2 (ja) * 1996-12-06 2000-01-24 日本電気アイシーマイコンシステム株式会社 半導体装置のレイアウト構造およびその形成方法
JP2003249559A (ja) * 2002-02-22 2003-09-05 Handotai Rikougaku Kenkyu Center:Kk 多層配線装置および配線方法並びに配線特性解析・予測方法
JP2004119709A (ja) * 2002-09-26 2004-04-15 Nec Corp 半導体集積回路
JP2004152796A (ja) * 2002-10-28 2004-05-27 Toshiba Corp 半導体装置及びその製造方法
DE10260352A1 (de) * 2002-12-20 2004-07-15 Infineon Technologies Ag Verfahren zum Herstellen einer Kondensatoranordnung und Kondensatoranordnung
JP2004327619A (ja) * 2003-04-23 2004-11-18 Toshiba Corp 半導体集積回路装置及びその製造方法
JP4499548B2 (ja) * 2004-12-24 2010-07-07 新光電気工業株式会社 キャパシタ部品
JP4674606B2 (ja) 2005-10-18 2011-04-20 株式会社村田製作所 薄膜キャパシタ
JP2007311539A (ja) * 2006-05-18 2007-11-29 Nec Electronics Corp 半導体装置
JP2008251571A (ja) * 2007-03-29 2008-10-16 Fujitsu Microelectronics Ltd 半導体集積回路の設計方法および設計用プログラム
JP2009246062A (ja) * 2008-03-31 2009-10-22 Hitachi Ltd 半導体集積回路装置、および、その製造方法
US8362589B2 (en) 2008-11-21 2013-01-29 Xilinx, Inc. Integrated capacitor with cabled plates
US8193605B2 (en) * 2009-05-07 2012-06-05 United Microelectronics Corp. Bipolar junction transistor integrated with PIP capacitor and method for making the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3909086B2 (ja) 1995-03-15 2007-04-25 株式会社日立製作所 電子装置
US20030197430A1 (en) 2002-04-09 2003-10-23 Claude Gauthier Chip/package resonance damping using controlled package series resistance

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EP2649645A1 (en) 2013-10-16
JP2014502428A (ja) 2014-01-30
CN103283018B (zh) 2016-05-04
US20120139083A1 (en) 2012-06-07

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