JP2014502428A - 電力分配ネットワーク - Google Patents
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Abstract
Description
1つ以上の実施の形態は、一般に、集積回路(integrated circuit:IC)のための電力分配ネットワークに関する。
電気システムは、多くの場合、(たとえば、広い周波数範囲に亘って安定した電圧を有する高い過渡電流を提供するための)非常に厳しい電力要求を有する半導体装置を含む。プリント回路基板(printed circuit board:PCB)上に配置される電力調整回路は、典型的には、ICの要素を駆動するために用いられる電圧を生成する。電力調整回路は、調整された出力電圧を監視し、電圧を一定に維持するために供給される電流の量を調整する。生成された電圧は、電力分配ネットワーク(power distribution network:PDN)によって調整器から要素へ供給される。PDNは、電力調整回路の出力ポートだけではなく、プリント回路基板(PCB)上の電力分配ライン、PCB上に取り付けられる追加的な要素、半導体ICのパッケージ、およびICの電力分配ラインも含む。
1つの実施の形態においては、集積回路(IC)が提示される。ICは、第1のセットの電力分配ラインと、第2のセットの電力分配ラインと、ICに形成される第1のキャパシタと、ICに形成される第2のキャパシタと、第1および第2のキャパシタの第1の入力を第1のセットの電力分配ラインへ結合する第1の複数のビアと、第1および第2のキャパシタの第2の入力を第2のセットの電力分配ラインへ結合する第2の複数のビアとを備え得る。第1のキャパシタ、ならびに、第1のキャパシタへ結合される第1および第2の複数のビアは、第2のキャパシタ、ならびに、第2のキャパシタへ結合される第1および第2の複数のビアの等価直列抵抗よりも大きい等価直列抵抗を有する。
集積回路要素へ供給される電力の安定性を改善するために、PDNにおいてデカップリングキャパシタが用いられる。デカップリングキャパシタは、任意の電流変動を補償するためにローカルバックアップ電力供給を提供する。デカップリングキャパシタはバイパスキャパシタとも称され、そのような用語は本明細書において相互に置き換え可能に用いられる。しかしながら、デカップリングキャパシタは、リップルに応じた即座の補償を妨げ得る制約を受ける。理想的なキャパシタは容量特性のみを有するが、現実の非理想的なキャパシタは寄生インダクタンスおよび寄生抵抗も有する。これらの寄生は、直列に作用して抵抗−インダクタンス−キャパシタンス(RLC)回路を形成する。PDNにおけるキャパシタに関連する1つの問題は、PDN集合インピーダンスのスパイクである。これらのスパイクは、PDNにおけるキャパシタンスおよびインダクタンスの組み合わせによって引き起こされ得る。電力分配ラインが特に低いインダクタンスを有するときには、高周波数デカップリングキャパシタと電力分配ラインのキャパシタンスとの間の交差周波数が高いインピーダンスピークを示し得る。インピーダンスは、変化する電流要求に即座に対応するためのバイパスキャパシタの能力を遅延させるので、この周波数においてICが高い過渡電流要求を有するときには、電力供給ノイズが生成され得る。
Claims (15)
- 集積回路(IC)であって、
第1のセットの電力分配ラインと、
第2のセットの電力分配ラインと、
前記ICに形成される第1のキャパシタと、
前記ICに形成される第2のキャパシタと、
前記第1および第2のキャパシタの第1の入力を前記第1のセットの電力分配ラインへ結合する第1の複数のビアと、
前記第1および第2のキャパシタの第2の入力を前記第2のセットの電力分配ラインへ結合する第2の複数のビアとを備え、
前記第1のキャパシタ、ならびに、前記第1のキャパシタへ結合される前記第1および第2の複数のビアは、前記第2のキャパシタ、ならびに、前記第2のキャパシタへ結合される前記第1および第2の複数のビアの等価直列抵抗よりも大きい等価直列抵抗を有する、集積回路。 - 前記第1の複数のビアは、
前記第1のセットの電力分配ラインを前記第1のキャパシタの第1の端部へ結合する第1のサブセットのビアと、
前記第1のセットの電力分配ラインを前記第2のキャパシタの第1の端部へ結合する第2のサブセットのビアとを含み、
前記第2の複数のビアは、
前記第1のセットの電力分配ラインを前記第1のキャパシタの第2の端部へ結合する第3のサブセットのビアと、
前記第1のセットの電力分配ラインを前記第2のキャパシタの第2の端部へ結合する第4のサブセットのビアとを含み、
前記第1および第3のサブセットのビアは、等しい数のビアを有し、
前記第2および第4のサブセットのビアは、等しい数のビアを有する、請求項1に記載のIC。 - 前記第1および第2のキャパシタは、金属−絶縁体−金属キャパシタである、請求項1または2に記載のIC。
- 前記第1のキャパシタは、
前記第1のサブセットのビアへ結合される第1の金属層と、
前記第3のサブセットのビアへ結合される第2の金属層と、
前記第1および第2の金属層の間に、かつ、それらに隣接して形成される第1の誘電体層とを含む、請求項2または3に記載のIC。 - 前記第1のキャパシタは、
前記第1のサブセットのビアへ結合される第3の金属層をさらに含み、
前記第2の金属層は、前記第1および第3の金属層の間に配置され、
前記第1のキャパシタは、
前記第2および第3の金属層の間に、かつ、それらに隣接して形成される第2の誘電体層をさらに含む、請求項4に記載のIC。 - 前記第1および第2のキャパシタ、ならびに、それらに結合されるビアは、広い周波数範囲に亘る、前記第1および第2のサブセットの電力分配ラインの間の低インピーダンス経路を提供する、請求項1〜5のいずれか1項に記載のIC。
- 前記第1の複数のビアのうちの1つ以上は、ヒューズを経由して前記第1のサブセットの電力分配ラインへ結合される、請求項1〜6のいずれか1項に記載のIC。
- 前記等価直列抵抗は、前記ヒューズのうちの1つ以上の焼損に応じて調整可能である、請求項7に記載のIC。
- 前記第1および第2のキャパシタは、電界効果トランジスタである、請求項1,2,4〜8のいずれか1項に記載のIC。
- 集積回路を製造するための方法であって、
半導体基板に第1のセットの電力分配ラインを形成するステップと、
前記半導体基板に第2のセットの電力分配ラインを形成するステップと、
前記半導体基板に第1のキャパシタを形成するステップと、
前記半導体基板に第2のキャパシタを形成するステップと、
前記第1および第2のキャパシタの第1の入力を前記第1のセットの電力分配ラインへ結合する第1の複数のビアを形成するステップと、
前記第1および第2のキャパシタの第2の入力を前記第2のセットの電力分配ラインへ結合する第2の複数のビアを形成するステップとを含み、
前記第1のキャパシタ、ならびに、前記第1のキャパシタへ結合される前記第1および第2の複数のビアは、前記第2のキャパシタ、ならびに、前記第2のキャパシタへ結合される前記第1および第2の複数のビアの等価直列抵抗よりも大きい等価直列抵抗を有する、方法。 - 前記半導体基板に前記第1の複数のビアを形成するステップは、
前記基板に第1のセットのビアを形成するステップを含み、
前記第1のセットのビアは、前記第1のセットの電力分配ラインを前記第1のキャパシタの第1の端部へ結合し、
前記半導体基板に前記第1の複数のビアを形成するステップは、
前記基板に第2のセットのビアを形成するステップをさらに含み、
前記第2のセットのビアは、前記第1のセットの電力分配ラインを前記第2のキャパシタの第1の端部へ結合し、
前記第2の複数のビアを形成するステップは、
前記基板に第3のセットのビアを形成するステップを含み、
前記第3のセットのビアは、前記第2のセットの電力分配ラインを前記第1のキャパシタの第2の端部へ結合し、
前記第2の複数のビアを形成するステップは、
前記基板に第4のセットのビアを形成するステップをさらに含み、
前記第4のセットのビアは、前記第2のセットの電力分配ラインを前記第2のキャパシタの第2の端部へ結合し、
前記第1および第3のセットのビアは、等しい数のビアを有し、
前記第2および第4のセットのビアは、等しい数のビアを有する、請求項10に記載の方法。 - 前記第1および第2のキャパシタは、金属−絶縁体−金属キャパシタである、請求項10または11に記載の方法。
- 前記第1および第2のキャパシタは、電界効果トランジスタである、請求項10または11に記載の方法。
- 前記第1のキャパシタは、
前記第1のセットのビアへ結合される第1の金属層と、
前記第3のセットのビアへ結合される第2の金属層と、
前記第1および第2の金属層の間に、かつ、それらに隣接して形成される第1の誘電体層とを含む、請求項11に記載の方法。 - 前記第1のキャパシタは、
前記第1のセットのビアへ結合される第3の金属層をさらに含み、
前記第2の金属層は、前記第1および第3の金属層の間に配置され、
前記第1のキャパシタは、
前記第2および第3の金属層の間に、かつ、それらに隣接して形成される第2の誘電体層をさらに含む、請求項14に記載の方法。
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