WO2023021994A1 - 過渡電圧吸収素子 - Google Patents

過渡電圧吸収素子 Download PDF

Info

Publication number
WO2023021994A1
WO2023021994A1 PCT/JP2022/029800 JP2022029800W WO2023021994A1 WO 2023021994 A1 WO2023021994 A1 WO 2023021994A1 JP 2022029800 W JP2022029800 W JP 2022029800W WO 2023021994 A1 WO2023021994 A1 WO 2023021994A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
path
epitaxial layer
transient voltage
semiconductor substrate
Prior art date
Application number
PCT/JP2022/029800
Other languages
English (en)
French (fr)
Inventor
達也 大原
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to CN202280056682.0A priority Critical patent/CN117836944A/zh
Priority to JP2023542321A priority patent/JPWO2023021994A1/ja
Publication of WO2023021994A1 publication Critical patent/WO2023021994A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage

Definitions

  • the present invention relates to a transient voltage absorption element that absorbs transient abnormal voltages caused by ESD (electrostatic discharge) and the like, and surges such as lightning surges and switching surges.
  • ESD electrostatic discharge
  • Patent Document 1 shows a transient voltage absorption circuit that protects ultra-high frequency circuits in the quasi-millimeter wave band and millimeter wave band from surges caused by static electricity.
  • the transient voltage absorption circuit of this Patent Document 1 is provided between the ends (points A and B) of a 1/4 wavelength microstrip line connected to the input end and the output end of the circuit to be protected, the ground and the power supply. , and diodes are connected so that the polarities are reversed in terms of direct current.
  • the points A and B are grounded via capacitors to bypass high frequencies.
  • the depletion layer capacitance of the diode is connected in parallel with the capacitor at high frequencies, so the effect of the depletion layer capacitance of the diode is small.
  • the 1/4 wavelength microstrip line acts as an open stub and becomes high impedance in the frequency band used, the diode connection has almost no effect on the circuit to be protected. Absorbs and protects protected circuits.
  • the transient voltage absorption circuit shown in Patent Document 1 is not affected by the depletion layer capacitance of the high-frequency bypass capacitor and diode in the frequency band acting as the open stub, that is, in the operating frequency band.
  • the open stub having an electrical length of 1/4 wavelength at 10 GHz
  • the desired signal is a broadband signal, for example, the 10 GHz band or higher will be affected by the stray capacitance of the transient voltage absorption element. In other words, the high-frequency signal leaks to the ground due to the stray capacitance of the transient voltage absorption element, and the insertion loss of the transmission line is large.
  • an object of the present invention is to provide a transient voltage absorption circuit that suppresses deterioration of the high frequency pass characteristic of a transmission line in a wide operating frequency band.
  • An exemplary transient voltage absorbing element of the present disclosure includes: A transient voltage absorbing element connected in a shunt between a signal line and a reference potential, a first path and a second path connected in a shunt between the signal line and the reference potential; the first path is a current path through which a surge current flows, the second path is a current path in the frequency band of the signal propagating on the signal line; the first path includes a series circuit comprising a diode having a depletion layer capacitance, a first inductor component and a first resistive component; the second path includes a series circuit comprising a capacitance, a second inductor component and a second resistive component; The capacitance is a capacitance generated between wirings conducting to the diode, The resistance value of the first resistance component is higher than the resistance value of the second resistance component, It is characterized by
  • the present invention it is possible to obtain a transient voltage absorption circuit that suppresses deterioration of the high-frequency pass characteristic of a transmission line in a wide frequency band used.
  • FIG. 1 is a circuit diagram of a transient voltage absorption circuit 101 according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the transient voltage absorbing element 11, and particularly shows the first path 1 and the second path 2 shown in FIG.
  • FIG. 3 is a cross-sectional view of the transient voltage absorbing element 11, and particularly illustrates the locations of the depletion layer capacitance and the capacitance C2 of the diode BD shown in FIG.
  • FIG. 4 is a diagram showing the frequency dependence of the impedance due to the stray capacitance of the transient voltage absorbing element 11 (the combined capacitance of the depletion layer capacitance of the diode BD and the capacitance C2).
  • FIG. 2 is a cross-sectional view of the transient voltage absorbing element 11, and particularly shows the first path 1 and the second path 2 shown in FIG.
  • FIG. 3 is a cross-sectional view of the transient voltage absorbing element 11, and particularly illustrates the locations of the depletion layer
  • FIG. 5 is a circuit diagram of the transient voltage absorbing element 12 according to the second embodiment.
  • FIG. 6 is a plan view showing the p+ region formed in the surface layer of the epitaxial layer Epi on the semiconductor substrate.
  • FIGS. 7A and 7B are diagrams showing examples of patterns of conductors Cond11, Cond12, Cond13, and Cond14 connected to each p+ region.
  • FIGS. 8A and 8B are plan views showing n+ regions formed in the surface layer of the epitaxial layer Epi on the semiconductor substrate.
  • 9A and 9B are diagrams showing examples of patterns of conductors Cond11, Cond12, Cond13, and Cond14 connected to respective n+ regions.
  • FIG. 6 is a plan view showing the p+ region formed in the surface layer of the epitaxial layer Epi on the semiconductor substrate.
  • FIGS. 7A and 7B are diagrams showing examples of patterns of conductors Cond11, Cond12, Cond13, and Cond14 connected to each p+
  • FIG. 10 is a plan view showing the structure of a plurality of diode forming portions of the transient voltage absorbing element according to the third embodiment.
  • FIG. 11(A) is a cross-sectional view showing the structure of a plurality of diode forming portions of a transient voltage absorbing element according to a fourth embodiment, and FIG. 11(B) shows the structure of the plurality of diode forming portions. It is a plan view showing.
  • FIG. 12(A) is a cross-sectional view showing the structure of a plurality of diode forming portions of a transient voltage absorbing element according to a fifth embodiment, and FIG. 12(B) shows the structure of the plurality of diode forming portions. It is a plan view showing.
  • FIG. 1 is a circuit diagram of a transient voltage absorption circuit 101 according to the first embodiment.
  • the transient voltage absorption circuit 101 comprises a first terminal T1, a second terminal T2, a third terminal T3, and a signal line SL existing between the first terminal T1 and the second terminal T2.
  • the third terminal T3 is connected to a reference potential such as ground.
  • a transient voltage absorbing element 11 is shunt-connected between the signal line SL and the third terminal T3 (reference potential).
  • the transient voltage absorbing element 11 is a two-terminal element, and has a diode BD as a main part between its terminals.
  • This transient voltage absorbing element 11 comprises a first path 1 and a second path 2 shunt-connected between a signal line SL and a third terminal T3 (reference potential).
  • a first path 1 is a current path through which a surge current flows
  • a second path 2 is a current path in the frequency band of signals propagating through the signal line SL.
  • the signal propagating through the signal line SL is a signal in a low frequency band
  • the signal flows through the first path 1 as well as the second path 2 .
  • the ratio of the signal current flowing through the second path 2 increases. That is, with respect to the signal, the ratio of the current flowing through the first path 1 and the second path 2 changes depending on the frequency band of the signal.
  • a first path 1 includes a series circuit of a diode BD including depletion layer capacitance, a first inductor L1, and a first resistance component R1.
  • Diode BD is composed of a plurality of diodes whose forward directions are opposite to each other.
  • the second path 2 includes a series circuit of a capacitor C2, a second inductor L2, and a second resistance component R2.
  • a capacitance C2 is a capacitance generated between wirings conducting to the diode BD, and will be illustrated later.
  • the first resistance component R1 is the resistance component of the wiring layer and the epitaxial layer (depletion layer), and the second resistance component R2 is the resistance component of the wiring layer in the high frequency band current path.
  • the transient voltage absorbing element 11 of this embodiment is characterized in that the resistance value of the first resistance component R1 is higher than the resistance value of the second resistance component R2.
  • FIG. 2 and 3 are cross-sectional views of the transient voltage absorbing element 11.
  • FIG. 2 illustrates the first path 1 and the second path 2 shown in FIG. 1
  • FIG. 3 shows the depletion layer capacitance of the diode BD shown in FIG. is exemplified.
  • the transient voltage absorption element 11 is composed of a semiconductor substrate portion and a rewiring portion.
  • the semiconductor substrate portion includes a semiconductor substrate Sub, an epitaxial layer Epi, a trench TR, an insulator Ins1, and conductors Cond11, Cond12, Cond13.
  • the rewiring portion includes insulators Ins2, Ins3, Ins4, and Ins5, a conductor Cond2, and pads Pad.
  • the pad Pad may be composed of a plurality of layers of electrode-forming conductors. That is, the pad Pad may include, for example, an underlying layer and a surface layer, and may further include an adhesion layer between the underlying layer and the surface layer.
  • Si or GaAs can be used as a material of the semiconductor substrate Sub.
  • materials for the insulators Ins1, Ins2, Ins3, Ins4, and Ins5, for example, SiO 2 , SiN, solder resist, or the like can be used depending on the formation locations.
  • Al or Cu for example, can be used as the material of the conductors Cond11, Cond12, and Cond13.
  • the material of the pad Pad for example, Ni, Cr, or an alloy thereof can be used as the material of the underlying layer, Ti or W can be used as the material of the adhesion layer, and Au or other noble metal can be used as the material of the surface layer. Boundaries may be unclear if adjacent insulators are made of the same material. For example, if the insulator Ins2 and the insulator Ins3 are made of the same material, they can appear to be integrated.
  • the epitaxial layer Epi is formed on the surface of the semiconductor substrate Sub.
  • a p+ region and an n+ region are formed in the surface layer of the epitaxial layer Epi.
  • An insulator Ins1 is formed on the surface of the epitaxial layer Epi.
  • Conductors Cond11, Cond12, Cond13 are formed from the surface of the epitaxial layer Epi to the p+ region and the n+ region.
  • a trench TR is formed from the insulator Ins1 to the semiconductor substrate Sub.
  • a conductor Cond2 electrically connected to the conductors Cond11 and Cond13 is formed in the rewiring portion.
  • a pad Pad is formed on the uppermost conductor Cond2.
  • depletion layer capacitances C11 and C12 are formed in the depletion layer at the interface between the epitaxial layer Epi and the p+ region.
  • a capacitance C21 is formed between the conductors Cond11 and Cond12
  • a capacitance C22 is formed between the conductors Cond12 and Cond13.
  • a capacitor C23 is formed between the conductor and the epitaxial layer Epi
  • a capacitor C24 is formed between the conductor Cond2 and the epitaxial layer Epi.
  • a capacitor C25 is formed between the conductor Cond2 and the conductor Cond2.
  • the capacitance C21 in FIG. 3 is the capacitance generated between Cond11 and Cond12, and the capacitance C22 is the capacitance generated between Cond12 and Cond13.
  • the current path CP1 indicated by the dashed line corresponds to part of the first path 1 in FIG. 1
  • the current path CP2 indicated by the dashed line corresponds to part of the second path 2 in FIG.
  • the first path 1 which is the current path through which the surge current flows, includes the p+ region of the diode, the n+ region and the epitaxial layer Epi.
  • This first path 1 also includes vias of conductors Cond11 and Cond12.
  • the second path 2 includes conductors Cond11 and Cond12 and capacitances C21 and C22 generated between the conductors Cond11 and Cond12.
  • the resistance value of the first resistance component R1 shown in FIG. 2 is higher than the resistance value of the resistance component R2.
  • the inductance of the first inductor L1 shown in FIG. 1 is higher than the inductance of the second inductor L2.
  • FIG. 4 is a diagram showing the frequency dependence of impedance due to the stray capacitance of the transient voltage absorbing element 11 (the combined capacitance of the depletion layer capacitance of the diode BD and the capacitance C2).
  • the horizontal axis is frequency and the vertical axis is impedance.
  • a characteristic curve Z1 in FIG. 4 indicates the frequency dependence of the impedance of the first path 1 in FIG. 1, and a characteristic curve Z2 indicates the frequency dependence of the impedance of the second path 2 in FIG.
  • a characteristic curve Z1//Z2 indicates the frequency dependence of the impedance of the transient voltage absorbing element 11.
  • FIG. A characteristic curve Z0 indicates frequency characteristics of the impedance of a predetermined capacitance.
  • range A indicates the frequency range from 1 GHz to 5.4 GHz
  • range B indicates the frequency range from 5.4 GHz to 18 GHz
  • range C indicates the frequency range from 18 GHz to 50 GHz.
  • the depletion layer capacitance of the diode BD is represented by C1 and the capacitance of the capacitor C2 by C2, the relationship is C1>C2.
  • the first resistance component of the first path 1 is represented by R1 and the second resistance component of the second path 2 is represented by R2, there is a relationship of R1>R2.
  • the resonance frequency of the first path 1 and the resonance frequency of the second path 2 are different.
  • the impedance (Z1//Z2) of the transient voltage absorbing element 11 is the combined impedance of the impedance Z1 of the first path 1 and the impedance Z2 of the second path 2 in the range A (low frequency band).
  • the impedance Z2 of the second path 2 is dominant in C (high frequency band).
  • the impedance Z1 of the first path 1 is significantly affected by the first resistance component R1 in a high frequency band, and the frequency dependence is reduced.
  • the impedance Z1 of the first path 1 is in the state indicated by Z0 in FIG. 4 when the first resistance component R1 and the second resistance component R2 are absent or when the first resistance component R1 and the second resistance component R2 are becomes.
  • the impedance Z1//Z2 of the transient voltage absorbing element 11 shows some frequency characteristics.
  • the impedance Z1 of the first path 1 includes the first resistance component R1 having a high resistance value, in the frequency range C in FIG. ), even if the frequency increases, the impedance Z1 of the first path 1 does not continue to decrease and remains high. That is, in the frequency range C, the impedance Z1 of the first path 1 acts as a resistance rather than a capacitance.
  • the impedance Z2 of the second path 2 maintains its capacitive characteristics even in a high frequency band such as the frequency range C shown in FIG. Therefore, the impedance Z1//Z2 of the transient voltage absorbing element 11 has a remarkable capacitance characteristic on the impedance Z2 side of the second path 2 (the capacitance characteristic appears). Since the impedance of this capacitance is lower than the impedance of the first resistance component R1, the impedance Z1//Z2 of the transient voltage absorbing element 11 is almost the capacitance on the impedance Z2 side of the second path 2, which is low.
  • the higher the first resistance component R1 the higher the impedance that remains high, so the frequency at which the impedance Z2 of the second path 2 falls below the impedance Z1 of the first path 1 decreases.
  • the characteristics of the impedance Z1//Z2 of the transient voltage absorbing element 11 are improved over a wider frequency range and from lower frequencies.
  • the resistance value of the first resistance component R1 shown in FIG. 1 is higher than the resistance value of the second resistance component R2, (due to the high resistance value of the first resistance component R1), As described above, the characteristics of the impedance Z1//Z2 of the transient voltage absorbing element 11 are improved over a wide frequency range and from lower frequencies.
  • the first path 1 which is the current path through which the surge current flows, includes the first resistance component R1 of high resistance. Suppressed.
  • the first path 1 includes the first inductor L1 of high inductance, the amount of leakage of the signal propagating in the signal line to the reference potential through the first path 1 is suppressed.
  • the capacitance C2 of the second path 2 can be made smaller than the depletion layer capacitance of the diode BD, the amount of leakage of the signal propagating through the signal line to the reference potential through the second path 2 is also suppressed. As a result, it is possible to obtain a transient voltage absorption circuit that suppresses the deterioration of the high-frequency pass characteristics of the transmission line in the wide frequency band used.
  • the PN junction area of the diode is reduced to reduce the capacitance, thereby suppressing deterioration of the insertion loss in a wide frequency band.
  • a characteristic equivalent to that obtained by reducing the capacitance of the diode can be obtained simply by increasing the capacitance, so there is no need to reduce the PN junction area in order to reduce the capacitance. Therefore, the surge current withstand characteristic of diode BD is not degraded.
  • the overall capacitance of the transient voltage absorbing element 11 is reduced in a high frequency band, deterioration of insertion loss characteristics in a high frequency band can be suppressed.
  • FIG. 5 is a circuit diagram of the transient voltage absorbing element 12 according to the second embodiment.
  • elements corresponding to the first inductor L1, the second inductor L2, the first resistance component R1, the second resistance component R2, and the capacitance C2 shown in FIG. 1 are not shown.
  • the transient voltage absorbing elements 12 include eight diodes whose forward direction is from the first terminal electrode E1 to the second terminal electrode E2, and eight diodes whose forward direction is from the second terminal electrode E2 to the first terminal electrode E1. and a diode of In the transient voltage absorbing element 12 shown in FIG. 5, eight diodes are provided in each direction as an example, but the number of diodes is not limited to this.
  • FIG. 6 is a plan view showing the p+ region formed on the surface layer of the epitaxial layer Epi on the semiconductor substrate.
  • FIGS. 7A and 7B are diagrams showing examples of patterns of conductors Cond11, Cond12, Cond13, and Cond14 connected to each p+ region. Note that the n+ region is not shown in FIGS. 6, 7A, and 7B.
  • FIGS. 7A and 7B differ from each other in the distance (length of the via portion) of the connecting portion between the conductors Cond11, Cond12, Cond13, Cond14 and the p+ region.
  • the distance (the length of the via portion) between the conductors Cond11, Cond12, Cond13, Cond14 and the p+ region is shorter.
  • the resistance component (first resistance) equivalently connected in series with the diode component) can be increased.
  • FIGS. 8A and 8B are plan views showing n+ regions formed in the surface layer of the epitaxial layer Epi on the semiconductor substrate.
  • the example shown in FIG. 8A includes an n+ region surrounding the p+ region.
  • the example shown in FIG. 8B includes bar-shaped n+ regions extending along four p+ regions.
  • FIGS. 9A and 9B are diagrams showing examples of patterns of conductors Cond11, Cond12, Cond13, and Cond14 connected to each n+ region. 9(A) and 9(B) differ from each other in the distance (length of the via portion) of the connecting portion between the conductors Cond11, Cond12, Cond13, Cond14 and the n+ region.
  • the conductor is connected to the n+ region in the finger-like pattern portion
  • the conductor is connected to the n+ region only in the bar-like pattern portion. It is connected. That is, in the example shown in FIG.
  • the distances (length of the via portions) between the conductors Cond11, Cond12, Cond13, Cond14 and the n+ regions are shorter than in FIG. 9A.
  • the value of the first resistance component can be increased by shortening the distance (the length of the via portion) of the connecting portion between the conductors Cond11, Cond12, Cond13, Cond14 and the n+ region.
  • the length of the conductor conducting to the p+ region, the length of the conductor conducting to the n+ region, the facing distance of the n+ region with respect to the p+ region in the plane direction, and the combination of these can be defined.
  • the third embodiment exemplifies another structure for increasing the resistance value of the first resistance component.
  • FIG. 10 is a plan view showing the structure of a plurality of diode forming portions of the transient voltage absorbing element according to the third embodiment.
  • p+ regions and n+ regions are formed on the surface of the epitaxial layer Epi.
  • a conductor (such as the conductor Cond11 shown in FIG. 2) is formed on the upper surface of the p+ region, and a conductor (such as the conductor Cond12 shown in FIG. 2) is formed on the upper surface of the n+ region. does not show conductors.
  • the n+ regions of the four diodes are patterns surrounding each p+ region.
  • the distances D1 and D2 between the p+ region and the n+ region are distances that allow a layer having the same concentration as the Epi layer to exist between the end of the p+ region and the end of the n+ region opposite thereto.
  • the fourth embodiment exemplifies another structure for increasing the resistance value of the first resistance component.
  • FIG. 11(A) is a cross-sectional view showing the structure of a plurality of diode forming portions of a transient voltage absorbing element according to a fourth embodiment
  • FIG. 11(B) shows the structure of the plurality of diode forming portions. It is a plan view showing.
  • p+ regions and n+ regions are formed on the surface of the epitaxial layer Epi.
  • a conductor Cond11 is formed on the upper surface of the p+ region, and another conductor is formed on the upper surface of the n+ region.
  • a high resistance portion HRP is formed between the p+ region and the n+ region.
  • the high resistance portion HRP is, for example, a portion having a low impurity doping concentration and having a higher resistance than the Epi layer or an insulator forming portion.
  • FIGS. 11(A) and 11(B) indicate paths of current flowing through the diodes in the forward direction. Since the high resistance portion HRP is formed between the p+ region and the n+ region in this way, the current flowing through the diode forming portion formed by the Epi layer, the p+ region and the n+ region flows through the high resistance portion HRP in the plane direction and thickness. detour direction. That is, detours are made in the direction along the surface of the semiconductor substrate Sub and in the thickness direction. With this structure, the first resistance component R1 of the diode shown in FIG. 1 can be increased.
  • FIG. 12(A) is a cross-sectional view showing the structure of a plurality of diode forming portions of a transient voltage absorbing element according to a fifth embodiment
  • FIG. 12(B) shows the structure of the plurality of diode forming portions. It is a plan view showing. As shown in FIGS. 12A and 12B, p+ regions and n+ regions are formed on the surface of the epitaxial layer Epi. A conductor Cond11 is formed on the upper surface of the p+ region, and another conductor is formed on the upper surface of the n+ region.
  • a high resistance portion HRP is formed between the p+ region and the n+ region.
  • the high resistance portion HRP is, for example, a portion having a low impurity doping concentration and having a higher resistance than the Epi layer or an insulator formation portion. Unlike the examples shown in FIGS. 11A and 11B, the high resistance portion HRP reaches the semiconductor substrate Sub.
  • FIGS. 12(A) and 12(B) indicate paths of currents flowing through the diodes in the forward direction. Since the high resistance portion HRP is formed between the p+ region and the n+ region in this manner, the current flowing through the diode formation portion formed by the Epi layer, the p+ region and the n+ region bypasses the high resistance portion HRP in the planar direction. do. In other words, it detours in the direction along the surface of the semiconductor substrate Sub. With this structure, the first resistance component R1 of the diode shown in FIG. 1 can be increased.

Abstract

過渡電圧吸収素子（１１）は第１経路（１）及び第２経路（２）を備え、第１経路（１）は、サージ電流が流れる電流経路であり、第２経路（２）は、信号ライン（ＳＬ）を伝搬する信号の周波数帯での電流経路であり、第１経路（１）は、空乏層容量を含むダイオード（ＢＤ）、第１インダクタ（Ｌ１）及び第１抵抗成分（Ｒ１）による直列回路を含み、第２経路（２）は、容量（Ｃ２）、第２インダクタ（Ｌ２）及び第２抵抗成分（Ｒ２）による直列回路を含む。第１抵抗成分（Ｒ１）の抵抗値は第２抵抗成分（Ｒ２）の抵抗値より高い。

Description

過渡電圧吸収素子
　本発明は、ＥＳＤ（静電気放電）等による過渡的な異常電圧や、雷サージ、開閉サージ等のサージを吸収する過渡電圧吸収素子に関する。
　一般に、伝送線路とグランドとの間に過渡電圧吸収素子を挿入すると、過渡電圧吸収素子の浮遊容量によって高周波信号がグランドへ漏れ、伝送線路の伝送特性が悪化する。
　特許文献１には、準ミリ波帯やミリ波帯の超高周波回路を静電気によるサージから保護する過渡電圧吸収回路が示されている。この特許文献１の過渡電圧吸収回路は、保護対象回路の入力端と出力端に接続された１／４波長のマイクロストリップラインの端部（Ａ点、Ｂ点）と、接地及び電源との間に、かつ直流的に逆極性となるようにダイオードがそれぞれ接続されている。そして、Ａ点、Ｂ点は、高周波をバイパスするためにキャパシタを介して接地されている。
　上記回路構成により、ダイオードの空乏層容量は高周波的には上記キャパシタに並列接続されるので、ダイオードの空乏層容量の影響は少ない。また、１／４波長のマイクロストリップラインはオープンスタブとして作用し、使用周波数帯では高インピーダンスになるので、ダイオードの接続による保護対象回路への影響は殆どなく、一方、サージに対してはこれを吸収し、保護対象回路を保護する。
特開２０００－２４５０５７号公報
　特許文献１に示されている過渡電圧吸収回路では、上記オープンスタブとして作用する周波数帯において、つまり使用周波数帯において、高周波バイパス用の上記キャパシタ及びダイオードの空乏層容量の影響を受けない。例えば、１０ＧＨｚで１／４波長の電気長を有するオープンスタブを用いれば、１０ＧＨｚ帯においては信号ラインに接続される過渡電圧吸収回路の浮遊容量を低くすることは可能であるが、信号ラインを通過させたい信号が広帯域であると、例えば１０ＧＨｚ帯以上では過渡電圧吸収素子の浮遊容量の影響を受けてしまう。つまり、過渡電圧吸収素子の浮遊容量によって高周波信号がグランドへ漏れ、伝送線路の挿入損失が大きい。
　そこで、本発明の目的は、広帯域の使用周波数帯における伝送線路の高周波通過特性の劣化を抑制した過渡電圧吸収回路を提供することにある。
　本開示の一例としての過渡電圧吸収素子は、
　信号ラインと基準電位との間にシャントに接続される過渡電圧吸収素子であり、
　前記信号ラインと前記基準電位との間にシャントに接続された、第１経路及び第２経路を備え、
　前記第１経路はサージ電流が流れる電流経路であり、
　前記第２経路は前記信号ラインを伝搬する信号の周波数帯での電流経路であり、
　前記第１経路は、空乏層容量を有するダイオード、第１インダクタ成分及び第１抵抗成分を備える直列回路を含み、
　前記第２経路は、容量、第２インダクタ成分及び第２抵抗成分を備える直列回路を含み、
　前記容量は、前記ダイオードに導通する配線間に生じる容量であり、
　前記第１抵抗成分の抵抗値は、前記第２抵抗成分の抵抗値より高い、
　ことを特徴とする。
　本発明によれば、広帯域の使用周波数帯における伝送線路の高周波通過特性の劣化を抑制した過渡電圧吸収回路が得られる。
図１は第１の実施形態に係る過渡電圧吸収回路１０１の回路図である。 図２は過渡電圧吸収素子１１の断面図であり、特に、図１に示した第１経路１及び第２経路２について示す図である。 図３は過渡電圧吸収素子１１の断面図であり、特に、図１に示したダイオードＢＤの空乏層容量及び容量Ｃ２の箇所について例示する図である。 図４は、過渡電圧吸収素子１１の浮遊容量（ダイオードＢＤの空乏層容量及び容量Ｃ２の合成容量）によるインピーダンスの周波数依存性を示す図である。 図５は第２の実施形態に係る過渡電圧吸収素子１２の回路図である。 図６は半導体基板上のエピタキシャル層Ｅｐｉの表層に形成されたｐ＋領域を示す平面図である。 図７（Ａ）、図７（Ｂ）は、各ｐ＋領域に接続される導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３，Ｃｏｎｄ１４のパターンの例を示す図である。 図８（Ａ）、図８（Ｂ）は、半導体基板上のエピタキシャル層Ｅｐｉの表層に形成されたｎ＋領域を示す平面図である。 図９（Ａ）、図９（Ｂ）は、各ｎ＋領域に接続される導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３，Ｃｏｎｄ１４のパターンの例を示す図である。 図１０は第３の実施形態に係る過渡電圧吸収素子の複数のダイオードの形成部の構造を示す平面図である。 図１１（Ａ）は第４の実施形態に係る過渡電圧吸収素子の複数のダイオードの形成部の構造を示す断面図であり、図１１（Ｂ）は、その複数のダイオードの形成部の構造を示す平面図である。 図１２（Ａ）は第５の実施形態に係る過渡電圧吸収素子の複数のダイオードの形成部の構造を示す断面図であり、図１２（Ｂ）は、その複数のダイオードの形成部の構造を示す平面図である。
　以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
　図１は第１の実施形態に係る過渡電圧吸収回路１０１の回路図である。この過渡電圧吸収回路１０１は、第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、及び第１端子Ｔ１と第２端子Ｔ２との間に存在する信号ラインＳＬを備える。第３端子Ｔ３はグランド等の基準電位に接続されている。また、信号ラインＳＬと第３端子Ｔ３（基準電位）との間に過渡電圧吸収素子１１がシャントに接続されている。
　過渡電圧吸収素子１１は２端子素子であり、その端子間に、主要部としてのダイオードＢＤを備える。この過渡電圧吸収素子１１は、信号ラインＳＬと第３端子Ｔ３（基準電位）との間にシャントに接続された、第１経路１及び第２経路２を備える。
　第１経路１は、サージ電流が流れる電流経路であり、第２経路２は、信号ラインＳＬを伝搬する信号の周波数帯での電流経路である。ただし、信号ラインＳＬを伝搬する信号が低い周波数帯の信号である場合、その信号は第２経路２だけでなく第１経路１にも流れる。そして、信号周波数が高周波数になるにつれて、第２経路２に流れる信号の電流の割合が増大する。すなわち、信号については、その周波数帯によって、第１経路１と第２経路２を流れる電流の割合が変化する。
　第１経路１は、空乏層容量を含むダイオードＢＤ、第１インダクタＬ１及び第１抵抗成分Ｒ１による直列回路を含む。ダイオードＢＤは、順方向が互いに逆向きの複数のダイオードで構成されている。また、第２経路２は、容量Ｃ２、第２インダクタＬ２及び第２抵抗成分Ｒ２による直列回路を含む。
　容量Ｃ２はダイオードＢＤに導通する配線間に生じる容量であり、後に図示する。第１抵抗成分Ｒ１は配線層及びエピタキシャル層（空乏層）の抵抗成分であり、第２抵抗成分Ｒ２は高周波数帯の電流経路における配線層の抵抗成分である。
　本実施形態の過渡電圧吸収素子１１は、その第１抵抗成分Ｒ１の抵抗値が第２抵抗成分Ｒ２の抵抗値より高いことを特徴としている。
　図２、図３は過渡電圧吸収素子１１の断面図である。後に説明するように、図２は、図１に示した第１経路１及び第２経路２について例示していて、図３は、図１に示したダイオードＢＤの空乏層容量及び容量Ｃ２の箇所について例示している。
　過渡電圧吸収素子１１は、半導体基板部と再配線部とで構成されている。半導体基板部は、半導体基板Ｓｕｂ、エピタキシャル層Ｅｐｉ、トレンチＴＲ、絶縁体Ｉｎｓ１及び導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３を備える。再配線部は、絶縁体Ｉｎｓ２，Ｉｎｓ３，Ｉｎｓ４，Ｉｎｓ５、導電体Ｃｏｎｄ２、パッドＰａｄを備える。パッドＰａｄは、複数層の電極形成用導電体で構成されていてもよい。すなわち、パッドＰａｄは、例えば下地層および表面層を含むようにしてもよく、下地層と表面層との間に密着層をさらに含むようにしてもよい。
　半導体基板Ｓｕｂの材質としては、例えばＳｉまたはＧａＡｓなどを用いることができる。絶縁体Ｉｎｓ１，Ｉｎｓ２，Ｉｎｓ３，Ｉｎｓ４，Ｉｎｓ５の材質としては、例えばSiO2、SiN、またはソルダーレジストなどをその形成箇所に応じて用いることができる。導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３の材質としては、例えばAlまたはCuを用いることができる。パッドＰａｄの材質としては、例えば下地層の材質にNi、Crまたはそれらの合金を、密着層の材質にTiまたはWを、表面層の材質にAuまたはその他の貴金属を用いることができる。隣合う絶縁体が同じ材料で構成されている場合は境界が不明確となりうる。例えば絶縁体Ｉｎｓ２と絶縁体Ｉｎｓ３が同じ材料である場合は、これらが一体化して見えうる。
　エピタキシャル層Ｅｐｉは半導体基板Ｓｕｂの表面に形成されている。エピタキシャル層Ｅｐｉの表層にはｐ＋領域及びｎ＋領域が形成されている。エピタキシャル層Ｅｐｉの表面には絶縁体Ｉｎｓ１が形成されている。エピタキシャル層Ｅｐｉの表面からｐ＋領域及びｎ＋領域にかけて導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３が形成されている。また、絶縁体Ｉｎｓ１から半導体基板ＳｕｂにかけてトレンチＴＲが形成されている。
　再配線部には上記導電体Ｃｏｎｄ１１，Ｃｏｎｄ１３に導通する導電体Ｃｏｎｄ２が形成されている。最上層の導電体Ｃｏｎｄ２にはパッドＰａｄが形成されている。
　図３に示しているように、エピタキシャル層Ｅｐｉとｐ＋領域との界面の空乏層に空乏層容量Ｃ１１，Ｃ１２が形成されている。また、導電体Ｃｏｎｄ１１と導電体Ｃｏｎｄ１２との間に容量Ｃ２１が形成されていて、導電体Ｃｏｎｄ１２と導電体Ｃｏｎｄ１３との間に容量Ｃ２２が形成されている。また、導電体とエピタキシャル層Ｅｐｉとの間に容量Ｃ２３、導電体Ｃｏｎｄ２とエピタキシャル層Ｅｐｉとの間に容量Ｃ２４がそれぞれ形成されている。さらに、導電体Ｃｏｎｄ２と導電体Ｃｏｎｄ２との間に容量Ｃ２５が形成されている。
　図３中の容量Ｃ２１はＣｏｎｄ１１とＣｏｎｄ１２との間に発生する容量であり、Ｃ２２はＣｏｎｄ１２とＣｏｎｄ１３との間に発生する容量である。
　図２において、破線で示す電流経路ＣＰ１は、図１における第１経路１の一部に相当し、一点鎖線で示す電流経路ＣＰ２は、図１における第２経路２の一部に相当する。このように、サージ電流が流れる電流経路である第１経路１はダイオードのｐ＋領域、ｎ＋領域及びエピタキシャル層Ｅｐｉを含む。また、この第１経路１は導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２のビアを含む。一方、第２経路２は、導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２と、この導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２間に生じる容量Ｃ２１，Ｃ２２等を含む。
　図２に示した電流経路ＣＰ１は、ダイオードのｐ＋領域、ｎ＋領域、エピタキシャル層Ｅｐｉ及び導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２のビアを経由するので、図１に示した第１抵抗成分Ｒ１の抵抗値は第２抵抗成分Ｒ２の抵抗値に比べて高い。同様に、図１に示した第１インダクタＬ１のインダクタンスは第２インダクタＬ２のインダクタンスに比べて高い。
　図４は、過渡電圧吸収素子１１の浮遊容量（ダイオードＢＤの空乏層容量及び容量Ｃ２の合成容量）によるインピーダンスの周波数依存性を示す図である。図４において、横軸は周波数、縦軸はインピーダンスである。図４中の特性曲線Ｚ１は図１における第１経路１のインピーダンスの周波数依存性を示し、特性曲線Ｚ２は図１における第２経路２のインピーダンスの周波数依存性を示す。特性曲線Ｚ１／／Ｚ２は、過渡電圧吸収素子１１のインピーダンスの周波数依存性を示す。また、特性曲線Ｚ０は所定容量のインピーダンスの周波数特性を示す。
　図４の例では、範囲Ａは１ＧＨｚから５．４ＧＨｚの周波数領域を示し、範囲Ｂは５．４ＧＨｚから１８ＧＨｚの周波数領域を示し、範囲Ｃは１８ＧＨｚから５０ＧＨｚの周波数領域を示す。
　ダイオードＢＤの空乏層容量をＣ１、容量Ｃ２の容量をＣ２でそれぞれ表すと、Ｃ１＞Ｃ２の関係にある。また、第１経路１の第１抵抗成分をＲ１、第２経路２の第２抵抗成分をＲ２で表すと、Ｒ１＞Ｒ２の関係にある。また、第１経路１の共振周波数と第２経路２の共振周波数とは異なる。
　図４において、過渡電圧吸収素子１１のインピーダンス（Ｚ１／／Ｚ２）は、範囲Ａ（低い周波数帯域）では第１経路１のインピーダンスＺ１と第２経路２のインピーダンスＺ２との合成インピーダンスであり、範囲Ｃ（高い周波数帯域）では第２経路２のインピーダンスＺ２が支配的である。第１経路１のインピーダンスＺ１は高い周波数帯において第１抵抗成分Ｒ１の影響が顕著となって、周波数依存性が小さくなる。
　第１経路１のインピーダンスＺ１は、第１抵抗成分Ｒ１と第２抵抗成分Ｒ２とがない場合、または第１抵抗成分Ｒ１と第２抵抗成分Ｒ２とが同じ場合、図４中のＺ０で示す状態となる。第１抵抗成分Ｒ１のみがなくなると、第１抵抗成分Ｒ１＜第２抵抗成分Ｒ２となるため、過渡電圧吸収素子１１のインピーダンスＺ１／／Ｚ２には多少の周波数特性が現れる。
　第１経路１のインピーダンスＺ１が、抵抗値の高い第１抵抗成分Ｒ１を含む場合、図４中の周波数範囲Ｃでは、第１抵抗成分Ｒ１のインピーダンスによる抵抗特性が顕著になり（抵抗特性が現れ）、周波数が高くなっても、第１経路１のインピーダンスＺ１は、下がり続けることはなく、高止まりする。すなわち、周波数範囲Ｃでは、第１経路１のインピーダンスＺ１が容量ではなく、抵抗として作用する。
　一方、第２経路２のインピーダンスＺ２は、図４に示す周波数範囲Ｃのように高い周波数帯でも容量特性のままであるので、高止まりした第１経路１のインピーダンスＺ１をインピーダンスＺ２が下回る周波数あたりから、過渡電圧吸収素子１１のインピーダンスＺ１／／Ｚ２は第２経路２のインピーダンスＺ２側の容量特性が顕著となる（容量特性が現れる）。この容量のインピーダンスは、第１抵抗成分Ｒ１のインピーダンスよりも低いので、過渡電圧吸収素子１１のインピーダンスＺ１／／Ｚ２は、ほぼ第２経路２のインピーダンスＺ２側の容量だけとなり、低容量になる。
　以上に述べたとおり、第１抵抗成分Ｒ１がより高ければ、高止まりするインピーダンスが高くなるので、第２経路２のインピーダンスＺ２が第１経路１のインピーダンスＺ１を下回る周波数が低くなる。それにより、より広い周波数範囲で、かつ、より低い周波数から過渡電圧吸収素子１１のインピーダンスＺ１／／Ｚ２の特性が改善される。
　本実施形態では、図１に示した第１抵抗成分Ｒ１の抵抗値は第２抵抗成分Ｒ２の抵抗値に比べて高いため、（第１抵抗成分Ｒ１の抵抗値が高いことにより、）より、上述のとおり、広い周波数範囲で、かつ、より低い周波数から過渡電圧吸収素子１１のインピーダンスＺ１／／Ｚ２の特性が改善される。
　本実施形態によれば、サージ電流が流れる電流経路である第１経路１が高抵抗の第１抵抗成分Ｒ１を含むので、信号ラインを伝搬する信号が第１経路１を通して基準電位に漏れる量が抑制される。また、第１経路１が高インダクタンスの第１インダクタＬ１を含むので、信号ラインを伝搬する信号が第１経路１を通して基準電位に漏れる量が抑制される。また、第２経路２の容量Ｃ２はダイオードＢＤの空乏層容量より小さくできるので、信号ラインを伝搬する信号が第２経路２を通して基準電位に漏れる量も抑制される。その結果、広帯域の使用周波数帯における伝送線路の高周波通過特性の劣化を抑制した過渡電圧吸収回路が得られる。
　また、通常はダイオードのＰＮ接合面積を小さくして低容量化することで、広帯域の周波数帯で挿入損失の劣化を抑制するという手法がとられるが、第１抵抗成分Ｒ１や第１インダクタＬ１を増やすだけで、ダイオードを低容量化したことと同等の特性が得られるので、低容量化のためにＰＮ接合面積を小さくする必要がない。したがって、ダイオードＢＤのサージ電流耐量特性が低下することがない。
　さらに、過渡電圧吸収素子１１全体の容量は、高周波数帯で下げられるので、高周波数帯での挿入損失特性の劣化が抑制できる。
《第２の実施形態》
　第２の実施形態では、第１抵抗成分の抵抗値を高める幾つかの構造について例示する。
　図５は第２の実施形態に係る過渡電圧吸収素子１２の回路図である。図５においては、図１に示した、第１インダクタＬ１、第２インダクタＬ２、第１抵抗成分Ｒ１、第２抵抗成分Ｒ２、容量Ｃ２に相当する素子を明示していない。この過渡電圧吸収素子１２は、第１端子電極Ｅ１から第２端子電極Ｅ２方向を順方向とする８個のダイオードと、第２端子電極Ｅ２から第１端子電極Ｅ１方向を順方向とする８個のダイオードとを備える。なお、図５に示した過渡電圧吸収素子１２においては、一例として各方向にそれぞれ８個のダイオードが備えるが、ダイオードの数はこれに限られるものではない。
　図６は半導体基板上のエピタキシャル層Ｅｐｉの表層に形成されたｐ＋領域を示す平面図である。図７（Ａ）、図７（Ｂ）は、各ｐ＋領域に接続される導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３，Ｃｏｎｄ１４のパターンの例を示す図である。なお、図６、図７（Ａ）、図７（Ｂ）においてはｎ＋領域を図示していない。
　図７（Ａ）と図７（Ｂ）とでは、導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３，Ｃｏｎｄ１４とｐ＋領域との接続部の距離（ビア部分の長さ）が異なる。図７（Ａ）に比べて図７（Ｂ）に示す例では、導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３，Ｃｏｎｄ１４とｐ＋領域との接続部の距離（ビア部分の長さ）が短い。このように、導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３，Ｃｏｎｄ１４とｐ＋領域との接続部の距離（ビア部分の長さ）を短くすることにより、ダイオードに等価的に直列接続される抵抗成分（第１抵抗成分）を大きくできる。
　図８（Ａ）、図８（Ｂ）は、半導体基板上のエピタキシャル層Ｅｐｉの表層に形成されたｎ＋領域を示す平面図である。図８（Ａ）に示す例では、ｐ＋領域の周囲を囲むｎ＋領域を備える。図８（Ｂ）に示す例では、４つのｐ＋領域に沿って延びる棒状のｎ＋領域を備える。
　図９（Ａ）、図９（Ｂ）は、各ｎ＋領域に接続される導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３，Ｃｏｎｄ１４のパターンの例を示す図である。図９（Ａ）と図９（Ｂ）とでは、導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３，Ｃｏｎｄ１４とｎ＋領域との接続部の距離（ビア部分の長さ）が異なる。図９（Ａ）に示す例では、指状パターン部分で導電体がｎ＋領域に接続されているのに対し、図９（Ｂ）に示す例では、棒状パターン部分のみで導電体がｎ＋領域に接続されている。つまり、図９（Ａ）に比べて図９（Ｂ）に示す例では、導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３，Ｃｏｎｄ１４とｎ＋領域との接続部の距離（ビア部分の長さ）が短い。このように、導電体Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３，Ｃｏｎｄ１４とｎ＋領域との接続部の距離（ビア部分の長さ）を短くすることにより第１抵抗成分の値を高くできる。
　以上に示したように、ｐ＋領域に導通する導電体の長さ、ｎ＋領域に導通する導電体の長さ、ｐ＋領域に対するｎ＋領域の面方向における対向距離、によって、及びそれらの組み合わせによって第１抵抗成分の値を定めることができる。
《第３の実施形態》
　第３の実施形態では、第１抵抗成分の抵抗値を高める他の構造について例示する。
　図１０は第３の実施形態に係る過渡電圧吸収素子の複数のダイオードの形成部の構造を示す平面図である。図１０に表しているように、エピタキシャル層Ｅｐｉの表面にｐ＋領域及びｎ＋領域が形成されている。ｐ＋領域の上面には導電体（図２に示した導電体Ｃｏｎｄ１１等）が形成され、ｎ＋領域の上面には導電体（図２に示した導電体Ｃｏｎｄ１２等）が形成されるが、図１０では導電体を図示していない。なお、図１０に示す例では、４つのダイオードのｎ＋領域は各ｐ＋領域を囲むパターンである。
　図１０において、ｐ＋領域とｎ＋領域との間隔を大きくするほど、Ｅｐｉ層における抵抗値を高められる。つまり、図１に示した第１抵抗成分Ｒ１の値を高められる。ｐ＋領域とｎ＋領域との間隔Ｄ１，Ｄ２とは、ｐ＋領域の端部とそれに対向するｎ＋領域の端部との間にＥｐｉ層と同濃度の層が存在することのできる間隔である。
《第４の実施形態》
　第４の実施形態では、第１抵抗成分の抵抗値を高める他の構造について例示する。
　図１１（Ａ）は第４の実施形態に係る過渡電圧吸収素子の複数のダイオードの形成部の構造を示す断面図であり、図１１（Ｂ）は、その複数のダイオードの形成部の構造を示す平面図である。図１１（Ａ）、図１１（Ｂ）に表しているように、エピタキシャル層Ｅｐｉの表面にｐ＋領域及びｎ＋領域が形成されている。ｐ＋領域の上面には導電体Ｃｏｎｄ１１が形成されていて、ｎ＋領域の上面には別の導電体が形成されている。
　ｐ＋領域とｎ＋領域との間には高抵抗部ＨＲＰが形成されている。この高抵抗部ＨＲＰは例えば不純物ドープ濃度が低くてＥｐｉ層より高抵抗の部分や絶縁体形成部である。
　図１１（Ａ）、図１１（Ｂ）において矢印はダイオードを順方向に流れる電流の経路を示している。このように、ｐ＋領域とｎ＋領域との間に高抵抗部ＨＲＰが形成されていることにより、Ｅｐｉ層、ｐ＋領域及びｎ＋領域によるダイオード形成部を流れる電流は高抵抗部ＨＲＰを平面方向及び厚み方向に迂回する。つまり、半導体基板Ｓｕｂの面に沿った方向及び厚み方向に迂回する。この構造により、図１に示したダイオードの第１抵抗成分Ｒ１を高めることができる。
《第５の実施形態》
　図１２（Ａ）は第５の実施形態に係る過渡電圧吸収素子の複数のダイオードの形成部の構造を示す断面図であり、図１２（Ｂ）は、その複数のダイオードの形成部の構造を示す平面図である。図１２（Ａ）、図１２（Ｂ）に表しているように、エピタキシャル層Ｅｐｉの表面にｐ＋領域及びｎ＋領域が形成されている。ｐ＋領域の上面には導電体Ｃｏｎｄ１１が形成されていて、ｎ＋領域の上面には別の導電体が形成されている。
　ｐ＋領域とｎ＋領域との間には高抵抗部ＨＲＰが形成されている。この高抵抗部ＨＲＰは例えば不純物ドープ濃度が低くてＥｐｉ層より高抵抗の部分や絶縁体形成部である。図１１（Ａ）、図１１（Ｂ）に示した例とは異なり、高抵抗部ＨＲＰは半導体基板Ｓｕｂにまで達している。
　図１２（Ａ）、図１２（Ｂ）において矢印はダイオードを順方向に流れる電流の経路を示している。このように、ｐ＋領域とｎ＋領域との間に高抵抗部ＨＲＰが形成されていることにより、Ｅｐｉ層、ｐ＋領域及びｎ＋領域によるダイオード形成部を流れる電流は高抵抗部ＨＲＰを平面方向に迂回する。つまり、半導体基板Ｓｕｂの面に沿った方向に迂回する。この構造により、図１に示したダイオードの第１抵抗成分Ｒ１を高めることができる。
　最後に、本発明は上述した各実施形態に限られるものではない。当業者によって適宜変形及び変更が可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変形及び変更が含まれる。
Ｃｏｎｄ１１，Ｃｏｎｄ１２，Ｃｏｎｄ１３，Ｃｏｎｄ１４，Ｃｏｎｄ２…導電体
ＢＤ…ダイオード
Ｃ１１，Ｃ１２…空乏層容量
Ｃ２…容量
Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４，Ｃ２５…容量
ＣＰ１，ＣＰ２…電流経路
Ｄ１，Ｄ２…間隔
Ｅ１…第１端子電極
Ｅ２…第２端子電極
Ｅｐｉ…エピタキシャル層
ＨＲＰ…高抵抗部
Ｉｎｓ１，Ｉｎｓ２，Ｉｎｓ３，Ｉｎｓ４，Ｉｎｓ５…絶縁体
Ｌ１…第１インダクタ
Ｌ２…第２インダクタ
Ｐａｄ…パッド
Ｒ１…第１抵抗成分
Ｒ２…第２抵抗成分
Ｓｕｂ…半導体基板
ＳＬ…信号ライン
Ｔ１…第１端子
Ｔ２…第２端子
Ｔ３…第３端子
ＴＲ…トレンチ
１…第１経路
２…第２経路
１１，１２…過渡電圧吸収素子
１０１…過渡電圧吸収回路

Claims (7)

  1. 　信号ラインと基準電位との間にシャントに接続される過渡電圧吸収素子であり、
    　前記信号ラインと前記基準電位との間にシャントに接続された、第１経路及び第２経路を備え、
    　前記第１経路はサージ電流が流れる電流経路であり、
    　前記第２経路は前記信号ラインを伝搬する信号の周波数帯での電流経路であり、
    　前記第１経路は、空乏層容量を有するダイオード、第１インダクタ成分及び第１抵抗成分を備える直列回路を含み、
    　前記第２経路は、容量、第２インダクタ成分及び第２抵抗成分を備える直列回路を含み、
    　前記容量は、前記ダイオードに導通する配線間に生じる容量であり、
    　前記第１抵抗成分の抵抗値は、前記第２抵抗成分の抵抗値より高い、
    　過渡電圧吸収素子。
  2. 　半導体基板と、当該半導体基板の表面に形成されたエピタキシャル層と、前記半導体基板の面に沿った方向に前記エピタキシャル層に配置されたｐ＋領域及びｎ＋領域と、を備え、
    　前記ダイオードは、前記エピタキシャル層、前記ｐ＋領域及び前記ｎ＋領域によって構成され、
    　前記半導体基板の面に沿った方向での前記ｐ＋領域と前記ｎ＋領域との間隔は、前記ｐ＋領域の端部とそれに対向する前記ｎ＋領域の端部との間にＥｐｉ層と同濃度の層が存在する、
    　請求項１に記載の過渡電圧吸収素子。
  3. 　半導体基板と、当該半導体基板の表面に形成されたエピタキシャル層と、当該エピタキシャル層に形成されたｐ＋領域及びｎ＋領域と、を備え、
    　前記ダイオードは、前記エピタキシャル層、前記ｐ＋領域及び前記ｎ＋領域によって構成され、
    　前記ｐ＋領域と前記ｎ＋領域との間に、前記エピタキシャル層を経由して流れる電流を迂回させる絶縁部又は高抵抗部を備える、
    　請求項１に記載の過渡電圧吸収素子。
  4. 　前記高抵抗部は、前記エピタキシャル層から前記半導体基板まで形成されている、
    　請求項３に記載の過渡電圧吸収素子。
  5. 　半導体基板と、当該半導体基板の表面に形成されたエピタキシャル層と、当該エピタキシャル層に形成されたｐ＋領域及びｎ＋領域と、前記ｐ＋領域の上部に形成されて前記ｐ＋領域に導通する配線層と、を備え、
    　前記ダイオードは、前記エピタキシャル層、前記ｐ＋領域及び前記ｎ＋領域によって構成され、
    　前記配線層は前記ｐ＋領域の一部を被覆しない非被覆領域を備える、
    　請求項１に記載の過渡電圧吸収素子。
  6. 　半導体基板と、当該半導体基板の表面に形成されたエピタキシャル層と、当該エピタキシャル層に形成されたｐ＋領域及びｎ＋領域と、前記ｎ＋領域の上部に形成されて前記ｎ＋領域に導通する配線層と、を備え、
    　前記ダイオードは、前記エピタキシャル層、前記ｐ＋領域及び前記ｎ＋領域によって構成され、
    　前記配線層は前記ｎ＋領域の一部を被覆しない非被覆領域を備える、
    　請求項１に記載の過渡電圧吸収素子。
  7. 　前記エピタキシャル層の表面に形成された絶縁層と、
    　前記絶縁層に接し前記エピタキシャル層と前記半導体基板の一部にわたり形成されたトレンチと、
    　を備える、
    　請求項２、３、５、６のいずれかに記載の過渡電圧吸収素子。
PCT/JP2022/029800 2021-08-19 2022-08-03 過渡電圧吸収素子 WO2023021994A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202280056682.0A CN117836944A (zh) 2021-08-19 2022-08-03 过渡电压吸收元件
JP2023542321A JPWO2023021994A1 (ja) 2021-08-19 2022-08-03

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2021134220 2021-08-19
JP2021-134220 2021-08-19
JP2021171084 2021-10-19
JP2021-171084 2021-10-19

Publications (1)

Publication Number Publication Date
WO2023021994A1 true WO2023021994A1 (ja) 2023-02-23

Family

ID=85239505

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/029800 WO2023021994A1 (ja) 2021-08-19 2022-08-03 過渡電圧吸収素子

Country Status (2)

Country Link
JP (1) JPWO2023021994A1 (ja)
WO (1) WO2023021994A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005117000A (ja) * 2003-09-19 2005-04-28 Sharp Corp 静電気保護回路及びそれを備えた高周波回路装置
JP2006156846A (ja) * 2004-11-30 2006-06-15 Tdk Corp サージ吸収回路
JP2007013031A (ja) * 2005-07-04 2007-01-18 Toshiba Corp 高周波半導体回路及び無線通信機器
JP2007202380A (ja) * 2005-07-04 2007-08-09 Tdk Corp サージ吸収素子
JP2010057332A (ja) * 2008-08-29 2010-03-11 Dx Antenna Co Ltd サージ保護回路及びこれを備えた高周波機器
JP2014502428A (ja) * 2010-12-07 2014-01-30 ザイリンクス インコーポレイテッド 電力分配ネットワーク

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005117000A (ja) * 2003-09-19 2005-04-28 Sharp Corp 静電気保護回路及びそれを備えた高周波回路装置
JP2006156846A (ja) * 2004-11-30 2006-06-15 Tdk Corp サージ吸収回路
JP2007013031A (ja) * 2005-07-04 2007-01-18 Toshiba Corp 高周波半導体回路及び無線通信機器
JP2007202380A (ja) * 2005-07-04 2007-08-09 Tdk Corp サージ吸収素子
JP2010057332A (ja) * 2008-08-29 2010-03-11 Dx Antenna Co Ltd サージ保護回路及びこれを備えた高周波機器
JP2014502428A (ja) * 2010-12-07 2014-01-30 ザイリンクス インコーポレイテッド 電力分配ネットワーク

Also Published As

Publication number Publication date
JPWO2023021994A1 (ja) 2023-02-23

Similar Documents

Publication Publication Date Title
US9607976B2 (en) Electrostatic discharge protection device
US8253523B2 (en) Spiral inductor device
CN109196779B (zh) 滤波器
US20050247999A1 (en) Semiconductor device
US9633989B2 (en) ESD protection device
TW200945773A (en) Applying trenched transient voltage suppressor (TVS) technology for distributed low pass filters
US10147686B1 (en) Transistor with shield structure, packaged device, and method of manufacture
WO2011021411A1 (ja) Ｅｓｄ保護デバイス
US11444078B2 (en) ESD protection element
CN110970560A (zh) 芯片内建电感结构
WO2023021994A1 (ja) 過渡電圧吸収素子
US8022805B2 (en) Spiral inductor device
US7589370B2 (en) RF power transistor with large periphery metal-insulator-silicon shunt capacitor
US11469593B2 (en) Thin-film ESD protection device with compact size
WO2023058555A1 (ja) 過渡電圧吸収素子
CN117836944A (zh) 过渡电压吸收元件
WO2022220130A1 (ja) 過渡電圧吸収素子及び過渡電圧吸収回路
WO2023058553A1 (ja) 過渡電圧吸収素子
WO2023021993A1 (ja) 過渡電圧吸収素子
JP4925996B2 (ja) 減衰器および電子デバイス
WO2019202774A1 (ja) Ｅｓｄ保護素子
CN118043969A (en) Transient voltage absorbing element
WO2022196642A1 (ja) 過渡電圧吸収回路
CN118043968A (en) Transient voltage absorbing element
US6906610B1 (en) Inductor element

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22858315

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2023542321

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE